TWI328228B - Self-boosting system and method for flash memory cells - Google Patents

Description

1328228 九、發明說明： 【發明所屬之技術領域】 本發明大體係關於快閃eeprom(電可擦可程式唯讀記 憶體）型之非揮發性半導體記憶體，且特定而言係關於操作 NAND類型之記憶體單元陣列的結構及方法。 【先前技術】 現今正使用多種商業成功之非揮發性記憶體產品，特別 為使用快閃EEPROM單元陣列之小型因子卡（fact〇r。奵句形 式。 一種流行之快閃EEPROM架構利用NAND陣列，其中藉由 ， 在個別位元線與參考電位之間的-或多個選擇電晶心連 • 接大量的記憶體單元串。在圖2A中以平面圖表示了該陣列 之一部分。BL〇_BL4 (其中BL1_BL3亦標為1216)代表至全 域垂直金屬位域（未展示）之擴散位元線連接。雖然在每一 串中表示了四個浮動閘極記憶體單元，但個別串通常包括 籲16、32或更多記憶體單元電荷儲存元件，諸如一行中之浮 動閉極。標為WL0-WL3 (在為沿圖2A之線Μ之橫截面圖 的圖2B中標為P2)之控制間極（字元）線及串選擇線SGD及 在序動閘極列上的多個串而延伸，該等浮動閉極 ^夕晶顿2B中標為P1)。然而，對於電晶體40及50 連接控制間極與浮動閉極（未圖示卜如圖 不，通常控制閘極線作為一自 閉極上，並藉由中間介電以形成於浮動 經由-自外圍電驅動之使==電容性地轉合。通常 ㈣㈣__(P1)作為其主動 99136.doc 1328228 閉極（acdve gate)的電晶體，來將1該串之頂部及底部分別連 接至位兀線及共同源極線。藉由增加輛合其上之控制閉極 上的電壓，浮動閘極與控制閘極之間的電容性麵合允許浮 動閘極電壓升高。在程式化期間，藉由在其各自之字線上 置放相對較高之電壓並在一所選字線上置放相對較低之電 f而導致料中之剩餘單元打開來讀取並驗證行中之個別 單疋，使仔流過每一串之電流主要僅視所S擇字線下之已 定址單元中儲存之電荷位準而定。通常為大量串平行地感 ’貝J電流藉此/α 一浮動閘極列平行地讀取電荷位準狀態。 在以下美國專利申請案第5,57()，315號、第5,774,397號、 第6,046,935號、第6,456,528號及第6,522,58〇號中提供了 N A N D類型快閃記憶體及其操作之相關實例，其均以引用的 方式倂入本文中。 現今之快閃EEPROM陣列之電荷儲存元件大部分均為通 常之電傳導浮動閘#，其通常自摻雜多晶矽材料形成。然 而亦可使用其它具有電荷儲存能力且無需為電傳導之材 料。替代性材料之一實例為氮化石夕。在丁山咖如池等人 之文早"A 1-Mb EEPROM with MONOS Mem〇ry cell for

Seimconductor Disk Application" (IEEE固態電路雜誌 1991 年4月26卷第4號，497-501頁）中描述了該單元。 習知非揮發性快閃陣列之記憶體單元被劃分為共同擦除 之離散單元塊。意即，儘管可在—單一擦除操作中擦除一 或多個塊，但是該塊包含作為一擦除單元（unh)而分別可一 起4除之最小數目單元（celip每一塊通常儲存一或多個資 99136.doc 料頁面，儘營死力_ ασ …早—操作中程式化或讀取-或多個百 面，但是一頁面宏差4 1 X夕個頁 疋義為作為程式化及讀取基本 時經受資料程式化及 之了同 取操作的最小數目單元。每—百 通常健存一或多個資料扇區，母頁面 界定。-輕之實小由主機系統 又貫例為.按照以磁碟驅動器建立之 512位元纟且使用去眘粗 π 的 料及/或其儲存之塊的耗用資訊之扇區。 用者育 在大部分積體電路應用中，快閃eepr〇m陣列中亦存在 壓縮實施若干積體電路功能所需之矽基板區域之壓力。不 斷地需要增加切基板給定區域内可儲存之數位資料量， 以增加給定尺寸記憶卡及其它類型封裝之儲存容量，或同 時增加容量並減少尺寸。另—種增加資料錯存密度之方法 為在每一記憶體單元電荷儲存元件儲存多於一位元之資 料此係藉由將電荷儲存元件之允許電壓或電荷儲存窗劃 分為兩個或兩個以上狀態來達成。使用四個該等狀態允許 每一單兀儲存兩位元資料，八個狀態則允許每一單元儲存 三位凡資料，並依此類推。在美國專利申請案第5,〇43,94〇 號、第5，172,338號、第5,570,315號及第6,046,935號中描述 了多狀態快閃EEPROM結構及操作。

使用NAND結構之用於快閃記憶體系統的習知架構包括 NAND陣列，其申每—陣列包括若干NAND串。舉例而言， 圖3A僅屐示了其陣列包含三個以上nand串之圖2A之記憶 體陣列的三個NAND串11、13及15。圖3A之每一 NAND串包 括兩個選擇電晶體及四個記憶體單元。舉例而言，NAND 99l36.doc 1328228 串11包括選擇電晶體20及30，及記憶體單元22、24、26及 28。NAND串13包括選擇電晶體40及50，及記憶體單元42、 44、46及48。每一串經由其選擇電晶體（例如選擇電晶體30 及選擇電晶體50)而連接至源極線上。使用選擇線SGS以控 制源極側選擇閘極。經由受選擇線SGD控制之選擇電晶體 20、40等將多個NAND串連接至各自之位元線。在其它實施 例中，選擇線無需為共同。字線WL3連接至用於記憶體單 元22及記憶體單元42之控制閘極。字線WL2連接至用於記 憶體單元24及記憶體單元44之控制閘極。字線WL1連接至 用於記憶體單元26及記憶體單元46之控制閘極。字線WL0 連接至用於記憶體單元28及記憶體單元48之控制閘極。如 圖可見，每一位元線及各自之NAND串包含記憶體單元陣列 之行。字線（WL3、WL2、WL1及WL0)包含陣列之列。每一 字線連接該列中每一記憶體單元之控制閘極。舉例而言， 字線WL2連接至用於記憶體單元24、44及64之控制閘極。 圖3B為描繪了若干NAND陣列之電路圖，其中每一陣列 由一組共同字線控制。圖2A及圖3之陣列為圖3B中之頂部 陣列。如圖3B所示，相同陣列中之每一 NAND串（例如11、 13)連接至複數個位元線12、14……中之一者及一共同源極 線，且由共同之一組字線（WL0-WL3)所控制。 每一記憶體單元可儲存資料（類比或數位）。當儲存一位 元數位資料（二進位記憶體單元）時，記憶體單元之可能臨限 電壓分為以邏輯資料”1"及"0"指派的兩個範圍。在一NAND 類型快閃記憶體之實例中，在記憶體單元擦除後臨限電壓 99136.doc 1328228 ..4負，並定義為邏m式化操作後之臨限電壓為正， .並定義為邏輯”〇"。當臨限電壓為負且在將零伏特施加至盆 控制閘極之情形下嘗試讀取時，記憶體單元會傳導電流二 • 指示正在儲存邏輯卜當臨限電麼為正且嘗試讀取操作時， '1己憶體單元將不會打開，其指示儲存邏輯〇。記憶體單元亦 γ儲存諸如多位元數位資料之多位準資訊。在儲存多位準 資料之情況下，將可能臨限電壓之範圍劃分為資料位準之 &目。舉例而言’若儲存了四位準之資訊，則存在四個臨 限電壓範圍，每一範圍指派至一資料值。藉由臨限電壓多 個（諸如兩個以上）範圍之間的差異來儲存資料之記憶體稱 τ 作多狀慼記憶體。在NAND類型記憶體之一實例中，捧除操 -作後之臨限電壓為負，並定義為"η'正臨限電壓= "10"、"01”及"〇〇"之狀態。 當程式化一 NAND快閃記憶體單元時，一程式化電壓施 加至控制閘極，且選擇用於程式化之NAND串之通道區域接 • 地（〇V)。將來自NAND串下方之通道區域的電子注入浮動閘 極。在電子積累於浮動閘極時，浮動閘極帶負電荷且單元 之臨限電壓升高。為將所選NAND串之通道區域接地，相應 位元線接地（零伏特），同時SGD連接至高於選擇電晶體臨限 電壓之足夠咼的電壓（通常為如3 3伏特之Vdd)。為將程式化 電壓施加至正被程式化之單元的控制閘極，該程式化電壓 施加至合適子線。如上所述’該字線亦連接呈利用相同字 線之其它NAND串之每一者中之一單元。舉例而言，因為所 有單元均共旱相同字線’所以在程式化圖3 a之單元24時亦 99136.doc 將程式化電壓输〜$ _ 至早疋44之控制閘極。當需要在不程式 化其匕連接至相同字線之單元時程式化字線上之—單元的 情況下（如當其需要程式化單元24而非單元44時），產生一問 題。因為將程式化電塵施加至連接至字線之所有單元’所 以可能不注意地將字線上之未選單元（並非欲程式化之單 元）程式化。舉例而古，留_ ^ Λ Λ 牛而。，早π 44鄰接單元24。當程式化單元 4 Τ會擔〜可成無意地將單元44程式化。所選字線上之未 選單元之無意程式化稱作”程式干擾"。更一般而言，"程式干 擾係用於也述正方向或負方向之不良臨限電屋位移，盆可 在程式化操作期間發生且無需限於所選字線。 八 可使用若干技術來防止程式干擾。在K.D. Suh等人之"Α 3.3 V 32 Mb NAND Flash Memory with Incremental Step

Pulse programming Scheme"(固態電路雜誌⑽$年u月％ 卷第11號1 149-55頁）提出一種稱作，，自行補增”(”sb")之方 法。在使用SB機制之程式化期pa1，未選nand串之通道區 域與其相應位元線電絕緣。隨後在將較高程式化電麼（如α 伏特）施加至所選字線時，將巾間通過錢（如職特）施加 至未選字線。在本申請案中’可#換地使用術語,,絕緣"及,， 電絕緣"’且可替換地使用術語”寫入電M"、”程式化電麼” 及"程式化電壓"。將未選NAND串之通道區域電容性地輕合 至未選字線，其導致未選NAND串之通道區域巾存在一電麼 (如’假定耗合係數為0.6,則為六伏特)。此稱為"自行補增 ”之電壓減少了未選NAND串之通道區域與施加至所選字線 之程式化電麼之間的電位差。結果’對於未選ΝΑ·串中之 99136.doc •10· 1328228 記憶體單元而t，特別對於所選字線上該串中之記憶體單 元而。β亥電壓越過穿随氧化物（tunnel oxide)並因此顯著 減少了程式干擾。 現參看圖3A，當將自行補增程式技術應用至圖3A中之記 憶體陣列以程式化位元線12上之單元之一者時，例如將零 電壓施加至位元線12並將電壓Vdd(如3·3伏特）施加至位元 線14 ^電壓Vdd施加至汲極選擇線SGD以打開電晶體2〇及 40，且零電壓施加至源極選擇線SGS以關閉電晶體⑽及 50。假定陣列42至48中之所有記憶體單元處於正常開啟狀 態（如，擦除狀態或負臨限電壓狀態），則由施加至sgd之 Vdd與選擇電晶體40之臨限電壓之間的差給出電晶體4〇及 50之間的NAND串中所有單元的通道電位。舉例而言，若 Vdd為3.3伏特且電晶體4〇之臨限電壓為13伏特，則所有單 元42至48之通道電位均充電至2伏特。因為在該情況中通道 電位被預充電至約2V之預定電位，所以上述操作可稱作" 預充電"。由於電晶體5〇關閉，且在NAND串之通道電位達 到足夠高之值（在該情況下為2伏特）後自動關閉電晶體4〇， 所以記憶體單元42至48之通道電位變成浮動。因此，假定 耦合係數約為0·6 ’由於電容性耦合，在將高程式化 ^ Y pgm (如1 8伏特）施加至字線WL2，並將中間電壓Vpass (如丨〇伏特） 施加至剩餘字線時，記憶體單元42至48之通道電位自2伏特 之初始預先充電位準自舉（b〇〇tstrap)或補增至諸如8伏特之 值。因此即使將如18伏特之較高電壓施加至記憶體單元44 之控制閘極，該較高電壓與通道電位之間的電位差亦無法 99l36.doc 1328228 充分地導致電子穿隧通過氧化物至記憶體單元44之浮動閘 極，以此防止程式干擾。 通常（但並非總是如此）將NAND串自源極側程式化至汲 極側，例如自記憶體單元28程式化至記憶體單元22。當程 式化處理準備好程式化NAND串之最後（或靠近最後）記憶 體單元時，若被抑制之串（例如串1 3)上的所有或大部分先前 程式化之單元被程式化，則先前程式化之單元的浮動閘極 上存在負電荷。因為浮動閘極上之此負電荷，所以預先充 電不能完全進行，其導致NAND串下方之通道區域的初始電 位較低，且該通道區域之隨後的自行補增效果亦降低。因 此，未選NAND串通道中之補增電位可能不會變得足夠高， 且在最後的少數字線上仍可能有程式干擾。舉例而言，當 將程式化電壓施加至WL3時，若程式化被抑制之串上的單 元48、46及44，則該等記憶體單元44、46及48之每一個在 其浮動閘極上具有負電荷，其會限制自行補增處理之補增 位準並可能導致單元42上之程式干擾。 由於上述問題，T.S. Jung等人在IEEE之ISSCC96之第二 部分之快閃記憶體Paper TP2.1之32頁"A 3.3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Applications"中提出一區域自行補增（"LSB")技術作為改 良。 在LSB機制中，當將較高程式化電壓施加至字線WL2以 減少或防止關於被抑制之串上的記憶體單元44之程式干擾 時，將0伏特施加至字線WL1及WL3使得記憶體單元42及46 99136.doc 12 Γ328228 關閉。接著記憶體單元44之通道電位不受或至少較少地受 記憶體單元42、46及48之通道區域中自行補增之影響。因 此可能藉由較高程式化電壓Vpgm將記憶體單元44通道區 域之通道電位自行補增至比當記憶體單元44之通道區域受 剩餘記憶體單元42、46及48之自行補增影響時所獲得之電 麼位準位更高之電壓位準。當程式化記憶體單元⑽，此 可防止程式干擾。請參看美國專射請案第6，1G7,658號， 尤其參看行6至行1〇之描述，以獲得自行補增及區域自行補 增之更詳細解釋。 在屬於Tanaka等人之美國專利案第6,525,964號中描述了 作為區域自行補增之#代所提議的另—技術，且其稱為擦 除區域自行補增（，，EASB")。EAS^LSB之不同之處在於， EASB僅關閉未選單元之源極側上之記憶體單元，而非關閉 未選單元任一側之兩者上的記憶體單元以防止lsb中的單 元之程式干擾。舉例而言，在程式化記憶體單元如寺，無 需關閉記憶體單元42，僅關閉記憶體單元私以 處之程式干擾。 儘管LSB及EASB對於多種應用均為有利，但是當該等機 制以其現有形式使用時仍遇到若干問題，尤其當未來世代 裝置之記憶體單元尺寸繼續減少或比例縮小時。因此需要 提供緩解該等問題的經改良之自行補增機制。 【發明内容】 參看圖2B及圖3，N+擴散區域49用作源極選擇電晶體％ 之沒極及鄰近記憶體單元或電晶體48之源極。當指諸如圖 99l36.doc 13 1328228 * 2B及圖3中所示之該等串中之元件時，本文中可替代地使用 . 術語”記憶體單元，，、，'電荷儲存電晶體"及"電晶體"。於電晶 體22、24或26中任一者之上述自行補增機制之程式化期 間’將零伏特施加至電晶體5〇之閘極，且多數情況下將中 間電塵Vpass (諸如1〇伏特）施加至電晶體48之控制閘極。因 此’假定耦合係數為0.6 (假定在補增前通道區域預充電至2 伏特）’可將電晶體48之通道區域補增至諸如8伏特之值。 可能由於電晶體50之汲極區域49之帶至帶穿隧，電晶體48 之補增通道電壓可導致崩潰。此崩潰可導致電晶體48之經 補增通道區域及相同NAND串中之其它記憶體單元之經補 , 增通道區域放電’使得通道電位降低並可能發生程式干 -擾。另一可能發生之機構為將崩潰所生成之電子朝向電晶 體48下方之已補增通道區域加速；此可能導致所謂之熱電 子，隨後可將該等熱電子注入電晶體4 8之浮動閘極中，其 導致臨限電壓位移。該臨限電壓位移可能導致電晶體48自 φ 一電荷狀態改變為另一電荷狀態，諸如自一已程式化狀態 改變至一不良的不同已程式化狀態。可藉由利用針對防止 電晶體50之汲極區域49崩潰之合適偏壓條件來防止該狀態 變化。 可藉由使用合適偏壓條件，在多位準臨限電壓類型記情 體以及二進位位準臨限電壓記憶體中防止不當的電荷狀態 改變。合適偏壓條件之應用可具有以下效果：其導致諸: 源極選擇電晶體之汲極側帶至帶穿隧的一或多個崩潰機制 降低至不導致鄰接源極選擇電晶體之電晶體的所需電荷儲 99136.doc ^^«228 . 存狀態變化至另一不同電荷狀態；在一些情形下，可完全 • 抑制該或該等機構。 在一實施例中，藉由將施加至一串中鄰近源極選擇電晶 體之電晶體（目標電晶體）的電壓降低至一低於自行補增機 • 制中正常用於補増該通道電壓以減少或防止程式干擾之 值，來防止汲極區域處之源極選擇電晶體崩潰。在該實施 例之一具體實施例中’施加至目標電晶體之電壓可在1至3 φ 伏特之範圍内。在另一具體實施例中，用於防止程式干擾 之耦合至除目標電晶體之外的若干電晶體之補增電壓可能 比輕合至目標電晶體之補增電壓高出至少5〇%。 雖然在補增期間没極側選擇閘極通常具有比在補增期間 - 源極側選擇閘極通常為ον的閘極電壓更高的閘極電壓（諸 如在1.5至2·5 V之範圍内）’上述崩潰亦可發生於鄰近汲極 - 選擇電晶體之串中之電晶體的汲極區域，諸如圖2B中之選 擇電晶體40之電晶體區域5 i。藉由释施加至一串中鄰近源 • 極選擇電晶體之電晶體（目標電晶體）之電壓降低至一低於 自行補增機制中正常用於補增該通道電壓以減少或防止程 式干擾之值，來防止源極區域之汲極選擇電晶體崩潰。在 該具體實施例之一實施例中’施加至該目標電晶體之電壓 可在1至3伏特之範圍内。在另一實施例中，為防止程式干 擾而輕合至目標電晶體之外的若干電晶體之補增電壓可能 比耗合至目標電晶體之補增電壓高出至少5〇0/〇。 上述源極選擇電晶體汲極區域崩潰及汲極選擇電晶體源 極區域崩潰可能發生於一串電荷儲存電晶體中之任意電晶 99136.doc -15- 1328228 . 體的寫入或程式化期間。因此，為減少程式干擾，除了在 . 緊鄰該源極或沒極選擇電晶體之電晶體的程式化期間，可 於該串中之兩個或兩個以上電晶體之連續程式化或寫入期 間或實際上在該串中所有電晶體之連續程式化或寫入期 - 間，施加上述機制。 同樣地，視需要上述機制可與其它自行補增機制（諸如本 文所述之自行補增及預充電機制之一個或多個）及除本文 I 所述之預充電機制之外的預充電機制協同施加。 當未來世代裝置之記憶體單元尺寸變得更小時，£入33機 制内之記憶體單元通道長度可能變得過短以至於不能電絕 ' 緣耦合至所選字線之每一電晶體之汲極及源極侧上的兩個 • 個別地補增之通道區域。結果，可能降低經補增之通道電 壓而導致程式干擾。申請者提出，藉由偏壓耦合至所選字 .線之電晶體的源極侧上及鄰近該電晶體的兩個或兩個以上 子線或控制閘極（宜為彼此相鄰）’以有效增加絕緣記憶體單 φ 元或電晶體之通道長度以藉此減少兩個補增區域之間的滲 漏來改良兩個補增區域之間的絕緣。偏壓條件宜為：隨滲 漏減少的同時帶至帶穿隧亦減少。 在上述改良之EASB機制中，由於絕緣僅發生於耦合至該 所選子線之電晶體的源極側，因此至少在一些呈體實施例 中，無需類似地減少耦合至該等電晶體之汲極側上之單元 或電晶體的補增電壓，使得耦合至兩個或兩個以上字線戍 控制閘極之電壓位準低於該/該等耦合至該等電晶體之沒 極側上之單元或電晶體之電歷位準。如上所述，上述改良 99136.doc •16- 1328228 之EASB機制對於諸如單元尺寸小於丨3〇或ι〇〇奈米之具有 小尺寸單元的記憶體陣列特別有用。 少 當未來世代裝置之記憶體單元尺寸變得更小時，LSB機 制中之記憶體單元之通道長度亦可能變得過短以至於不能 電絕緣輕合至所選子線之未選電晶體的通道區域與該等電 晶體之汲極及源極側上的補增之通道區域。結果，可能降 低補增之通道電壓，其導致程式干擾。申請者提出，藉由 偏壓耦合至所選字線之電晶體的源極側上及鄰近該電晶體 的兩個或兩個以上字線或控制閘極（宜為彼此相鄰），以有效 增加絕緣記Μ單元或電晶體之通道長度來改良兩個補增 區域之間的絕緣。換言之，將電壓位準耦合至兩組電晶體曰， 以將柄合至所選字線之至少—個未選電晶體之通道區域與 在與未選電晶體相同之串的鄰近通道區域絕緣，其中每一 組包括至少兩個電晶體’且其中兩組定位於搞合頌選字 線之未選電晶體的相反側上。較佳地，電壓位準使得轉人 至至少-電壓位準之所選串中處於較低電壓臨限(例如1 有負臨限，諸如未程式化電晶體之臨限電麼）的具村 能電荷狀態之-者的電晶體打開’而輕合至至少一電愿位 準之所選串中處於較高電壓臨限（例如具有正臨限電壓，諸 如程式化電晶體之臨限電壓）的具有可能電荷狀態之一者 的電晶體關閉。較佳地’電虔位準使得歸因於記憶體單元 讀短通道長度㈣漏與帶至帶穿隨所導入之崩潰同時減 對於若干施加及設計，可能無需或沒有必要在遍機制 99136.doc -17· 1328228 . 巾所選字線之②極側上完全地電絕、緣。在該事#中，可能 ‘冑施：經修改之LSB機制，其中輕合至所選字線之汲極側 上的單元或電晶體之補增電麼為不導致該等電晶體完全關 • 閉之值，而在所選字線之汲極側上提供一些電絕緣。 • 對於低值Vpass且當作為絕緣電晶體之記憶體單元的臨 限電壓處於擦除狀態時’減少兩個補增區域之間的滲漏尤 為關鍵。為能夠在該等電晶體處於擦除狀態之情況下關閉 鲁、絕緣電晶體’需要源極側之一定的正補增電麼。當Vpass 電壓自較低值（如0伏特）升至較高值（如在5至10伏特之範圍） 時，於補增處理開始時建立該正電壓。在Vpass於低值時， ’ 將通道區域補增至次高電壓；結果會延遲關閉絕緣電晶 - 體，因此允許自較高補增汲極區域運輸更多電荷並藉此降 低汲極側區域補增電壓《具有兩個或兩個以上記憶體單元 - 作為絕緣電晶體會有效地增加通道長度及該等絕緣電晶體 之絕緣特性。此外，當兩個或兩個以上記憶體單元用作絕 Φ 緣電晶體時，該等記憶體單元之兩個或兩個以上處於擦除 狀態之機率小於僅有一記憶體單元作為絕緣電晶體之情 況。在儲存四個位準之MLC記憶體單元之情況下，所有絕 緣c憶體單元均處於擦除狀態之機率僅為6 25%，而在僅有 一絕緣記憶體單元之情況下機率為25〇/〇。 另一可導致程式干擾發生之機構尤其在乂…“值相對較 高時發生。在該情況下，將汲極側區域補增至可在位於所 選字線附近之絕緣電晶體的汲極側上導致崩潰之高電壓。 該崩潰之可能機構為絕緣記憶體單元之汲極區域邊緣處或 99l36.doc ':主附近的帶至帶穿隧。亦可能發生其它崩潰機構。由於崩 • 貝。生成可能變為所謂'，熱電子"之電子，此係由於該等電 子y此由存在於所選字線之鄰近存在的強電場加速。可將 § * ’、、、電子主入所選字線上之記憶體單元的浮動閘極或鄰 接己隐體單7^之浮動閘極中，藉此改變該等記憶體單元之 l限電壓且可能導致記憶體單元之電荷儲存狀態之改變。 藉由選擇用於絕緣記憶體單元之合適偏壓電壓，可防止或 Φ …員著抑制絕緣電晶體之汲極側區域處的崩潰。崩潰之 另可此刦作用為，汲極側補增區域由崩潰部分地放電。 由於崩視生成洞/電子對，流入汲極側補增通道區域之電子 ' 會降低區域之補增電位’藉此可能導致程式干擾增加。 _ 【實施方式】 記憶體系統 - 一藉由圖1之方塊圖說明一可能實施本發明之多種態樣之 錢記憶體系統。-包括排列於-矩陣中的複數個記憶體 •早凡M之記憶體單元陣列1由行控制電路2、歹控制電路3、 c源極控制電路4及c_p井控制電路5控制。在該實例中，記 It體單疋陣列i為上述先前技術及以引用的方式併入本文 中之參考貧料中所描述的NAND類型。控制電路2連接至圮 憶體單元陣列1之位元線（叫，以讀取儲存在記憶體單元(M) - t之資料並在程式操作期間判定記憶體單元㈤之狀態及 .㈣位讀（BL)之電位位準以促進程式化或抑制程式化。 列控制電路3連接至字線（脱）’以選擇字線（WL)其中之 施加續取電壓、施加與由行控制電路2控制之位元線電 99I36.doc ，19· 1328228 .^位準組合之程式化電壓及施加與記憶體單元㈤形成於 .”上的P型區域（單元P井）之電壓輕合的擦除電壓。e源極控 制電路4控制連接至記憶體單元（M)之共同源極線。μ井控 r 制電路5控制單元Ρ井電壓。 行控制電路2讀取儲存在記憶體單元（M)之資料，並經 由I/O線及資料輸入/輸出緩衝器6將其輪出至外部心線。待 儲存在。己憶體早凡中之程式資料經由外部⑽線輸入資料 # 輸入-輸出緩衝器6,並傳送至行控制電路2。將外部1/0線連 接至控制器9。控制器9包括多種類型之暫存器及其它包括 揮發性隨機存取記憶體（RAM) 10之記憶體。 用於控制快閃記憶體裝置之指令資料輸人連接至與控制 _ °°連接之外°卩控制線的指令電路7。指令資料通知快閃記 憶體請求何種操作。將輸入指令傳送至-控制行控制電路 2、列控制電路3、c源極控制電路4、c_p井控制電路5及資 料輸入/輸出緩衝器6之狀態機8。狀態機8可輸出快閃記憶 φ 體狀態資料，諸如READY/BUS Y或PASS/FAIL。 控制器9與諸如個人電腦、數位相機或個人數位助理之主 機系統連接或可與其連接。由主機初始化指令，諸如將資 料儲存入記憶體陣列或自記憶體陣列1讀取資料，並分別提 供或接收資料。控制器將該等指令轉換為指令電路7可解譯 並執打之指令訊號。控制器通常亦包含緩衝器記憶體，其 用於被寫入記憶體陣列或自其讀取之使用者資料。典型記 憶體系統包括：一包括控制器9之積體電路晶片11 A ;及各 包含一記憶體陣列及關聯控制、輸入/輸出及狀態機電路之 99136.doc • 20· ^28228 一或多個積體電路晶片11B。可將一 j时 糸統之記憶體陣列及控 制斋電路一併整合在一或多個積體電路晶片上。

圖1之記憶體系統可作為主體系統之部分而嵌入，或可包 括於一抽取式地插人主機系統配對插座（咖叫Met)之 錢卡中。該卡可包括整個記憶體_，或可在單獨之卡 中提供控制器及記憶體陣列’以及相關聯之周邊電路。在 士全文以引用的方式倂人本文中的美國專利案第奶，⑷ 號中描述了若干卡之實施例。

圖4A至圖4D為用於說明本發明之—態樣之nand串i 〇〇 之橫截面其展示了習知自行補增程式化機制中於四個 不同連續時間間隔中的偏壓電壓。如上所述，通常自源極 側至沒極側連續地程式化^^八\〇串，所以圖4八至圖4D中之 自WLO至WL4 ’第一個被程式化之單元為記憶體單元⑵， 下一個為記憶體單元124且依次類推直至記憶體單元或電 晶體130。NAND串100可能包含遠多於圖4A中所示之五個 單元122-130之單元；通常在一中串聯地連接“或 32個單元。可能以參看圖⑼之形式來實施1^^^〇串1〇〇，然 而亦可能使用其它具體實施例。可以上述方式控制並操作 NAND 串 100。 圖4A說明了當NAND串100之單元122被程式化時施加至 NAND串100之偏壓電壓。如圖4A所示，將零伏特施加至源 極選擇電晶體120之閘極SGS。此外，將可為零伏特或稍微 較向之電壓Vs施加至源極線。在程式化期間將大於零伏特 之電壓施加至源極線’此改良了選擇電晶體12〇之絕緣特 99136.doc •21 · 1328228 ' 性。如圖4A中所示，將較高程式化電麈VPGM施加至字線WL0 ' 並將中間電麗VpAss施加至剩餘字線。較高VPGM導致自通道 之電子穿隧通過氧化物至電晶體1 22中之浮動閘極FGO。如 • 上所述，施加中間電壓Vpass以減少或防止未選單元或電晶 中之私式干擾’該等未選單元或電晶體可由字線WLO藉 由補增該等未選電晶體之通道電位來定址。此為習知自行 補機制可以增加之增量來施加程式化電壓vPGM，每一 • “加後跟心一瀆取循環以測試電晶體122之臨限電壓。藉由 圖1之記憶體系統實施該等步驟。在程式化導致電晶體122 之L限電壓到達目標臨限後，如圖4B所示記憶體系統隨後 . 在下一程式化時間間隔内移動至程式電晶體12扣因此，如 • 圖4B所不，作為替代將較高寫入電壓施加至字線WL1，並 將中間電壓VPASy&加至剩餘字線，以使用與上述用於程式 化電晶體122之相同方法來程式化電晶體124。在程式化電 晶體124後，如圖4C所示記憶體系統隨後在下一程式化間隔 φ 期間刚行以程式化電晶體126，其中將較高讀取電壓施加至 字線WL2並將中間電壓施加至剩餘字線。在此完成後，如 圖4 D所示記憶體系統在下一程式化時間間隔内前行至程式 電晶體128並隨後在下一程式化時間間隔期間程式化電晶 體13 0。該處理開始於最接近源極選擇電晶體之電晶體，並 隨後如電晶體在源極選擇電晶體（例如圖3 A中之電晶體5〇) 與汲極選擇電晶體（例如圖3 A中之電晶體4〇)之間的布局順 序且連續地重複’直至程式化串i 00之所有電晶體。 如以上參看圖2B所討論的，電晶體122中之補增通道電壓 99136.doc -22· 1328228 可能導致源極選擇電晶體120之汲極區域在圖4B至圖41>中 說明之四個程式化時間間隔中的三個期間崩潰，使得在已 經程式化浮動閘極FG0後可能生成注入浮動閘極FG〇之熱 電子。此電子注入會導致FG〇之臨限電壓位移，其可導致將 FGO自所需電荷儲存狀態切換至不同之錯誤電荷儲存狀 心。己隐體陣列中之其它串亦可能如此。如參看圖2B所討 論的，電晶體122之補增通道電壓可導致源極選擇電晶體 1 20之汲極區域在圖4Α至圖4Β中說明之四個程式化時間間 隔期間崩潰。結果，因為NAND串通道區域中補增電位減 少，所以可能發生程式干擾。在選擇用於程式化之字線時， 諸如當將VPGM施加至字線時，該程式干擾類型可發生於任 意字線。上文亦提及之另一程式干擾之機率則歸因於可能 生成於源極選擇電晶體12〇汲極之附近或記憶體單元122之 通道區域中並隨後注入浮動閘極FG〇之熱電子。因為熱電子 區域化並限制在該源極選擇閘極12〇之附近或記憶體單元 1 22之通道區域中，所以此後之機制將可能僅會影響上 之記憶體單元。此熱電子注入會導致FG〇之臨限電壓位移， 其可能導致將FG0自所需電荷儲存狀態切換至不同之錯誤 電荷儲存狀態。對於記憶體陣列中之其它串亦可能如此。 由於當程式化所有單元時持續上述崩潰現象，吾人發現 隨著連續子線被程式化，單元i 22之臨限電壓分佈逐漸惡 化。在程式化所有字線後，吾人發現臨限分佈升高並顯著 變寬。在一些快閃記憶體中，電荷位準電壓範圍窗劃分為 四個狀態，其中升高狀態"U "具有一負臨限電壓範圍，且 99136.doc •23· 1328228 剩餘三個狀態”1G”、"oo”及"Q1"具有上升次序之正臨限電壓 範圍。其中在程式化所有記憶體單元後施加f知自行補增 機制，其中每一單元可儲存四個狀態之任一，吾人發現” 1〇曰" 臨限電壓分佈位移至較高值並顯著變寬M吏得"1〇"可讀作 "00"。亦發現”00”臨限電壓分佈亦已受少許影響。藉由=少 ώ力至WL0之電壓，希望大量減少或全部消除” 電荷狀 態之上移及變寬。

，此本發明之-態樣係基於以下認識：藉由將電位施加 =字線’可減輕或全面防止源極側選擇電晶體沒極區域之 崩潰，使得抑制了上述之程式干擾機制，所以補增不會改 變FG0處之電荷狀態。在—具體實施例中，其可藉由將供應 至WL0之㈣減少至低於VpAss之值來達成，該值為諸如為 在-至三伏特範圍内之電壓，而非習知自行補增期間正常 施加至VPASS之五至十伏特範圍之中間電屢。圖至圖5D 對其進行說明。

圖5A至圖5D為說明本發明之一態樣之具有不同於習知 自行補增期間所施加電磨之偏壓電塵之财_串1〇〇的截面 圖。畲程式化單元122時，所施加之偏屋電愿與習知自行補 增機制中所使用之偏麼電塵相同。然而，在程式化單元 124、126及丨28之後續程式化時間間隔期間，並未將通常為 至十伏特範圍内的習知VpAss施加至字線wl〇，而是將一 較低之電塵Vl〇4加至字線說〇。如上所㈤，在一實施例 _ VL0W可施在一至二伏特之範圍内。除了在字線机〇下 方之單元之程式化s夺間間隔期，可能在纟少一些且宜在 99I36.doc •24· 1328228 所有用於程式化記憶體陣列中之所有單元的程式化時間間 隔期間’將該低電壓施加至字線WLO。藉由將—較低電廢 施加至WLO，WL1、WL2及其它字線下方之補增通道電位 無法全部傳送至源極選擇電晶體之汲極。結果，降低了源 極選擇電晶體之汲極電壓’且可嚴格防止或減少崩潰。舉 例而言，在圖5B之情況下，假定所有記憶體單元122至13〇 均處於具有約-2V之擦除臨限電壓的擦除狀態，則記憶體單 元124至130下方通道區域會補增至（例如）8V (視VPASS值而 疋）。進一步假定將1.5V之電壓Vlow施加至WL0，其與記憶 體單元122之-2V臨限電壓組合，此意謂著記憶體單元122 係處於傳導狀態。結果，會將記憶體單元124至13〇之通道 區域中之部分補增電荷傳送至記憶體單元122之源極側；結 果，源極側上之電位會升高。然而，在記憶體單元i 22之源 極側電位已達到約3.5V之值（閘極電壓-臨限電壓）時，此升 向會停止。結果’源極側選擇電晶體之汲極電位僅補增至 3 · 5 V之值’而在習知情況下其會補增至8 V。很明顯汲極電 廢之顯著減少會防止或至少大量減少選擇電晶體汲極處之 崩潰。藉由該機制，帶至帶穿随減少至施加於電晶體122 至130之通道區域之自行補增電壓不會改變單元122之電荷 狀態的程度。 雖然汲極側選擇閘極在補增期間通常具有比源極側選擇 閘極（在補增期間閘極電壓通常為0V)高的閘極電壓（諸如 在1.5V至2.5V之範圍），但是上述崩潰亦可發生於鄰接汲極 選擇電晶體之串中的電晶體之源極區域，諸如圖2B中之汲 99136.doc -25- 1328228 . 極選擇電晶體40之電晶體區域5丨。藉由將施加至靠近汲極 選擇電晶體之串中的電晶體之電壓減少至低於自行補增機 制中正常用於補增通道電壓以降低或防止系統干擾之值， -來防止源極區域之汲極選擇電晶體崩潰。因此，僅需要略 w 微修改圖5A至圖5D以對其進行說明。電晶體12〇不再作為 源極選擇電晶體，而是作為具有一比源極選擇電晶體之閘 極電壓（諸如補增期間在5至2.5V範圍内）高的汲極選擇電 晶體。亦會經修改之標明字線之解譯，使得WL0為最接近 汲極選擇電晶體120之字線。隨後進行程式化序列，其從最 接近源極選擇電晶體之電晶體開始，並朝向該等串之汲極 - 側，直至到達最接近汲極選擇電晶體（120)之電晶體（122)。 . 因此，圖5D至圖5A以此順序說明了該程式化序列之最後幾 個循環。施加低正電壓Vl〇w ,而非將零伏特施加至耦合至 電晶體122 (靠近汲極選擇電晶體之電晶體）之字線WL〇。在 一實施例中，施加至電晶體122之電壓Vl〇w可在一至三伏特 • 之範圍内。在另一實施例中，耦合至除電晶體122之外以防 止程式干擾的若干電晶體之補增電壓可能比耦合至電晶體 122之補增電壓（vLOW)高出至少5〇%β上述關於靠近汲極及/ 或源極選擇電晶體之電晶體之源極及/或汲極區域崩潰的 特性可與任何自行補增機制協同使用，包括（但不限 於）SB、LSB及EASB之任何形式。 圖5A至圖5D所說明之處理較佳地自最接近源極選擇電 晶體之電晶體開始，並接著如電晶體在源極選擇電晶體（諸 如圖3A中之電晶體5〇)與汲極選擇電晶體（諸如圖3A中之電 99l36.doc -26· 1328228 • 晶體40)之間的布局順序且連續地重複，直至_1〇〇中之所 有電晶體全部程式化。 « 圖6Α至圖6Ε為說明串中個別單元之習知£八把程式化之 . NAND串10G的截面圖《«如上所述在程式化期間£湖系統將 . 零伏特施加至所選字線源極側上之字線，使得由字線上具 有零伏特之記憶體單元絕緣下字線及上字線之兩個補增通 道區域。此導致該記憶體單元關閉，藉此絕緣兩個補：通 it區域。將兩個通道區域分開之結果為改良了汲極側之補 增效率。因為源極側上之一些記憶體單元可處於程式化狀 態且因此具有高臨限電$，所以源極側之通道區域補增 較小。由於汲極側上之所有單元仍處於具有負臨限電壓之 -擦除狀態，因此所選字線之汲極側之通道區域（幾乎）全部由 位疋線預充電且補增更有效。參看圖6B，例如當程式化單 元124時，將零伏特施加至WL〇e當如圖6(：所說明的當程式 化單元126時，將零伏特施加至WL 當程式化單元時， • 將零伏特施加至％1^2且當程式化單元130時，將零伏特施加 至串100之WL3。 習知EASB之一缺點為，關於崩潰之滲漏（及/或帶至帶穿 随）可能發生於接地字線下方單元之汲極區域處。此崩潰可 間接地導致熱電子注入所選字線上的單元之浮動閘極或導 致補増通道電位減少，其類似於用於SB機制之描述，藉此 可月b導致程式干擾。此外，當未來世代裝置之.記憶體單元 尺寸變彳寸更小時’關閉之記憶體單元之通道長度可能變得 過知而不能電絕緣所選字線之汲極及源極側處的兩個分開 99136.doc -27· 1328228

之補增通道區域1此本發明之另_態樣係基於以下認 識：藉由合適地偏壓所選電晶體或字線上之兩個或兩個以 上字線(較佳地為彼此相鄰)或控制閘極，來有效增加絕緣記 憶體單元之通道長度，同時可減少兩個補增區域之間的帶 至帶穿随及/或渗漏。由於在改良之EASB機制中，絕緣僅 發生在所選記憶體單元或字線之源極側上，通常無需同樣 減少耦合至所選電晶體汲極側上之單元的電壓。在圖7八至 圖7E中說明了本發明之該態樣。儘管在圖至圖申每一 串中表示了五個浮動閘極記憶體單元，但是個別串通常包 括16、32或更多記憶體單元電荷儲存元件。 圖7A至圖7E為說明本發明之態樣的展示了在一經修改 之EASB機制中施加至串之偏壓電壓之ΝΑΝ〇ψ 1〇〇的截面 圖。圖7Α至圖7Ε之經修改之機制與圖6Α至圖佔之不同在 於，代替習知EASB機制中僅一字線接地，其將所選字線之 源極侧上的兩個字線（較佳地為彼此相鄰）均接地。因此，在 圖7C至圖7Ε中，例如當在連續程式化時間間隔中程式化單 元126、128及130時，將緊鄰所選字線之兩個源極側字線接 地。因此在圖7C中，當程式化單元126時，將零伏特施加至 WL0及WL1。在圖7D中，當選擇字線WL3用於程式化單元 128時，將零伏特施加至WL1及WL2。在圖7Ε中，當程式化 單元130且選擇WL4時，將零伏特施加至WL2及WL3。 將零伏特施加至相鄰字線之兩個源極側具有増加絕緣區 域通道長度之效果。藉由將絕緣區域之通道長度增加至橫 越兩個相鄰單元，改良了所選單元之汲極側通道區域之補 99136.doc -28 - 曰藉此亦減少了程式干擾。若需要，可能將0伏特施加至 兩個或兩個以上相鄰字線，以進一步增加補增通道區域之 f的絕緣區域長度。若需要，可藉由-或多個字線將接地 子線與所選字線絕緣。偏壓兩個或兩個以上字線至ov之另 一優點為’發生源極與沒極補增通道區域之間的渗漏之最 壞情況的機率減少。最壞情況發生在GV字線τ方之單元處 於=除負臨限電壓狀態時；在該情況下，由於在補增操作 之一部分期間記憶體單元為傳導性的（因為負臨限電壓），因 此一些補增汲極側通道電荷仍可能滲漏。當將兩個字線連 至0 V時所有子線下方均存在處於擦除狀態之記憶體單 元的機率小於僅將一字線偏壓至ον時之機率。 如圖4Α至圖4D之處理，圖7Α至圖7Ε之處理較佳地開始於 最接近源極選擇電晶體之電晶體，並接著如電晶體在源極 選擇電晶體（例如圖3Α中之電晶體50)與汲極選擇電晶體 (例如圖3Α中之電晶體40)之間的布局順序且連續地重複， 直至串100之所有電晶體全部程式化。 歸因於滲漏及/或帶至帶穿隧之崩潰在接地單元與正程 式化之單元之間，及在接地單元與施加了中間電壓之 單元之間仍可能發生。對於具有較小通道長度之記憶體單 兀尤其如此。因此崩潰可發生於汲極接合中或發生在圖7D 中單元126與單元128之間以及相同圖式中之單元122及單 元124之間的汲極接合附近。為減少該崩潰，可施加一較低 正電壓，以代替將所選字線之源極側上之兩個字線接地。 此具有減少圖7D中絕緣單元124與126之接合區域（記憶體 99136.doc -29- 1328228 . 单元、沒極及源極）與記憶體単元12 2及12 8之浮動閘極電位 之間的電位差之效果。浮動閘極與其相應較高補增汲極或 源極區域之間減少的電位差減少了可崩潰發生之可能。施 加至圖7D中字線WL1及WL2的約為一至三伏特之較小偏壓 電壓可能足以抑制諸如滲漏及/或帶至帶穿隨之崩潰機 構，同時亦足夠將在EASB機制中的兩個補増區域絕緣。在 圖8A至圖8E中說明了該經修改之機制。自兩組圖式（圖7A 至圖7E ;圖8A至圖8E)之比較應注意，如圖8A至圖8E中所 0 示施加較低電壓Vl〇wi及Vlow2 ’而非如圖7A至圖7E中所示 將所選字線之源極側上及緊鄰之兩個字線接地。 圖8A至圖8E之實施例亦倂入上述參看圖5a至圖5D之發 . 明態樣。如圖8D及圖8E中所說明的施加—較低電麗 VL〇w3 ’而非如在圖7B至圖7E中施加中間電壓VpAss。此會 減少或防止可能影響字線WL0下方之Fg〇之臨限電壓的源 極選擇電晶體120之汲極侧崩潰。同樣，本發明之此態樣（將 φ 較低電壓施加至WL0)可與LSB機制組合。為此目的，可略 微修改圖8A至圖8E，以將電壓（例如〇伏特）施加至所選字線 汲極侧上之字線，同時亦將耦合至所選字線之未選單元與 汲極侧上其鄰近單元之通道區域絕緣。 以下為記錄了參看圖8A至圖8E之可能sb&easb偏壓機 制總結之表。應注意，下表中之電壓V]、％及％無須為不 同。該等三種電壓之典型值應為約一至三伏特。儘管可能 有夕種變化，但疋較佳組態為：丨及等於處於i 至3伏特之範圍内的Vdd，且較佳地為丨8伏特且電壓Vl〇w2 99136.doc -30- 1328228 為約零伏特。該等電壓組態會抑制或防止選擇閘極與絕緣 字線處之崩潰，且由於兩個絕緣字線中之一者接地，所以 可有效絕緣兩個補增通道區域，並藉此關閉耦合至接地字 線之電晶體。在該等值處，自圖8E應注意，藉由電晶體之 相同串中的至少另一電晶體（如128)(其中將除0伏特之外的 較低正電壓施加至該電晶體（如128))將所選電晶體（如130) 與耦合至施加了 0伏特之字線的電晶體（諸如126)絕緣。 方法 描述 ^Lowl Vl〇W2 Vl〇W3 註釋 1 SB VpaSS VpaSS VpaSS 習知SB 2 EASB ον VpASS VpaSS 習知EASB(圖6A-圖6E) 3 經修改之 SB VpASS VpASS v3 減少在源極側選擇閘極處的 崩潰(圖5A-圖5D) 4 經修改之 EASB ον ov VpaSS 改良兩個補增區域之間的絕 緣(圖7A-圖7E) 5 經修改之 EASB Vi VpaSS VpaSS 減少所選字線附近之字線處 的崩潰 6 經修改之 EASB V, V2 VpASS 減少所選字線附近之字線處 的崩潰並改良兩個補增區域 之間的絕緣 7 經修改之 EASB V, VpASS v3 減少所選字線附近之字線及 選擇閘極處之崩潰 8 經修改之 EASB V】 V2 V3 減少所選字線附近之字線及 選擇閘極處之崩潰並改良兩 個補增區域之間的絕緣(圖 8A-圖 8E) 乂,及V3較佳地在約1至3V之範圍内，V2較佳地約為0V。 為說明另一實施例，在電晶體130之汲極側上，串100包括 在串中的另一單元或電晶體（未展示），其中將該電晶體耦合 至WL4之汲極側上之另一字線WL5 (未展示）。在該實施例 31 99136.doc 1328228 ‘ 中’將一程式化電壓Vpgm施加至字線WL5，且將電壓施加 ‘ 至剩餘字線’使得其具有如下電壓：WL3=V2 =〇V，WL2=V, = 1.5V，WLl=Vpass，WL0=V3 = 1.5V。此可 防止在施加了 〇伏特之字線WL3的兩側發生崩潰。在更通常 方式中’可將較低電壓施加至三個相鄰字線，其中施加至 三個字線中央一個之電壓（諸如〇伏特）導致耦合至其之程式 化電晶體關閉。 0 與上述EASB機制類似之機制亦可用於LSB。習知LSB之 缺點在於，崩潰可發生於耦合至所選字線之通道區域與所 選字線源極側上接地字線下方單元之汲極及源極區域之 間。該崩潰可間接地導致熱電子注入所選字線上之單元的 • 洋動閘極内及/或導致補增通道電位減少，藉此可能改變該 等單7G之臨限電壓，此為不當的。在未來世代裝置之記憶 體單元尺寸變得更小之情況下，關閉之記憶體單元的通道 長度可能變得過短而無法將耦合至所選字線之通道區域與 Φ 所選字線之汲極及源極側的通道區域電絕緣；結果，補增 電荷可滲漏且補增電位會減少，此可能導致程式干擾。因 此，本發明之另一態樣基於以下認識：藉由合適地偏壓源 極側上之兩個或兩個以上字線（較佳地為彼此相鄰）並合適 地偏壓所選電晶體或字線之汲極側上之兩個或兩個以上字 線（較佳地為彼此相鄰）來有效增加絕緣記憶體單元之通道 長度，藉此帶至帶穿隧與三個補增區域之間的滲漏均可同 時減少。在圖9A至圖9E中說明了本發明之此態樣。 圖9A至圖9E為說明本發明之該態樣的展示了經修改之 99136.doc 02· 1328228 LSB機制中.施加至串之偏壓電壓之NAND串100的截面圖。 圖9A至圖9E之經修改之機制與圖8A至圖8E之經修改之機 制的不同之處在於，除了所選字線之源極側上之字線，將0 或較低正電壓位準Vl〇W4、Vl〇W5施加至所選字線沒極側上 之兩個字線（較佳地為彼此相鄰）。因此，在圖9A至圖9C中， 例如當在連續程式化時間間隔中程式化單元122、124及126 時，將零或較低正電壓位準施加至緊鄰所選字線之兩個汲 極側字線。因此，在圖9A中，當程式化單元122時，將0或 較低正電壓位準Vlow4、Vl〇w5施加至WL1及WL2。在圖9B 中，當選擇字線WL1用於程式化單元124時，將零伏特或較 低正電壓位準Vl〇w4、Vlow5施加至WL2及WL3。在圖9C中， 當程式化單元126並選擇WL2時，將零伏特或較低正電壓位 準 Vl〇w4、VloW5施加至 WL3 及 WL4。 將零伏特施加至兩個相鄰字線之源極側具有增加絕緣區 域通道長度之效果。藉由將絕緣區域之通道長度增加至橫 越所選字線之每一側上之兩個或兩個以上相鄰單元，改良 了耦合至所選字線之未選單元的通道區域補增，藉此亦減 少了程式干擾。若需要，可將零伏特或較低正電壓位準施 加至兩個或兩個以上相鄰字線以進一步增加補增通道區域 之間的絕緣區域長度。若需要，可藉由一或多個字線將接 地字線與所選字線絕緣。 如在圖4A至圖4D之處理中，圖9A至圖9E中之程式化處理 較佳地開始於最接近源極選擇電晶體之電晶體，並接著如 電晶體在源極選擇電晶體（例如圖3A中之電晶體50)與汲極 99136.doc •33· 1328228 選擇電晶體（例如圖3 A中之電晶體40)之間的布局順序且連 續地重複’直至串100之所有電晶體全部程式化。在該程式 化機制下，施加至與所選字線（如圖9A中之WL〇)相鄰之汲 極側上之字線（如圖9A中之WL1及WL2)的零伏特將不會關 閉在與所選電晶體（如圖9A中之122)之相同串中並輕八至 該字線（如圖9A中之WL1或WL2)之電晶體（如圖9A中之！ 24 或126)，此係由於該電晶體仍處於擦除狀態並具有負臨限 電壓。結果，完全絕緣為不可能的，但其應比僅具有一偏 壓在0V之電晶體好。由於相同原因，因為用於擦除單元之 浮動閘極與補增汲極/源極之間的電位差小於用於程式化 單元之浮動閘極與補增汲極/源極之間的電位差，所以在單 元處於擦除狀態之情況下，用於vL0W4及vL〇W5之較佳電壓 為ον，此係由於其會優化絕緣而不存在帶至帶穿隧之危 險。然而，零伏特之耦合電壓會完全關閉在與所選電晶體 相同串中的具有正臨限電壓之程式化電晶體。 崩潰仍可能發生於直接相鄰於連接至…㈣之所選字線的 接地單元之汲極或源極側、及接地單元及施加了中間電壓 VPASS之單元的汲極或源極側。因此，崩潰可發生於圖9 a中 之單元124之源極側及同一圖式中單元126之汲極側。為減 少該崩潰，可施加一較低正電壓’而非將所選字線之汲極 側上之兩個字線接地。此具有減少圖9A中記憶體單元124 之浮動閘極與其較高補增源極側之間的電位差、並減少記 憶體單元126之浮動閘極與其補增汲極側（其藉由wl3、 WL4補增並因此具有電壓VpAss)之間的電位差之效果。然 99136.doc -34- 1328228 而，如通常使用LSB方法，所選單元汲極側處之單元仍處 於擦除狀態（負臨限電壓），由於帶至帶穿隧主要發生於處於 最高程式化狀態（臨限電壓約為2.5至3V)之記憶體單元汲極 或源極側，因此無需施加較低正電壓以減少帶至帶穿隧。 儘管在圖9A至圖9E中可能具有多種變化，但較佳組態 為.Vlowi及VL0W2均等於在1至3伏特之範圍内的Vdd，且較 佳地為1.8伏特，且電壓vL0W2、乂⑺…及义㈣5約為零伏特。 此電壓組態會抑制或防止選擇閘極與絕緣字線處之崩潰， 且由於源極側上之兩個絕緣字線之一者及汲極側之兩個絕 緣字線中的至少一個且在較佳情況下汲極側之兩個隔離字 線均接地，因此會有效地絕緣耦合至所選字線之通道區 域，藉此關閉耦合至接地字線之電晶體。在該等值處，自 圖9C應注思藉由電晶體之相同串中之至少另一電晶體（如 124及128)將所選電晶體（如126)與耦合至施加了 〇伏特之字 線的電晶體（如122及130)絕緣，並將較低正電壓施加至該等 絕緣電晶體（如124及128)，儘管較佳為將〇伏特施加至記憶 體單元128。 在一些情況下’在程式化處理期間可能需要能夠略微提 高所選電晶體之通道區域之電壓。在以引用的方式併入本 文中之美國專利申請案US 2003/0147278中對該等需要此 能力之情況之一實例進行了描述。為使其成為可能，可能 需要允許用於所選串之位元線上的較低正電壓（如〇 5 v)經 由所選字線汲極側上之單元的通道區域與所選電晶體之通 道區域通彳5。為達成此目的’可略微修改參看圖9a至9E之 99l36.doc •35· 1328228 上述LSB機制。較佳地將乂⑺^及心⑽5設定為諸如在1至3 伏特之範圍内的較低正電愿且較佳地為18伏特，而非將其 設定為約0伏特。另-可能為僅設定其中之一為約績特了 而其餘處於諸如在丨至3伏特之範圍内且較佳地為丨8伏特 之較低正電壓。在該情況下，為減少或避免崩;責，較佳地 將乂_設定為該低正電μ ’而將¥_設定為約〇伏特。或

者’將vL0W4設定為該低正電壓，而Vl_為較高電壓，諸 如通常在5至10伏特範圍内之VpAss。 儘管已參照多種實施例描述本發明，但是應理解，可在 不離開僅由隨附中請專利$£圍及其均等物^義之本發明的 範疇之情形下作出多種改變及修改。本文所提及之參考文 獻均以引用的方式併入本文中。 【圖式簡單說明】 圖1為其中可能實施本發明之記憶體單元陣列及操作性 改良的記憶體系統類型之方塊圖。 圖2A為先則技術之NAND陣列平面圖。 圖2B為圖2A之先前技術nanj^v〇l線A_A所取之截面圖。 圖3A為描繪了圖2A之三個NAND串之電路圖。 圖3B為描繪了一定數目NAND陣列之電路圖，其中每一 陣列由一組共同字線控制。 圖4A至圖4D為說明串令各個單元之習知自行補增程式 化方法之NAND串的截面圖’以說明在四個連續時間間隔期 間串中之偏壓電壓。 圖5A至圖5D為說明本發明之—實施例的展# 了 一改良 -3(3- 99136.doc 1328228 自行補增程式機制中，在四個連續時間間隔期間串中之偏 壓電壓之NAND串的截面圖》 圖6A至圖6E為展示了在五個連續時間間隔期間串中各 個單元之習知擦除區域自行補增程式化機制之偏壓電壓之 NAND串的截面圖。 圖7A至圖7E為說明本發明之另一實施例的展示了一改 良EASB程式化機制中，在五個連續時間間隔期間串中之偏 壓電壓之NAND串的截面圖。

1 圖8A至圖8E為說明本發明之仍另一實施例的展示了一 改良EASB程式化機制中，在五個連續時間間隔期間串 偏壓電壓之NAND串的截面圖。 之 圖9Α至圖9Ε為說明本發明之仍另—實施例的展示 改良LSB程式化機制中，在五個連續時間間隔期間I 了〜 偏壓電壓之NAND串的截面圖。 a串中之 為簡化及描述，本.申請案中以相同數字標示同—一 【主要元件符號說明】 &件。 1 記憶體單元陣列 2 行控制電路 3 列控制電路 4 c源極控制電路 5 c-p井控制電路 6 資料輪入/輸出緩衝器 7 指令電路 8 狀態機 99136.doc -37· 1328228 9 控制器 10 隨機存取記憶體 11 ' 13 、 15 串 11A 積體電路晶片 11B 積體電路晶片 12 、 14 、 16 位元線 19 中間介電層 20、30 選擇電晶體 22 、 24 、 26 、 28 、 40 、 42 、 44 ' 46 ' 48 ' 50 、 122 、 124 、 126 、 128 、 130 記憶體單元/電晶體/電荷儲存電晶體 49 擴散區域 51 電晶體區域 100 串 99136.doc -38-

Claims (1)

1. 甲822l〇94_號專利申請案 t文申請專利範圍替換本(99年3月) 申請專利範圍

   曰修正本 一種用於程式化一記憶體系統之方法，該系統包含用於 儲存不同電荷狀態之電荷儲存電晶體之串，該等串之每 —包括兩個選擇電晶體，該等串之每—連接於複數個位 元線之一與一源極線之間，該等串由共同之一組字線所 控制，其申至少在該等串之一第一串中且與該第一串中 兩個選擇電晶體其中之-相鄰的一第一電晶體處於一所 需電荷儲存狀態，該方法包含：

   經由該等字線之一將一程式化電壓位準施加至一控制 閘極以耘式化一第二電晶體，該控制閘極 —串之該等串之H中的„第三電日日日體電容性^ °备較連接至該第二串的該位元線更接近該源極線之 電何儲存電晶體被程式化時，藉由該第二串中之三個或 更多個電荷儲存電晶體將該第二電晶體與該源極線分 離’或較《極線更接近該位元線之電荷儲存電晶體被

   私式化時，藉由該第—串中之三個或更多個電荷儲存電 晶體’該第二電晶體與連接至該第二申的該位元線分 離；及 藉由將電壓位準耦合至該第—串中之至少部分該等電 晶體’經由部分字線來補增該第_串電晶體之通道區域 ，電位，以減少程式干擾，其中補增該第—串中之部分 »玄等電晶體之該等通道區域的該或該等電位，使得該第 -串中之該-選擇電晶體之及極或源極側之崩潰減^ 不會導致該第-電晶體之所需電荷儲存狀態改變至一不 99136-990308.doc 1328228 同的電荷狀態之程度。 2. 如請求項1之方法，其中該耦合將一第一電壓耦合至該第 -電晶體，並將-第二電壓輕合至該第—串之剩餘電晶 體中之至少部分’該第二電壓高於該第一電壓。 3. 如請求項2之方法，該第二電壓比該第一電壓高出該第一 電壓之至少50%。 4. 如請求項1之方法’其中補增該第一 _中部分該等電晶體 之該等通道區域的該或該等電位，使得該—選擇電晶體 之該汲極側或該源極侧之帶至帶穿隧減少至不會導致該 第一電晶體之所需電荷儲存狀態改變為一不同電荷狀態 之程度。 5. 如請求項4之方法，其中減少由該一選擇.電晶體在該源極 或汲極側處之該帶至帶穿隧所造成的在該第一串中電晶 體在補增的通道區域之通道電位降低。 6. 如請求項4之方法，其中減少由該一選擇電晶體在該源極 或没極側處之該帶至帶穿隧所造成的在該第一串中的該 第一電晶體或其他電晶體在補增的通道區域之通道電位 降低。 7. 如請求項4之方法’其中該源選擇電晶體在該汲極侧處之 該帶至帶穿隨被抑制。 8. 如請求項2之方法，其中該第一電壓在一約〗至3伏特之範 圍内。 9·如請求項2之方法，其中該第二電壓在一約5至1〇伏特之 範圍内》 99136-990308.doc 10. 如清求項2之方法，進一步包含將一第三電壓耦合至該第 一串中的—選擇電晶體以導致其為電性上非傳導，且其 中該第—電壓高於該第三電壓。 11. 12. 13. 14. 15. 16. 17. 如清求項1之方法，其中該控制閘極亦控制該第一串中之 一第三電荷儲存電晶體，該方法進一步包含關閉該源極 線與該第三電晶體之間之該第一串申之至少一第四電荷 儲存電晶體，以使該第三電晶體和該源極線與該第四電 晶體之間之該第一串中之電晶體電絕緣。 如請求項11之方法，進一步包含關閉在連接至該第一串 之該位元線與該第三電晶體之間之該第一串中之至少一 第五電荷儲存電晶體，以使該第三電晶體和該位元線與 該第五電晶體之間之該第一串中之電晶體電絕緣。 如請求項12之方法，其中經由該第一串中之至少一電晶 體將該第四I晶體及該第五電晶體之每一者肖該第三電 晶體分離。 ^ 如請求項11之方法’其中經由該第一串中之至少 體將該第四電晶體與該第三電晶體分離。 如请求項11之方法’其中該耦合將一電壓位準耦合至與 該第四電何儲存電晶體相鄭的該第-串中至少—第五雷 :儲存電B曰體’以抑制或避免該第四電荷儲存電晶體之 如請求項15之方法，甘占也 其中與該至少一第五電荷儲存 體耦合的該電壓位準右 议平在一約丨至3伏特之範圍内。 如請求項11之方法，— 士 其中该耦合將電壓位準耦合 99136-990308.doc 18 第儲存電荷電晶體相對側的該帛— 儲存電日栌洛咕 之—第六電荷 第四電荷儲存電晶體，以抑制或避免該 包何儲存電晶體之崩潰。 ’如“項17之方法，其中與該第五電荷儲存電晶體及 六電荷儲存電晶體耦合的該或該等電壓 第 伏特之範圍内。 丰在-約!至3 19. ，用於％式化—記憶體系統之方法，該系統包含用於 :存不同電荷狀態之電荷儲存電晶體之串，該等串之每 一者包括兩個選擇電晶體’該等串由共同之_；組字線所 且連接於複數個位元線與一源極線之間，其中在 該等串之—第一串中且與該等兩個選擇電晶體其中之一 相鄰之一第—電晶體處於兩個以上可能電荷儲存狀態中 之一所需電荷儲存狀態，該方法包含： 經由該等字線之一將一程式化電壓位準施加至一控制 閘極以程式化一第二電晶體，該控制閘極與該等串之一 第二串中的—第二電晶體電容性地耦合，當較連接至該 第二串的該位元線更接近該源極線之該電荷儲存電晶體 被程式化時，經由該第二串中之三個或更多個電荷儲存 電晶體’將該第二電晶體與該源極線分離，或當較該源 極線更接近該位元線之電荷儲存電晶體被程式化時，藉 由s亥第二串中之三個或更多個電荷儲存電晶體，該第二 電晶體與連接至該第二串的該位元線分離；及 藉由將電壓位準耦合至該第一串中之至少部分該等電 晶體’經由一些字線來補增該第一串電晶體之通道區域 99136-990308.doc -4- 20 之電位，以減少程式干擾，其 丹甲補增該第一串中之一 4匕 該等電晶體之該等通道區域的 — , 的4或該等電位，使得該補 加 之所而電荷儲存狀態改變至兩 個以上可能電荷狀態中之—不同狀態。 種用於程式化一記憶體系统 ^ 乐統之方法，該系統包含用於 儲存不同電荷狀態之電荷儲. 一 了碎孖電晶體之串，該等串包括 / ¥ ^等串之母—者包括兩個選擇電晶體，該等 串由共同之-組字線所控制，且連接於複數個位元線與 一源極線之間，其中—在兮笙 在該第一事中且與該等兩個選擇 電晶體其中之一ia ^ ^ .. 才鄰之第—電荷儲存電晶體處於-所需 之電荷儲存狀態，該方法包含： 將一程式化電壓位準施加至與一第二電荷儲存電晶體 電容性輕合之第一控制間極，隨後並將一程式化電壓位 準施加至與該第二電晶體不同的—第三電荷儲存電晶體 電容性地耗合之一第二控制問極，以程式化該第二電晶 體及該第三電晶體，當較連接至㈣二串的該位元線更 接近該源極線之該電荷儲存電晶體被程式化時，經由在 一第二串中之一個或多個電荷儲存電晶體，該第二電晶 體及該第三電晶體之每一者位於不同於該第一串之該等 串之該第H並與該源極線分離，或較該源極線更 接近該位元線之電荷儲存電晶體被程式化時，藉由該第 一串中之二個或更多個電荷儲存電晶體，-曰 及該第三電晶體之每一者與連接至該第二串 分離；及 99136-990308.doc 1328228 藉由將補增電塵位準輕合至該電晶體之至少部分及將 -電壓位準耦合至該第一•中的該第一電晶體，來補增 該第-串電晶體之通道區域之電位，以減少程式干擾： 其中當將-程式化電虔位準施加至耗合至該第二電晶體 及該第三電晶體之該等控制閘極時，耦合至該第—兩曰 體之該電壓位準不同於輕合至該第一串中之其它電：： 之電壓位準。 21.如請求項20之方法’該方法包含複數個程式化時間間隔 以程式化該第二串中之所有該等電晶體，其中在該等複 數個程式化時間間隔期間之每一時間間隔，將一程式化 電壓位準耦合至該第二串中之該等電晶體之一，以程式 化該電晶體，並在二或更多個該等複數個程式化時間間 隔之期間，耦合至該第一電晶體之該電壓位準不同於耦 合至該第一串中之其它電晶體的該/該等電壓位準。 22_如請求項20之方法，其中補增該第一串之該等通道區域 之該或該等電位，使得該一選擇電晶體之汲極側或源極 側之朋潰減少至不會導致該第一電晶體所需之電荷儲存 狀態變化至一不同的電荷狀態之程度。 23. 如請求項22之方法，其中減少由在該一選擇電晶體在該 汲極或源極侧之崩潰所造成的該第一串中電晶體補增的 通道區域之通道電位降低。 24. 如請求項22之方法，其中減少由在該一選擇電晶體在該 汲極或源極側之崩潰所造成的該第一串中該第一電晶體 或其他電晶體在補增的通道區域的通道電位降低。 99136-990308.doc • 6 - 25 26 27 28. 29. 30. 31. 32. 其中該第一電壓在一約1至3伏特< 其中該第二電壓在一約5至1〇伏特$ 如明求項22之方法，其中補增該第—串之該等通道區域 之該或該等電位’使得該—選擇電晶體之沒極側或源極 側之帶至帶穿隧受到抑制。 請求項22之方法’其中該所需電荷儲存狀態為該第一 電晶體之兩個以上可能電荷儲存狀態其中之―，且將該 電壓位準耦合至該第一電晶體不會導致該第一電晶體之 斤而电荷儲存狀態改變至該等兩個以上可能電荷狀態中 之一不同的狀態。 月长項20之方法，其中該輕合將一第—電壓搞合至該 第一電晶體並將一 Μ - # ^ i® VV y- kfs 弟一電壓耦合至該第一串中之剩餘電 s曰體之至夕邛为’其中該第二電壓高於該第一電壓。 如請求項27之方法’該第二電壓比該第_電壓高出該第 一電壓之至少50%。 如請求項27之方法 範圍内。 如請求項27之方法 範圍内。 如請求項27之方法，進-步包含將一第三電壓輕合至 第一串中之該一選擇電晶體以導致其為電性上非傳導 且其中該第一電壓高於該第三電壓。 如請求項20之方法，其中該第—控制閉極或該第二控 間極亦控制該第-串中之—第四電荷儲存電晶體，节 法進-步包含關閉在該源極線與該第四電晶體之間二 第串中之至少—第五電荷儲存電晶體，以使該第四1 99136-990308.doc 1328228 晶體和該源極線與該第五電晶體之間之該第一串中之電 何儲存電晶體電絕緣。 33 34 35. 36. .如請求項32之方法，其中經由該第一串中之至少一個電 晶體將該第五電晶體與該第四電晶體分離。 .如請求項32之方法，進一步包含關閉在連接至該第一串 之該位元線與該第四電晶體之間之該第一串中之至少一 第六電荷儲存電晶體，以使該第四電晶體和在該位元線 與該第六電晶體之間之該第一串中之電荷儲存電晶體電 絕緣。 如請求項34之方法，其中經由該第一串中之至少一個電 荷儲存電晶體，將該第五電晶體及該第六電晶體之每一 者與該第四電晶體分離。 種用於程式化一記憶體系統之方法，該系統包含用於 儲存不同電荷狀態之電荷儲存電晶體之串，該等串包括 第-串及-第二串’每一串連接於複數個位元線之一 與-源極線之間，並由共同字線㈣，該方法包含： 將一程式化電壓施加至耦合至該第一串中之一所選電 體之所k子線，以程式化該所選電晶體，該所選字 線經由該第—㈣之至少兩個電㈣存f晶體與該源極 線分離； 將第一電壓位準耦合至在哕杯 长"哀所.選字線與連接至該第 串之該位元線之間之該第二$中 甲Τ之所有電晶體，以補 該第二串中之通道區域之雷 以減少程式化干擾；， 將小於該或該等第一電壓竹、.隹 电壓位準之第二電壓位準耦合 99136-990308.doc 在該所選字線與該源極線 …一 丁 （ 〜^ Ί因 相鄰電％儲存電晶體，該或該等第二電壓位準使該等至 少兩個相鄰電晶體之源極側上之該第二串之一通道區域 與由該所選字線控制之該第二串中之該電晶體電絕緣， 以減少程式干擾，該或該等第二電壓位準包含一電壓位 準等於或大約〇伏特且為正電壓位準。 37·如請求項36之方法，其中輕合至該第二串中之該等至少 兩個相鄰電晶體中之至少其中之一之該或該等第二電壓 位準關閉該至少一個電晶體。 认如請求項37之方法，其中將該或該等第二電壓位準輕合 至該等至少兩個相鄰電晶體，使得至少一個電晶體關 閉’且該至少-個電晶體經由該第二串中之至少一W 儲存電晶體，與該所選字線分離。 了 39.如請求項38之方法，其中將一正電壓耗合至在該第 中將该所選字線與該關閉之電晶體分離之該至少曰 體。 电曰日 如請求項39之方法，其中該 圍内。 、，”至3伙特之範 41.如請求項39之方法’其中該等第二電壓位準包 壓，該正電壓耦合至在嗲第- 正電 經由該等至少兩個相 '、鄰部 —電晶體。 才目鄰電时體和該所選字線分離之至少 42.如請求項36之方# ^ ^ 方法，其中該第二串包括兩個選擇嘗B 體，其中一在該坌_ 、俘電晶 弟一串中並緊鄰該等兩個選擇電晶體其 99136-990308.doc 電晶體之所需電荷儲存狀態改變至一不同的電荷 中之-之第-電晶體處於—所需電荷儲存狀態，進—牛 包含第三電壓位準麵合至處於該所需電荷儲存狀= 之該第一電晶體，使得該第三電壓位準之純合及㈣ 一串之㈣通道區域之該或該等電位之補增不會將該第 狀 態 43. 如請求項42之方法，其中兮筮一恭『 、μ第二電壓位準及該第二串之 該等通道區域電位之補增所造成之該—個選擇電晶體之 及極側或源極側之崩潰減少至不會導致該第—電晶體之 所需電荷儲存狀態改變至—不同的電荷狀態之程度。 44. 如請求項42之方法，其中嗜所+ f 4所需電何儲存狀態為該第一 電晶體之兩個以上可能電荷儲存狀態其中之_，且該第 三電屢位準輕合至該第—電晶體不會導致該第—電：體 之所需電荷儲存狀態改變至該等兩個以上可能電荷狀離 中之一不同的狀態。 45. 如請求項36之方法，其中該第二串包括兩個選擇電晶 體’其中-在該第二串中且緊鄰該等兩個選擇電晶體其 中之-之電晶體處於一所需電荷儲存狀態，其令藉由將 該私·式化電壓施加至jli 7- * , 电生犯刀王一这荨至少兩個所選電晶體電容性 地糕合之兩個控制閘極，將該程式化電壓相繼地輕合至 該第-串中之至少兩個所選電荷儲存電晶體， 當將該程式化電壓施加至該等兩個控制閉極時，將一 第三電壓位準麵合至處於該所需電荷儲存狀態之該電晶 體，使得該第三電壓位準之_合及㈣二串之該等通 99136-990308.doc •10· 46. γ品域之。彡或該等電位之補增不會將該所需電荷儲存狀 匕、改隻至一不同的電荷狀態’該第三電壓位準小於該或 該等第一電壓位準。 一 如請亡項36之方法，其中經由耗合該或該等第一電壓位 準之一之至少一電荷儲存電晶體將該第二串中之該等至 少兩個相鄰電晶體分離。 义 47. -種程式化-記憶體系統之方法，該系統包含用於儲存 不同電荷狀態之電荷儲存電晶體的串，該等串包括一第 一串及一第二串，每一串連接於複數個位元線之一者與 -源極線之間，並由共同字線控制，該方法包含： 將一程式化電壓施加至一耦合至該第一串中之一所選 =晶體之所選字線以程式化該所選電晶體，該所選字線 ，&由4第-串巾之至少兩個電荷儲存電日日日體與該源極線 將第電壓位準耦合至在該所選字線與連接至該第二 串之u亥位7L線之間之該第二串中之所有電晶體，以補增 該第-串中之電晶體之通道區域的電位，以減少程式化 干擾；及 將小於該或該等第一電壓位準之第二電壓位準耦合至 在該所選字線與該源極線之間之該第二串巾之至少兩個 電晶體’該或該等第二電壓位準使該等至少兩個電晶體 之源極側上之該第三串之—通道區域與由該所選字線控 制之該第二串中之該電晶體電絕緣，以減少程式干擾， 該第二電壓位準包含—電壓位準等於或大約G伏特，且為 99136-990308.doc • 11 · 48. 49. 50. 51. 52. 53. 如請求項50之方法 圍内。 正電壓。 …47之方法，其中該或該等第二電壓 等至少兩個電晶體中之至少—者關閉。 “该 項48之方法’其中該關閉之至少一電晶體經由該 串中之至少-個電荷儲存電晶體與該所選字後二 離。 | <予線分 。月求項49之方法’其中將—正電㈣合至將該所選 線與該關閉之電晶體分離之該第二串中之該至 晶體。 4 其中該正電壓在一約1至3伏特之範 ^請求項47之方法，其中該第二串中之該等至少兩個電 荷儲存電晶體彼此相鄰。 一種用於程式化一記憶體系統之方法，該系統包含用於 儲存不同電荷狀態之電荷儲存電晶體之串，該等串包括 第一串及一第二串，每一串連接於複數個位元線之一 與一源極線之間，並由共同字線控制，該方法包含： 將一程式化電壓施加至耦合至該第一奉中之一所選電 晶體之一所選字線以程式化該所選電晶體，該所選字線 經由該第一串中之至少兩個電荷儲存電晶體，和連接至 該第一串之該源極線及該位元線分離； 藉由將第一電壓位準耦合至由該所選字線控制之該第 二串中之一相應電晶體之没極側及源極側上之部分電晶 體來補增該第二串電晶體中之部分該等電荷儲存電晶體 99136-990308.doc -12· 1328228 之通道區域的電位，該第二串中之該相應電晶體經由該 第一串中之至少兩個電荷儲存電晶體中之至少一第—級 與該源極線分離，並經由該第二串中之至少兩個電荷儲 存電晶體之一第二組與連接至該第二串之該位元線分 離’該等兩組定位於該相應之電晶體附近；及 將小於該或該等第一電壓位準之第二電壓位準施加至 控制該等兩組相鄰電晶體之字線，以關閉每一組中之至 少一電晶體，以減少程式干擾，其中該或該等第二電壓 位準包含至少一電壓位準，以打開一耦合至該至少一電 壓位準之該第一串中之一未程式化電晶體，但關閉一耦 合至該至少一電壓位準之該第一串中之一程式化電晶 體，被施加至該第一組電晶體之該或該等第二電壓位準 包含一電壓位準等於或大約〇伏特且為正電壓位準。 ’如。月求項53之方法’其中輕合至該等兩組電晶體之該或 該等第二電壓位準使該等兩組之每—組中之關閉之至少 -電晶體，經由該第二串中之至少一電荷儲存電晶體， 與該所選字線分離。 55·如請求項54之方法’其中將一正電壓耦合至將該所選字 線與該等兩組之每一組中之關閉之該電晶體分離之該第 一串中之該至少一電晶體。 56.如請求項55之方法，以該正電壓在-約⑴伏特之範 57. ^求項53之方法，其中料同錢位料合至該第二 中之該等兩組之每一組中的該等相鄰電晶體。 99136-990308.doc -13· 如吻求項53之方法，其中該 體，並击+ 第—串包括兩個選擇電晶 遐其中在該第二串中且緊鄱兮堂 之—笛 緊郇该等選擇電晶體其中之一 弟—電晶體處於一所+ 將—第_ φΓ_ 所需电何儲存狀態，進一步包含 位進夕4入 弟電晶體使得該第三電壓 1立羊之耦合及該第二串中 位μ 等通道區域之該或該等電 位之補增不會將該第一電 鐵& — 體之该所需電荷儲存狀態改 隻马一不同的電荷狀態。 59.如請求項58之方法，其 甲该弟二電壓位準及該第二串之 涵寻通道區域之該哎咭笠 ^ a 專電位之補增所造成之該一選擇 毛日曰體之汲極側或源極側主 一 』炙朋，貝，減少至不會導致該第 一電晶體之所需電荷儲存妝 仔狀悲改邊至一不同的電荷狀態 之程度。 60.如請求項58之方法，其中 電晶體之兩個以上可能電 該第三電壓位準耦合至該 晶體之所選電荷儲存狀態 荷狀態中之一不同的狀態 該所需電荷儲存狀態為該第一 荷儲存狀態其中之一，且該將 第一電晶體不會導致該第一電 改變至該等兩個以上之可能電 如凊求項53之方法，其中該第二串包括兩個選擇電晶 體其中在該第一串中並緊鄰該等兩個選擇電晶體其 中之之第一電晶體處於一所需電荷儲存狀態，其中藉 由將忒私式化電壓相繼地施加至與至少兩個所選電晶體 電容性地耦合之兩個控制閘極來將該程式化電壓相繼地 麵合至該第一串中之該等至少兩個所選電晶體， 在將該程式化電壓施加至該等兩個控制閘極時，將一 Ι4 99136-990308.doc ί 位準輕合至處於該所需電荷儲存狀態之該第- 使得該第三《位準之以及該第二串之該等 二域之該或該等電位之補增不會將該第一 =:荷館存狀態改變為-不同的電荷狀態，該第三 準小於該或該等第-電遷位準。 62. 如請求項53之方法，立由Α丄 ，、中轭加至該第二組電晶體的該或 。亥專第二電屋位準包含正電壓位準。 63. 如請求項62之方法， τ必寻正電壓位準之一 一 3伏特之範圍内，且兮 寻電壓位準之另一在一約5至10 伏·特之範圍内。 64. 如凊求項62之方法，立士分姑 一 〇等正電壓位準在一約1至3伏 特之乾圍内。 65. 如請求項53之 或…— '加至該第二組電晶體的該 -以·#第—電遷位準包含一 3 正电壓位準且一電壓係等於 或大約0伏特。 66. 一種用於程式化一 之方法，該系統包含用於 儲存不同電荷狀態之電荷 ^ 电47碎俘電晶體之串，該等串包括 "一弟一 _及一楚—生 Α- . 串，母一串連接於複數個位元線之一 與一源極線之間，並由丘 由/、冋予線控制，該方法包含： 將一程式化電壓施加至一 柄〇至5亥第一串上之一所選 電晶體之所選字结w & μ 線転式化该所選電晶It，該所選字線 經由該第一_中$ 5 ,丨、工加A 夕兩個电荷儲存電晶體與該源極線 分離； 將第一電壓位準耦合 至在该所選子線與連接至該第二 99136-990308.doc -15- 1328228 67.68. 69. 70. 71. 串之該位元線之間之該第二_中之至少—些電晶體以 補增該第二串中之電晶體之通道區域之電位； 將一等於或約為0伏特之電壓耦合至該所選字線及該 源極線之間的該第二串中至少一第一電荷儲存電晶體， 使得該至少第一電晶體的該源極側上該第二串的一通道 區域與由s亥所選字線所控制的該第二串中的該電晶體電 絕緣’以減少程式化干擾；以及 將小於該或該等第一電壓位準的第二電壓位準耦合至 該所選字線與該源極線之間之該第二串中至少一第二電 ，儲存電晶體’使得耦合至該第二電壓的該至少第二電 b曰體之源極側上之該第二串之一通道區域與由該所選字 線所控制之該第二"之該電晶體電絕緣，該或該等第 二電壓包含一正電壓位準。 虫-月求項66之方法，其中該或該等第二電壓位準使與其 耦合的該至少一電晶體關閉。 士-月求項67之方法，其中關閉之該至少—個電晶體經由 S 串中之至；—電荷儲存電晶體與該所選字線分

   如清求項68之方法 線與該關閉之電晶 晶體。 如清求項69之方法 圍内。 ，其中將一正電壓耦合至將該所選字 體分離之該第二_中之該至少一個電 其中該正電壓在一約1至3伏特之範 一記憶體系統，其包含： 用於儲存不 何狀九、之複數個電荷儲存電晶體之 99136-990308.doc -16- 1328228 串，該等串的每_包含兩個選擇電晶體，該等串的每一 連接在複數個位元線之—者與—源極線之間，該等串由 共同之一組字線所控制，其中在該等串之一第一串中且 與該第一串中兩個選擇電晶體其中之-相鄰的至少—第 一電晶體處於一所需電荷儲存狀態； 电路，其經由該等字線之—將—程式化電壓位準施 加至-控制閘極以程式化一第二電晶體，該控制閘極鱼 不同於該第-串之該等串中之―第二串中的該第二電晶 體電容性地耦合’藉由該第二串中之三或更多個電荷儲 存電晶體，將該第二電晶體與連接至該第二串之該位元 線或該源極線分離；以及 該電路經該字線之部分將電壓位準耦合至該第一串中 的該等電晶體中至少部分，以補增電晶體之該第一串之 通道區域之至少一電位，以減少程式干擾，其中補增該 第一串中電晶體之該等通道區域的該至少一電位，使得 該第一 _中之該一選擇電晶體之汲極或源極側之崩潰減 少至不會導致該第一電晶體之所需電荷儲存狀態改變至 一不同的電荷狀態之程度。 72·如請求項71之系統，其中當該程式電壓位準施加時，該 電路將一第一電壓耦合至該第一電晶體，並將一第二電 壓輕合至該第一串之剩餘電晶體中之至少部分，該第二 電壓高於該第一電壓。 73 ·如請求項72之系統，該第二電壓比該第一電壓高出該第 一電壓之至少50%。 99136-990308.doc -17- 1328228 74.如η求項71之系統，其中補增該第一串中該等電晶體之 3等通道區域的该至少一電位，使得該—選擇電晶體之 •玄及極側或該源極側之帶至帶穿隧減少至不會導致該第 電曰a體之所需電荷儲存狀態改變為一不同電荷狀態之 程度。 〜 75如月求項74之系統，其中該源選擇電晶體在該沒極側處 之該帶至帶穿隧被抑制。 76. 如請求項72之系統，其中該第一電壓在一約1至3伏特之 範圍内。 77. 如請求項72之系統’其中該第二電壓在一約^至1〇伏特之 範圍内。 78. 如清求項72之系統，其中該電路將一第三電壓耦合至該 該第一串中的一選擇電晶體以導致其為電性上非傳導， 且其中該第一電壓高於該第三電壓。 79. 如請求項7丨之系統’其中該控制閘極亦控制該第—串中 之一第三電荷儲存電晶體，該系統進一步包含關閉在該 源極線與該第三電晶體之間之該第一串中之至少一第四 電荷儲存電晶體，以使該第三電晶體和該源極線與該第 四電晶體之間之該第一串中之電晶體電絕緣。 8〇·如請求項79之系統，進一步包含關閉在連接至該第—串 之該位元線與該第三電晶體之間之該第一串中之至少一 第五電荷儲存電晶體，以使該第三電晶體和該位元線與 該第五電晶體之間之該第一串中之電晶體電絕緣。 81 ·如請求項8〇之系統，其中經由該第—串中之至少—電晶 99136-990308.doc •18- 82. 體將°亥第四電晶體及該第五電晶體之每一與該第三電B 體分離。 —$ Ba 如明求項79之系統，其中經由該第一串中之至少—電晶 體將該第四電晶體與該第三電晶體分離。 曰曰 83. 一記憶體系統，其包含： 用於健存不同電荷狀態之複數個電荷儲存電晶體之 串，該等串之每—者包括兩個選擇電晶體，該等串由共 同之一組字線所控制’且連接於複數個位元線與—源極 線之間，其中在該等串之一第一串中且與該等兩個選擇 電晶體其中之一相鄰之一第一電晶體處於兩個以上可能 電荷儲存狀態中之一所需電荷儲存狀態；以及 一電路，其經由該等字線之一將一程式化電壓位準施 加至-控制閘極以程式化—第二電晶體，該控制問極與 -在該等串之-第二串中的第二電晶體電容性地耗合， 、.’二由省第一串中之二或更多個電荷儲存電晶體，將該第 二電晶體與連接至該第二串之該位元線或該源極線分 離； 其中該電路經由部分字線，將電壓位準耦合至該第一 串電晶體中至少部分該等電晶體，以補增電晶體之該第 一串之通道區域之至少一電位，以減少程式干擾，其中 補增該第一串中之部分該等電晶體之該等通道區域的該 至少一電位，使得該補增不會導致該第一電晶體之所需 電荷儲存狀態改變至兩個以上可能電荷狀態中之一不同 狀態。 99J36-990308.doc -19· 84. 85. 一記憶體系統，包含： 用於儲存不同電荷狀態之複數個電荷儲存電晶體之 串，該等串包括-第—串，該等串之每—者包括兩個選 擇電晶體，該等串由共同之一組字線所控制，且連接於 複數個位元線與—源極線之間，其中在該第—串中且與 該等兩個選擇電晶體其中之一相鄰之— 第一電晶體處於 一所需之電荷儲存狀態；以及 一電路，將一程式化電壓位準施加至與一第二電荷儲 存電晶體電容性耦合之一第一控制閘極，隨後並將一程 式化電壓位準施加至―與—不同於該第二電晶體之一第 三電荷儲存電晶體電容性地耦合之第二控制閘極，以程 ，化該第二電晶體及該第三電晶體，該第二電晶體及該 第二電晶體之每-者位於不同於該第—串之該等串之一 第-串中’並經由在該第二串中的二個或更多個電荷儲 存電aa體與連接至該第^串的該位元線或該源極線分 離； 八中該電路將電壓位準耦合至該電晶體之至少部分及 將一電壓位準耦合至該第-串中的該第-電晶體，以補 增電晶體之該第一串的通道區域之至少一電位，以減少 程式干擾，其中當將一程式化電壓位準施加至輕合至該 等第二電晶體及該第三電晶體之該等控制閘極時，耦合 至該第一電晶體之該電壓位準不同於耦合至該第一串中 之其它電晶體之電壓位準。 如請求項8m該電路在複數個程式化時間間隔施 99136-990308.doc 1328228 加該程式化電壓位準，以程式化該第二自φ夕&丄 个Τ <所有該等 電晶體，其中在該等複數個程式化時間間隔期間之每— 時間間隔’該電路將一程式化電壓位準鉍人 Τ仍〇王琢第二串 中之該等電晶體之一以程式化該電晶體，其中在二個或 更多個該等複數個程式化時間間隔之期間’耦合至該第 一電晶體之該電壓位準不同於耦合至該第一串中之其它 電晶體的該等電壓位準。

   队如請求項84之系統，其中補增該第_串之該等通道區域 之至少-電位，使得該-選擇電晶體之沒極側或源極侧 之崩潰減少至不會導致該第一電晶體所需之電荷儲存狀 態變化至一不同的電荷狀態之程度。 87.如請求項86之系統，其中補增該第—串之該等通道區域 之該至少—電位’使得該—㈣電晶體线極側或源極 側之帶至帶穿隧受到抑制。

   88.如請求項86之系統，其中 電晶體之兩個以上可能電 將該電壓位準耦合至該第 體之所需電荷儲存狀態改 之一不同的狀態。 該所需電荷儲存狀態為該第一 荷儲存狀態其中之一，且所述 一電晶體不會導致該第一電晶 變至兩個以上可能電荷狀態中 二长項84之系統’當施加該程式電壓位準時，其中該 八·第電壓耦合至該第一電晶體並將一第二電壓 :至該第一串中之剩餘電晶體之至少部分，該 麼向於該第—電壓。 如月求項89之系統，該第二電壓比該第—電壓高出該第 99136-990308.doc -21 · 一電壓之至少5〇〇/0。 91.如請求項89之系統，其中該第-電麼在-約⑴伏特之 範園内。 A如請求物之系統，其中該第二㈣在—約5錢伏特之 範圍内。 罘二電壓耦 93. 如請求項89之系統，該電路將一 u ’工 口土 5¾ 乐- 串中該-選擇電晶體以導致其為電性上非料，且其中 該第一電壓高於該第三電壓。 ^ 94. 一記憶體系統，其包含： 用於儲存不同電荷狀態之複數個電荷儲 串，該等串包括一第一串及一第_志.^ 之 乐甲及弟一串，母—串連接於複 數個位元線之一鱼一调炻砼 &丄， ^源極線之間，並由共同字線控制； 以及 €路，其將 程式化電壓施加至耦合至該第一串 之一所選電晶體之—所選字線以程式化該所選電晶體 該所選字祕由㈣-串中之至少兩個電荷儲存電晶 與該源極線分離； 該電路將至少—第— 連接至該第二串之該位 晶體，以補增該第二串 減少程式干擾；且

   電壓位準耦合至在該所選字線與 元線之間之該第二串中之所有電 中之通道區域之至少一電位，以 其中該電路將小於該至少一第一電壓位準之第二電壓 位準耗合至在該所選字線與該源極線之間第二串中 之至少兩個相鄰错 # ‘ 電何储存電晶體，該等第二電壓位準使 99136-990308.doc -22- 95. 96. 97. 98. 99. 電壓位準為低，且該至少兩個不同的電壓位準之該第一 電壓位準施加至比該至少兩個相鄰電晶體之另一電晶體 达離該所選字線的該等至少兩個相鄰電晶體之一電曰 體。 曰曰 該等至少兩個相鄰電晶體之源極側上之該第二串之一通 道區域與由該所選字線所控制之該第二串中之該電晶體 電絕緣，以減少程式干擾，該等第二電壓位準包含至少 兩個不同的電壓位準。 如請求項94之“’其中該等第二電壓位準包含電壓位 準等於或大約〇伏特，且為正電壓位準。 如請求項94之系統，其中該至少兩個不同的電壓位準之 第電壓位準比該至少兩個不同的電壓位準之一第一 如求項9 6之糸統’其中該至少兩個不同電壓位準之今 第一電壓位準之適用’將使得該至少兩個相鄰電晶體在 該源極側上的該第二串的該通道區域與由該所選字線所 控制的該第二串中的該電晶體電絕緣，且該至少兩個不 同電壓位準之該第二電壓位準之適用，將使得在該至少 兩個相鄰電晶體的帶至帶穿隧及漏電受到抑制。 如請求項94之系統，其中該至少兩個不同電壓位準之_ 者耦合至該第二串中該至少兩個相鄰電晶體之至少之— 者’並關閉該至少一電晶體。 如請求項98之系統，其中該等第二電壓位準之至少兩個 不同的電壓位準耦合至該至少兩個相鄰的電晶體，使得 關閉的該至少一電晶體藉由該第二串中至少一電荷儲存 99136-990308.doc -23- 電晶體與該所選字線分離。 !〇〇.如請求項 之糸，，.充，其中該至少兩個不同電壓位準包含 至該苐二串中至少—電晶體之一正電壓，其將該所 &子線與關閉的該電晶體分離。 :长項100之系統，其中該正電麼在—約U 3之範 圍内。 該月^項94之系統’其中該至少兩個不同電>1位準使得 二I兩個相鄰電晶體的該源極侧上的該第二串的通道 ㈣了由销選字線所控制之該第二串中之該電晶體電 電〜並使得該至少兩個相鄰電晶體的帶至帶穿隧及漏 電文到抑制。 103.如請求項94之系統， ^ ^ ^弟一串包含兩個選擇電晶 者的、Μ在4第—串中並緊鄰該等兩個選擇電晶體之一 ^:第―電晶體係處於—所需電荷儲存狀態，該電路 將一第三電壓位準耦合# 笫Φ a ^ ^所需電荷儲存狀態的該 第-電晶體，使得該第三電壓位 的該等通道區的該至少祸。及該第一爭 晶體之所需電荷儲存狀態改變至補不增不會導致該第-電 肌如請求項Η)3之系統，其二的電荷狀態。 Μ 0I # a ^選擇電晶體在該汲極或源 if F ^ ^ 5 I 位丰及该第二串之該等通 ^域㈣至m的補增減少至不會導致該第一電 晶體之所需電荷儲存狀態改 度。 至一不同的電荷狀態之程 105.如請求項103之系統，其中 而電何儲存狀態係該第- 99136-990308.doc •24· 電晶體的兩個以上可能雷 :電心…人 存狀態中之一，且將該第 —逼麼位準搞合 〜第一電晶體將不會導致該第—電晶 體之所需電荷儲存狀微Ε 1至該兩個以上可能電荷狀態 中之一的不同狀態。 106. 如請求項94之系統， 丹1f η亥第—串包含兩個選擇電晶 體’其中在該第二串中並堅 並緊鄰該等兩個選擇電晶體之一 的一第一電晶體係處於-所需電荷儲存狀態，其中藉由 將該程式化電壓施加至與該等至少兩個所選電晶體電容 丨生地耦合之兩個控制閘極，該程式電壓相繼地耦合至該 第一串中之至少兩個所選電荷儲存電晶體， 其中當將該程式化電壓施加至該等兩個控制閑極時， 該電路將-第三電壓位Μ合至處於該所需電荷儲存狀 態之該電晶體，使得該第三電壓位準之該耦合及該第二 串之該等通道㈣之至少一電位之補增不會將該所需電 荷儲存狀態改變至一不同的電荷狀態，該第三電壓位準 小於該至少一第一電壓位準。 107. —記憶體系統，其包含： 用於儲存不同電荷狀態之複數個電荷儲存電晶體的 串，該等串包括一第一串及一第二串，每一串連接於複 數個位元線之一與一源極線之間，並由共同字線控制， 該等電晶體具有通道長度小於約13 0奈米；及 一電路’將一程式電壓施加至耗合至該第一串中之一 所選電晶體之一所選子線以程式化該所選電晶體，該所 I予線經由5亥第一串中之至少兩個電荷儲存電晶體與該t 99136-990308.doc -25· 1328228 源極線分離； 其中該電路將至少一第一電壓位準耦合至在該所選字 線與連接至該第二串之該位元線之間之該第二串中之至 乂部分電晶體，以補增該第二串中之電晶體之通道區域 的至少一電位；及 該電路將不同於該至少一第一電壓位準之第二電壓位 準耦合至在該所選字線與該源極線之間之該第二串中之 至少兩個相鄰電晶體，該等第二電壓位準使該等至少兩 個相鄰電晶ϋ之源極側上之該第二串之一通道區域與由 -亥所選字線所控制之該第二串中之該電晶體電絕緣，以 減少程式干擾，該第二電壓位準包含至少兩個不同的電 壓位準。 108. 109. 110, 111. 112. 如請求们〇7之系統，彡中該至少兩個不同的電壓位準包 含一電壓位準等於或大約〇伏特且為一正電壓位準。 如請求項而之系統’該等電晶體具有小於約⑽夺米之 尺寸。 該第二串中之所有該等電晶體， 如請求項1〇7之系統，該電路將該至少一第一電壓位準耦 合至在該所選字線與連接至該第二串之該位元線之間之 以補增在該第二串中電 晶體的通道區域的至少一電位，以減少程式干擾。 如請求項1〇7之系統，其中該等第二電壓位準小於該至少 一第一電壓位準。 如請求項1〇7之系統，其中耗合至該第二串中之該至少兩 個相鄰電晶體中之至少一電晶體之該第二電壓位準關閉 99136-990308.doc -26 - J328228 該至：>、一個電晶體。 ll3.如明求項112之系統，其㈣合至該等至少兩個相鄰電晶 艏，該等第二電壓位準，使得關閉的該至少一電晶體藉 ^ Φ t之至少_電晶體與該所選字線分離。 U4.如明求項113之系統，其中該等第二電屋位準包含一正電 麼’其輕合至將該所選字線與該關_該電晶體分離之 该第二串中之該至少一電晶體。 115·如清求項114之系、统，其十該正電麼在一約⑴ 園内。 n6.如、、項107之系統’其甲該至少兩個不同電壓位準使得 该至少兩個相鄰電晶體在該源極側上的該第二串的該通 與由該所選字線所控制的該第二串中的該電晶體 t :並使得在該至少兩個相鄰電晶體的帶至帶穿隧 及漏電雙到抑制。 U7.如請求項107之系統，其 及弟一串包含兩個選擇電晶 ^纟該第二串中並緊鄰該等兩個選擇電晶體之一 的:第—電晶體係處於一所需電荷儲存狀態，該電路將 一=壓位準耗合至處於該所需電荷儲存狀態的該第 Ρ ’使得該第三電壓位準的該耗合及該第二串的 通道區的該至少—雷/ 電位之補增不會導致該第一電晶體之 所需電荷储存s ”㈣狀纽邊至—不同的電荷狀態。 118.如清^項117之系統，其中該一選擇電晶體在該及極或源 極的朋潰，係由於該第三電壓 ^ 、s、#冋u 电全证旱及该第二串中的該等 的該至少一電位的補增減少至不會導致該第一 99136-990308.doc .27 1328228 電晶體之所需電荷儲存狀能 子狀t改變至一不同的電荷狀態。 119·如請求項117之系統，复中 八甲5亥所需電荷儲存狀態係該第一 電晶體的兩個以上可能雷& J此電何儲存狀態中之一，且將該第 三電壓位準耦合至該第一雷曰μ 乐 電日日體，將不會導致該第一電 晶體之所需電荷儲存狀離祚 狀態改變至該兩個以上可能電荷狀 態中之一不同狀態。 120.如§青求項1〇7之系統，盆中 /、τ通第二串包含兩個選擇電晶 體，其中在該第二串中祐势細μ 亚緊鄰该等兩個選擇電晶體之一 的一弟一電晶體係處於一所+ +朴 所而電何儲存狀態，其中藉由 將該程式化電壓施加至盥兮 一成寺至少兩個所選電晶體電容 性地耦合之兩個控制閘極， 及電路將該程式電壓相繼地 稱合至5玄第一串中之5小τ- 夕兩個所選電晶體；當將該程式 化電壓施加至該等兩個控制 β 徑制閘極時，該電路將一第三電 壓位準輕合至處於該所需雷^ + π而電何儲存狀態之該電晶體，使 得該第三電壓位準之該耦合 柄口及》亥弟二串之該等通道區域 之至少一電位之補增不會將 會將5亥所需電荷儲存狀態改變至 一不同的電荷狀態，該第三 整位準小於該至少一第一 電壓位準。 121· —記憶體系統，其包含： 用於儲存不同電荷狀熊之递奴7 复數個電荷儲存電晶體的 串，έ亥4串包括一第—串及一 _ 第一串’每一_連接於複 數個位元狀H極線 連接於複 並由共同子線控制； 以及 之 一電路，將一程式電壓施加至輕合至該第一串中 99136-990308.doc ⑧ -28- 1328228 所選電晶體之所選字線以程式化該所選電晶體，該所選 字線經由該第-串中之至少兩個電荷儲存電晶體與該源 極線分離； 該電路將至少一第一電壓位準耦合至在該所選字線與 連接至該第二串之該位元線之間之該第二串中之所有電 晶體，以補增該第二串中之電晶體之通道區域的至少一 電位，以減少程式干擾；以及 其中該電路將小於該至少一第一電壓位準的第二電壓 位準耦合至在談所選字線與該源極線之間之該第二串中 之至少兩個電荷儲存電晶體，該等第二電壓位準使該等 至少兩個電晶體之該源極側上之該第二串之一通道區域 與由該所選字線控制之該第二串中之該電晶體電絕緣， 以減少程式干擾，該第二電壓位準包含至少兩個不同的 電壓位準。 122. 如請求項121之系統，其中該至少兩個不同的電壓位準包 3電壓位準等於或大約〇伏特且為一正電壓位準。 123. 如請求項121之系統，其中該至少兩個不同的電壓位準的 第電壓位準小於該至少兩個不同的電壓位準的一第 二電壓位準，且該至少兩個不同的電壓位準施加至比該 至少兩個電晶體之另一者遠離該所選字線的該等至少兩 個電晶體之一的該第一電壓位準。 月求項12 3之系統，其中該至少兩個不同電壓位準之該 第-電塵位準之適用，將使得該至少兩個電晶體在該源 極側上的該第二㈣該通道區域與由該所選字線所控制 99136-990308.doc -29· 的該第二串中的該電晶體電絕緣，而該至少兩個不同電 壓位準之該第二電壓位準之適用，將使得在該至少兩個 電晶體的帶至帶穿隧及漏電受到抑制。 125. 如請求項12 1之系統，其中該至少 开τ 主^兩個不同電壓位準使得 該至少兩個電晶體之至少一電晶體關閉。 126. 如凊求項125之系統，並中關閉的兮石, ，、甲關閉的5亥至少一電晶體藉由該 第-串中至少-電荷儲存電晶體與該所選字線分離。 瓜如請求項126之系統，其中將一正電㈣合至將該所選字 線與關閉的該電晶體分離之該第二串中該至少—電晶 體。 曰曰 128. 如請求項127之系統，其中該正電壓位準在一約【至3伏特 之範圍内。 129. 如凊求項121之系.統’其中在該第二串中該至少兩個電荷 儲存電晶體係彼此相鄰。 130. 如5月求項121之系統，其中該至少兩個不同電壓位準使得該 至少兩個電晶體的該源極側上的該第二串的通道區域與 由及所選子線控制之該第二串中之該電晶體電絕緣，並 使得該至少兩個電晶體的帶至帶穿隧及漏電受到抑制。 131. —種用於程式化一記憶體系統的系統，該系統包含用於 儲存不同電荷狀態之電荷儲存電晶體的串，該等串包括 一第一串及一第二串，每一串連接於複數個位元線之一 與源極線之間，並由共同字線控制；及 一電路，將一程式電壓施加至耦合至該第一串中之一 所選電晶體之一所選字線以程式化該所選電晶體，該所 99136-990308.doc -30- 1328228 選字線經由該第一·聿中之$ ,丨,、1 & & 兩個電何館存電晶體與該 源極線及連接至該第一串之該位 " 該電路將至少-第一電壓位準輕合至:該所選字線所 控制的該第二串中一對應電晶體的源極與沒極上的該等 電曰曰體之部分電晶體，以補增電晶體的該第二串中部分 電荷儲存電晶體之通道區域的電位，藉由該第__串中二 少兩個電荷儲存電晶體的至少—第一組將該第二串中該 對應的電晶體與該源極線分冑’並藉由該第二串中至少 兩個兩個電荷儲存電晶體的至少一第二組將該第二串中 該對應的電晶體與將連接至該第二串的該位元線分離； 及 該電路將小於該至少-第一電壓位準之第二電塵位準 施加至字線，該等字線控制上述兩組電晶體以關閉每— 且中的至〉、一電B曰體，以降低程式干擾，其中該等第二 電壓位準包含至少—電壓料，使得在該第—串中—未 程式化且耗合至該至少一電壓料的冑晶體被打開，但 人秦串中已程式化且耗合至該至少一電壓位準的電 晶體耦合被關閉，施加至該等第一組電晶體的該等第二 電壓位準包含至少兩個不同的電壓位準。 132. 如請求項131之系統，其中該至少兩個不同的電壓位準包 含一電壓位準等於或大約〇伏特且為一正電壓位準。 133. 如明求項13 1之系統，其中該等兩組位於相鄰於該對應的 電晶體。 134. 如D月求項13 1之系統，其中耗合至該兩組電晶體的該第二 99136-990308.doc 1328228 電壓位準使得在該等兩組之每一組中關閉的該至少一電 晶體藉由在第二串中至少一電荷儲存電晶體與該所選字 線分離。 135·如請求項134之系統1中一正電壓耗合至將該所選字線 與㈣兩組之每—組中之關閉之該電晶體分離之該第二 串中之該至少一電晶體。 x 136. 如請求項135之系統，1中 一 T哀正電壓在一約1至3伏特之範 圍内。 137. 如請求項13 1之系統，其中蔣 &中將不同的電壓位準耗合至該第 -串中之該^組之每—組中的該等相鄰電晶體。 138. 如請求項13 1之系統，苴中 _ ' ^第―串包括兩個選擇電晶 、、中在該第二串中且緊鄰該等選擇電晶體其中之一 的一第-電晶體處於—所需電荷儲存狀態，進—步包含 將一第三電壓位準耦合至該第— 電日日體，使得該第三電 壓位準之耦合及該第二串中之 等通道區域之該等電位 之補增不會將該第—雷S # 冊乂第tB曰體之该所需電荷儲存狀態改變 至一不同的電荷狀態。 139. 如請求項138之系統，其中 / ^擇電晶體之汲極或源極 :>貝’係由於該第三電壓位準及該第二串中該等通 :二域的該至少一電位的補增減少至不會導致該第一電 度。 犮至-不同的電荷狀態之程 140.如請求項138之系統，其中贫所+ 雷曰# η所而電荷儲存狀態係該第一 電日日體的兩個以上可能電荷 仔狀態中之一，且將該第 99136-990308.doc •32· 1328228 三電壓位準耗合至該第一電晶體，將不會導致該第一電 • 晶體之所需電荷儲存狀態改變至兩個以上可能電荷狀能 中之一不同的狀態。 “ ML如請求項131之系統…該帛二串包含兩個選擇電晶 體，其中該第二串中並緊鄰該等兩個選擇電晶體之一者 的-第-電晶體係處於一所需電荷儲存狀態，其中藉由 相繼將該程式化電壓施加至與該等至少兩個所選電曰曰:體 電容性地輕合之兩個控制閘極’該程式電壓藉由；路 # 相繼地耗合至該第一串中之至少兩個所選電晶體，及 其中當將該程式化電壓施加至該等兩個控制問極時， 該電路將-第三電壓位準輕合至處於該所需電荷儲存狀 態之該第一電曰曰』，使得該第三電壓位準之該耗合及該 第二串之該等通道區域之該電位之補增不會將該所需電 荷儲存狀態改變至一不同的電荷狀態’該第三電壓位準 小於該至少一第一電壓位準。 142. 如請求項13 1之系統，其中施加至該第二組電晶體的該等 第二電壓位準包含正電壓位準。 143, 如請求項142之系統，其中該等正電壓之—位準在—約丄 至3伏特之範圍内，且該等正電壓之另一在一約$至1〇伏 特之範圍内。 144·如請求項142之系統，其中該等正電壓位準在一約i至3伏 特之範圍内。 145.如請求項131之系統，其中被施加至該第二組電晶體的該 等第二電壓位準包含一正電壓位準及一電壓係等於或大 99136-990308.doc -33- 1328228 約〇伏特。 146.如請求項131之系統，其中 夕呵個不同電壓位準使 得該第—組電晶體之該源極側上的該第二串—通道區域 及該第二組電晶體之該汲極側上之該第二串之一通道區 域與由該所選字線所控制之該第二串中之該電晶二： ，’彖使件在該等兩組電晶體的帶至帶穿隧及漏電受到抑 制。 147_ —記憶體系統，其包含： 用於儲存不同電荷狀態之複數個電荷儲存電晶體的串，該 等串包括-第-串及一第二串，每一宰連接於複數個位元 線之者與一源極線之間，並由共同字線控制；及 一電路，將一程式電壓施加至耦合至該第一串中之一 所選電晶體之所選字線以程式化該所選電晶體，該所選 字線經由該第一申中之至少兩個電荷儲存電晶體與該源 極線分離； 該電路將至少一第一電壓位準耦合至在該所選字線與 連接至該第二串之該位元線之間之該第二串中之至少部 分電晶體，以補增該第二串中之電晶體之通道區域的至 少一電位； 其中該電路將等於或大約〇伏特的一電壓耦合至在該 所選字線與該源極線之間之該第二争中之至少一第一電 荷儲存電晶體，使得該至少第一電晶體的該源極側上的 該第二串之通道區域與由該所選字線所控制的該第二串 中的該電晶體電絕緣’以減少程式干擾；以及 99136-990308.doc •34· 言玄曾 x 將小於該至少一第一電壓位準的至少一第二電 壓位準s β σ至該所選字線與該源極線之間的該第二串中 至少一坌 , 乐一電荷儲存電晶體，使得耦合至該第二電壓的 該至少—筮_兩。 矛一电曰曰體的該源極側上該第二串的一通道區 由 rtci. 八 ^予線所控制的該第二串之該電晶體電絕緣， 5 ^第—電壓位準包含一正電壓位準。 月农項147之系統’其中關閉該至少一電晶體的該至少 第—电壓位準耦合至該至少一第二電壓位準。 月长項148之系統，其中關閉的該至少一電晶體藉由該 第串中至少一電荷錯存電晶體與該所選字線分離。 如:求項149之系統’其中該電路將一正電壓麵合至將所 選子線與關閉的言亥電晶體分離之該第二串的該至少一電 荷儲存電晶體。 ⑸·如凊求項150之系统’其中該正電廢在一約⑴伏特之範 圍内。 152, 一記憶體系統，其包含： 用於儲存不同電荷狀態之複數個電荷儲存電晶體的 串’该等串的每一串包含兩個所選電晶體，該等串的每 一串連接於複數個位元線之—者與一源極線之間，該等 串由共同之-組字線所控制，其巾在該等串的第一串中 並相鄰於該第-串中的該兩個所選電晶體之—的至少一 第-電晶體係處於一所需電荷儲存狀態； 一電路’將—程式化電壓經該等字線之-施加至_控 制閘極以程式化一第二電晶體，該控制閘極與不同於該 99136-990308.doc -35· 132S22S 第一串之該等串中的一第二串中一第二電晶體電容性地 耦合，當較連接至該第二串的該位元線更接近該源極線 之該電荷儲存電晶體被程式化時，藉由該第二串中之三 或更多個電荷儲存電晶體將該第二電晶體與該源極線分 離或當較該源極線更接近該位元線之電荷儲存電晶體 被程式化時，藉由該第二串中之三個或更多個電荷儲存 電晶體，該第二電晶體與連接至該第二串的該位元線分 離；及

   3亥電路’經由部分字線，將電壓位準耦合至該第一串 中之至少部分該等電晶體，來補增該第一串電晶體之通 道區域之至少一電位，以減少程式干擾，其中補增該第 串中之電體之S亥專通道區域的該至少一電位，使得 «亥第一串中之該一選擇電晶體之汲極或源極側之帶至帶 穿隧減J至不會導致該第一電晶體之所需電荷儲存狀態 改變至一不同的電荷狀態之程度，

   *其中減少由該一選擇電晶體在該源極或汲極側處之該 ΊΤ至咿穿隧所造成的在該第一串中電晶體在經補增的通 道區域中的通道電位降低。 153. —記憶體系統，其包含： 用於儲存不同電荷狀態之複數個電荷儲存電晶旁 串，該等串之每一包括兩個選擇電晶體，該等串之4 者連接於複數個位元線與一源極線之間，該等_由y 之一組字線所控制，其中在該等串之一第一串中且4 等兩個選擇電晶體中之一相鄰之一第一電晶體處於- 99l36-990308.doc •36- 需電荷儲存狀態； 電路’經由該等字線之一，將一程式化電壓位準施 加至一控制開極以程式化該第二電晶體，該控制閘極與 該不同於該第一串的等串之一第二串中的一第二電晶體 電谷性地搞合’當較連接至該第二串的該位元線更接近 °玄源極線之該電荷儲存電晶體被程式化時，經由該第二 串中之三個或更多個電荷儲存電晶體，將該第二電晶體 與该源極線分離，或較該源極線更接近該位元線之電荷 儲存電晶體被程式化時，藉由該第二串中之三個或更多 個電荷儲存電晶體’該第二電晶體與連接至該第二串的 該位元線分離；及 該電路，經由該等字線之部分，將電壓位準耦合至該 第一串中之該等電晶體之部分’來補增該第一串電晶體 之通道區域之至少一電位，以減少程式干擾，其中補增 該第一串中之電晶體之該等通道區域的該至少一電位， 使得在該第一串中該一選擇電晶體的該汲極或源極側的 帶至帶穿隨減少至不會導致該第一電晶體之所需電荷儲 存狀態改變至一不同的電荷狀態之程度， 其中減少由在該一選擇電晶體在該汲極或源極側的帶 至帶穿隧所造成的在該第一串中該第一電晶體及其他電 晶體補增的通道區域之通道電位降低。 154_ —記憶體系統，其包含： 用於儲存不同電荷狀態之複數個電荷儲存電晶體之 串，該等串之每一包括兩個選擇電晶體，該等串之每一 99136-990308.doc -37· 之^接於複數個位元線與—源極線之間，該等串由共同 1字線所控制’其中在該等串之—第一串中且與該 電荷餘存狀態；t W之[電晶體處於所需 電路，其經由該等字線之一，將一程式化電壓位準 :加至-控制閑極以程式化該第二電晶體，該控制閘極 -不：於該第一牟的該等牟中一第二串中的一第二電晶 -電容性地耦合’當較連接至該第二串的該位元線更接 原極線之電荷儲存電晶體被程式化時經由該第二 串▲中之三個或更多個電荷儲存電晶體，將該第二電晶體 與該源極線分離，或較該源極線更接近位元線之電荷儲 存：晶體被程式化時’藉由該第二串中之三個或更多個 電荷儲存電晶體，該第二電晶體與連接至該第二串的該 位元線分離；及 該電路，經由部分該等字線，將電壓位準耦合至該第 一串中之料電晶體之至少料，來補增㈣—串電晶 體之通道區域之至少—電位，以減少程式干擾，其中補 增該第一串中之電晶體之該等通道區域的該至少一電 位’使得在該第-$中該—選擇電晶體的該没極或源極 ㈣崩潰不會導致㈣-電晶體之所需電荷儲存狀態改 變至一不同的電荷狀態之程度， 其中該控制閘極也控制在該第一串中的一第三電荷儲 存電晶體，該電路關閉該源極線與該第三電晶體之間之 該第一串中之至少一第四電荷儲存電晶體，以使該第三 99136-990308.doc •38- 電晶體和該源極線與該第四電晶體之間之該第一串中之 電晶體電絕緣，該電路進一步關閉在連接至該第一串之 該位元線與該第三電晶體之間之該第一串中之至少一第 五電何儲存電晶體，以使該第二雪s种*外 _ A尺忒乐一电日日體和該位元線與該 第五電晶體之間之該第一串中之電晶體電絕緣。 5.如凊求項154之系統，其中經由該第一串中之至少一電晶 體將該第四電晶體及該第五電晶體之每一者與該第三電 晶體分離。

   156·如請求項i 54之系統，其中該電路將電壓位準耦合至該第 四電何儲存電晶體相對侧的該第一串中的一第六電荷儲 存電晶體及一第七電荷儲存電晶體，以抑制或避免該第 四電荷儲存電晶體之崩潰。 157. 如請求項156之系統’其中與該第六電荷儲存電晶體及第 七電荷儲存電晶體耦合的該或該等電壓位準在一約丨至3 伏特之範圍内。

   158. 如請求項154之系統，其中藉由第一串中至少一電晶體， 將該第四電晶體及第五電晶體之每一電晶體與該第三電 晶體分離。 159.如請求項154之系統，其中藉由該第一串中至少一電晶 體，將該第四電晶體與該第三電晶體分離。 16〇. —記憶體系統，其包含： 用於儲存不同電荷狀態之複數個電荷儲存電晶體之 串’該等串包含—第—串，該等串之每—者包括兩個選 擇電晶體，該等串由共同之一組字線所控制並連接於複[ 99136-990308.doc • 39- 數個位元線與一源極線之間，其中在該第一串中且與該 等兩個選擇電晶體中之一相鄰之一第一電荷儲存電晶體 處於所需電荷儲存狀態；及 一電路，其將一程式化電壓位準施加至與一第二電荷 儲存電晶體電容性地耦合之一第一控制閘極，且相繼施 加一程式化電壓至與不同於該第二電晶體的一第三電荷 儲存電晶體電容性地耦合之一第二控制閘極，以程式化 該等第二及第三電晶體，當較連接至該第二事的該位元 線更接近該源極線之該電荷儲存電晶體被程式化時，經 由該第二串中之二個或更多個電荷儲存電晶體，將位於 該等串令不同於該第一串的一第二串中的之該等第二及 第二電晶體之每一電晶體與該源極線分離，或較該源極 線更接近位元線之電荷儲存電晶體被程式化時，藉由該 第一串中之一個或更多個電荷儲存電晶體，將該等第二 及第三電晶體之每-電晶體與連接至該第二串的該位元 線分離； 其中該電路將電壓位準耦合至該等電晶體之至少部 分，並將一電壓位準耦合至該第一串中的該第一電晶 體以補增電晶體之該第一串電晶體的通道區域的至少 -電位：以減少程式干擾，且其中當一程式電壓被施加 至與該等第一及第二電晶體耦合的該等控制閘極時，該 搞。至該第-電晶體的該電壓位準係不同於與該第一串 中其他電晶體耦合的電壓位準， /、中X第串的6亥專通道區域之該至少一電位補增使 99136-990308.doc _40. 1328228 得該一選擇電晶體的該汲極或源極侧之崩潰減少至不會 導致該第一電晶體之所需電荷儲存狀態改變至一不同的 電荷狀態之程度， 其中減少由在該一選擇電晶體在該汲極或源極側之崩 潰所造成的該第一串中電晶體在補增的通道區域的通道 電位降低。 161. —記憶體系統，其包含：

   用於儲存不同電荷狀態之複數個電荷儲存電晶體之 串，該等串包含H，該等串之每—包括兩個選擇 電晶體，該#串由共同之一組字線所控制並連接於複數 個位元線與一源極線之間，其中在該第一串中且與該等 兩.個選擇電晶體中之-相鄰的―第—電荷儲存電晶體處 於所需電荷儲存狀態；及 第二電荷 且相繼施 一電路，其將一程式化電壓位準施加至與一 儲存電晶體電容性地耦合之一第一控制閘極，

   加一程式化電壓位準至與不同於該第二電晶體的一第三 電荷儲存電晶體電容性地耦合之一第二控制閘極，以程 式化該等第二及第三電晶體，t較連接至該第二串的該 位元線更接近該源極線之該電荷儲存電晶體被程式化 時’精由該第二串中之二個或更多個電荷儲存電晶體， 將該等串中不同於該第—串的一第二串中之該等第二及 第三電晶體之每一者與該源極線分離，或當較該源極線 更接近該位元線之電荷儲存電晶體被程式化時，藉由該 第二串中之二似更多個電荷儲存電晶.體，該等第二及^ 99136-990308.doc •41 · 丄 第二電晶體之每—與連接至該第二串的該位元線分離； 其中該電路將電壓位準耦合至該等電晶體之部分，並 將一電壓位準耦合至該第一串中的該第一電晶體，以補 增電晶體之該第一串電晶體的通道區域的至少一電位， 乂減夕程式干擾，且其中當一程式電壓被施加至與該第 一及第二電晶體耦合的該等控制閘極時，耦合至該第一 電晶體的該電壓位準係不同於與該第—串中其他電晶體 耦合的電壓位準， 其中該第一串的該等通道區域之該至少一電位補增使 仔該一選擇電晶體的該汲極或源極側之崩潰減少至不會 V致-亥第一電晶體之所需電荷儲存狀態改變至一不同的 電荷狀態之程度， 其中減少由在該一選擇電晶體在該汲極或源極側之崩 凊所造成的該第一串中該第_電晶體及其他電晶體的在 經補增的通道區域的通道電位降低。 162·如請求項161之系統’其中補增該第—串的該通道區域之 該至少一電位使得該一選擇電晶體在該汲極或源極的該 崩潰被抑制。 163. 如凊求項161之系統，其中該所需電荷儲存狀態係該第一 電晶體的兩個以上個可能電荷儲存狀態之一’且將該電 壓位準耦合至該第一電晶體將不會導致第一電晶體之所 需電荷儲存狀態改變至兩個以上的可能電荷儲存狀態之 一不同的狀態。 164. 如請求項161之系統，其中該耦合將一第一電壓耦合至該 99136-990308.doc -42· 1328228 苐一電晶體，及將— 晶體中之至少部分， 165.如請求項164之系統， 一電壓之至少50%。 第二電屢耦合至該第一串之剩餘電 該第二電壓高於該第一電壓。 该第二電壓比該第—電壓高出\該第 166.如請求項164之系統，其中該第一電壓在—約】至3伏特 範圍内。 167.如請求項164之系統，其中該第二電壓在一約5至1〇伏特 之範圍内。 Φ 168如請求項164之系統’該電路將一第三電壓耦合至該第〜 串中的該一選擇電晶體，使其為電性上非傳導，且其中 該第—電壓高於該第三電壓。

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