JP2005228868A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートの材料特性を利用し、電界効果トランジスタの用途に応じてゲート電極を作り分けて、しきい値制御や信頼性の向上を図ることができる半導体装置を提供する。
【解決手段】半導体基板1にゲート絶縁膜4を介して形成されたゲート電極FG,SGと、ゲート電極FG,SGを挟んで半導体基板1に形成されたソース領域9およびドレイン領域9とを有し、ゲート電極FG,SG下にチャネルが形成される電界効果トランジスタTr1,Tr2を集積した半導体装置であって、電界効果トランジスタTr1,Tr2のゲート電極FG,SGが、フルシリサイドゲートFGと、部分的にシリサイド化されたシリサイド付きゲートSGとに選択的に分けて形成されている。
【選択図】図1

Description

本発明は、例えば、複数の電界効果トランジスタを集積した半導体装置およびその製造方法に関する。
高性能・高機能化・低消費電力化を実現するために、閾値電圧(Vth)を複数もつトランジスタの高性能化がますます重要となっている。従来の複数のVthをもつプロセス技術(High Speed版、General-purpose版、Low-power版)の例を以下に説明する(非特許文献1参照)。
非特許文献1のTable IIでは、まず消費電力の観点から、3つプロセス技術(High Speed版、General-purpose版、Low-power版)を提供している。たとえば、高速化が重要なサーバーなどはHS版、低消費電力が重要なモバイルなどはLP版を使うといったように、アプリケーションの用途によって選択する。HS、G、LP版は、それぞれ右欄のI/Oトランジスタを含有している。また、HS、G、LP版はそれぞれの中で、Vthが異なるトランジスタ(Low-Vth, std-Vth, High-Vth)を用意しており、回路用途に応じて設計者は選択する。従来の方法では、チャネル注入濃度やゲート酸化膜厚を変えて、複数のVthを実現していた。
一方で、ゲート空乏化対策を目的としてフルシリサイドゲート技術が提案されている(特許文献1および非特許文献2〜7参照)。
従来の方法では、チャネル注入を複数回行うことで異なるVthをもつトランジスタを実現し、高い閾値電圧を持つトランジスタのチャネル注入条件の設定には、高濃度の不純物注入を必要としていた。チャネル領域の高濃度化は、移動度の低下、接合リーク及び接合容量の増加などを招き、閾値電圧が高くなることによる駆動力低下以上に速度性能を大きく低下させる問題があった。ゲート酸化膜信頼性の観点からも高濃度化は、結晶欠陥を増加させ信頼性低下を招く原因であった。
また、ゲート空乏化対策としてフルシリサイドゲートを用いすべてのポリシリコンをフルシリサイド化した場合、フルシリサイド化したポリシリコンを利用して抵抗素子を作製すると、アナログ回路で必要となる抵抗値が極端に小さくなり、所望の抵抗値を得るのにレイアウトが大きくなる問題があった。また、アナログ回路では高精度のポリシリコン抵抗素子を必要としている。
本発明は上記の事情に鑑みてなされたものであり、その目的は、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートの材料特性を利用し、電界効果トランジスタの用途に応じてゲート電極を作り分けて、しきい値制御や信頼性の向上を図ることができる半導体装置を提供することにある。
本発明の他の目的は、同一の半導体基板に、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとを選択的に形成することができる半導体装置の製造方法を提供することにある。
上記の目的を達成するため、本発明の半導体装置は、半導体基板にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板に形成されたソース領域およびドレイン領域とを有し、前記ゲート電極下にチャネルが形成される電界効果トランジスタを集積した半導体装置であって、前記電界効果トランジスタの前記ゲート電極が、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとに選択的に分けて形成されたものである。
上記の本発明の半導体装置では、電界効果トランジスタのゲート電極が、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとに選択的に分けて形成されている。
フルシリサイドゲートとシリサイド付きゲートとでは、半導体基板に対する仕事関数差や、熱伝導率が異なる。ゲート絶縁膜の膜厚やチャネルの不純物濃度を同じとすれば、半導体基板に対する仕事関数差により、フルシリサイドゲートをもつ電界効果トランジスタと、シリサイド付きゲートをもつ電界効果トランジスタとで異なる閾値に制御される。
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板にゲート電極材料を堆積させ、加工して複数のゲート電極を形成する工程と、複数の前記ゲート電極を埋める層間絶縁膜を形成する工程と、前記ゲート電極の上面が露出するまで、前記層間絶縁膜を除去する工程と、前記層間絶縁膜から露出した複数の前記ゲート電極のうち、一部の前記ゲート電極を選択的にエッチングして薄膜化し、厚膜の前記ゲート電極と薄膜化した前記ゲート電極とを形成する工程と、前記層間絶縁膜から露出した前記ゲート電極をシリサイド化して、薄膜化した前記ゲート電極をフルシリサイドゲートとし、厚膜の前記ゲート電極を一部がシリサイド化したシリサイド付きゲートとする工程とを有する。
上記の本発明の半導体装置の製造方法では、層間絶縁膜から露出した複数のゲート電極のうち、一部のゲート電極を選択的にエッチングして薄膜化し、厚膜のゲート電極と薄膜化したゲート電極とを形成する。
そして、薄膜化したゲート電極をフルシリサイド化させる条件で、層間絶縁膜から露出したゲート電極をシリサイド化する。
これにより、薄膜化したゲート電極はフルシリサイドゲートとなり、厚膜のゲート電極は一部がシリサイド化したシリサイド付きゲートとなり、同一の半導体基板にフルシリサイドゲートとシリサイド付きゲートが形成される。
本発明の半導体装置によれば、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートの材料特性を利用し、電界効果トランジスタの用途に応じてゲート電極を作り分けて、しきい値制御や信頼性の向上を図ることができる。
また、本発明の半導体装置の製造方法によれば、同一の半導体基板に、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとを選択的に形成することができる。
以下に、本発明の実施の形態について、図面を参照して説明する。
実施例1は、同一基板上にフルシリサイド・ゲートとシリサイド付ポリシリコン・ゲートとを混在させ、複数の閾値(マルチVth)技術を成し遂げる発明である。マルチVth技術は、高速化を必要とする回路に主に低閾値トランジスタを用い、低消費電力を必要とする回路には、高閾値トランジスタを用い、高速・低消費電力化かつ高機能化を同時に実現する技術である。図1は、実施例1に係る半導体装置の断面図である。なお、実施例1では、nMOSトランジスタを例にするが、pMOSトランジスタの場合には、各所に添加する不純物の導電型を逆極性にすることで、以下の説明が同様に適用できる。
図1に示すように、例えばp型のシリコンからなる半導体基板1に素子分離絶縁膜2が形成されている。半導体基板1にはp型のウェル3が形成されており、素子分離絶縁膜2により区画されたp型のウェル3の領域が活性領域となる。活性領域における半導体基板1に、2種類のトランジスタTr1,Tr2が形成されている。
トランジスタTr1は、半導体基板1上にゲート絶縁膜4を介して、ポリシリコンが完全にシリサイド化されたシリサイド膜6からなるフルシリサイドゲートFGを有する。フルシリサイドゲートFGの側壁には、酸化シリコン膜からなるオフセットスペーサ7と、酸化シリコン膜8aと窒化シリコン膜8bからなるサイドウォール絶縁膜8が形成されている。フルシリサイドゲートFGを挟んで、ウェル3にはp型のソース・ドレイン領域9が形成されている。なお、電圧の印加方向に応じて、ソース領域とドレイン領域の位置が逆転することから、ソース領域あるいはドレイン領域となる領域をまとめてソース・ドレイン領域9と称する。ソース・ドレイン領域9の表面には、シリサイド化したシリサイド層10が形成されている。フルシリサイドゲートFGにおけるソース・ドレイン領域9間にチャネルが形成される。
トランジスタTr2は、半導体基板1上にゲート絶縁膜4を介して、部分的にシリサイド化されたシリサイド付きゲートSGを有する。すなわち、シリサイド付きゲートSGは、ポリシリコン膜5と、ポリシリコン膜5の上面がシリサイド化されたシリサイド膜6とにより構成される。シリサイド付きゲートSGの側壁には、酸化シリコン膜からなるオフセットスペーサ7と、酸化シリコン膜8aと窒化シリコン膜8bからなるサイドウォール絶縁膜8が形成されている。シリサイド付きゲートSGを挟んで、ウェル3にはp型のソース・ドレイン領域9が形成されている。シリサイド付きゲートSGにおけるソース・ドレイン領域9間にチャネルが形成される。
図1に示すように、同一の半導体基板1に形成された、2つのトランジスタTr1,Tr2のゲート電極が、フルシリサイドゲートFGと、部分的にシリサイド化されたシリサイド付きゲートSGとに選択的に分けて形成されている。実施例1では、チャネルの不純物濃度や、ゲート絶縁膜4の膜厚、印加電圧等の条件を同じとする。
nMOSトランジスタを例にとると、シリサイド付ポリシリコンのフラットバンド電圧は約−1.0V、フルシリサイドのフラットバンド電圧は−0.5Vであり、フルシリサイドゲートFGをもつトランジスタTr1の閾値電圧が約0.5V高くなる。フラットバンド電圧の違いは、フルシリサイドゲートFGとシリサイド付きゲートSGとで半導体基板1に対する仕事関数差が異なるからである。図2は、フルシリサイドゲートFGをもつトランジスタTr1とシリサイド付きゲートSGをもつトランジスタTr2における閾値電圧Vthのゲート長(Lg)依存性を示す図である。図2に示すように、フルシリサイドゲートFGをもつトランジスタTr1の方が、シリサイド付きゲートSGをもつトランジスタTr2よりも閾値電圧が高くなることがわかる。
従って、フルシリサイドゲートFGをもつトランジスタTr1を高閾値トランジスタとして採用することができる。実施例1では、マルチVthをフラットバンド電圧の違いを用いて実現するため、従来と比較し、チャネル濃度が低い状態で高いVthを実現することができる。実施例1により移動度低下が低く、ゲート空乏化を抑制できるため、電流駆動能力の高いトランジスタTr1を作ることができる。不純物濃度を低くできることは接合リーク・接合容量の増加を抑制できる。
また、実施例1では以下に示す効果を有する。ポリシリコンは、シリサイドと比べて熱伝導率が高い。従って、電流駆動力、消費電力が大きい低閾値トランジスタTr2に、熱伝導率が比較的高いポリシリコンを有するシリサイド付きゲートSGを採用することにより、ゲート電極からの放熱を容易にし、チップの温度上昇を抑制して、信頼性を維持することができる。放熱による効果は、特に差動回路などの電流モードで使用することが多いアナログ・RF回路で顕著となる。また、SOI(Silicon on insulator)基板を用いた場合には、チャネル下に熱伝導率が低い酸化膜があるため、シリサイド付きゲートSGからの放熱を効率的に行うことによる効果は大きい。また、フルシリサイドゲートFGを、消費電力の小さい高閾値トランジスタTr1に適用することにより、発熱の問題を小さくすることができる。
トランジスタを構成する典型的な材料の熱伝導率は、SiO2 が0.014であり、Siが1.5であり、n型のSiが0.75であり、p型のSiが0.50であり、TiSiが0.08であり、Alが2.4である。単位は、Wcm-1-1である。
実施例2は、本発明の請求項3に対応する実施例である。実施例2は、フルシリサイドゲートFGとシリサイド付きゲートSGを用いて仕事関数を変えるゲート技術と、チャネルの不純物濃度、ゲート絶縁膜4の膜厚、または印加電圧を変える技術とを組み合わせるとにより、マルチVthを実現するものである。
例えば、ゲート絶縁膜4の膜厚と電源電圧を一定にし、チャネルの不純物濃度を2種類にし、それぞれのチャネル条件で、フルシリサイドゲートFGをもつトランジスタとシリサイド付きゲートSGをもつトランジスタTrを構成すると、計4種類のVthをもつトランジスタTrを集積することができ、半導体装置のさらなる多機能化を図ることができる。
実施例3は、本発明の請求項4に対応する実施例である。図3は、実施例3に係る半導体装置の断面図である。なお、実施例3および以降の実施例についても、実施例1で参照した図1と同等の構成要素には、同一の符号を付しており、重複説明は省略する。
図3に示すように、実施例3は、ゲート長Lgが短い短チャネルトランジスタTr3のゲート電極をフルシリサイドゲートFGとし、長チャネルトランジスタTr4のゲート電極をシリサイド付きゲートSGとしたCMOS技術である。短チャネルトランジスタTr3のゲート長は典型的には、約0.1μm以下である。
実施例3により、全てのトランジスタのゲートにシリサイド付きポリシリコンを用いた従来に比べて、短チャネルトランジスタTr3にフルシリサイドゲートFGを用いることにより、従来問題であった短チャネルでの閾値低下を抑制することができる。
短チャネル効果とは、図4(a)に示すように、ゲート長Lgを短くするにつれて閾値電圧Vthが低下してしまう現象である。短チャネル領域での閾値電圧の低下は、オフ電流を増加させ、最悪の場合は、on-off比が取れなくトランジスタとして重要なスイッチング動作ができなくなってしまう。
図4(b)に示すように、閾値電圧が低下してしまう領域のゲート長Lgをもつトランジスタのゲート電極に、フルシリサイドゲートFGを適用することにより、閾値電圧を引き上げることができる。このように、本発明の実施例3では、閾値電圧が物理現象的に低下してしまう短チャネルトランジスタTr3に、ゲートの仕事関数を利用して閾値電圧を高くできるフルシリサイドゲートを適用することにより、短チャネル効果を抑制することができる。
実施例4は、本発明の請求項5に対応する実施例である。図5は、実施例4に係る半導体装置の断面図である。
図5に示すように、トランジスタTr5のシリサイド付きゲートSGは、ゲートエッジ、すなわちソース・ドレイン領域9の近傍においてフルシリサイド化されている。実施例4のトランジスタTr5は、例えば、実施例3(図3参照)の長チャネルトランジスタTr4の構造として、採用することができる。
実施例4によれば、実施例1〜3で説明したシリサイド付きゲートSGにおいて、ソース・ドレイン領域9の近傍のみフルシリサイド化することにより、ソース近傍のドレイン電界によるポテンシャル低下を抑制することができる。これにより、パンチスルー電流などの短チャネル効果を抑制することができる。図5に示すフルシリサイド長xを長くすればするほど効果は大きくなる。
図6は、従来のシリサイド付きゲート(図中、CV1で示す)をもつトランジスタと、実施例4のシリサイド付きゲートSG(図中、CV2で示す)をもつトランジスタTr5の閾値電圧のゲート長依存性を示す図である。
図6に示すように、xを固定した場合、ゲート長Lgが長い場合には従来のシリサイド付きゲートをもつトランジスタと同程度の閾値に制御できる。ゲート長Lgが短くなるとフルシリサイドの割合が大きくなるため、短チャネル領域においてパンチスルーによる閾値低下を防ぐことができる。尚、ゲート長Lgを短くし、Lg≦2xとなる時、完全なフルシリサイドになる。また、実施例3は、図4(b)に示すように、シリサイド付きゲートSGかフルシリサイドゲートFGかを採用する境界となるゲート長でVth−Lg特性のカーブが不連続となってしまうが、この構造では、Vth−Lg特性のカーブが連続的になる。
後述するように、通常、シリサイド工程において、中央部と比較しポリシリコンのエッジ部が比較的シリサイド化が速く進む。そのため、ポリシリコン膜厚およびシリサイド時の温度をコントロールすることより、比較的長いゲート長の場合にエッジ部のみフルシリサイド化することができる。
実施例5は、本発明の請求項6に対応する実施例である。図7は、実施例5に係る半導体装置の断面図である。
実施例5では、低電圧用トランジスタTr6のゲート電極にフルシリサイドゲートFGを採用し、高電圧用トランジスタTr7のゲート電極にシリサイド付きゲートSGを採用する。高電圧用トランジスタTr7のゲート絶縁膜4の膜厚t2は、低電圧用トランジスタTr6のゲート絶縁膜4の膜厚t1よりも厚く、高耐圧化構造をなしている。
高い電源電圧が使用される高電圧用トランジスタTr7のゲートに、比較的熱伝導率が高いポリシリコン膜5を一部にもつシリサイド付きゲートSGを用いることにより、温度上昇を抑制することができ、高耐圧化を図ることができる。
また、低電圧用トランジスタTr6のゲートに、フルシリサイドゲートFGを用いることにより、移動度低下および空乏化を抑制でき、高速化および高駆動力化を図ることができる。ただし、実施例1、3のように、低電圧用トランジスタの一部は、用途に応じてシリサイド付きトランジスタを採用してもよい。また、実施例4のように、高電圧用トランジスタTr7のシリサイド付きゲートSGが、ゲートエッジのみフルシリサイドである構造を採用してもよい。
実施例6は、本発明の請求項7に対応する実施例である。図8は、実施例6に係るCMOSトランジスタを有する半導体装置の平面図である。
素子分離絶縁膜2で区画された活性領域に、nMOSトランジスタTr8とpMOSトランジスタTr9が形成されている。実施例6では、nMOSトランジスタTr8およびpMOSトランジスタTr9は、ともにフルシリサイドゲートFGを有する。図8に示すように、活性領域では、フルシリサイドゲートFGとソース・ドレイン領域9とを有するトランジスタTr8,Tr9が形成される。トランジスタTr8,Tr9のソース・ドレイン領域9に接続するコンタクト17が形成されている。
活性領域外の素子分離絶縁膜2上に、幅広のゲートパッドGPが形成されている。ゲートパッドGPは、コンタクト17を介して第1層配線18に接続される。nMOSトランジスタTr8のフルシリサイドゲートFGと、pMOSトランジスタTr9のフルシリサイドゲートFGと、ゲートパッドGPとはともに一体的に形成されており、電気的に接続されている。
実施例6では、図8に示すように、フルシリサイドゲートFGをもつトランジスタTr8,Tr9に接続されたゲートパッドGPは、シリサイド付きポリシリコンにより構成される。図9は、図8のX−X’線における断面図である。
図9に示すように、素子分離絶縁膜2上にポリシリコン膜5とシリサイド膜6とを有するゲートパッドGPが形成されている。ゲートパッドGPは、層間絶縁膜16に被覆されており、コンタクト17を介して第1層配線18に接続されている。
実施例6では、フルシリサイドよりもピンホールの発生が低いポリシリコンを有するシリサイド付きポリシリコンをゲートパッドGPに採用することにより、コンタクト17の形成のための層間絶縁膜16のエッチングにおいて、素子分離絶縁膜2にエッチングダメージが入ることを防止することができる。これにより、ゲートパッドGP−半導体基板1間のリークLCを防止することができる。
また、ポリシリコン膜5の方がシリサイドよりも、酸化シリコンからなる素子分離絶縁膜2の熱膨張係数に近いことから、素子分離絶縁膜2に接する部分にポリシリコン膜5が存在することにより、ゲートパッドGPの剥がれを防止することができる。SiO2 、Poly−Si、CoSi2 の熱膨張係数は、それぞれ、0.55、3.7、8.4(×10-6/℃)である。
さらに、ゲートパッドGPに、シリサイド付きポリシリコンを用いることにより、ノンシリサイド(ポリシリコン膜5のみ)と比較して低抵抗化することができる。また、コンタクト17の形成のための層間絶縁膜16のエッチング時において、層間絶縁膜16である酸化シリコン膜とのエッチング選択比が、ノンシリサイドに比べてシリサイドつきポリシリコンの方が高くなるという利点がある。
実施例7は、本発明の請求項8に対応する実施例である。実施例7は、シリサイド付きゲートSGをもつトランジスタTr10の好適な構造例である。図10は、実施例7に係る半導体装置の平面図であり、図11は、図10のY−Y’線の断面図である。
図10に示すように、素子分離絶縁膜2で区画された活性領域に、シリサイド付きゲートSGをもつトランジスタTr10が形成されている。シリサイド付きゲートSGは、活性領域上および素子分離絶縁膜2上に延伸して形成されている。実施例7では、活性領域と素子分離絶縁膜2との境界部の部分のみ、シリサイド膜6のみからなるフルシリサイド構造とするものである。
図12は、図11の要部拡大図である。図12に示すように、素子分離絶縁膜2としてSTIを採用した場合には、活性領域との境界部にDivotと呼ばれる窪みDが発生する場合がある。窪みDが発生すると、ゲート幅が小さい場合には、素子分離絶縁膜2上のゲート電極による回りこみ電界Eの影響が無視できなくなり、その影響により閾値低下を招くという逆狭チャネル効果の問題がある。この現象は、素子分離絶縁膜の窪みDが大きいほど顕著になる。実施例7では、閾値電圧を高くするために、エッジ部をフルシリサイド化することにより、上記の逆狭チャネル効果を抑制することができる。実施例7の構造は、実施例1〜5のシリサイド付きゲートSGをもつトランジスタの構造に採用することができる。
実施例8は、本発明の請求項9に対応する実施例である。実施例8は、実施例1〜7のトランジスタのゲート材料を利用した抵抗素子に関する。図13は、実施例8の抵抗素子の要部断面図である。図13に示す抵抗素子RSは、実施例1〜7に示したトランジスタと同一の半導体基板1に作製される。
図13に示すように、半導体基板1に形成された素子分離絶縁膜2上に、抵抗素子RSが形成されている。抵抗素子RSは、ゲート材料となるポリシリコン膜5と、ポリシリコン膜5の一部がシリサイド化されたシリサイド膜6とにより構成される。抵抗素子RSを被覆して層間絶縁膜16が形成されており、層間絶縁膜16には抵抗素子RSに接続するコンタクト17が埋め込まれている。
フルシリサイド(例えばCoSi2 )のシート抵抗は約2Ω/□であり、シリサイド付きポリシリコン(poly−Si/CoSi2 )のシート抵抗は約10Ω/□であり、ノンシリサイド(例えば、n型poly−Si)のシート抵抗は約150〜200Ω/□である。
このため、実施例1〜7に記載のトランジスタと同一の半導体基板1に形成される抵抗素子RSに、抵抗の大きいノンシリサイドあるいはシリサイド付きポリシリコンを主として適用し、一部をシリサイド化して抵抗値を調整することにより、所望の抵抗値を得るための抵抗素子の面積を小さくすることができ、集積度を向上させることができる。
また、フルシリサイドよりも熱伝導率の大きいノンシリサイドあるいはシリサイド付きポリシリコンを抵抗素子に主として適用することにより、抵抗素子の温度上昇を抑制でき、信頼性の高い抵抗素子を実現することができる。
上記の抵抗素子RSは、後述するように、シリサイド化をブロックするプロセスを追加し、ノンシリサイドポリシリコンまたは、シリサイドつきポリシリコンを作製することにより作製できる。
実施例9は、実施例1〜8のトランジスタおよび抵抗素子を作製する方法に関するものである。実施例1〜8のトランジスタおよび抵抗素子を作製するための実施例9として、フルシリサイドゲートFGと、シリサイド付きゲートSGと、ノンシリサイドゲートとを有するトランジスタを同一基板に作製する方法について説明する。全ての実施例の製法は、以下の説明が同様に適用される。
図14(a)に示す半導体基板1として、例えばSi基板(比抵抗>約10mmΩ・cm)を用いる。なお、SOI(silicon-on-insulator)やSiGe層を含む基板を用いてもよい。上記の半導体基板1を熱酸化して、例えば厚さ約15nmのパッド酸化膜21を形成する。次に、パッド酸化膜21上に、LPCVD(Low Pressure CVD)により、厚さ約160nmの窒化シリコン膜22を形成する。図示では、窒化シリコン膜/パッド酸化膜の構造であるが、窒化シリコン膜/ポリシリコン膜又はα−Si/パッド酸化膜の構造でも良い。
次に、図14(b)に示すように、リソグラフィを行い、レジストマスクで窒化シリコン膜22およびパッド酸化膜21を加工する。エッチング装置は、RIE(Reactive Ion
Etching)装置またはECR(Electron Cyclotron Resonance)装置などを用いる。加工後、アッシング装置などによりレジスト除去を行う。
次に、図15(a)に示すように、窒化シリコン膜22をエッチングマスクとして、トレンチエッチングを行う。エッチング装置は、RIE(Reactive Ion Etching)装置またはECR(Electron Cyclotron Resonance)装置などを用いる。トレンチ深さは、約0.3μmである。次に、約800℃〜900℃で半導体基板1を熱酸化し、トレンチ表面に被覆酸化膜23を形成する。この被覆酸化膜23は、窒素を含んだ酸化シリコン膜、又は、CVDによる窒化シリコン膜でもよい。膜厚は、約4〜10nmである。
次に、図15(b)に示すように、HDP(High Density Plasma)酸化膜を堆積させて、素子分離絶縁膜2とする。この酸化膜は、SOG(Spin on Glass)などの無機または有機酸化膜でもよい。次に、CMP(Chemical Mechanical Polishing)を行う。窒化シリコン膜22で、CMPを止める。
次に、半導体基板表面からの素子分離絶縁膜2の段差を調整するために、素子分離絶縁膜2をウェットエッチングする。エッチング膜厚は約40nm〜100nmである。次にホット燐酸により、窒化シリコン膜22を除去する。これにより、図16(a)に示すように、半導体基板1からの段差が調整された素子分離絶縁膜2となる。
次に、図16(b)に示すように、リソグラフィを行った後、pウェル注入とチャネル注入を行ってpウェル3pを形成する。pウェル3pは、ボロン(B)を200keVで、約1×1013cm-2だけ注入して形成する。チャネル注入は、Bを10〜20keVで、約1×1011〜1×1013cm-2だけ注入して行う。レジストを除去後、リソグラフィを行い、nウェル注入とチャネル注入を行ってnウェル3nを形成する。nウェル3nは、リン(P)を200keVで、約1×1013cm-2だけ注入して形成する。チャネル注入は、砒素(As)を100keVで、約1×1011〜1×1013cm-2だけ注入して行う。その後、レジストを除去する。
次にパッド酸化膜21をウェットエッチングにより除去する。そして、半導体基板1上に酸化シリコン膜を形成した後、リソグラフィを行い低電圧用トランジスタ領域に形成された酸化シリコン膜を除去する。レジスト除去後、再度酸化シリコン膜を形成する。これにより、図17(a)に示すように、高電圧用の厚膜ゲート絶縁膜4aと、低電圧用の薄膜ゲート絶縁膜4bを形成する。厚膜ゲート絶縁膜4aの膜厚は、電源電圧3.3V用トランジスタで約7.5nm、2.5V用トランジスタで約5.5nmである。薄膜ゲート絶縁膜4bの膜厚は、1.0V用トランジスタで、約1.2〜1.8nmである。ゲート絶縁膜の材料としては、熱酸化膜、RTO(Rapid Thermal Oxidation)を用いた酸窒化膜でも良い。また、ゲートリークをさらに低減するためにHfやZr系などの酸化膜を用いた高誘電体膜でもよい。
なお、図面および説明の簡略化により、以降では厚膜ゲート絶縁膜4aおよび薄膜ゲート絶縁膜4bを区別せずに、単にゲート絶縁膜4として図解して説明する。
次に、LPCVDにより、ポリシリコンを堆積する。堆積膜厚は、技術ノードにもよるが、90nmノードでは、約150〜200nmである。ゲート空乏化(ゲート酸化膜厚薄膜化に伴い、物理的なゲート酸化膜厚だけでなくゲートポリシリコン内の空乏層膜厚の影響が無視できなくなる。実効的なゲート膜厚が薄くならず、トランジスタ性能改善率が小さくなってしまう問題のこと)対策として、ポリシリコンの代わりにSiGeの多結晶(ポリ)を用いてもよい。また、SiGeのポリは、ポリシリコンと比較し、シリサイド領域が大きくなりやすく、本発明のフルシリサイドゲートとしては、有効な材料である。
続いて、リソグラフィをおこない、ゲート空乏化対策としてnMOS領域には、PまたはAs、pMOS領域には、BまたはBF2 またはInを注入する。注入量は、約1×1015〜1×1016cm-2である。また、不純物のゲート酸化膜直下突き抜けを防ぐために、N2 の注入を組み合わせても良い。これにより、図17(b)に示すように、nMOS領域にn型ポリシリコン膜5nが形成され、pMOS領域にp型ポリシリコン膜5pが形成される。
次に、ゲート加工時のマスクとなるマスク用絶縁膜24を形成する。マスク材料としては、酸化シリコン膜または窒化シリコン膜などが用いられる。膜厚は約10〜100nmである。リソグラフィを行い、RIE装置等を用い、マスク用絶縁膜24を加工する。レジストを除去する。
次に、図18(a)に示すように、加工後のマスク用絶縁膜24をエッチングマスクとして、RIE装置等を用いたエッチングにより、ゲート加工を行う。次にオフセットスペーサ用HTO( High Temperature Oxide)膜を堆積させる。RIE装置を用いエッチバックし、オフセットスペーサ7を形成する。このオフセットスペーサ7は、TEOS(Tetraethoxysilane)膜や窒化シリコン膜でもよい。オフセットスペーサ7は、ゲート側壁に形成することにより実効チャネル長を長くし、短チャネル効果を抑制する効果がある。また、オフセットスペーサ7を形成する前に、RTOなどでゲート側壁再酸化工程を追加してもよい。この工程は、寄生容量であるゲートオーバーラップ容量を低減する効果がある。
次に、図18(b)に示すように、リソグラフィ技術を用いて、ポケット注入、エクステンション(extension)注入を行い、nMOS領域にp型ポケット領域11pとn型エクステンション領域12nを形成し、pMOS領域にn型ポケット領域11nとp型エクステンション領域12pを形成する。nMOS領域のポケット注入では、BF2 またはBまたはInを用い、注入濃度は、約1×1012〜1×1014cm-2である。エクステンション注入では、Asを用い、注入濃度は、約1×1014〜1×1015cm-2である。pMOS領域のポケット注入では、AsまたはPを用い、注入濃度は、約1×1012〜1×1014cm-2である。エクステンション注入では、BF2 またはBまたはInを用い、注入濃度は、約1×1014〜1×1015cm-2である。また、nMOS、pMOSのポケット注入前に、注入のチャネリング抑制技術として、Geを注入することなどでプリアモルファス化を行ってもよい。また、エクステンション領域形成後、TED(Transient Enhanced Diffusion)などを引き起こす注入欠陥を小さくするために、800〜900℃程度のRTA(Rapid Thermal Annealing)処理を追加してもよい。
なお、図示の簡略化のため、以降の工程では、n型ポケット領域11nとp型ポケット領域11pの図示を省略する。
次に、図19(a)に示すように、CVDを用いて、例えば膜厚が10nm程度の酸化シリコン膜8aと、50nm程度の窒化シリコン膜8bを堆積する。続いて、RIE装置などを用いエッチバックし、酸化シリコン膜8aと窒化シリコン膜8bからなるサイドウォール絶縁膜8を形成する。サイドウォール絶縁膜8の構造として、SiO2 /Si34 の2層構造ではなく、SiO2 /Si34 /SiO2 の3層構造でもよい。
次に、図19(b)に示すように、リソグラフィを行い、nMOS領域にn型ソース・ドレイン領域9nを形成し、pMOS領域にp型ソースドレイン領域9pを形成する。nMOS領域のn型ソース・ドレイン領域9nの形成では、AsまたはPをイオン注入し、濃度は1×1015〜1×1016cm-2である。pMOS領域のp型ソースドレイン領域9pの形成では、BまたはBF2 を注入し、濃度は1×1015〜1×1016cm-2である。次に約800〜1100℃で、活性化アニールを行う。装置は、RTA、Spike−RTAなどを用いる。
次に、図20(a)に示すように、シリサイドを行い、n型ソース・ドレイン領域9nとp型ソースドレイン領域9pの表層にシリサイド層10を形成する。シリサイド層10として、CoSi2 、NiSi、TiSi2 、PtSi、WSi2 等を形成する。作製方法として、NiSiからなるシリサイド層10を形成する例について説明する。まずスパッタ装置を用いてNiを約10nm堆積する。約300〜400℃程度でアニール後、Niをウェットエッチングする。ウェットエッチングすると、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイドされる。その後、500〜600℃程度でアニールする。このアニールは、後工程で再度シリサイド工程があるため省略できる可能性もある。次にLPCVDなどを用い、窒化シリコン膜を堆積させてストッパ膜13を形成する。ストッパ膜13の膜厚は、約5nm〜50nmである。このストッパ膜13は、次工程のCMPのストッパ膜として働く。また、コンタクトの2Stepエッチング加工技術の1stエッチングのストッパとして働き、高精度のコンタクト深さを実現する。これは、ボーダレスコンタクト(コンタクト内の一部が活性層及びゲート電極だけでなく、素子分離絶縁膜2にかかっている。この技術により集積度を向上することができる)時のSTIのエッジを削ることによる接合リークの増加を抑制する効果がある。
続いて、APCVD(Atmosphere Pressure CVD) により、酸化シリコン膜を約100〜1000nmを堆積して、平坦化膜14を形成する。
次に、図20(b)に示すように、平坦化膜14をCMPにより研磨して、ゲートとなるn型ポリシリコン膜5nとp型ポリシリコン膜5pを露出させる。必要に応じて、マスク用絶縁膜24である酸化シリコン膜のウェットエッチまたはエッチバックを追加する。
次に、図21(a)に示すように、酸化シリコン膜を10〜70nm堆積し、リソグラフィを行い加工し、シリサイド化をブロックする必要のあるポリシリコン膜5上に、シリサイド防止膜15を形成する。その後、レジストを除去する。
なお、図面の簡略化のため、当該工程からpMOS、nMOSを区別せずに説明する。このため、nウェル3nとpウェル3pを単にウェル3とし、n型ソース・ドレイン領域9nとp型ソースドレイン領域9pを単にソース・ドレイン領域9とし、n型ポリシリコン膜5nとp型ポリシリコン膜5pを単にポリシリコン膜5として図示する。
次に、図21(b)に示すように、リソグラフィを行い、フルシリサイド化する対象となるポリシリコン膜5を露出するレジストマスク25を形成し、レジストマスク25から露出したポリシリコン膜5をエッチバックして薄膜化する。
なお、非特許文献2では、ポリシリコン表面がすでにシリサイド化されているためシリサイドのエッチングが難しく、本フローのようにエッチバックすることができない。Coを100Å堆積させた条件では、ポリシリコン膜のシリサイド膜厚は、約70nm程度である。従って、一例としてCoSi2 を後に形成する場合は、マージンも含めてポリシリコン膜5の膜厚を約50nm程度になるようにエッチバックする。本フローでは、エッチバック法を提案しポリシリコン膜厚を薄くすることから、フルシリサイド化を容易にする。従来の方法では、フルシリサイドするにあたり、比較的高温の熱処理を必要としていた。この工程での熱処理の追加は、特にSiの消費量が少ないモノシリサイドであるNiSiではフルシリサイド化が難しが、本フローを用いればより効果的である。なお、図17(b)の工程における初期のポリシリコン膜5n,5pの膜厚を薄くすれば、フルシリサイド化が容易になるが以下の問題がある。
素子の微細化とともに、ゲート倒れを防いだり、ゲート加工精度を改善するためにゲートとなるポリシリコン膜厚を世代ごとに薄くしてきた。一例として、0.18μm世代では、ゲートとなるポリシリコン膜厚は、約200nm、90nm世代では、約160nmである。一方、ゲート電極及びソース・ドレイン領域の寄生抵抗を小さくするために、CoSi2 やNiSiやTiSi2 などのシリサイド技術が使われている。しかし、バルクMOSではシリサイド技術を用いると、シリサイド起因によるソース・ドレイン領域の接合リークが増加するため、ソース・ドレイン領域の接合深さを浅くすることが困難であるという制約がある。接合リーク抑制のため、ソース・ドレイン領域は約120〜150nmの深さが必要である。イオン注入でソース・ドレイン領域を形成する際、ゲート電極にも注入されゲート直下のチャネルへの不純物突き抜けを防ぐためにある程度ポリシリコンの膜厚が必要である。従って、最初から50nm程度のポリ膜厚を設定することは難しい。また、当初のポリシリコン膜5n,5pの膜厚を一律に薄膜化するのでは、本実施例のようにフルシリサイド化と部分的なシリサイド化を選択的に行うことができない。
次に、ポリシリコン膜5をシリサイド化する。シリサイドとして、CoSi2 、NiSi、TiSi2 、PtSi、WSi2 を形成する。シリサイド化温度は、CoSi2 を形成する場合には700℃程度、NiSiを形成する場合には500℃程度である。シリサイドプロセスの例は図20(a)の工程で説明したのと同様である。これにより、図22(a)に示すように、薄膜化されたポリシリコン膜5はフルシリサイド化されてシリサイド膜6となる。また、厚膜のままのポリシリコン膜5は、表層のみがシリサイド化されて、ポリシリコン膜5上にシリサイド膜6が形成される。また、シリサイド防止膜15により被覆されたポリシリコン膜5は、シリサイド化されずにポリシリコンのままとなる。これにより、フルシリサイドゲートFGと、シリサイド付きゲートSGと、ノンシリサイドゲートNGをもつトランジスタが形成される。
次に、図22(b)に示すように、CVDにより、酸化シリコン膜を堆積させて層間絶縁膜16を形成する。層間絶縁膜16としては、TEOS、PSG、BPSG、SOG膜などを用いる。膜厚は、約100nm〜1000nmである。次にCMPを行い、平坦化させる。なお、図面の簡略化のため、層間絶縁膜16に被覆された酸化シリコンからなるシリサイド防止膜15の図示は省略している。
次に、リソグラフィを行い、RIE装置等を用いて層間絶縁膜16、平坦化膜14、ストッパ膜13をエッチングして、ソース・ドレイン領域9に達するコンタクトホールを形成する。ストッパ膜13で一度エッチングを止める2Stepのエッチング法を用いることにより、オーバーエッチング量を減らすことができる。次に、W(タングステン)のバリアメタル膜として、TiN/TiをスパッタまたはCVD法で堆積させる。次にWをCVDで堆積する。膜厚は、約100〜500nmである。次にWのCMPを行い、コンタクト内部のみに埋めこむ。CMPの代わりにエッチバック法でもよい。これにより、図23(a)に示すように、ソース・ドレイン領域9に接続されたコンタクト17が形成される。
次に、Alをスパッタ法で堆積させる。この材料としては、より低抵抗であるCuを用いてもよい。次にリソグラフィを行い、RIE装置などで配線を加工する。これにより、図23(b)に示すように、層間絶縁膜16上に、コンタクト17に接続した第1層配線18が形成される。
以降の工程については、省略するが、配線層としては、2層、3層、4層・・・と多層化することができる。
上記の実施例9の半導体装置の製造方法によれば、図21(b)に示す工程において、フルシリサイド化の対象となるポリシリコン膜5のみを選択的に薄膜化しておくことにより、図22(a)に示すシリサイド工程において、薄膜化したポリシリコン膜5をフルシリサイド化し、厚膜のポリシリコン膜5を表層のみシリサイド化することができる。これにより、1つの半導体基板に、フルシリサイドゲートFGをもつトランジスタと、シリサイド付きゲートSGをもつトランジスタを選択的に形成することができる。
また、図21(a)に示す工程において、シリサイド化しないポリシリコン膜5上にシリサイド防止膜15を形成しておくことにより、図22(a)に示す工程でのシリサイド化を防止することができ、ノンシリサイドゲートをもつトランジスタをさらに形成することができる。
本発明は、上記の実施形態の説明に限定されない。
上記の実施例1〜9で挙げた材料や数値は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
実施例1に係る半導体装置の断面図である。 フルシリサイドゲートFGをもつトランジスタTr1とシリサイド付きゲートSGをもつトランジスタTr2における閾値電圧のゲート長依存性を示す図である。 実施例3に係る半導体装置の断面図である。 (a)は短チャネル効果を説明するための図であり、(b)は実施例3に係る半導体装置の効果を説明するための図である。 実施例4に係る半導体装置の断面図である。 従来のシリサイド付きゲート(図中、CV1で示す)をもつトランジスタと、実施例4のシリサイド付きゲートSG(図中、CV2で示す)をもつトランジスタTr5の閾値電圧のゲート長依存性を示す図である。 実施例5に係る半導体装置の平面図である。 実施例6に係るCMOSトランジスタを有する半導体装置の平面図である。 図8のX−X’線における断面図である。 実施例7に係る半導体装置の平面図である。 図10のY−Y’線の断面図である。 図11の要部拡大図である。 実施例8の抵抗素子の要部断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。 実施例9に係る半導体装置の製造方法の工程断面図である。
符号の説明
1…半導体基板、2…素子分離絶縁膜、3…ウェル、3p…pウェル、3n…nウェル、4…ゲート絶縁膜、4a…厚膜ゲート絶縁膜、4b…薄膜ゲート絶縁膜、5…ポリシリコン膜、5n…n型ポリシリコン膜、5p…p型ポリシリコン膜、6…シリサイド膜、7…オフセットスペーサ、8…サイドウォール絶縁膜、8a…酸化シリコン膜、8b…窒化シリコン膜、9…ソース・ドレイン領域、9n…n型ソース・ドレイン領域、9p…p型ソースドレイン領域、10…シリサイド層、11n…n型ポケット領域、11p…p型ポケット領域、12n…n型エクステンション領域、12p…p型エクステンション領域、13…ストッパ膜、14…平坦化膜、15…シリサイド防止膜、16…層間絶縁膜、17…コンタクト、18…第1層配線、21…パッド酸化膜、22…窒化シリコン膜、23…被覆酸化膜、24…マスク用絶縁膜、25…レジストマスク、FG…フルシリサイドゲート、SG…シリサイド付きゲート、NG…ノンシリサイドゲート、GP…ゲートパッド

Claims (11)

  1. 半導体基板にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板に形成されたソース領域およびドレイン領域とを有し、前記ゲート電極下にチャネルが形成される電界効果トランジスタを集積した半導体装置であって、
    前記電界効果トランジスタの前記ゲート電極が、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとに選択的に分けて形成された
    半導体装置。
  2. フルシリサイドゲートとシリサイド付きゲートとで前記半導体基板に対する仕事関数差を異ならせて、2種類のしきい値電圧をもつ前記電界効果トランジスタを集積した
    請求項1記載の半導体装置。
  3. 前記電界効果トランジスタの前記チャネルの不純物濃度、前記ゲート絶縁膜の膜厚、あるいは印加電圧を異ならせて、3種類以上のしきい値電圧をもつ前記電界効果トランジスタを集積した
    請求項2記載の半導体装置。
  4. 他の電界効果トランジスタと比較してゲート長が長い前記電界効果トランジスタのゲート電極が、シリサイド付きゲートにより形成された
    請求項1記載の半導体装置。
  5. 前記シリサイド付きゲートは、ソース領域あるいはドレイン領域の近傍においてフルシリサイド化された
    請求項1記載の半導体装置。
  6. 前記複数の電界効果トランジスタには異なる電源電圧が使用され、高電圧用の電界効果トランジスタのゲート電極が、シリサイド付きゲートにより形成された
    請求項1記載の半導体装置。
  7. 複数の前記電界効果トランジスタは、素子分離絶縁膜により区画された前記半導体基板の活性領域に形成され、前記素子分離絶縁膜上に前記ゲート電極と一体的に形成され、上層と接続されるゲートパッドを有し、
    前記ゲートパッドが、部分的にシリサイド化された
    請求項1記載の半導体装置。
  8. 複数の前記電界効果トランジスタは、素子分離絶縁膜により区画された前記半導体基板の活性領域に形成され、前記ゲート電極は、前記半導体基板の前記活性領域上および前記素子分離上に延伸して形成されており、
    前記ゲート電極のうち、前記活性領域と前記素子分離絶縁膜との境界部がフルシリサイド化された
    請求項1記載の半導体装置。
  9. 前記半導体基板に、前記電界効果トランジスタのゲート電極材料を利用した抵抗素子が形成されており、
    前記抵抗素子は、部分的にシリサイド化された領域、あるいはノンシリサイド領域を有する
    請求項1記載の半導体装置。
  10. 半導体基板にゲート電極材料を堆積させ、加工して複数のゲート電極を形成する工程と、
    複数の前記ゲート電極を埋める層間絶縁膜を形成する工程と、
    前記ゲート電極の上面が露出するまで、前記層間絶縁膜を除去する工程と、
    前記層間絶縁膜から露出した複数の前記ゲート電極のうち、一部の前記ゲート電極を選択的にエッチングして薄膜化し、厚膜の前記ゲート電極と薄膜化した前記ゲート電極とを形成する工程と、
    前記層間絶縁膜から露出した前記ゲート電極をシリサイド化して、薄膜化した前記ゲート電極をフルシリサイドゲートとし、厚膜の前記ゲート電極を一部がシリサイド化したシリサイド付きゲートとする工程と
    を有する半導体装置の製造方法。
  11. 前記層間絶縁膜を除去する工程の後、前記ゲート電極をシリサイド化する工程の前に、
    前記層間絶縁膜から露出した複数の前記ゲート電極のうち、一部の前記ゲート電極にシリサイド防止膜を形成する工程をさらに有し、
    前記ゲート電極をシリサイド化して、フルシリサイドゲートとシリサイド付きゲートに加えて、ノンシリサイドゲートをさらに形成する
    請求項10記載の半導体装置の製造方法。
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