JPS59117233A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59117233A JPS59117233A JP22619982A JP22619982A JPS59117233A JP S59117233 A JPS59117233 A JP S59117233A JP 22619982 A JP22619982 A JP 22619982A JP 22619982 A JP22619982 A JP 22619982A JP S59117233 A JPS59117233 A JP S59117233A
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- JP
- Japan
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- film
- polycrystalline silicon
- insulating film
- etched
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に係り、特に半導体基板
上の各素子間を電気的に絶縁分離するために、フィール
ド領域に絶縁膜を埋め込む半導体装置の製造方法に関す
るものである。
上の各素子間を電気的に絶縁分離するために、フィール
ド領域に絶縁膜を埋め込む半導体装置の製造方法に関す
るものである。
半導体としてシリコンを用いた半．導体装置、特にＭＯ
Ｓ型半導体装置においては寄生チャンネルによる絶縁不
良をなくシ、かつ寄生容量を小さくするために、素子間
のいわゆるフィールド領域に厚い酸化膜を形成すること
が行われている。
Ｓ型半導体装置においては寄生チャンネルによる絶縁不
良をなくシ、かつ寄生容量を小さくするために、素子間
のいわゆるフィールド領域に厚い酸化膜を形成すること
が行われている。
従来このような酸化膜を用いる素子間分離法として、フ
ィールド領域のシリコン基板を一部エソチングして溝を
形成し、ここにＣ■技術を用いてフィールド酸化膜を平
担になるように埋め込む方法がある。この素子間分離法
は、素子分離後、基板表面がほぼ平担になり、しかも分
離領域の寸法は正確に形成した溝部の寸法で決められて
いるだめ、高集積化された集積回路を制作する上で非常
に有効な素子分離技術である。
ィールド領域のシリコン基板を一部エソチングして溝を
形成し、ここにＣ■技術を用いてフィールド酸化膜を平
担になるように埋め込む方法がある。この素子間分離法
は、素子分離後、基板表面がほぼ平担になり、しかも分
離領域の寸法は正確に形成した溝部の寸法で決められて
いるだめ、高集積化された集積回路を制作する上で非常
に有効な素子分離技術である。
従来法を第１図を用いて簡単（１説明する。第１図（ａ
）に示すように、比抵抗５−５０Ω−程度のｐ型（１０
０）シリコン基板１１を用意し、素子分離領域に例えば
０．６μｍ程度の深さの溝１２と形成する。
）に示すように、比抵抗５−５０Ω−程度のｐ型（１０
０）シリコン基板１１を用意し、素子分離領域に例えば
０．６μｍ程度の深さの溝１２と形成する。
次に（ｂ）に示すように基板表面に溝１２の深さより厚
い絶縁膜１３を例えばＣＶＤ法によって均一に堆積する
。次に（ｃ）に示すように表面を平担にする事ができる
表面平担化膜１４を形成する。平担化膜１４としては例
えば高分子材料の塗布膜とかプラズマＣＶＤによるシリ
コンナイトライド膜等がある。
い絶縁膜１３を例えばＣＶＤ法によって均一に堆積する
。次に（ｃ）に示すように表面を平担にする事ができる
表面平担化膜１４を形成する。平担化膜１４としては例
えば高分子材料の塗布膜とかプラズマＣＶＤによるシリ
コンナイトライド膜等がある。
その後（ｄ）に示すように、上記平担化膜１４と絶縁膜
１３をほぼ等しいエツチング条件で表面からエツチング
していき、素子形成領域上の基板表面を露出させると、
上記素子分離領域の溝１２は絶縁膜１３で平担に埋め込
まれる。その後、露出した基板に所望の素子を形成する
。
１３をほぼ等しいエツチング条件で表面からエツチング
していき、素子形成領域上の基板表面を露出させると、
上記素子分離領域の溝１２は絶縁膜１３で平担に埋め込
まれる。その後、露出した基板に所望の素子を形成する
。
上記従来法において、素子分離領域となる溝の幅がその
深さの２倍以下になると、絶縁膜１３として例えばＣＶ
ＤＳｉＯ２膜を堆積した場合、第２図に示したようにＣ
ＶＤ５ｉＯｚ膜が溝中で巣１５ （５ｉＯｚが粗であシ
空洞状態になっている部分）を形成してしまう。しだが
ってこの後ＣＶＤＳｉＯ２膜の表面をレジスト膜で平担
化してエツチングを行っても、この巣１５は残凱以後の
素子形成工程におい七、金属配線断線の原因となり、あ
るいは、上に更にＣＶＤ５ｉ０２膜等を堆積した時に空
洞として残り、中の空気の熱膨張によりクランクを生じ
るなど、素子の信頼性を著しく低下させる問題があった
。
深さの２倍以下になると、絶縁膜１３として例えばＣＶ
ＤＳｉＯ２膜を堆積した場合、第２図に示したようにＣ
ＶＤ５ｉＯｚ膜が溝中で巣１５ （５ｉＯｚが粗であシ
空洞状態になっている部分）を形成してしまう。しだが
ってこの後ＣＶＤＳｉＯ２膜の表面をレジスト膜で平担
化してエツチングを行っても、この巣１５は残凱以後の
素子形成工程におい七、金属配線断線の原因となり、あ
るいは、上に更にＣＶＤ５ｉ０２膜等を堆積した時に空
洞として残り、中の空気の熱膨張によりクランクを生じ
るなど、素子の信頼性を著しく低下させる問題があった
。
本発明は上記の如き巣を発生させることなくフィールド
領域に平担に絶縁膜を埋め込むようにした信頼性の高い
半導体装置の製造方法を提供することを目的とする。
領域に平担に絶縁膜を埋め込むようにした信頼性の高い
半導体装置の製造方法を提供することを目的とする。
本発明は、素子分離領域に急峻な溝を形成した後、第１
の絶縁膜を全面に堆積し、この上にさらに多結晶シリコ
ン膜をうすく堆積して、この多結晶シリコン膜の画部分
のみを研磨にょシ削り取り、露出した第１の絶縁膜のみ
を適度にエツチングし、多結晶シリコン膜をエツチング
除去した後に平担な絶縁膜形状を得る。
の絶縁膜を全面に堆積し、この上にさらに多結晶シリコ
ン膜をうすく堆積して、この多結晶シリコン膜の画部分
のみを研磨にょシ削り取り、露出した第１の絶縁膜のみ
を適度にエツチングし、多結晶シリコン膜をエツチング
除去した後に平担な絶縁膜形状を得る。
本発明によれば、従来法において２回の絶縁膜の埋め込
み工程が盛装であったものが１回で済み、かつ、巣も多
結晶シリコンにより埋め込まれ、発生しない。従って、
配線の断線やクシツクの発生を防止して素子の信頼性を
向上するだけでなく、工程の短縮、ひいては製造コスト
の低下をもたらす。
み工程が盛装であったものが１回で済み、かつ、巣も多
結晶シリコンにより埋め込まれ、発生しない。従って、
配線の断線やクシツクの発生を防止して素子の信頼性を
向上するだけでなく、工程の短縮、ひいては製造コスト
の低下をもたらす。
本発明の実施例を第３図を用いて説明する。
寸ず（ａ）に示すように比抵抗５〜５ｏΩ儂程度のｐ型
（１００）シリコン基板２１を用意し、その表面に直接
または熱酸化膜を形成した後にレジストをパターニング
してマスクとし、シリコン基板２１を異方性のドライエ
ツチングによりエツチングし、はぼ矩形に近い急峻な側
壁をもつ溝幅のせまい溝２２を形成する。その後、（ｂ
）に示すように第１のが発生する。
（１００）シリコン基板２１を用意し、その表面に直接
または熱酸化膜を形成した後にレジストをパターニング
してマスクとし、シリコン基板２１を異方性のドライエ
ツチングによりエツチングし、はぼ矩形に近い急峻な側
壁をもつ溝幅のせまい溝２２を形成する。その後、（ｂ
）に示すように第１のが発生する。
次に、多結晶シリコン膜２５を全面に堆積すると、（Ｃ
）に示すように巣２４は多結晶シリコンで埋められる。
）に示すように巣２４は多結晶シリコンで埋められる。
次に（ｄ）に示すように、多結晶シリコン膜２５を含む
厚みだけ表面を研磨して削り取り、第１の絶縁膜である
ＣＶＤ５ｉ０２膜２３を露出させる。
厚みだけ表面を研磨して削り取り、第１の絶縁膜である
ＣＶＤ５ｉ０２膜２３を露出させる。
次に、弗化アンモニウム水溶液あるいは緩衝弗酸にてＣ
ＶＤＳｉＯ２膜２３を素子形成領域のシリコン基板表面
が露出するまでエツチングすれば、（ｅ）に示すように
、多結晶シリコン２５の突起をのぞいて平担な表面形状
が得られる。この多結晶シリコン２５の突起は、ケミカ
ルドライエツチングを行うことにより、取去ることがで
き、（ｆ）に示すように素子分離領域はほぼ平担に酸化
膜で埋め込まれる。その後、素子形成領域には通常のＭ
Ｏ８型半導体装置製造工程と同様にしてゲート酸化膜、
ソース、ドレイン拡散層を形成してトランジスタを作る
。
ＶＤＳｉＯ２膜２３を素子形成領域のシリコン基板表面
が露出するまでエツチングすれば、（ｅ）に示すように
、多結晶シリコン２５の突起をのぞいて平担な表面形状
が得られる。この多結晶シリコン２５の突起は、ケミカ
ルドライエツチングを行うことにより、取去ることがで
き、（ｆ）に示すように素子分離領域はほぼ平担に酸化
膜で埋め込まれる。その後、素子形成領域には通常のＭ
Ｏ８型半導体装置製造工程と同様にしてゲート酸化膜、
ソース、ドレイン拡散層を形成してトランジスタを作る
。
この実施例にょシ、従来の方法では巣の発生のために酸
化膜の埋め込みが不可能でめったフィールド酸化膜厚の
２倍以下の幅の分離領域の溝が埋め込み可能となり、こ
れにより、フィールド領域上の°多結晶Ｓｉ配線、ある
いは、金属配線の断線を防さ、クラックの発生をも防止
し素子の信頼性を向上することができる。
化膜の埋め込みが不可能でめったフィールド酸化膜厚の
２倍以下の幅の分離領域の溝が埋め込み可能となり、こ
れにより、フィールド領域上の°多結晶Ｓｉ配線、ある
いは、金属配線の断線を防さ、クラックの発生をも防止
し素子の信頼性を向上することができる。
上記実施例に用いだＣＶＤ５ ｉ Ｏ２は、他の絶縁膜
、例えば’Ｉ’ａ２０３やＳｉＮでも良いが、その場合
には、上記実施例で用いた弗化アンモニウムや緩衝弗酸
のエツチング液はこれらの絶縁膜をエツチングするもの
を用いる。またシリコン以外の半導体、たとえばＧａＡ
ｓ 、ＧａＰ、ＩｎＳｂあるいはエピタキシャル成長し
た層などの半導体基板を用いる場合にも本発明の方法が
適用できることは当然である。
、例えば’Ｉ’ａ２０３やＳｉＮでも良いが、その場合
には、上記実施例で用いた弗化アンモニウムや緩衝弗酸
のエツチング液はこれらの絶縁膜をエツチングするもの
を用いる。またシリコン以外の半導体、たとえばＧａＡ
ｓ 、ＧａＰ、ＩｎＳｂあるいはエピタキシャル成長し
た層などの半導体基板を用いる場合にも本発明の方法が
適用できることは当然である。
第１図（ａ）〜（ｄ）は従来のフィールド領域への酸化
膜埋め込み法を説明する工程断面図、第２図は埋め込み
絶縁膜に巣が発生する様子を示す断面図、第３図（ａ）
〜（ｆ）は、本発明の一実施例の酸化膜埋め込み法を説
明する工程断面図である。 ２１・・・シリコン基板、２２・・・溝、２３・・・α
トＳ ｉｏ２膜（第１の絶縁膜）、２４・・・巣、２５
・・・多結晶シリコン膜。 第 ２ 図 第 ３ 図 Ｑ−
膜埋め込み法を説明する工程断面図、第２図は埋め込み
絶縁膜に巣が発生する様子を示す断面図、第３図（ａ）
〜（ｆ）は、本発明の一実施例の酸化膜埋め込み法を説
明する工程断面図である。 ２１・・・シリコン基板、２２・・・溝、２３・・・α
トＳ ｉｏ２膜（第１の絶縁膜）、２４・・・巣、２５
・・・多結晶シリコン膜。 第 ２ 図 第 ３ 図 Ｑ−
Claims (2)
- （１）半導体基板の素子分離領域を選択的にエツチング
して急峻な側壁をもつ溝を形成する工程と、その後基板
表面全面に絶縁膜を堆積する工程と、この絶縁膜上全面
に多結晶シリコン膜を堆積する工程と、前記絶縁膜の凹
部内を残して前記多結晶シリコン膜を除去する工程と、
前記絶縁膜をエツチングし、次いで前記多結晶シリコン
膜の絶縁膜上に突出した部分をエツチング除去すること
により素子分離領域の溝を絶縁膜と多結晶シリコン膜と
で埋め込む工程と、集子形成領域の基板表面に素子を形
成する工程とを備えだことを特徴とする半導体装置の製
造方法。 - （２）絶縁膜はＣＶＤ５ｉＯｚ膜であることを特徴とす
る特許 造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22619982A JPS59117233A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22619982A JPS59117233A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117233A true JPS59117233A (ja) | 1984-07-06 |
Family
ID=16841436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22619982A Pending JPS59117233A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564245A (en) * | 1979-06-14 | 1981-01-17 | Ibm | Method of forming embedded oxide isolating region |
-
1982
- 1982-12-24 JP JP22619982A patent/JPS59117233A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564245A (en) * | 1979-06-14 | 1981-01-17 | Ibm | Method of forming embedded oxide isolating region |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
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