JP2512268B2 - 相補型ド―ピング領域パタ―ンを有する半導体装置の製法 - Google Patents
相補型ド―ピング領域パタ―ンを有する半導体装置の製法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスの製造
に関し、さらに詳細には、相補型バイポーラ・デバイ
ス、または相補型バイポーラと相補型ＭＯＳの組合せ
（ｃ−ＢｉＣＭＯＳ）デバイスのサブコレクタとして有
用な、相補型ドーピング領域のパターン形成方法に関す
るものである。
に関し、さらに詳細には、相補型バイポーラ・デバイ
ス、または相補型バイポーラと相補型ＭＯＳの組合せ
（ｃ−ＢｉＣＭＯＳ）デバイスのサブコレクタとして有
用な、相補型ドーピング領域のパターン形成方法に関す
るものである。
【０００２】
【従来の技術】高性能の相補型バイポーラまたはｃ−Ｂ
ｉＣＭＯＳトランジスタを製造するのに必要な工程は、
エピタキシャル・シリコン層をその上に付着させた、高
濃度にドーピングしたＮ型およびＰ型の共平面サブコレ
クタ領域の形成である。高濃度にドーピングしたサブコ
レクタ領域上にシリコン・エピタキシャル層を付着する
際の主要な問題は、この領域からＣＶＤチェンバへのド
ーパントの蒸発ロスと、このために生じるこの領域に隣
接する領域の望ましくないドーピングである。この問題
をオートドーピングと称し、従来の技術で広く検討され
てきた。Ｎ型領域とＰ型領域が同時に存在する場合は、
同一のエピタキシャル工程条件下でもオートドーピング
への応答が異なるため、オートドーピングを回避するこ
とがさらに困難になる。
ｉＣＭＯＳトランジスタを製造するのに必要な工程は、
エピタキシャル・シリコン層をその上に付着させた、高
濃度にドーピングしたＮ型およびＰ型の共平面サブコレ
クタ領域の形成である。高濃度にドーピングしたサブコ
レクタ領域上にシリコン・エピタキシャル層を付着する
際の主要な問題は、この領域からＣＶＤチェンバへのド
ーパントの蒸発ロスと、このために生じるこの領域に隣
接する領域の望ましくないドーピングである。この問題
をオートドーピングと称し、従来の技術で広く検討され
てきた。Ｎ型領域とＰ型領域が同時に存在する場合は、
同一のエピタキシャル工程条件下でもオートドーピング
への応答が異なるため、オートドーピングを回避するこ
とがさらに困難になる。
【０００３】オートドーピングに関する従来の技術は、
ドーパントの外方拡散を減少させるための適当なキャッ
プ層が必要であるとし、このようなキャップ層を形成す
るための様々な工程を記載している。代表的なキャップ
層は、ドーパント濃度が低く抵抗率が高い、薄いエピタ
キシャル・シリコン層である。たとえば、米国特許第４
６９６７０１号明細書を参照されたい。
ドーパントの外方拡散を減少させるための適当なキャッ
プ層が必要であるとし、このようなキャップ層を形成す
るための様々な工程を記載している。代表的なキャップ
層は、ドーパント濃度が低く抵抗率が高い、薄いエピタ
キシャル・シリコン層である。たとえば、米国特許第４
６９６７０１号明細書を参照されたい。
【０００４】所望の結果に応じて、エピタキシャル・シ
リコンの付着温度は、低温（約６００℃）、中温（約８
００℃）、または高温（約１０５０℃）に、使用圧力は
通常減圧（約１００トル）または大気圧に選定すること
ができる。皮膜の品質を改善するため、高真空を低温と
組み合わせて使用することができる。
リコンの付着温度は、低温（約６００℃）、中温（約８
００℃）、または高温（約１０５０℃）に、使用圧力は
通常減圧（約１００トル）または大気圧に選定すること
ができる。皮膜の品質を改善するため、高真空を低温と
組み合わせて使用することができる。
【０００５】Ｈ．Ｒ．チャン（Chang）によるオートド
ーピングの研究は、ヒ素、アンチモン等のＮ型不純物
と、ホウ素等のＰ型不純物の間でオートドーピングの挙
動に違いがあることを報じている（The Journal of Ele
ctrochemical Society,Vol.132,No.1,pp.219-224,1986
年8月）。この研究によれば、ホウ素（Ｐ型ドーパン
ト）のオートドーピングは、高温のとき、及びエピタキ
シャル・シリコンの付着速度が低いとき、悪くなること
が分かった。同じ条件で、ヒ素およびアンチモン（Ｎ型
ドーパント）のオートドーピングは最少になる。中間温
度では、オートドーピングはＰ型ドーパントでは最少で
あり、Ｎ型ドーパントでは高くなる。低温では、Ｎ型、
Ｐ型ドーパントとも、オートドーピングはより低くなる
が、エピタキシャル・シリコン皮膜はほとんどの用途で
所望の値より欠陥が多くなる傾向がある。図７は、様々
なエピタキシ付着温度で本発明者が測定した、ヒ素およ
びホウ素のオートドーピングを示す。このデータは、ホ
ウ素とヒ素の両方のオートドーピングを低くする共通の
条件を見つけることが難しいことを示している。
ーピングの研究は、ヒ素、アンチモン等のＮ型不純物
と、ホウ素等のＰ型不純物の間でオートドーピングの挙
動に違いがあることを報じている（The Journal of Ele
ctrochemical Society,Vol.132,No.1,pp.219-224,1986
年8月）。この研究によれば、ホウ素（Ｐ型ドーパン
ト）のオートドーピングは、高温のとき、及びエピタキ
シャル・シリコンの付着速度が低いとき、悪くなること
が分かった。同じ条件で、ヒ素およびアンチモン（Ｎ型
ドーパント）のオートドーピングは最少になる。中間温
度では、オートドーピングはＰ型ドーパントでは最少で
あり、Ｎ型ドーパントでは高くなる。低温では、Ｎ型、
Ｐ型ドーパントとも、オートドーピングはより低くなる
が、エピタキシャル・シリコン皮膜はほとんどの用途で
所望の値より欠陥が多くなる傾向がある。図７は、様々
なエピタキシ付着温度で本発明者が測定した、ヒ素およ
びホウ素のオートドーピングを示す。このデータは、ホ
ウ素とヒ素の両方のオートドーピングを低くする共通の
条件を見つけることが難しいことを示している。
【０００６】シリコンのエピタキシャル付着について、
特に予洗浄、温度、圧力、流れおよびガス、それらの成
長速度およびエピタキシ皮膜の特性に与える影響につい
ては、文献で広く論じられている。
特に予洗浄、温度、圧力、流れおよびガス、それらの成
長速度およびエピタキシ皮膜の特性に与える影響につい
ては、文献で広く論じられている。
【０００７】オートドーピングが重要な要素となる他の
分野は、相補型バイポーラおよびＢｉＣＭＯＳデバイス
の製造であり、上記のように高濃度にドーピングしたＮ
型およびＰ型のパターン付き領域が必要である。たとえ
ば、米国特許第４８３０９７３号明細書は、バイポーラ
とＭＯＳの組合せデバイスを形成する方法および手段を
開示しているが、Ｎ型およびＰ型にドーピングした領域
が同時に存在し、エピタキシャル付着工程を施す際に、
オートドーピングを避ける方法については教示していな
い。
分野は、相補型バイポーラおよびＢｉＣＭＯＳデバイス
の製造であり、上記のように高濃度にドーピングしたＮ
型およびＰ型のパターン付き領域が必要である。たとえ
ば、米国特許第４８３０９７３号明細書は、バイポーラ
とＭＯＳの組合せデバイスを形成する方法および手段を
開示しているが、Ｎ型およびＰ型にドーピングした領域
が同時に存在し、エピタキシャル付着工程を施す際に、
オートドーピングを避ける方法については教示していな
い。
【０００８】チュウ（Chiu）他（ＩＥＤＭ，１９８８
年，ｐ．７５２、およびIEEE Electron Dev. Let.，１
９９０年，ｐ．１２３）は、ヒ素をドーピングした領域
上に薄いエピタキシャル・シリコンのキャップ層を選択
的に付着させた後、エピタキシャル層を所期の厚みに非
選択的に付着させて、自己整合ＢｉＣＭＯＳデバイスを
製造することを教示している。次に、エピタキシャル層
を介するイオン注入により、ホウ素をドーピングした領
域を形成する。しかし、この方法は、ドーピングの方法
がイオン注入のみに限られ、したがってホウ素濃度を非
常に高く（１０19原子／ｃｍ3以上）することができな
いという欠点がある。イオン注入によるホウ素の濃度
は、結晶の損傷を避けるため、通常５ｘ１０18原子／ｃ
ｍ3に限定されるが、通常はこれより高い濃度が必要と
される。さらに、上記の方法で得られる、エピタキシャ
ル・シリコン上層を有するドーピングした領域からなる
構造は、平面状ではない。
年，ｐ．７５２、およびIEEE Electron Dev. Let.，１
９９０年，ｐ．１２３）は、ヒ素をドーピングした領域
上に薄いエピタキシャル・シリコンのキャップ層を選択
的に付着させた後、エピタキシャル層を所期の厚みに非
選択的に付着させて、自己整合ＢｉＣＭＯＳデバイスを
製造することを教示している。次に、エピタキシャル層
を介するイオン注入により、ホウ素をドーピングした領
域を形成する。しかし、この方法は、ドーピングの方法
がイオン注入のみに限られ、したがってホウ素濃度を非
常に高く（１０19原子／ｃｍ3以上）することができな
いという欠点がある。イオン注入によるホウ素の濃度
は、結晶の損傷を避けるため、通常５ｘ１０18原子／ｃ
ｍ3に限定されるが、通常はこれより高い濃度が必要と
される。さらに、上記の方法で得られる、エピタキシャ
ル・シリコン上層を有するドーピングした領域からなる
構造は、平面状ではない。
【０００９】したがって、本発明は、特に相補型回路の
形成に関して、望ましくはエピタキシャル・シリコンの
上層を有する、高濃度にドーピングしたＮ型およびＰ型
領域が密に配置された平面状デバイスと、ドーパント領
域からのオートドーピングの少ない上記のデバイスを製
造する方法を提供することが、当技術分野で特に有用で
あるとの認識に基づいて行われた。
形成に関して、望ましくはエピタキシャル・シリコンの
上層を有する、高濃度にドーピングしたＮ型およびＰ型
領域が密に配置された平面状デバイスと、ドーパント領
域からのオートドーピングの少ない上記のデバイスを製
造する方法を提供することが、当技術分野で特に有用で
あるとの認識に基づいて行われた。
【００１０】
【発明が解決しようとする課題】本発明の一目的は、基
板上に、デバイス品質のエピタキシャル・シリコン上層
を有する相補型の密に配置された、高濃度にドーピング
した領域を製造する方法を提供することにある。
板上に、デバイス品質のエピタキシャル・シリコン上層
を有する相補型の密に配置された、高濃度にドーピング
した領域を製造する方法を提供することにある。
【００１１】本発明の他の目的は、オートドーピングの
影響が最少である、上記の方法を提供することにある。
影響が最少である、上記の方法を提供することにある。
【００１２】本発明の他の目的は、実質的に平面状の構
造をもたらす上記の方法を提供することにある。
造をもたらす上記の方法を提供することにある。
【００１３】本発明の他の目的は、半導体デバイスの加
工、特に相補型バイポーラおよびＢｉＣＭＯＳデバイス
の加工に適合する方法を提供することにある。
工、特に相補型バイポーラおよびＢｉＣＭＯＳデバイス
の加工に適合する方法を提供することにある。
【００１４】
【００１５】
【課題を解決するための手段】高濃度にドーピングし
た、同一平面内の埋込み相補領域を含み、デバイス品質
のエピタキシャル上層を有し、高性能相補型回路に適し
た新規のデバイスを開示する。本発明によれば、半導体
基板中にドーピングした埋込み領域を形成する、新規な
改良された方法が提供される。本発明では、周知のドー
パント注入法および活性化法により、シリコン基板中に
Ｎ+型にドーピングした領域を形成する。その後、選択
した条件下で、第１の薄いエピタキシャル・シリコンの
キャップ層を付着させる。上記第１のエピタキシャル層
の厚みの一部を酸化して、二酸化シリコン層を形成す
る。この酸化物層をパターン付けして、所望の領域に開
口を形成する。開口の下の基板を、ドライブイン・アニ
ーリングにより、付着させた固体のソース層からＰ型ド
ーパントでドーピングする。ドライブインに続いて、Ｐ
型ソース層を上記開口を含む酸化物層に沿って除去す
る。表面全体を所定の厚みまで酸化し、次に酸化物層を
湿式エッチングにより除去する。次に、第２のエピタキ
シャル・シリコン層を、異なる選択した条件でエピタキ
シの全体の厚みが所望の値となるように付着させると、
エピタキシャル・シリコン層をその上に有するドーピン
グした埋込み領域の形成が完了する。
た、同一平面内の埋込み相補領域を含み、デバイス品質
のエピタキシャル上層を有し、高性能相補型回路に適し
た新規のデバイスを開示する。本発明によれば、半導体
基板中にドーピングした埋込み領域を形成する、新規な
改良された方法が提供される。本発明では、周知のドー
パント注入法および活性化法により、シリコン基板中に
Ｎ+型にドーピングした領域を形成する。その後、選択
した条件下で、第１の薄いエピタキシャル・シリコンの
キャップ層を付着させる。上記第１のエピタキシャル層
の厚みの一部を酸化して、二酸化シリコン層を形成す
る。この酸化物層をパターン付けして、所望の領域に開
口を形成する。開口の下の基板を、ドライブイン・アニ
ーリングにより、付着させた固体のソース層からＰ型ド
ーパントでドーピングする。ドライブインに続いて、Ｐ
型ソース層を上記開口を含む酸化物層に沿って除去す
る。表面全体を所定の厚みまで酸化し、次に酸化物層を
湿式エッチングにより除去する。次に、第２のエピタキ
シャル・シリコン層を、異なる選択した条件でエピタキ
シの全体の厚みが所望の値となるように付着させると、
エピタキシャル・シリコン層をその上に有するドーピン
グした埋込み領域の形成が完了する。
【００１６】
【実施例】図を参照すると、図１は、周知の方法、すな
わちフォトレジスト・パターン付け、イオン注入、およ
びアッシングまたは他の適当な方法（図示せず）による
レジスト・マスクの除去により、シリコン基板１０上の
所望の位置に形成した、ヒ素を注入した高濃度にドーピ
ングした領域１２を示す。次に、十分なドライブイン・
アニーリングを行ってドーピングした領域を活性化さ
せ、同時に熱酸化により厚み３０００Åの二酸化シリコ
ンを成長させる。この酸化物層を除去して、注入により
損傷した層を除去する。ドーパントの濃度は、１０20〜
１０21原子／ｃｍ3の範囲であり、層の面積抵抗率は１
００Ω／ｃｍ2未満、好ましくは１０Ω／ｃｍ2とする。
わちフォトレジスト・パターン付け、イオン注入、およ
びアッシングまたは他の適当な方法（図示せず）による
レジスト・マスクの除去により、シリコン基板１０上の
所望の位置に形成した、ヒ素を注入した高濃度にドーピ
ングした領域１２を示す。次に、十分なドライブイン・
アニーリングを行ってドーピングした領域を活性化さ
せ、同時に熱酸化により厚み３０００Åの二酸化シリコ
ンを成長させる。この酸化物層を除去して、注入により
損傷した層を除去する。ドーパントの濃度は、１０20〜
１０21原子／ｃｍ3の範囲であり、層の面積抵抗率は１
００Ω／ｃｍ2未満、好ましくは１０Ω／ｃｍ2とする。
【００１７】厚みが１５００〜３０００Å、好ましくは
２０００Åの真因性エピタキシャル・シリコンの薄いキ
ャップ層１４を、ヒ素のオートドーピングが少ない条件
で付着させる。キャップ層１４形成の好ましい条件とし
ては、１）高温、低圧条件、たとえば約１０５０〜１２
００℃、２０〜１００トルで、１０００Åの真因性シリ
コンを付着させた後、２）約９００℃、２０〜１００ト
ルで、１０００Åの真因性シリコンを付着させる二段階
工程がある。
２０００Åの真因性エピタキシャル・シリコンの薄いキ
ャップ層１４を、ヒ素のオートドーピングが少ない条件
で付着させる。キャップ層１４形成の好ましい条件とし
ては、１）高温、低圧条件、たとえば約１０５０〜１２
００℃、２０〜１００トルで、１０００Åの真因性シリ
コンを付着させた後、２）約９００℃、２０〜１００ト
ルで、１０００Åの真因性シリコンを付着させる二段階
工程がある。
【００１８】次に図２を参照すると、通常の熱酸化法に
より、キャップ層１４の上に厚みが５００〜１５００Å
の範囲の酸化物層１８を成長させ、キャップ層１４の一
部を二酸化シリコンに変換する。層１４^はキャップ層
１４の酸化されていない部分を示す。領域１２は熱酸化
工程によるヒ素の外方拡散により層１４^中にわずかに
食い込む。
より、キャップ層１４の上に厚みが５００〜１５００Å
の範囲の酸化物層１８を成長させ、キャップ層１４の一
部を二酸化シリコンに変換する。層１４^はキャップ層
１４の酸化されていない部分を示す。領域１２は熱酸化
工程によるヒ素の外方拡散により層１４^中にわずかに
食い込む。
【００１９】図３を参照すると、通常のフォトレジスト
法によって形成したレジスト・マスク（図示せず）を使
用して、たとえば薄い緩衝フッ化水素酸中で酸化物層を
エッチングして、酸化物層１８中の、下記のように形成
した相補Ｐ+領域のために選択した位置に、開口１７を
形成する。レジストを、通常のアッシングおよび湿式洗
浄工程、たとえば熱硫酸／硝酸洗浄により除去する。厚
みが１０００〜２０００Åの範囲のホウケイ酸ガラスを
含むホウ素（Ｐ型ドーパント）の層２０を、低圧ＣＶＤ
または他の方法により構造の表面上に付着させる。
法によって形成したレジスト・マスク（図示せず）を使
用して、たとえば薄い緩衝フッ化水素酸中で酸化物層を
エッチングして、酸化物層１８中の、下記のように形成
した相補Ｐ+領域のために選択した位置に、開口１７を
形成する。レジストを、通常のアッシングおよび湿式洗
浄工程、たとえば熱硫酸／硝酸洗浄により除去する。厚
みが１０００〜２０００Åの範囲のホウケイ酸ガラスを
含むホウ素（Ｐ型ドーパント）の層２０を、低圧ＣＶＤ
または他の方法により構造の表面上に付着させる。
【００２０】図３および図４を参照すると、通常９００
〜１０００℃で３０〜６０分間熱アニーリングを行っ
て、Ｐ型ドーパントを層２０から基板１０中に追り込
み、これにより位置が開口１７に対応するＰ+型領域２
２を形成する。Ｐ型ドーパントの濃度は、好ましくは約
１０20原子／ｃｍ3、ドーピングした領域の面積抵抗率
は１００Ω未満、好ましくは約６０Ωとする。層２０か
ら他の場所への拡散は、二酸化シリコン層１８の存在に
よって抑制される。ホウ素ソース層２０は、通常湿式エ
ッチング、たとえば希ＨＦ溶液中でエッチングして除去
する。この湿式エッチングで、酸化物層１８も除去さ
れ、図４に示すように、層１４^の表面が平面状にな
る。ドライブイン工程からのヒ素の外方拡散の継続によ
り、領域１２の上面がさらに層１４^中に盛り上がる。
領域１２^は領域１２の拡大した部分を示す。領域１２^
と領域２２の上面との有効高さの差が減少し、分離間隔
は層１４^の厚みより少なくなる。
〜１０００℃で３０〜６０分間熱アニーリングを行っ
て、Ｐ型ドーパントを層２０から基板１０中に追り込
み、これにより位置が開口１７に対応するＰ+型領域２
２を形成する。Ｐ型ドーパントの濃度は、好ましくは約
１０20原子／ｃｍ3、ドーピングした領域の面積抵抗率
は１００Ω未満、好ましくは約６０Ωとする。層２０か
ら他の場所への拡散は、二酸化シリコン層１８の存在に
よって抑制される。ホウ素ソース層２０は、通常湿式エ
ッチング、たとえば希ＨＦ溶液中でエッチングして除去
する。この湿式エッチングで、酸化物層１８も除去さ
れ、図４に示すように、層１４^の表面が平面状にな
る。ドライブイン工程からのヒ素の外方拡散の継続によ
り、領域１２の上面がさらに層１４^中に盛り上がる。
領域１２^は領域１２の拡大した部分を示す。領域１２^
と領域２２の上面との有効高さの差が減少し、分離間隔
は層１４^の厚みより少なくなる。
【００２１】図５を参照すると、薄いスクリーン酸化物
層２４を、Ｐ+型にドーピングした領域２２上およびエ
ピタキシャル・シリコン層１４^上を含めて、表面全体
の上に均一に成長させる。酸化物層２４の形成およびそ
の後の除去は、第１に表面層を除去し、第２にＰ型ドー
パントの表面濃度を減少させ、第３にＮ型にドーピング
した領域１２^とＰ型にドーピングした領域２２の上面
の高さの差をさらに減少させて、平面化するのに役立
つ。
層２４を、Ｐ+型にドーピングした領域２２上およびエ
ピタキシャル・シリコン層１４^上を含めて、表面全体
の上に均一に成長させる。酸化物層２４の形成およびそ
の後の除去は、第１に表面層を除去し、第２にＰ型ドー
パントの表面濃度を減少させ、第３にＮ型にドーピング
した領域１２^とＰ型にドーピングした領域２２の上面
の高さの差をさらに減少させて、平面化するのに役立
つ。
【００２２】次に図６を参照すると、Ｐ+型にドーピン
グした領域２２^を含む構造の上にエピタキシャル・シ
リコン層２８を全面に均一に付着させ、厚みの合計を後
の加工に望ましい１〜２μｍにする。層２８を付着させ
るための選択された方法は、Ｐ+型にドーピングした領
域からのオートドーピングを最少にするもので、たとえ
ば１）約８００〜９００℃、約２００〜７００トルで１
０００Å付着させた後、２）約９００〜１１００℃で、
減圧、好ましくは約２０〜１００トルで、残りのエピタ
キシャル・シリコンを所望の厚みになるまで付着させる
２段階工程である。最初の１０００Åを中間温度、高圧
で付着させることによりＰ型のオートドーピングが最少
になり、続いて減圧条件で行うことにより、高集積度デ
バイスの応用分野に適した、欠陥の少ないデバイス品質
のエピタキシャル・シリコンが得られる。本明細書で
は、デバイス品質のエピタキシャル・シリコン皮膜と
は、平均欠陥が面積１ｃｍ2当り１個未満のものをい
う。層１４^の一部がＮ+領域を覆うため、Ｐ+領域をキ
ャッピングするのに望ましい中間温度、高圧条件でのＮ
+領域からのＮ型オートドーピングが防止される。
グした領域２２^を含む構造の上にエピタキシャル・シ
リコン層２８を全面に均一に付着させ、厚みの合計を後
の加工に望ましい１〜２μｍにする。層２８を付着させ
るための選択された方法は、Ｐ+型にドーピングした領
域からのオートドーピングを最少にするもので、たとえ
ば１）約８００〜９００℃、約２００〜７００トルで１
０００Å付着させた後、２）約９００〜１１００℃で、
減圧、好ましくは約２０〜１００トルで、残りのエピタ
キシャル・シリコンを所望の厚みになるまで付着させる
２段階工程である。最初の１０００Åを中間温度、高圧
で付着させることによりＰ型のオートドーピングが最少
になり、続いて減圧条件で行うことにより、高集積度デ
バイスの応用分野に適した、欠陥の少ないデバイス品質
のエピタキシャル・シリコンが得られる。本明細書で
は、デバイス品質のエピタキシャル・シリコン皮膜と
は、平均欠陥が面積１ｃｍ2当り１個未満のものをい
う。層１４^の一部がＮ+領域を覆うため、Ｐ+領域をキ
ャッピングするのに望ましい中間温度、高圧条件でのＮ
+領域からのＮ型オートドーピングが防止される。
【００２３】図７を参照すると、Ｎ型およびＰ型ドーパ
ントのオートドーピングは、通常デバイス品質のエピタ
キシャル・シリコンの付着が得られる条件である中間温
度と高温で異なることが分かる。低温では、Ｎ型および
Ｐ型ドーパントのオートドーピングはいずれも少ない
が、デバイス品質のエピタキシャル・シリコン皮膜を得
るのは難しい。
ントのオートドーピングは、通常デバイス品質のエピタ
キシャル・シリコンの付着が得られる条件である中間温
度と高温で異なることが分かる。低温では、Ｎ型および
Ｐ型ドーパントのオートドーピングはいずれも少ない
が、デバイス品質のエピタキシャル・シリコン皮膜を得
るのは難しい。
【００２４】図８ないし図１１を参照すると、Ｎ+領域
およびＰ+領域を含む完成したデバイスのドーパント濃
度が示されている。図８は、ウエーハの拡大部分で、す
べてエピタキシャル・シリコン層で覆われた、Ｎ+型お
よびＰ+型にドーピングされた領域、ならびに残りのシ
リコンを示す。図９ないし図１１は、選択された領域で
の、表面から下に向うＡｓおよびＢのドーパント濃度を
示す。横軸は厚みをオングストロームで表し、縦軸はシ
リコン体積１ｃｍ3当たりのドーパント原子数を示す。
０オングストロームの位置は、エピタキシャル・シリコ
ン層の上面に相当する。図９を参照すると、エピタキシ
ャル・シリコン上層全体は約１μｍであり、ヒ素をドー
ピングした領域の深さは１μｍである。図１１は、ホウ
素をドーピングした領域の同様の結果を示す。Ｎ+領域
の上のエピタキシャル・シリコンのキャップ層の厚み
は、Ｐ+領域とほぼ同じ（１５００Å以内）であり、ド
ーピングした相補領域が共平面であることを示す。図１
０は、ドーピングした領域に隣接する中立領域からの、
ヒ素およびホウ素の濃度を示す。ヒ素およびホウ素の濃
度はきわめて低く、１０15〜１０16原子／ｃｍ3であ
り、本発明により、低オートドーピングの目的が達成さ
れたことを示す。ヒ素のピークおよびホウ素のピークの
正確な位置は、Ｎ+型およびＰ+型ドーピングを行った場
合、表面の高さに対応し、図１０にｔで示すピークの分
離間隔は、図２ないし図４に示す層１４^の厚みと正確
に同じである。このように、中立領域からの濃度プロフ
ィルは、本明細書に開示する方法の独特な特徴を示すも
のである。
およびＰ+領域を含む完成したデバイスのドーパント濃
度が示されている。図８は、ウエーハの拡大部分で、す
べてエピタキシャル・シリコン層で覆われた、Ｎ+型お
よびＰ+型にドーピングされた領域、ならびに残りのシ
リコンを示す。図９ないし図１１は、選択された領域で
の、表面から下に向うＡｓおよびＢのドーパント濃度を
示す。横軸は厚みをオングストロームで表し、縦軸はシ
リコン体積１ｃｍ3当たりのドーパント原子数を示す。
０オングストロームの位置は、エピタキシャル・シリコ
ン層の上面に相当する。図９を参照すると、エピタキシ
ャル・シリコン上層全体は約１μｍであり、ヒ素をドー
ピングした領域の深さは１μｍである。図１１は、ホウ
素をドーピングした領域の同様の結果を示す。Ｎ+領域
の上のエピタキシャル・シリコンのキャップ層の厚み
は、Ｐ+領域とほぼ同じ（１５００Å以内）であり、ド
ーピングした相補領域が共平面であることを示す。図１
０は、ドーピングした領域に隣接する中立領域からの、
ヒ素およびホウ素の濃度を示す。ヒ素およびホウ素の濃
度はきわめて低く、１０15〜１０16原子／ｃｍ3であ
り、本発明により、低オートドーピングの目的が達成さ
れたことを示す。ヒ素のピークおよびホウ素のピークの
正確な位置は、Ｎ+型およびＰ+型ドーピングを行った場
合、表面の高さに対応し、図１０にｔで示すピークの分
離間隔は、図２ないし図４に示す層１４^の厚みと正確
に同じである。このように、中立領域からの濃度プロフ
ィルは、本明細書に開示する方法の独特な特徴を示すも
のである。
【００２５】以下に本発明の構成をまとめて記す。 １．上面を有する半導体基板を設ける工程と、上記上面
をドーピングして、Ｎ導電型の第１の埋込み領域を形成
する工程と、上記上面にエピタキシャル・シリコンの第
１の層を付着させる工程と、上記エピタキシャル・シリ
コンの第１の層の厚みの一部を酸化して、酸化物の第１
の層を形成する工程と、上記第１の酸化物層をパターン
付けして開口を設ける工程と、上記開口を通してドーピ
ングして、Ｐ導電型の埋込み領域を形成する工程と、開
口を形成するのに使用した上記第１の酸化物層を除去す
る工程と、上記エピタキシャル・シリコンの第１の層
と、上記のＰ型にドーピングした領域の厚みの一部を酸
化して、第２の酸化物層を形成する工程と、上記第２の
酸化物層を除去する工程と、上記エピタキシャル・シリ
コンの第１の層の上にエピタキシャル・シリコンの第２
の層を付着させる工程とを含む、相補型ドーピング領域
パターンを有する半導体装置を製造する方法。 ２．上記エピタキシャル・シリコンの第１の層の厚みが
約１５００〜３０００Åであり、上記第１の酸化物層の
厚みが５００〜１５００Åであることを特徴とする、第
１の方法。 ３．Ｐ導電型の上記埋込み領域が、厚み１０００〜２０
００Åのホウケイ酸ガラスを含む固体ドーパント源を使
用して、上記領域にホウ素を拡散させることによって形
成されることを特徴とする、第１の方法。 ４．上記エピタキシャル・シリコンの第１の層を、１）
約１０５０〜１２００℃、約６０トルの圧力で１０００
Åだけ付着させた後、２）残りの部分を約９００℃、約
６０トルの圧力で付着させる、二段階工程で付着させる
ことを特徴とする、第１の方法。 ５．上記エピタキシャル・シリコンの第２の層を、約９
００℃、約２００〜７００トルで付着させることを特徴
とする、第１の方法。 ６．上記エピタキシャル・シリコンの第２の層を、１）
約８５０℃、約２００〜７００トルで約１０００Åだけ
付着させた後、２）残りの厚みを約８５０℃、約１００
トルで付着させる、二段階工程で付着させることを特徴
とする、第１の方法。 ７．二段階工程の第２の工程が、約１１００℃、約１０
０トルでエピタキシャル・シリコンを付着させることを
含む、第６の方法。 ８．上記固体ドーパント源からの上記拡散を、９００〜
１０００℃の温度範囲で約３０分行うことを特徴とす
る、第３の方法。 ９．半導体基板と、上記基板上に設けた、面積抵抗率が
２０Ω／ｃｍ2未満のＮ型にドーピングした第１の複数
の領域と面積抵抗率が６０Ω／ｃｍ2未満のＰ型にドー
ピングした第２の複数の領域とからなる複数の相補型ド
ーピング領域と、上記基板の残りの部分に設けた、ドー
パント濃度が１０16原子／ｃｍ3未満の中立領域と、上
記各諸領域を覆うエピタキシャル・シリコン上層とを含
む、相補型ドーピング領域パターンを有する半導体装
置。 １０．Ｎ+およびＰ+相補領域の上面が互いに１５００Å
以内にあることを特徴とする、第９の装置。 １１．上記中立領域のＮおよびＰ濃度ピークの、オート
ドーピングからの分離間隔が、工程の固有厚みであるこ
とを特徴とする、第９の装置。 １２．相補領域上のエピタキシャル上層が、上記Ｎ+お
よびＰ+領域上とほぼ同じ厚みのデバイス品質の層であ
ることを特徴とする、第９の装置。 以上述べたように、基板中にＮ+型およびＰ+型領域を形
成する方法が提供される。この方法は、Ｎ型およびＰ型
ドーパントのオートドーピングを最少にするために別々
のエピタキシャル・キャッピング工程を選択して使用
し、これにより妥協的な工程条件を見いだす必要および
その困難さを克服することができる。得られたデバイス
品質のエピタキシャル・シリコン層で覆われたドーピン
グされた相補領域を含むシリコン基板は、実質的に平面
状である。固体拡散源を使用することにより、ホウ素ド
ーパントの濃度を高く（１０19〜１０20原子／ｃｍ3）
することができる。本発明は、半導体デバイスの製造、
特に相補型バイポーラまたはｃ−ＢｉＣＭＯＳデバイス
の形成に有用である。
をドーピングして、Ｎ導電型の第１の埋込み領域を形成
する工程と、上記上面にエピタキシャル・シリコンの第
１の層を付着させる工程と、上記エピタキシャル・シリ
コンの第１の層の厚みの一部を酸化して、酸化物の第１
の層を形成する工程と、上記第１の酸化物層をパターン
付けして開口を設ける工程と、上記開口を通してドーピ
ングして、Ｐ導電型の埋込み領域を形成する工程と、開
口を形成するのに使用した上記第１の酸化物層を除去す
る工程と、上記エピタキシャル・シリコンの第１の層
と、上記のＰ型にドーピングした領域の厚みの一部を酸
化して、第２の酸化物層を形成する工程と、上記第２の
酸化物層を除去する工程と、上記エピタキシャル・シリ
コンの第１の層の上にエピタキシャル・シリコンの第２
の層を付着させる工程とを含む、相補型ドーピング領域
パターンを有する半導体装置を製造する方法。 ２．上記エピタキシャル・シリコンの第１の層の厚みが
約１５００〜３０００Åであり、上記第１の酸化物層の
厚みが５００〜１５００Åであることを特徴とする、第
１の方法。 ３．Ｐ導電型の上記埋込み領域が、厚み１０００〜２０
００Åのホウケイ酸ガラスを含む固体ドーパント源を使
用して、上記領域にホウ素を拡散させることによって形
成されることを特徴とする、第１の方法。 ４．上記エピタキシャル・シリコンの第１の層を、１）
約１０５０〜１２００℃、約６０トルの圧力で１０００
Åだけ付着させた後、２）残りの部分を約９００℃、約
６０トルの圧力で付着させる、二段階工程で付着させる
ことを特徴とする、第１の方法。 ５．上記エピタキシャル・シリコンの第２の層を、約９
００℃、約２００〜７００トルで付着させることを特徴
とする、第１の方法。 ６．上記エピタキシャル・シリコンの第２の層を、１）
約８５０℃、約２００〜７００トルで約１０００Åだけ
付着させた後、２）残りの厚みを約８５０℃、約１００
トルで付着させる、二段階工程で付着させることを特徴
とする、第１の方法。 ７．二段階工程の第２の工程が、約１１００℃、約１０
０トルでエピタキシャル・シリコンを付着させることを
含む、第６の方法。 ８．上記固体ドーパント源からの上記拡散を、９００〜
１０００℃の温度範囲で約３０分行うことを特徴とす
る、第３の方法。 ９．半導体基板と、上記基板上に設けた、面積抵抗率が
２０Ω／ｃｍ2未満のＮ型にドーピングした第１の複数
の領域と面積抵抗率が６０Ω／ｃｍ2未満のＰ型にドー
ピングした第２の複数の領域とからなる複数の相補型ド
ーピング領域と、上記基板の残りの部分に設けた、ドー
パント濃度が１０16原子／ｃｍ3未満の中立領域と、上
記各諸領域を覆うエピタキシャル・シリコン上層とを含
む、相補型ドーピング領域パターンを有する半導体装
置。 １０．Ｎ+およびＰ+相補領域の上面が互いに１５００Å
以内にあることを特徴とする、第９の装置。 １１．上記中立領域のＮおよびＰ濃度ピークの、オート
ドーピングからの分離間隔が、工程の固有厚みであるこ
とを特徴とする、第９の装置。 １２．相補領域上のエピタキシャル上層が、上記Ｎ+お
よびＰ+領域上とほぼ同じ厚みのデバイス品質の層であ
ることを特徴とする、第９の装置。 以上述べたように、基板中にＮ+型およびＰ+型領域を形
成する方法が提供される。この方法は、Ｎ型およびＰ型
ドーパントのオートドーピングを最少にするために別々
のエピタキシャル・キャッピング工程を選択して使用
し、これにより妥協的な工程条件を見いだす必要および
その困難さを克服することができる。得られたデバイス
品質のエピタキシャル・シリコン層で覆われたドーピン
グされた相補領域を含むシリコン基板は、実質的に平面
状である。固体拡散源を使用することにより、ホウ素ド
ーパントの濃度を高く（１０19〜１０20原子／ｃｍ3）
することができる。本発明は、半導体デバイスの製造、
特に相補型バイポーラまたはｃ−ＢｉＣＭＯＳデバイス
の形成に有用である。
【００２６】
【発明の効果】以上述べたように、本発明によれば、基
板上にデバイス品質のエピタキシャル・シリコン層で覆
われ、密に配置された、高濃度にドーピングされた相補
領域を形成する方法が提供される。
板上にデバイス品質のエピタキシャル・シリコン層で覆
われ、密に配置された、高濃度にドーピングされた相補
領域を形成する方法が提供される。
【図１】本発明によるドーピングされた相補領域を形成
する連続工程の一段階を示す断面図である。
する連続工程の一段階を示す断面図である。
【図２】本発明によるドーピングされた相補領域を形成
する連続工程の一段階を示す断面図である。
する連続工程の一段階を示す断面図である。
【図３】本発明によるドーピングされた相補領域を形成
する連続工程の一段階を示す断面図である。
する連続工程の一段階を示す断面図である。
【図４】本発明によるドーピングされた相補領域を形成
する連続工程の一段階を示す断面図である。
する連続工程の一段階を示す断面図である。
【図５】本発明によるドーピングされた相補領域を形成
する連続工程の一段階を示す断面図である。
する連続工程の一段階を示す断面図である。
【図６】本発明によるドーピングされた相補領域を形成
する連続工程の一段階を示す断面図である。
する連続工程の一段階を示す断面図である。
【図７】異なるエピタキシャル付着温度での、ホウ素お
よびヒ素領域からのオートドーピングの実験結果を示す
グラフである。
よびヒ素領域からのオートドーピングの実験結果を示す
グラフである。
【図８】ドーピングされたＮ+領域、Ｐ+領域、およびそ
の他の領域を示す、本発明に従って製造したシリコン・
ウエーハの拡大上面図である。
の他の領域を示す、本発明に従って製造したシリコン・
ウエーハの拡大上面図である。
【図９】完成したデバイスの３つの領域、すなわちＮ+
領域、ドーピングしない領域、およびＰ+領域からの、
ヒ素およびホウ素濃度の深さプロフィルを示すグラフで
ある。
領域、ドーピングしない領域、およびＰ+領域からの、
ヒ素およびホウ素濃度の深さプロフィルを示すグラフで
ある。
【図１０】完成したデバイスの３つの領域、すなわちＮ
+領域、ドーピングしない領域、およびＰ+領域からの、
ヒ素およびホウ素濃度の深さプロフィルを示すグラフで
ある。
+領域、ドーピングしない領域、およびＰ+領域からの、
ヒ素およびホウ素濃度の深さプロフィルを示すグラフで
ある。
【図１１】完成したデバイスの３つの領域、すなわちＮ
+領域、ドーピングしない領域、およびＰ+領域からの、
ヒ素およびホウ素濃度の深さプロフィルを示すグラフで
ある。
+領域、ドーピングしない領域、およびＰ+領域からの、
ヒ素およびホウ素濃度の深さプロフィルを示すグラフで
ある。
１０ シリコン基板 １２ Ｎ+型領域 １４ エピタキシャル・シリコン層 １７ 開口 １８ 酸化物層 ２０ ホウ素ソース層 ２２ Ｐ+型領域 ２４ 酸化物層 ２８ エピタキシャル・シリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 メイ・シャウ・ニン アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、ローズウ ッド・コート ７番地 (72)発明者 ドミニク・ジョセフ・シェピス アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、ノース・ ヒルサイド・レーク・ロード 890番地 (72)発明者 ミスカール・モハンマド・スマディ アメリカ合衆国12508、ニューヨーク州 ビーコン、サウス・ロッキー・ウッズ 14番地シー (56)参考文献 特開 平２−197165（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 上面を有する半導体基板を設ける工程
と、 上記上面をドーピングして、Ｎ導電型の第１の埋込み領
域を形成する工程と、 上記上面にエピタキシャル・シリコンの第１の層を付着
させる工程と、 上記エピタキシャル・シリコンの第１の層の厚みの一部
を酸化して、酸化物の第１の層を形成する工程と、 上記第１の酸化物層をパターン付けして開口を設ける工
程と、 上記開口を通してドーピングして、Ｐ導電型の埋込み領
域を形成する工程と、 開口を形成するのに使用した上記第１の酸化物層を除去
する工程と、 上記エピタキシャル・シリコンの第１の層と、上記のＰ
型にドーピングした領域の厚みの一部を酸化して、第２
の酸化物層を形成する工程と、 上記第２の酸化物層を除去する工程と、 上記エピタキシャル・シリコンの第１の層の上にエピタ
キシャル・シリコンの第２の層を付着させる工程とを含
む、 相補型ドーピング領域パターンを有する半導体装置を製
造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/785,656 US5279987A (en) | 1991-10-31 | 1991-10-31 | Fabricating planar complementary patterned subcollectors with silicon epitaxial layer |
| US785656 | 1991-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226586A JPH05226586A (ja) | 1993-09-03 |
| JP2512268B2 true JP2512268B2 (ja) | 1996-07-03 |
Family
ID=25136213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271423A Expired - Lifetime JP2512268B2 (ja) | 1991-10-31 | 1992-10-09 | 相補型ド―ピング領域パタ―ンを有する半導体装置の製法 |
Country Status (3)
| Country | Link |
|---|---|
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| EP (1) | EP0540443A3 (ja) |
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