JPH0223028B2

JPH0223028B2 -

Info

Publication number: JPH0223028B2
Application number: JP56131018A
Authority: JP
Inventors: Shuichi Kameyama; Satoshi Shinozaki; Hiroshi Iwai
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-08-21
Filing date: 1981-08-21
Publication date: 1990-05-22
Also published as: JPS5832432A

Description

【発明の詳細な説明】本発明は、半導体装置の製造方法に関し、特に
バイポーラ型IC、LSIなどの素子間分離技術を改
良した製造方法に係る。

従来、半導体装置特にバイポーラICの製造工
程での素子間分離方法としては、pn接合成分離、
選択酸化法が一般的に用いられている。この方法
を、バイポーラ縦形npnトランジスタを例にして
以下に説明する。

まず、第１ａ図に示す如くｐ型シリコン基板１
に高濃度のｎ型の埋込み領域２を選択的に形成
し、次いで、ｎ型の半導体層３をエピタキシヤル
成長させ、選択酸化のための約1000Å程度のシリ
コン酸膜４を形成し、その上に厚さ約1000Åの耐
酸化性のシリコン窒化膜を堆積する。つづいて、
シリコン酸化膜４とシリコン窒化膜５を写真蝕刻
法によりパターニングしてシリコン酸化膜パター
ン４ａ，４ｂ、シリコン窒化膜パターン５ａ，５
ｂを形成する（第１図ｂ図示）ひきつづき、この
シリコン酸化膜パターン４ａ，４ｂ、シリコン窒
化膜パターン５ａ，５ｂをマスクとして、ｎ型の
半導体層３を約5000Å程度シリコンエツチし、さ
らに同パターン４ａ，４ｂ，５ａ，５ｂをマスク
として、ボロンのイオン・インプランテイシヨン
法にて、ｐ型の領域６ａ，６ｂを形成した（第１
図ｃ図示）。次いで、スチームあるいはウエツト
の雰囲気で熱酸化を行ない、選択的に約1μ程度
のシリコン酸化膜７ａ〜７ｃを成長させた（第１
図ｄ図示）。つづいて、シリコン窒化膜パターン
５ａ，５ｂを、例えば、熱リン酸にて除去しシリ
コン窒化膜パターン５ａ直下の領域に、ボロンの
イオン・イソプラテイシヨンを行ない、ベース領
域８を形成し、さらにエミツタとなるｎ型の領域
９とコレクタの電極引き出しのためのｎ型領域１
０等をヒ素のイオン・イソプランテイシヨンで形
成し、あらかじめ形成されているシリコン酸化膜
パターン４ａにコンンタトの窓を開口した後、エ
ミツター電極１１、ベース電極１２およびコレク
タ電極１３を形成して縦形npnトランジスタを造
つた（第１図ｅ図示）。この場合、npnトランジ
スタの素子分離は、約1μの厚みのフイールド酸
化膜７ａ，７ｃとｐ型領域６ａ，６ｂ等とを併用
する事によつて実現しているが、ｎ型の半導体６
の厚みが約１〜2μ程度であれば、選択酸化法に
よるフイールド酸化を直接ｐ型の基板１に接触さ
せ、素子分離することが出来る。又、フイールド
酸化膜で直接素子分離する場合でも、素子間のリ
ーク電流防止のために、ｐ型基場１とフイールド
酸化膜との間に、チヤンネル・ストツプ用のｐ型
の不純物のイオン・イソプラテイシヨンを行なつ
ておくことが好ましい。

しかしながら、上述した従来の選択酸化法を用
いてバイポーラICを製造する方法にあつては次
に示すような種々の欠点があつた。

第２図はSi₃N₄パターン５ａ，５ｂをマスクに
してフイールド酸化膜７ａ，７ｂを形成した時の
断面構造を詳しく描いたものである。ただし、第
２図では、半導体層３のシリコンエツチングは、
行なつていない。一般に選択酸化法ではフイール
ド酸化膜７ｂがSi₃N₄パターン５ａの下の領域に
喰い込んで成長することが知られている（同第２
図のＦ領域）。これはフイールド酸化中に酸化剤
がSi₃N₄パターン５ａ下の薄いSiO₂膜４ａを通し
て拡散していくために酸化膜が形成される部分
Ｄ、いわゆるバードビークとフイールド酸化膜７
ｂの厚い部分が横方向にも回り込んだ部分Ｅとか
らなる。Ｆの長さはたとえばSi₃N₄パターン５ａ
の厚さが1000Å、その下のSiO₂、膜４ａが1000
Åの条件で1μｍの膜厚のフイールド酸化膜７ｂ
を成長させた場合約1μｍに達する。このため、
フイールド領域の巾ＣはSi₃N₄パターン５ａと５
ｂ間の距離Ａを2μｍとすると、Ｆが1μｍである
から4μの以下に小さくできず、LSIの集積化にと
つて大きな妨げとなる。このようなことから、最
近、Si₃N₄パターン５ａ，５ｂを厚くし、この下
のSiO₂膜を薄くしてバードビーク（図中のＤ部
分）を抑制する方法やフイールド酸化膜７ｂの成
長膜厚を薄くフイールド酸化膜の喰い込みＦを抑
制する方法が試みられている。しかし、前者では
フイールド端部におけるストレスが大きくなり、
欠陥が生じ易くなり、後者ではフイールド反転電
圧低下およびフイールド部での配線容量の増大な
どの問題があり、選択酸化法による高集積化には
限界がある。

上述したバーズビーグ等が生じると、次のよう
な問題点が起きる。これを第３ａ図、第３ｂ図に
示す従来の選択酸化法によるバイポーラ・トラン
ジスタの製造工程により説明する。

第３ａ図の様に、ｎ型のコレクタ領域となる半
導体層２１の表面に、従来の選択酸化法にて、シ
リコン酸化膜２２ａ，２２ｂを形成し、この酸化
膜をマスクとして、ボロンのイオン・インプラン
テイシヨン法にて、ｐ型のベース領域２３を形成
した。次いで、第３ｂ図の様に、ｎ型のエミツタ
ー領域を拡散法あるいは、イオン・インプランテ
イシヨン法にて、形成した。ここにシリコン酸化
膜２４は電極取り出しのための絶縁膜である。こ
の様な従来の選択酸化法による製造方法の問題点
は、主に、形成されたシリコン酸化膜２２ａ，２
２ｂ等の、いわゆるバード・ビークの形状とバー
ド・ビーク近傍の半導体領域ストレスとそれによ
る欠陥の発生によつている。まずベース領域２３
の形状においては、ボロンのイオン・インプラン
テイシヨンによるベース接合の半導体主表面から
の深さをＣ、バード・ビーク直下のベース接合の
深さをＤとすると、Ｃに比べて、バード・ビーク
の酸化膜の厚みだけ、Ｄの値が小さくなる。さら
に、製造行程中のエツチング処理にて、シリコン
酸化膜の表面がエツチングされるため、Ｄの値は
さらに小さくなる。このため、このバード・ビー
クの先端部にベース取り出し用のAl電極を形成
すると、Alとシリコンとの反応にて、Alがベー
ス領域を貫通し、素子の不良の原因となる。又、
半導体主表面の直下のトランジスタのベース幅を
Ａ、バード・ビーク直下のベース幅をＢとする
と、先述の様に、バード・ビーク部のベースの深
さが浅い事と、製造中のエツチング処理によつて
バード・ビークの先端が後退し、バード・ビーク
先端からのエミツターの深さが、他の部分に比べ
て深くなる事と、選択酸化法によるストレスと欠
陥の発生によつてエミツタの異常拡散が生じ、エ
ミツターの接合の深さがより深くなり、正常なベ
ース幅Ａに比べて、バード・ビーク直下のベース
幅Ｂが小さくなり、NPNトランジスタのコレク
タエミツタ耐圧の不良を発生させ好ましくない。
この様に、選択酸化法をバイポーラICに適用し
た場合、種々の素子不良の原因となり易い。

このようなことから、本出願人は以下に示す新
規なフイールド領域形成手段によりバイポーラ型
半導体装置（例えば縦形npnトランジスタ）の製
造方法を提案した。

〔〕まず、第４図ａに示す如くｐ型の半導体基
板１０１に選択的にｎ型の不純物の高濃度埋込
み層１０２を形成し、その上にｎ型のエピタキ
シヤル半導体層１０３を約2.5μｍ成長させた後
で、半導体層１０３の表面に写真蝕刻法により
レジストパターン１０４ａ，１０４ｂ，１０４
ｃを残置させた。つづいて、このパターンニン
グされたレジスト１０４ａ，１０４ｂ，１０４
ｃをマスクにして半導体層１０３を、異方性の
リアクテイブ・イオンエツチングにより、ｐ型
の基板１０１に達するまでシリコンエツチング
することによつて、幅が約1μ深さが約3μの溝
部１０５ａ，１０５ｂを形成し、ｎ型の半導体
層１０３を島状に分離させる（第４図ｂ図示）。
この時、ボロンのイオン・イソプランテイシヨ
ンにて、素子間のチヤンネルカツトのためｐ型
の領域１０６ａ，１０６ｂを形成しておくこと
が好ましい。

〔〕次に、第４図ｃに示す如くレジスト１０４
ａ，１０４ｂ，１０４ｃを除去した後、CVD
−SiO₂膜１０７を、素子分離の溝部１０５ａ，
１０５ｂの幅の半分（約5000Å）よりも充分に
厚く堆積させる。この時、CVD−SiO₂は溝部
の内面に徐々に堆積され、溝部１０５ａ，１０
５ｂが充分に埋込また、CVD−SiO₂膜１０７
の表面が、ほぼ平坦となつている。なおこの堆
積時において、選択酸化法のごとく、高温、長
時間の熱酸化処理を必要としないので、ｐ型の
領域１０６ａ，１６ｂの再拡散はほとんど起き
ない。つづいて、CVD−SiO₂膜１０７を弗化
アンモンで溝部１０５ａ，１０５ｂ以外のシリ
コン半導体層１０３の部分が露出するまで全面
エツチングした。この時、第４図ｄに示す如く
半導体層１０３の上のCVD−SiO₂膜１０７部
分の膜厚分だけ除去され、溝部１０５ａ，１０
５ｂ内のみCVD−SiO₂が残置しこれによつて
半導体層１０３内に埋め込まれたフイールド領
域１０７ａ，１０７ｂが形成される。

〔〕次いで、フイールド領域１０７ａ，１０７
ｂで分離された半導体領域にレジスト・ブロツ
ク法によるボロンのイオン・イソプラテイシヨ
ンにてｐ型のベース領域１０８を形成し、半導
体層の全面に約3000Åの絶縁膜１０９を形成
し、さらに写真蝕刻法にて、この絶縁膜１０９
にエミツタ、コレクタの拡散の窓を開口し、ヒ
素のイオン・イソプランテイシヨンを行ない、
エミツタとなるｎ型領域１１０、コレクタ取出
部となるｎ型領域１１１を形成する。次にｐ型
のベース領域１０８に対する開口を形成し、半
導体表面にAl等の電極材を堆積させ、この電
極材を写真蝕刻法にてパターンニングすること
によつてベース電極１１２。エミツタ電極１１
３、コレクタ電極１１４を形成してnpnバイポ
ーラトランジスタを製造する（第４図ｅ図示）。

上述した方法によれば以下に示す種々の効果を
有するバイポーラ型半導体装置を得ることができ
る。

(1) フイールド領域の面積は半導体層に予め設け
た溝部の面積で決まるため、溝部の面積を縮小
化することによつて容易に所期目的の微細なフ
イールド領域を形成でき、高集積度のバイポー
ラ型半導体装置を得ることができる。

(2) フイールド領域の深さは面積に関係なく半導
体層に設けた溝部の深さで決まるため、その深
さを任意に選択することが可能であると共に、
素子間の電流リーク等をフイールド領域で確実
に阻止でき高性能のバイポール型半導体装置を
得ることができる。

(3) 溝部を設け、チヤンネルストツパ用の不純物
を溝部に選択的にドーピングした後において
は、従来の選択酸化法のような高温、長時間の
熱酸化工程をとらないため、該不純物領域が横
方向に再拡散して素子形成領域の埋込層あるい
はトランジスタの活性領域まで倒達しないので
実効的な素子形成領域の縮小化を防止できる。
この場合、不純物のドーピングをイオン注入に
より行なえばその不純物イオン注入層を溝部の
底部に形成することができ、そのイオン注入層
が再拡散しても素子形成領域の表層（トランジ
スタの活性部）にまで延びることがないため、
実効的な素子形成領域の縮小を防止できると共
に、トランジスタ活性部の不純物領域への阻害
化も防止できる。

(4) 溝部の全てに絶縁材料を残置させてフイール
ド領域を形成した場合、基板は平坦化されるた
め、その後の電極配線の形成に際して段切れを
生じるのを防止できる。

以上のように上記方法では多くのメリツトがあ
る。しかしながら、すべての細い巾のフイールド
領域でLSIを形成する場合はよいが、巾の広いフ
イールド領域を形成する場合は多少の困難があつ
た。すなわちフイールドの巾Ｓは溝の巾Ｓによつ
てきまつてしまい、溝に絶縁膜を残つ為には絶縁
膜の膜厚（Ｔ）＞1/2Ｓとしなければならず、フイ
ールドの巾が大きいときには絶縁膜も相当厚く積
せねばならない。例えば、20μｍ巾のフイールド
を形成するには絶縁膜厚を10μｍ以上とせねばな
らず堆積時間、膜厚精度、クラツクの発生しない
条件など困難な問題が多い。さらに200μｍ巾の
フイールド（たとえばAlボンデイングパツドの
下部など）などは上記方法では形成することが非
常に困難となる。故に巾の広いフイールドを必要
とする場合は第５図に示すようにまず前述の方法
に従つて巾のせまいフイールド１０７ａ，１０７
ｂ，１０７ｃを埋め込んだ後、例えば絶縁膜
（SiO₂）を堆積し写真蝕刻法によりこの絶縁膜を
部分的に残し巾の広いフイールド領域１０７′を
形成するような方法をとつていた。

この方法では巾の広いフイールド酸化膜の形成
が可能でなおかつ選択酸化法の欠陥の大部分を克
服できるが場合によつては一つの大きな欠点が発
生する。すなわち第５図の巾の広いフイールド膜
１０７′端で段差が生じ、平坦性が失われること
である。選択酸化法の場合はフイールド膜の半分
はシリコン半導体層に埋まるが、この方法ではフ
イールド膜厚がそのまま段差となるので選択酸化
法の場合以上の段差が生じ巾の広いフイールド膜
近傍でマイクロリソグラフイーを必要とする場合
には大きな障害となつていた。

これに対し、本発明は上記方法を踏えて更に鋭
意研究した結果、半導体層の溝部に対しセルフア
ラインで、かつ表面が半導体層主面と同レベル
で、幅の広いフイールド領域の形成手段を確立
し、これにより高集積化と高性能化を達成した半
導体装置の製造方法を見い出した。

以下、本発明を詳細に説明する。

まず、第１導電型の半導体基板上の第２導電型
の半導体層上に少なくとも２つ以上の溝部形成予
定部が除去されたマスク材、例えばレジストパタ
ーンを形成した後、該マスク材から露出する半導
体層部分を所望深さ選択的にエツチングして少な
くとも幅の異なる２つ以上の溝部を設ける。この
場合、エツチング手段としては反応性イオンエツ
チング又はリアクテイブイオンエツチングを用い
れば、側面が略垂直な溝部を設けることが可能と
なる。但し、その他のエツチング手段で逆テーパ
側の側面を有する溝部を設けてもよい。

つづいて、マスク材の除去後、溝部を含む半導
体層上に第１絶縁材料を溝部の深さと同等或いは
ほぼ同等の厚さだけ形成する。かかる第１絶縁材
料の形成手段としては、例えば絶縁材料をCVD
法、PVD法等により堆積する方法、半導体層を
直接酸化することによつてシリコン酸化物を形成
する方法、或いは、半導体層の溝部側面に多結晶
シリコン等の被酸化膜を設けた後、酸化処理する
方法、等を挙げることができる。上記絶縁材料と
しては、例えばSiO₂、Si₃N₄或いはAl₂O₃等を挙
げることができ、場合によつてはリン硅化ガラス
（PSG）、砒素、硅化ガラス（AsSG）、ボロン硅
化ガラス（BSG）などの低溶融性絶縁材料を用
いてもよい。なお、絶縁材料の形成に先端つて溝
部内に半導体基板と同導電型の不純物を選択的に
ドーピングして半導体層あるいは半導体基板にチ
ヤンネルストツパ領域あるいはPN接合分離領域
を形成してもよい。また、絶縁材料の堆積に先端
つて溝部を有する半導体積層全体、もしくは溝部
の少なくとも一部を酸化又は窒化処理して溝部が
塞がれない程度の酸化膜又は窒化膜を成長させて
もよい。このような方法を併用することによつ
て、得られたフイールド絶縁膜は溝部の半導体層
に接した緻密性の優れた酸化膜又は窒化膜と堆積
により形成された絶縁材料とから構成され、絶縁
材料のみからなるものに比べて素子分離性能を著
しく向上できる。更に絶縁材料の堆積後、その絶
縁膜の全体もしくは一部の表面に低溶融化物質、
例えばボロン、リン、砒素等をドーピングし、熱
処理して該絶縁膜のドーピング層を溶融するか、
或いは前記絶縁膜の全体もしくは一部の上にに低
溶融性絶縁材料、例えばボロン硅化ガラス
（BSG）、リン硅化ガラス（PSG）、或いは砒素硅
化ガラス（AsSG）等を堆積し、この低溶融性絶
縁膜を溶融するか、いずれかの処理を施してもよ
い。このような手段を採用することによつて、絶
縁材料の堆積条件によつて第１の溝部に対応する
部分が凹状となつた場合、その凹状部を埋めて平
坦化でき、その結果後のエツチングに際して第11
の溝部に残存した絶縁材料がその開口部のレベル
より下になるという不都合さを防止できる等の効
果を有する。

次いで、半導体層上に堆積させた絶縁膜を写真
蝕刻法にてパターンニングされたマスク材を広幅
の溝部の上に、マスク材の側端面と、この溝部の
側面との距離が、第１絶縁材料の厚みよりも大き
く離間する様に残置させる。このマスク材のパタ
ーンで、異方性のエツチング法、例えばリアクテ
イブイオンエツチングを用いて、第１絶縁材料
（絶縁膜）を半導体層の表面が露出するまでエツ
チングし、広幅の溝部の中に、垂直あるいはほぼ
垂直に近い側面を有する絶縁膜パターンを残置さ
せる。この様な異方性のエツチング法にて広幅の
溝部内に形成された絶縁膜パターンは次の様な特
徴をもつている。広幅の溝部側面から垂直な方向
に厚みが、絶縁膜の厚みとほぼ同じ絶縁膜パター
ンが形成され、その表面はほぼ溝部の底面に対し
て垂直な側面となつており、さらに、ある長さの
空間の幅をへて、マスク・パターンによつて残置
された絶縁膜パターンの側面が存在する。この絶
縁膜パターンどうしの側面間の溝部（空間）の幅
は、マスク合せの精度によつて決まり、約１〜
2μ以下におさえる事は可能である。つづいて、
半導体層全面に第２絶縁材料を、前述の絶縁膜パ
ターン間の溝部の幅の半分以上の厚さとなるよう
に堆積させる。ここに用いる第２絶縁材料は、前
述のものと同様のものでよい。さらにこの第２絶
縁材料（絶縁膜）を半導体層の主面が露出するま
でエツチングして、前述の絶縁膜パターン間の広
幅の溝部に絶縁材料を残置させ、広幅の溝部に平
坦性のよい一体化されたフイールド膜を形成する
ことが出来る。又、狭い幅の溝部に関しては、第
１回目の絶縁膜の厚みと第２回目の絶縁膜の厚み
との和が、狭い幅の溝部の幅の半分以上であれ
ば、狭い幅の溝部を埋めることができ、この溝部
をバイポーラ、MOS等の素子分離領域として用
いることができる。

本発明における主願は、垂直あるいは、ほぼ垂
直に近い広幅の半導体層の溝部内に、溝部の深さ
とほぼ同じ厚みで、垂直あるいはほぼ垂直に近い
側面を有する絶縁膜を、溝部の半導体層の側面か
ら、間隙をへだてて残置させ、その間隙の幅半分
よりも厚い絶縁膜を堆積し、半導体層の表面が露
出するまでエツチングして間隙を埋込むことにあ
る。したがつて、溝部内部に垂直あるいはほぼ垂
直に近い側面を有する絶縁膜を残置させる方法と
して、直接のパターニング法、リフト・オフ法等
種々の方式が採用されうる。

しかして、本発明によれば既述した(1)〜(4)の優
れた効果を有すると共に、段差を有さない任意の
広幅のフイールド領域を形成でき、ひいては高集
化、高性能化及び高信頼性を達成したバイポーラ
トランジスタ等の半導体装置を得ることができ
る。

次に、本発明を縦形npnトランジスタの製造に
適用した例について第６図ａ〜ｇを参照して説明
する。

実施例〔〕まず、ｐ型半導体基板６０１に選択的にｎ
型不純物の高濃度埋込み層６０２を形成し、こ
の上に厚さ約2μｍのｎ型エピタキシヤル半導
体層６０３を成長させた後、半導体層６０３表
面の溝部形成予定部以外に写真蝕刻法によりレ
ジストパターン６０４ａ〜６０４ｃを形成した
（第６図ａ図示）。つづいて、レジストパターン
６０４ａ〜６０４ｃをマスクとして半導体層６
０３を、異方性のリアクテイブイオンエツチン
グ法によりエツチング除去した。この時、第６
図ｂに示す如く、垂直に近い側面をもつ幅1μ
ｍ、深さ1μｍの狭い幅の溝部６０５ａと幅6μ
ｍ、深さ1μｍの広幅の溝部６０５ｂとが形成
された。ひきつづき、同レジストパターン６０
４ａ〜６０４ｃをマスクとして基板６０１と同
導電型の不純物であるボロンをイオン注入した
後、熱処理を施して溝部６０５ａ，６０５ｂの
底部に基板６０１にまで達するチヤンネルスト
ツパとしてのp⁺型領域６０６ａ，６０６ｂを
形成した（同第６図ｂ図示）。こうした溝部６
０５ａ，６０５ｂ及びp⁺型領域６０６ａ，６
０６ｂによつてnpnトランジスタ形成予定部と
なる島状の半導体層６０３ａが形成された。

〔〕次いで、レジストパターン６０４ａ〜６０
４ｃを除去した後、SiO₂をCVD法により溝部
６０５ａ，６０５ｂの深さと同じ約1μｍの厚
みで半導体層６０３全面に堆積させた。この
時、SiO₂は溝部６０５ａ，６０５ｂ内面に
徐々に堆積され、第６図ｃに示す如く溝部の開
口部まで充分に埋込まれ、平坦なCVD−SiO₂
膜607が形成された。なお、この堆積時におい
ては選択酸化法の如く高温、長時間の熱処理が
解消されることによりp⁺型領域６０６ａ，６
０６ｂの再拡散はほとんど起きなかつた。ひき
つづき、写真蝕刻法により広幅の溝部６０５ｂ
内のCVD−SiO₂膜６０７の一部にレジストパ
ターン６０８を形成した（同第６図ｃ図示）。

〔〕次いで、レジストパターン６０８をマスク
としてCVD−SiO₂膜６０７を、異方性のリア
クテイブイオンエツチング法半導体層６０３表
面が露出するまでエツチングした。この時、狭
い幅の溝部６０５ａにはCVD−SiO₂６０７ａ
が残存した。また、広幅の溝部６０５ｂ内に
は、該溝部６０５ｂの内側面ＡとＦに接した
CVD−SiO₂６０７ｂ，６０７ｄが残存すると
共に、レジストパターン６０８直下に前記
SiO₂６０７ｂ，６０７ｄと一定の間隔を置い
て離れたCVD−SiO₂６０７ｃが残存した（第
６図ｄ図示）。この際、残存CVD−SiO₂６０７
ｃの側面Ｃと広幅の溝部６０５ｂの内側面Ａ，
Ｆとの距離は、該溝部６０５ｂの内側面Ａ，Ｆ
の近傍でのCVD−SiO₂膜の形状が段階状にな
つているので、CVD−SiO₂膜の厚さよりも大
きく離間させることが好ましい。しかるに、本
実施例では半導体層６０３が露出するまで
CVD−SiO₂膜をリアクテイブイオンエツチン
グ法をエツチングするため、残存CVD−SiO₂
６０７ｃの側面と残存CVD−SiO₂６０７ｂの
側面Ｂとの間に間隙６０９ａが形成される。同
様に残存CVD−SiO₂６０７ｃの側面Ｄと残存
CVD−SiO₂６０７ｄの側面Ｅとの間に間隙６
０９ｂが形成される（同第６図ｄ図示）。これ
らの間隙６０９ａ，６０９ｂの大きさはレジス
トパターン６０８のマスク合わせ精度に依存
し、約１〜2μｍ程度の大きさに抑え込むこと
ができる。

〔〕次いで、レジストパターン６０８を除去し
た後、SiO₂をCVD法により前記間隙６０９ａ，
６０９ｂのうちの大きい幅の間隙の半分以上の
厚さとなるように堆積してCVD−SiO₂膜６１
０を形成した（第６図ｅ図示）。つづいて、
CVD−SiO₂膜６１０を弗化アンモニウムで半
導体層６０３の表面が露出するまでエツチング
した。

この時、第６図ｆに示す如く広幅の溝部６０
５ｂ内の残存CVD−SiO₂６０７ｂ〜６０７ｄ
の間の間隙６０９ａ，６０９ｂにCVD−SiO₂
６１０ａ，６１０ｂが残存し、前記残存CVD
−SiO₂６０７ｂ〜６０７ｄと一体化されるこ
とにより広幅（6μｍ）のフイールド領域６１
１が形成された。なお、前記狭い幅の溝部６０
５ａに残存したCVD−SiO₂６０７ａもフイー
ルド領域６１１′として利用される。

〔〕次いで、狭いフイールド領域６１１′と広
幅のフイールド領域６１１で分離された島状の
半導体層６０３ａにレジストブロツク法による
ボロンのイオンインプラテーシヨンを行なつて
ｐ型ベース領域６１２を形成した後、半導体層
全面に層間絶縁膜としての厚さ約3000Åの
CVD−SiO₂膜６１３を堆積し、更にフオトエ
ツチング技術によりエミツタ、コレクタ予定部
のCVD−SiO₂膜６１３を選択的に除去して開
孔窓を形成した。つづいて、同開孔窓を通して
砒素のイオンインプラテーシヨンを行ないｐ型
ベース領域６１２にn⁺）型のエミツタ領域６
１４を、半導体層６０３ａにn⁺型のコレクタ
取出し領域６１５を形成した。ひきつづき、ｐ
型ベース領域６１２上のCVD−SiO₂膜６１３
を開孔し、全面に導電体膜、例えばAl、膜を
真空蒸着した後、これをフオトエツチング技術
によりパターニングしてベース、エミツタ、コ
レクタのAl電極６１６〜６１８を形成しnpnバ
イポーラトランジスタを製造した（第６図ｉ図
示）。

上述した本発明方法によれば狭い幅のフイー
ルド領域６１１′の広幅のフイールド領域６１
１を形成できると共に、第６図ｆに示す如く
npnトランジスタ形成部としてのｎ型の半導体
層６０３ａ表面と広幅のフイールド領域６１１
表面との段差を解消して平坦性を良好にできる
ためnpnトランジスタ領域から広幅のフイール
ド領域６１１上に電極を延出した場合、フイー
ルド領域とnpnトランジスタ領域の間で電極が
段切れするのを防止できる。また、npnトラン
ジスタ間でのリーク電流の発生も防止できる。
したがつて高性能、高集積度のnpnバイポーラ
トランジスタを容易に得ることができる。

なお、本発明に係る半導体装置の製造において
は、半導体層としてｐ型半導体基板に設けたｐ
型エピタキシヤル層、ｐ型半導体基板にｎ型エ
ピタキシヤル層を２回積層したもの、或いは同基
板にｐ型エピタキシヤル層とｎ型エピタキシヤル
層を夫々積層したものを用いてもよい。

本発明に係る半導体装置の製造においては、上
記実施例の如くｐ型半導体基板上のｎ型半導体層
にnpnバイポーラトランジスタを形成する以外
に、例えばｐ型半導体基板に三重拡散法により
npnバイポーラトランジスタを形成してもよい。

本発明に係る半導体装置の製造方法は上記実施
例の如くnpnバイポーラトランジスタの製造のみ
に限らず、I²L等の他のバイポーラ型半導体装置
やMOS半導体装置の製造にも同様に適用できる。

以上詳述した如く、本発明によればマスク合わ
せ余裕度をとることなく、微細或いは広幅等の任
意のフイールド領域を主に半導体層に設けられた
溝部に対してセルフアラインで形成でき、もつて
高集精度、高信頼性及び高性能のバイポーラトラ
ンジスタ等の半導体装置を製造し得る方法を提供
できるものである。

【図面の簡単な説明】

第１図ａ〜ｅは従来の選択酸化法を採用した縦
形npnトランジスタの製造工程を示す断面図、第
２図は従来の選択酸化法の問題点を説明するため
の断面図、第３図ａ，ｂは従来の選択酸化法のバ
イポーラトランジスタに適用した場合の問題点を
説明するための断面図、第４図ａ〜ｅは本出願人
が既に提案したnpnバイポーラトランジスタの製
造を示す工程断面図、第５図は第４図ａ〜ｅの変
形手段によりフイールド領域を形成した状態を示
す断面図、第６図ａ〜ｇは本発明の実施例におけ
るnpnバイポーラトランジスタの製造を示す工程
断面図である。６０１……ｐ型半導体基板、６０２……n⁺埋
込み層、６０３……ｎ型エピタキシヤル半導体
層、６０４ａ〜６０４ｃ，６０８……レジストパ
ターン、６０５ａ，６０５ｂ……溝部、６０６
ａ，６０６ｂ……p⁺型領域、６０７ａ〜６０７
ｄ，６１０ａ，６１０ｂ……残存CVD−SiO₂、
６０９ａ，６０９ｂ……間隙、６１１……広幅の
フイールド領域、６１１′……狭いフイールド領
域、６１２……ｐ型ベース領域、６１４……n⁺
型エミツタ領域、６１５……n⁺型コレクタ取出
し領域、６１６〜６１８……Al電極。

Claims

【特許請求の範囲】１一導電型の半導体層の所望部分に垂直もしく
は垂直に近い側面を有する少なくとも幅の異なる
２つ以上の溝部を設ける工程と、この溝部を含む
前記半導体層上に第１絶縁材料を少なくとも広幅
の溝部の深さと略同等の厚さで形成する工程と、
前記第１絶縁材料を前記２つ以上の幅の異なる溝
部のうち広幅の溝部内部にマスク材を選択的に形
成した後、異方性エツチングにより第１絶縁材料
をエツチングし該広幅の溝部内部に選択的に残存
させると同時に、狭幅の溝部及び広幅の溝部の内
側面の一部に第１絶縁材料を残存させる工程と、
第２絶縁材料を前記残存第１絶縁材料の露出した
側面間の間〓のうち最も大きい間〓の幅の半分以
上の厚さとなるように形成する工程と、この第２
絶縁材料を溝部以外の半導体層表面が露出するま
でエツチングして前記間〓に第２絶縁材料を残存
させてフイールド領域を形成する工程とを具備し
たことを特徴とする半導体装置の製造方法。２一導電型の半導体層がこれと逆導電型の半導
体基板上に設けられ、かつ該基板と半導体層の間
に或いは半導体層中に一導電型の埋込み領域を設
けたことを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。３一導電型の半導体層に溝部を設けた後、第１
絶縁材料を堆積する前に、半導体層全面もしくは
少なくとも溝部の一部を酸化又は窒化処理して溝
部が塞がれない程度の酸化膜又は窒化膜を成長せ
しめることを特徴とする特許請求の範囲第１項又
は第２項記載の半導体装置の製造方法。４一導電型の半導体層に溝部を設けた後、第１
絶縁材料を堆積する前に、溝部内に半導体基板と
同導電型の不純物を選択的にドーピングし、この
ドーピングによつて形成された領域を、前記溝部
の第１及び第２絶縁材料と半導体基板とに接触さ
せることを特徴とする特許請求の範囲第１項乃至
第３項いずれか記載の半導体装置の製造方法。５第１又は第２の絶縁材料を堆積後、該絶縁材
料の全体もしくは一部の表層に低溶融化物質をド
ーピングし、熱処理を施して該絶縁膜のドーピン
グ層を溶融化し、しかる後にこれら絶縁膜のエツ
チングを行うことを特徴とする特許請求の範囲第
１項乃至第４項いずれか記載の半導体装置の製造
方法。６第１又は第２の絶縁材料を堆積後、該絶縁材
料の全体もしくは一部の上に低溶融性絶縁膜を堆
積し、この低溶融性絶縁膜を溶融し、しかる後に
これら絶縁膜のエツチングを行うことを特徴とす
る特許請求の範囲第１項乃至第４項いずれか記載
の半導体装置の製造方法。