CN1255878C - 半导体装置及其制造方法 - Google Patents

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Abstract

Si层(15)中源极区域(19)与漏极区域(20)之间的区域构成为包含高浓度N型杂质的Si基体区域(21)。Si层(16)和SiGe层(17)任一在生长(as-grown)状态下都构成为不掺杂N型杂质的非掺杂层，Si层(16)和SiGe层(17)中源极区域(19)与漏极区域(20)之间的区域分别构成为包含低浓度N型杂质的Si缓冲区域(22)、和包含低浓度N型杂质的SiGe沟道区域(23)。Si膜(18)中位于栅极绝缘膜(12)正下方的区域构成为导入P型杂质(5×1017atoms·cm-3)的Si盖区域(24)。从而，可得到抑制阈值电压增大的半导体装置。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种将异质结用于沟道区域中的场效应晶体管，尤其是涉及一种阈值电压的变动对策。
背景技术
近年来，以便携电话为代表的便携信息终端装置被广泛使用。这种便携装置通常为电池驱动，为了延长电池寿命，强烈期望不牺牲动作速度来进行低消耗功率化。为了不使动作速度降低来实现低消耗功率化，降低阈值电压并降低电源电压，同时增加漏极饱和电流，维持电流驱动力是有效的。为了满足上述要求，盛行研究在沟道区域中使用载流子的移动率高的材料的异质结MOS晶体管(下面简称为异质结型MOS)。
在现有的MOS晶体管中，载流子沿栅极氧化膜与硅基板的界面移动。在作为非结晶层的栅极氧化膜与作为结晶层的硅基板的界面中，能量能级的起伏大。因此，在现有的MOS晶体管中，载流子易受界面散乱的影响，产生载流子移动率下降、噪声增大等不良现象。
另一方面，所谓异质结型MOS是将半导体异质结设为沟道的MOS晶体管。在异质结型MOS中，在稍离开半导体基板栅极绝缘膜的深度形成半导体异质结界面。在该半导体异质结界面中形成沟道，载流子沿该沟道移动。由于半导体异质结界面是结晶层彼此连接的界面，所以能量能级的起伏小。因此，界面散乱的影响小。所以，具有电流驱动力大、噪声降低也好的特征。并且，与现有的MOS晶体管相比，还具有可减小阈值电压的特征。
解决问题
但是，在上述将异质结用于沟道中的异质结型MOS中，沟道区域变为埋入型。因此，阈值电压很大程度上依赖于Si盖区域的厚度。
图15表示现有的异质结型MOS的结构。
如图15所示，现有的异质结型MOS 100由Si基板101、形成于Si基板101上的栅极绝缘膜102、和包含高浓度P型杂质的多晶硅构成，具备形成于栅极绝缘膜102上的栅极电极103、和形成于栅极绝缘膜102上、覆盖栅极电极103侧面的侧壁隔板104。Si基板101具有设置在栅极两侧的P型源极区域105和漏极区域106、设置在位于源极区域105和漏极区域106之间区域中的N型Si盖区域107、设置在Si盖区域107下方的N型SiGe沟道区域108、设置在SiGe沟道区域108下方的N型Si缓冲区域109、和设置在Si缓冲区域109下方的N型Si基体区域110。
图16表示模拟现有异质结型MOS100中阈值电压对Si盖区域107厚度依赖性的结果。
如图16所示，Si盖区域107的厚度变大，则阈值电压的绝对值明显变大。即，阈值电压明显变高。这是因为形成沟道的位置(即Si盖区域107与SiGe沟道区域108的界面)离开栅极越深，则沟道的电位相对栅极电压越不会充分变化。
但是，若从加工方面考虑，则由于Si盖区域107在SiO2热氧化膜形成工序、洗净工序等中膜减少，所以非常难以控制厚度。因此，在Si盖区域107的厚度中易产生差异。因此，阈值电压中易产生差异，出现阈值电压高、不能实现期望动作的不良结果。
尤其是，在具有多个相同晶体管的集成电路中，若在各晶体管间阈值电压中产生差异，则各晶体管间在转换时间中产生差异。结果，在集成电路的各晶体管间，定时产生错位，集成电路不能正常动作。另外，考虑阈值电压的差异以确保动作裕度的情况下，必须以最慢的转换时间为基准，所以难以高速化集成电路的动作。
发明内容
为了解决上述不符，本发明的目的在于提供一种抑制阈值电压增大的半导体装置。
本发明的半导体装置具备：基板；设置在上述基板上部的半导体层；设置在上述半导体层上部的栅极绝缘膜；设置在上述栅极绝缘膜上的栅极电极；设置在上述半导体层中上述栅极电极两侧的第1导电型第1源-漏极区域；设置在上述半导体层中位于上述第1源-漏极区域间的区域中的、由第1半导体构成的第1导电型的第1盖区域；设置在上述半导体层中上述第1盖区域下方、由对于载流子移动能带端的载流子电位比上述第1半导体还小的第2半导体构成的第1沟道区域；和设置在上述半导体层中上述第1沟道区域下方的、由第3半导体构成的第2导电型的第1基体区域。
通过构成为具备由第1半导体构成的第1导电型的第1盖区域；设置在盖区域下方、由对于载流子移动能带端的载流子电位比上述第1半导体还小的第2半导体构成的第1沟道区域；和设置在沟道区域下方的、由第3半导体构成的第2导电型的第1基体区域，可得到相对第1盖区域厚度增大而抑制阈值电压增大的半导体装置。
也可以电连接上述栅极电极与上述第1基体区域。
由此，若向栅极电极施加栅极偏压，则经第1基体区域向第1沟道区域施加与栅极偏压相同大小的顺向偏压。从而，本发明的半导体装置在栅极偏压截止时，变为与通常的MOS晶体管相同的状态，另外，在栅极偏压导通时，由于随着栅极偏压的增大，第1基体区域偏向顺方向，所以阈值电压降低。即，得到可在低的阈值电压下动作的半导体装置。另外，通过构成为电连接栅极电极和第1基体区域，可进一步减小阈值电压相对第1盖区域厚度变动的变化量。
上述盖区域构成为在施加栅极偏压时被耗尽。
上述第1盖区域中包含的第1导电型杂质浓度优选在1×1017atoms·cm-3以上。
在上述第1盖区域中优选掺杂第1导电型杂质，以便相对于上述第1盖区域的厚度变化，在零偏压时形成于上述第1沟道区域与上述第1盖区域的界面中的沟道的电位在±0.05eV范围内。
因此，可得到即使盖区域厚度变动、也可抑制阈值电压变动的半导体装置。
上述第1基体区域中包含的第2导电型杂质浓度优选在5×1018atoms·cm-3以上。
由此，可将发生在横向寄生双极性晶体管中的基体电流抑制得低。并且，当向源-漏极区域间施加电压时，可抑制耗尽层从源极区域和漏极区域拓宽。因此，即使基体浓度高，也可保证低的阈值电压，可抑制在栅极长度短的情况下发生的短沟道效应。
上述第1盖区域的厚度优选在10nm以下。
上述第1半导体也可以是硅。
上述第2半导体也可由硅、锗和碳中至少任一种构成。
也可还具备：设置在上述基板上部的另一半导体层；设置在上述另一半导体层上的另一栅极绝缘膜；设置在上述另一栅极绝缘膜上的另一栅极电极；设置在上述另一半导体层中上述另一栅极电极两侧的第1导电型的另一第1源-漏极区域；设置在上述另一半导体层中位于上述另一第1源-漏极区域间的区域中的、由上述第1半导体构成的第1导电型的另一第1盖区域；设置在上述另一半导体层中上述另一第1盖区域下方、由上述第2半导体构成的另一第1沟道区域；和设置在上述另一半导体层中上述另一第1沟道区域下方的、由上述第3半导体构成的第2导电型的另一第1基体区域。
从而，即使在因加工差异而引起的第1盖区域厚度产生差异的情况下，仍可得到降低各晶体管阈值差异的半导体装置。
也可构成为还具备：设置在上述基板上部的另一半导体层；设置在上述另一半导体层上的另一栅极绝缘膜；设置在上述另一栅极绝缘膜上的另一栅极电极；设置在上述另一半导体层中上述另一栅极电极两侧的第2导电型的第2源-漏极区域；设置在上述另一半导体层中位于上述第2源-漏极区域间的区域中的、由第4半导体构成的第2沟道区域；和设置在上述另一半导体层中上述第2沟道区域下方的、由第5半导体构成的第1导电型的第2基体区域，作为互补型装置发挥功能。
上述第2沟道区域优选是第2导电型。
由此，可抑制形成于另一半导体层中的晶体管的阈值电压变动。
也可电连接上述栅极电极和上述第1基体区域，电连接上述另一栅极电极与上述第2基体区域。
本发明的半导体装置的制造方法包含：工序(a)，在半导体基板的上部形成第1半导体层，该半导体层具有导入了第1导电型杂质的第1半导体区域、和导入了第2导电型杂质的第2半导体区域；工序(b)，在上述第1半导体层上依次形成第2半导体层、和由能带间隙比上述第2半导体层大的半导体构成的第3半导体层；工序(c)，在上述第3半导体层中位于上述第1半导体区域的部分上形成掩模，使用上述掩模，将第1导电型杂质导入上述第3半导体层中至少位于上述第2半导体区域的部分中；工序(d)，在去除上述掩模后，在上述第3半导体层中位于上述第1半导体区域的部分和位于上述第2半导体区域的部分上，分别形成栅极绝缘膜和栅极电极；和工序(e)，将上述各栅极电极作为掩模，通过向上述第1半导体层、上述第2半导体层和上述第3半导体层中注入杂质离子，在上述第1半导体区域中形成第2导电型源-漏极区域，在上述第2半导体区域中形成第1导电型源-漏极区域。
根据本发明，可得到用作互补型装置的半导体装置，抑制形成于第2半导体区域中的异质结型MIS阈值电压随着构成盖区域的第3半导体层厚度变动的变动。并且，根据本发明，在第3半导体层中位于第1半导体区域的部分中不掺杂第1导电型杂质。因此，在通过本发明方法得到的用作互补型装置的半导体装置中，不会损害形成于第1半导体区域中的异质结型MIS的特性。
在上述工序(c)中，优选注入杂质离子，使第1导电型杂质浓度分布的最大值存在于上述第2半导体层内或上述第3半导体层内。
由此，可抑制第1半导体区域中形成的晶体管的阈值电压变动。
附图说明
图1是表示本发明的异质结型MOS截面构造的图。
图2是表示对于现有异质结型MOS与本发明的异质结型MOS而言，阈值电压与Si盖区域厚度的相关关系的图。
图3(A)～(C)是表示对于具有用于图2模拟中的杂质分布的3种异质结型MOS而言，零偏压时的能带分布的图。
图4是表示Si盖区域不同的3种异质结型MOS的Vg-Id特性的图。
图5是对于异质结型MOS而言，相对栅极电压绘制聚集在沟道与寄生沟道中的空穴的峰值浓度的图。
图6是表示本发明异质结型DTMOS截面构造的图。
图7是本发明异质结型DTMOS的俯视图。
图8是表示对于现有异质结型DTMOS与本发明的异质结型DTMOS而言，阈值电压与Si盖区域厚度的相关关系的图。
图9是表示对于现有异质结型DTMOS与本发明的异质结型DTMOS而言，模拟各自Vg-Id特性的结果的图。
图10是表示对于现有异质结型DTMOS与本发明的异质结型DTMOS而言，各自Vg-Id特性的图。
图11是表示将SiGe层用作沟道区域、利用Si/SiGe异质结的本发明互补型MOS截面构造的图。
图12是表示本发明互补型MOS制造方法的工序截面图。
图13(a)是表示本发明的互补型异质结型MOS具备的P-异质结型MOS在施加栅极偏压时的能带分布图，图13(b)是表示本发明的互补型异质结型MOS具备的N-异质结型MOS在施加栅极偏压时的能带分布图。
图14是表示本发明的互补型异质结型MOS具有的P-异质结型MOS在Si基体区域、Si缓冲区域、SiGe沟道区域和Si盖区域中的Ge组成和杂质分布的图。
图15是表示现有异质结型MOS构造的图。
图16是表示模拟现有异质结型MOS中阈值电压对Si盖区域厚度的依赖性的结果的图。
具体实施方式
下面，参照附图来说明本发明的实施方式。为了简单，各实施方式共同的构成要素由相同的参照符号表示。
(实施方式1)
首先，说明本实施方式的异质结型MOS的构成。图1表示将SiGe层用作沟道区域、利用Si/SiGe异质结的本实施方式的P沟道异质结型MOS10的截面构造。
如图1所示，本实施方式的P沟道异质结型MOS10具备：P型Si基板11，设置在Si基板11上的由SiO2膜(约6nm)构成的栅极绝缘膜12，由包含高浓度P型杂质的多晶硅构成且设置在栅极绝缘膜12上的栅极电极13，和形成于栅极绝缘膜12上、覆盖栅极电极13侧面的侧壁隔板14。
图1所示本实施方式的P沟道异质结型MOS10就其制造工序而言，在结晶生长前，事先通过离子注入向Si基板11上部导入高浓度的N型杂质(2×1018atoms·cm-3)，形成Si层15。在Si层15上，通过UHV-CVD法依次形成外延生长的Si层16、SiGe层17、和Si层18。
另外，对于本实施方式的P沟道异质结型MOS10而言，在Si层15、Si层16、SiGe层17、和Si层18的位于栅极电极13两侧的区域中，设置有包含高浓度P型杂质的源极区域19和漏极区域20。
另外，Si层15之中的源极区域19与漏极区域20之间的区域构成为包含高浓度N型杂质的Si基体区域21。Si层16和SiGe层17任一在生长(as-grown)状态下都构成为不掺杂N型杂质的非掺杂层，Si层16和SiGe层17之中的源极区域19与漏极区域20之间的区域分别构成为包含低浓度N型杂质的Si缓冲区域22、和包含低浓度N型杂质的SiGe沟道区域23。Si膜18中位于栅极绝缘膜12正下方的区域构成为导入P型杂质(5×1017atoms·cm-3)的Si盖区域24。另外，栅极绝缘膜12通过热氧化Si层18来形成。在本实施方式的P沟道异质结型MOS10动作时，由施加在栅极13上的栅极偏压，耗尽SiGe沟道区域23和Si盖区域24，空穴在SiGe沟道区域23中移动。
Si层16的厚度为10nm，SiGe层17、即SiGe沟道区域23的厚度为15nm。另外，SiGe沟道区域23中的Ge含有率为30％。
图2表示对于上述现有异质结型MOS100与本实施方式的异质结型MOS10而言，阈值电压与Si盖区域厚度的相关关系。
在现有的异质结型MOS 100中，向Si盖区域107中掺杂N型杂质，用图2所示点划线(A)表示阈值电压与Si盖区域厚度的相关关系。
另一方面，在具有掺杂5×1017atoms·cm-3左右P型杂质的Si盖区域24的本实施方式的异质结型MOS10中，用图2所示实线(B)表示阈值电压与Si盖区域厚度的相关关系。从图2可知，在本实施方式的异质结型MOS10中，与现有异质结型MOS100相比，阈值变动变小。并且，在Si盖区域24的P型杂质浓度多的情况下(P型杂质浓度为1×1018atoms·cm-3)，与现有的异质结型MOS100相反，如图2所示虚线(C)表示，Si盖区域24的厚度变大，阈值电压的绝对值变小。即，阈值电压变低。这是因为Si盖区域24中掺杂浓度高的区域变厚，SiGe沟道区域23的电位变低。
因此，通过向Si盖区域24中掺杂P型杂质，可即使由于加工差异使Si盖区域24的厚度增大，也可抑制阈值电压增大。
在现有的异质结型MOS100中，由于Si盖区域107在加工时由于SiO2热氧化膜形成工序、洗净工序等膜减薄，所以非常难以控制厚度。因此，Si盖区域107的厚度易产生差异。因此，在同一晶片内和各晶片间，构成产生阈值电压差异的原因，成为现有异质结型MOS中的大问题。
但是，根据本实施方式，通过向Si盖区域24中适当掺杂P型杂质，即使Si盖区域24的厚度由于加工差异而变动，也可将阈值电压的变动抑制得小。参照图3来进一步详细对此进行说明。
图3(A)～(C)是表示对于具有用于上述图2模拟中的杂质分布图的3种异质结型MOS而言，零偏压时的能带分布的图。在图3(A)～(C)中，表示Si盖区域的厚度为1、2、5和10nm下各4种的能带分布图。
如图3(A)所示，在现有的异质结型MOS100中，SiGe沟道区域23的价电子带电位(图中凸状部分)的绝对值随着Si盖区域24的厚度增大而变高。这与阈值电压上升有关。
另一方面，如图3(B)所示，在向Si盖区域24中掺杂5×1017atoms·cm-3左右P型杂质的本实施方式的异质结型MOS10中，即使Si盖区域24的厚度变动，SiGe沟道区域23的价电子带电位(图中凸状部分)也基本一定，界面中的价电子带端的电位位于±0.05eV范围内。即，抑制了阈值电压的变动。
并且，在提高Si盖区域24中掺杂的P型杂质浓度的情况下，如图3(C)所示，随着Si盖区域24厚度的增大，SiGe沟道区域23的价电子带电位(图中凸状部分)的绝对值变低。这与图2中用虚线表示的阈值电压降低相对应。
如上所述，可知对于Si盖区域24厚度变化，为了减小阈值电压的变动，设定掺杂浓度，使SiGe沟道区域23的电位基本相等。
接着，图4中示出上述Si盖区域不同的3种异质结型MOS的Vg-Id特性。图4是图2和图3所示3种异质结型MOS中的Vg-Id特性的模拟结果。其中，Si盖区域24和Si盖区域107的厚度为5nm。
如图4所示，与用点划线(A)表示的现有异质结型MOS100相比，用实线(B)表示的向Si盖区域24中掺杂5×1017atoms·cm-3左右P型杂质的本实施方式的异质结型MOS10可在低的栅极电压下流过规定的漏极电流。并且，在提高向Si盖区域24中掺杂的P型杂质的浓度时，如虚线(C)所示，可在更低的栅极电压下流过规定漏极电流。
由此可见，与现有异质结型MOS100相比，向Si盖区域24中掺杂P型杂质的本实施方式的异质结型MOS10具有可减小阈值电压的效果。另外，为了抑制异质结型MOS的阈值电压伴随Si盖区域24的厚度变动而变动，Si盖区域24中包含的P型杂质浓度只要在1×1017atoms·cm-3以上即可。而且，Si盖区域24中包含的P型杂质浓度优选在1×1018atoms·cm-3以下。这是因为如图2和图3所示，在上述P型杂质浓度范围内，抑制异质结型MOS的阈值电压伴随Si盖区域24的厚度变动而变动的效果高。
图5是对于异质结型MOS而言，相对栅极电压绘制通过施加栅极电压而聚集在栅极绝缘膜12(SiO2)/Si盖区域24的界面(寄生沟道)和Si盖区域24/SiGe沟道区域23的界面(沟道)中的空穴的峰值浓度的图。
如图5所示，在具有掺杂N型杂质(浓度为1×1017atoms·cm-3)的Si盖区域107的现有异质结型MOS 100(点划线(A))中，聚集在Si盖区域24/SiGe沟道区域23的界面中的空穴数量比寄生沟道的空穴数量大的范围是图中的电压范围A。另一方面，在具备向Si盖区域24中掺杂P型杂质的Si盖区域24的本实施方式的异质结型MOS10中，聚集在Si盖区域24/SiGe沟道区域23的界面中的空穴数量比寄生沟道的空穴数量大的范围随着P型杂质浓度增大到5×1017atoms·cm-3(实线(B))、1×1018atoms·cm-3(虚线(C))，依次扩大到图中的电压范围B、C。这表示可抑制现有异质结型MOS100中成为问题的寄生沟道，得到高的驱动力。
如此所述，通过向Si盖区域24中适当导入P型杂质，可抑制异质结型MOS的阈值电压伴随Si盖区域24的厚度变动的变动。因此，即使在加工差异引起的Si盖区域24的厚度中产生差异的情况下，也可降低同一晶片内、各晶片间、一组间的阈值差异。尤其是，在使用多个本实施方式的异质结型MOS10构成集成电路的情况下，为了进一步降低各异质结型MOS10间的阈值电压差异，优选各异质结型MOS10中的Si盖区域24厚度变化不大，具体而言，优选小于10nm。
另外，也可降低异质结型MOS的阈值电压。并且，可抑制成为现有异质结型MOS中问题的寄生沟道，实现高的驱动力。
另外，在本实施方式中，虽然示出使用SiGe沟道区域23的P沟道异质结型MOS，但本发明不限于此，即使作为反向替换所有导电型的N型沟道异质结型MOS也可得到同样的效果。即，异质结型MOS的构造只要是向存在于沟道区域和栅极绝缘膜之间、且形成沟道区域与异质结的半导体层(对应于本实施方式的Si盖区域24)中适当掺杂导电性与沟道中移动的载流子相同的杂质的构造，即可抑制异质结型MOS的阈值电压变动。例如，也可用Si1-XCX构成的沟道区域代替SiGe沟道区域23，使用掺杂N型杂质的Si盖区域，作为N沟道异质结型MOS。另外，也可将SiGeC用于沟道，作为使用掺杂有N型杂质的Si盖区域的N沟道异质结型MOS，或作为使用掺杂有P型杂质的Si盖区域的P沟道异质结型MOS。另外，也可作为集成它们的CMOS。
(实施方式2)
下面，说明本实施方式的异质结型DTMOS的构成。图6表示将SiGe层用作沟道区域，利用Si/SiGe异质结的本实施方式的P沟道异质结型DTMOS60的截面构造。图7是本实施方式的P沟道异质结型DTMOS60的俯视图。
如图6所示，本实施方式的P沟道异质结型DTMOS60具备：P型Si基板11，设置在Si基板11上的由SiO2膜(约6nm)构成的栅极绝缘膜12，由包含高浓度P型杂质的多晶硅构成、设置在栅极绝缘膜12上的栅极电极13，和形成于栅极绝缘膜12上、覆盖栅极电极13侧面的侧壁隔板14。
图6所示本实施方式的P沟道异质结型DTMOS60就其制造工序而言，在结晶生长前，事先通过离子注入向Si基板11上部导入高浓度的N型杂质(2×1018atoms·cm-3)，形成Si层15。在该Si层15上，通过UHV-CVD法依次形成外延生长的Si层16、SiGe层17、和Si层18。
另外，对于本实施方式的P沟道异质结型DTMOS60而言，在Si层15、Si层16、SiGe层17、和Si层18中位于栅极电极13两侧的区域中，设置包含高浓度P型杂质的源极区域19和漏极区域20。
另外，Si层15中源极区域19与漏极区域20之间的区域构成为包含高浓度N型杂质的Si基体区域21。用布线25电短接Si基体区域21与栅极电极13。具体而言，如图7所示，在形成沟道的区域外直接连接栅极电极13与Si基体区域21。
Si层16和SiGe层17任一在生长(as-grown)状态下都构成为不掺杂N型杂质的非掺杂层，Si层16和SiGe层17中源极区域19与漏极区域20之间的区域分别构成为包含低浓度N型杂质的Si缓冲区域22、和包含低浓度N型杂质的SiGe沟道区域23。Si膜18中位于栅极绝缘膜12正下方的区域构成为导入P型杂质(5×1017atoms·cm-3)的Si盖区域24。另外，栅极绝缘膜12通过热氧化Si层18来形成。在本实施方式的P沟道异质结型MOS10动作时，由施加在栅极电极13上的栅极偏压，耗尽SiGe沟道区域23和Si盖区域24，空穴在SiGe沟道区域23中移动。
Si层16的厚度为10nm，SiGe层17、即SiGe沟道区域23的厚度为15nm。另外，SiGe沟道区域23中的Ge含有率为30％。
从上述内容可知，基于上与上述实施方式1所示异质结型MOS的构造相同，但不同点在于电短接Si基体区域21与栅极电极13。
在本实施方式的异质结型DTMOS60中，如图6所示，电短接栅极电极13与Si基体区域21。因此，若向栅极电极13施加栅极偏压，则变为通过Si基体区域21向Si沟道区域23施加与栅极偏压大小相同的顺向偏压。从而，在栅极偏压截止时，变为与通常的MOS晶体管相同的状态，另外，在栅极偏压导通时，由于随着栅极偏压的增大，向顺向偏置Si基体区域21，所以阈值电压降低。因此，与现有的使用Si基板的DTMOS相比，可在低的阈值电压下动作。
另外，在本实施方式的异质结型DTMOS60中，因为可增大基板偏置系数γ，所以可较大降低动作时的阈值，增大实效的栅极过激励量。结果，可得到高的导通电流。即，根据异质结型DTMOS60，即使在低电压下也可实现高的电流驱动力和快的转换速度。
图8表示对于在现有异质结型MOS100中电短接栅极电极13与Si基体区域21的异质结型DTMOS(下面称为现有型异质结型DTMOS)与向Si盖区域24中导入P型杂质的本实施方式的异质结型DTMOS60而言，阈值电压与Si盖区域厚度的相关关系的图。
用图8所示点划线(a)表示在现有型异质结型DTMOS中，向Si盖区域107中掺杂N型杂质，阈值电压与Si盖区域厚度的相关关系。
另一方面，用图8所示实线(b)表示在具有掺杂5×1017atoms·cm-3左右P型杂质的Si盖区域24的本实施方式异质结型DTMOS60中，阈值电压与Si盖区域24的厚度的相关关系。从图8可知，在本实施方式的异质结型DTMOS60中，与现有型异质结型DTMOS相比，阈值变动变小。并且，在Si盖区域24的P型杂质浓度多的情况下(P型杂质浓度为1×1018atoms·cm-3：图8中虚线(c))，与现有的异质结型DTMOS的情况(点划线(a))相反，Si盖区域24的厚度变大，阈值电压的绝对值变小。即，阈值电压变低。这是因为Si盖区域24中掺杂浓度高的区域变厚，SiGe沟道区域23的电位变低。
另外，与上述实施方式1中所示异质结型MOS10中阈值电压的变动相比，其变化量变小。从而，可知与上述实施方式1的异质结型MOS10相比，本实施方式的异质结型DTMOS60对阈值电压的稳定化有效。另外，为了抑制异质结型DTMOS的阈值电压伴随Si盖区域24的厚度变动而变动，Si盖区域24中包含的P型杂质浓度只要在1×1017atoms·cm-3以上即可。另外，Si盖区域24中包含的P型杂质浓度优选在1×1018atoms·cm-3以下。这是因为如图8所示，在上述P型杂质浓度范围内，抑制异质结型MOS的阈值电压伴随Si盖区域24的厚度变动而变动的效果高。
图9表示对于现有型异质结型DTMOS和向Si盖区域24中导入P型杂质的本实施方式的异质结型DTMOS60而言，模拟Vg-Id特性的结果。其中，现有型异质结型DTMOS的Si盖区域107和本实施方式的异质结型DTMOS60的Si盖区域24的厚度都为5nm。
图9中，若比较用点划线(a)表示的现有型异质结型DTMOS和用实线(b)表示的本实施方式的异质结型DTMOS60，则可知可减小阈值电压。
通常，在DTMOS中，在P型栅极-N型基体(基极)-P型源极区域19(发射极)·漏极区域20(集电极)间发生横向的寄生双极晶体管，该晶体管导通后，流过的基体电流在实用上成为问题。
但是，如图9所示，在现有型异质结型DTMOS和本实施方式的异质结型DTMOS60之间，基体电流无变化。即，在本实施方式的异质结型DTMOS60中，扩大了基体电流与漏极电流之差，可实现由基体电流限制的动作电压范围的扩大。
图10是表示为了使现有型异质结型DTMOS(基体区域21的N型杂质浓度：2×1018atoms·cm-3)与本实施方式的异质结型DTMOS60的阈值相等，将本实施方式的异质结型DTMOS60的Si基体区域21的N型杂质浓度设定得高(2×1019atoms·cm-3)，各异质结型DTMOS的Vg-Id特性的图。
根据本实施方式，通过向Si盖区域24中掺杂P型杂质，为了降低阈值，可将基体区域21的杂质浓度设定得高。若基体区域21的杂质浓度变高，则源极-基体间的固有电位增大。因此，可将发生于横向寄生双极晶体管中的基体电流抑制得低。即，实现动作电压范围的扩大。并且，若基体区域21的杂质浓度变高，则当向源极-漏极间施加电压时，可抑制来自源极区域19和漏极区域20的耗尽层变宽。因此，即使基体浓度高，也可保持低的阈值电压，可充分抑制栅极长度短的情况下产生的短沟道效应。另外，在本实施方式中，虽然将Si基体区域21的杂质浓度设定为2×1019atoms·cm-3，但若大于5×1018atoms·cm-3，也可得到同样的效果。
如此所述，通过向Si盖区域24中适当掺杂P型杂质，可抑制阈值电压伴随Si盖区域的厚度变动而变动。因此，即使在加工差异引起的Si盖区域24的厚度产生差异的情况下，也可降低同一晶片内、各晶片间、一组间的阈值差异。尤其是，在使用多个本实施方式的异质结型DTMOS20构成集成电路的情况下，为了进一步降低各异质结型DTMOS60间的阈值电压差异，优选各异质结型DTMOS60中的Si盖区域24厚度变化不大，具体而言，优选小于10nm。
另外，通过向Si盖区域24中适当掺杂P型杂质，也可降低阈值电压。
并且，可抑制异质结型DTMOS结构中成为问题的基体电流，实现宽的动作电压范围，充分抑制短沟道效应。
另外，在本实施方式中，虽然示出使用SiGe沟道区域23的P沟道异质结型DTMOS，但本发明不限于此，即使作为反向替换所有导电型的N型沟道异质结型MOS也可得到同样的效果。即，异质结型DTMOS的构造只要是向存在于沟道区域和栅极绝缘膜之间、且形成沟道区域与异质结的半导体层(对应于本实施方式的Si盖区域24)中适当掺杂导电性与沟道中移动的载流子相同的杂质的构造，即可得到抑制阈值电压变动的异质结型DTMOS。例如，也可用由Si1-XCX构成的沟道区域代替SiGe沟道区域23，使用掺杂N型杂质的Si盖区域，作为N沟道异质结型DTMOS。另外，也可将SiGeC用于沟道，作为使用掺杂有N型杂质的Si盖区域的N沟道异质结型DTMOS，或作为使用掺杂有P型杂质的Si盖区域的P沟道异质结型DTMOS。另外，也可作为集成它们的互补型的DTMOS。
(实施方式3)
在本实施方式中，说明互补型异质结型MOS的构成。图11表示将SiGe层用作沟道区域、利用Si/SiGe异质结的本实施方式的互补型异质结型MOS70的截面构造。
如图11所示，本实施方式的互补型异质结型MOS70具有：Si层15a、通过向Si层15a中注入氧离子等方法形成的埋置氧化膜15b、设置在埋置氧化膜15b上的P沟道异质结型MOS(下面称为P-异质结型MOS)用半导体层30、设置在埋置氧化膜15b上的N沟道异质结型MOS(以下称为N-异质结型MOS)用半导体层90。在半导体层30之上设置有：由SiO2膜(约6nm)构成的栅极绝缘膜12，由包含高浓度P型杂质的多晶硅构成、设置在栅极绝缘膜12上的栅极电极13，和形成于栅极绝缘膜12上、覆盖栅极电极13侧面的侧壁隔板14。另外，在半导体层90之上设置有：由SiO2膜(约6nm)构成的栅极绝缘膜72，由包含高浓度N型杂质的多晶硅构成、设置在栅极绝缘膜72上的栅极电极73，和形成于栅极绝缘膜72上、覆盖栅极电极73侧面的侧壁隔板74。
在本实施方式的互补型异质结型MOS70的制造工序中，在结晶生长前，事先通过离子注入向P-异质结型MOS用半导体层30导入高浓度的N型杂质(2×1018atoms·cm-3)，形成Si层15。在Si层15上，通过UHV-CVD法依次形成外延生长的Si层16、SiGe层17、和Si层18。并且，在Si层15、Si层16、SiGe层17、和Si层18中位于栅极电极13两侧的区域中，设置包含高浓度P型杂质的源极区域19和漏极区域20。
Si层15中源极区域19与漏极区域20之间的区域构成为包含高浓度N型杂质的Si基体区域21。Si层16和SiGe层17任一在生长(as-grown)状态下都构成为不掺杂N型杂质的非掺杂层，Si层16和SiGe层17中源极区域19与漏极区域20之间的区域分别构成为包含低浓度N型杂质的Si缓冲区域22、和包含低浓度N型杂质的SiGe沟道区域23。Si膜18中位于栅极绝缘膜12正下方的区域构成为导入P型杂质(5×1017atoms·cm-3)的Si盖区域24。另外，栅极绝缘膜12通过热氧化Si层18来形成。
另外，在结晶生长前，也事先通过离子注入向N-异质结型MOS用半导体层90导入高浓度的P型杂质(2×1018atoms·cm-3)，形成Si层75。在该Si层75上，通过UHV-CVD法依次形成外延生长的Si层76、SiGe层77、和Si层78。并且，在Si层75、Si层76、SiGe层77和Si层78中位于栅极电极73两侧的区域中，设置包含高浓度N型杂质的源极区域79和漏极区域80。
Si层75中源极区域79与漏极区域80之间的区域构成为包含高浓度P型杂质的Si基体区域81。Si层76和SiGe层77任一在生长(as-grown)状态下都构成为不掺杂P型杂质的非掺杂层，Si层76和SiGe层77中源极区域79与漏极区域80之间的区域分别构成为包含低浓度P型杂质的Si缓冲区域82、和包含低浓度P型杂质的SiGe区域83。Si膜78中位于栅极绝缘膜72正下方的区域构成为Si沟道区域84。尤其是，本实施方式的N-异质结型MOS的Si沟道区域84在生长(as-grown)状态下构成为不掺杂杂质的非掺杂层。
Si层16和76的厚度为10nm，SiGe层17和77、即SiGe沟道区域23和SiGe区域83的厚度为15nm。另外，SiGe沟道区域23和SiGe区域83中的Ge含有率为30％。
从上述说明可知，本实施方式的互补型异质结型MOS70具备：形成于SOI基板上的、与上述实施方式1的异质结型MOS10构造基本相同的P-异质结型MOS；和虽然是与上述实施方式1的异质结型MOS10基本相同的构造、但不同之处在于全部相反替换异质结型MOS10各部的导电型、且不向Si沟道区域84中掺杂P型杂质的N-异质结型MOS。
下面，参照图12来说明本实施方式的互补型异质结型MOS的制造方法。图12是表示本实施方式的互补型异质结型MOS70制造方法的工序截面图。
首先，在图12(a)所示工序中，准备由Si层15a、埋置氧化膜15b和Si层15c构成的SOI基板71。接着，通过离子注入，形成向Si层15c导入浓度约为2×1018atoms·cm-3的杂质的n+Si区域(P-异质结型MOS区域)和p+Si区域(N-异质结型MOS区域)。接着，在Si层15c上，通过使用UHV-CVD法的外延生长，依次形成Si层16a、SiGe层17a、和Si层18a。此时，形成各层，使上述各层为非掺杂层，Si层16a的厚度为10nm，SiGe层17a的厚度为15nm，Si层18a的厚度为5nm，SiGe层17a中的Ge含有率为30％。
接着，在图12(b)所示工序中，在N-异质结型MOS区域上堆积抗蚀剂掩模。之后，将抗蚀剂掩模作为掩模，通过离子注入向P-异质结型MOS区域的Si层18a中导入浓度约为5×1017atoms·cm-3的P型杂质。
接着，在图12(c)所示工序中，去除抗蚀剂掩模后，在P-异质结型MOS区域和N-异质结型MOS区域的Si层18a上，分别形成栅极绝缘膜12和72，并在其上分别形成由掺杂有高浓度N型杂质的多晶硅构成的n+型栅极电极13、和由掺杂高浓度P型杂质的多晶硅构成的p+型栅极电极73。之后，形成覆盖栅极电极73侧面的侧壁隔板14和74。
接着，在图12(d)所示工序中，将各栅极电极和各侧壁隔板作为掩模，通过注入高浓度的杂质离子，形成n+型源极区域19和漏极区域20、与p+型源极区域79和漏极区域80。
接着，通过形成沟槽86，分离P-异质结型MOS区域与N-异质结型MOS区域。从而，在P-异质结型MOS区域中形成Si层15、Si层16、SiGe层17、和Si层18，在N-异质结型MOS区域中形成Si层75、Si层76、SiGe层77、和Si层78。
此时，在源极区域19与漏极区域20之间的区域中形成Si基体区域21、Si缓冲区域22、、SiGe沟道区域23和Si盖区域24。另外，在源极区域79与漏极区域80之间的区域中形成Si基体区域81、Si缓冲区域82、SiGe沟道区域83和Si沟道区域84。
通过由以上工序组成的制造方法，得到互补型异质结型MOS70。
通过使用上述制造方法，可以简单的制造方法制作使用了高性能异质结型MOS的CMOS装置。另外，对于各P-异质结型MOS、N-异质结型MOS而言，也可通过由触点连接栅极电极与Si基体区域，作为互补型异质结型DTMOS。
根据本实施方式，通过向P-异质结型MOS的Si盖区域24中适当导入P型杂质，可抑制异质结型MOS的阈值电压伴随Si盖区域24的厚度变动而变动。因此，即使在加工差异引起的Si盖区域24的厚度中产生差异的情况下，可降低同一晶片内、各晶片间、一组间的阈值差异。另外，也可降低P-异质结型MOS的阈值电压。并且，可抑制现有异质结型MOS中成为问题的寄生沟道，实现高的驱动力。
并且，在本实施方式的互补型异质结型MOS70中，不向N-异质结型MOS的Si沟道区域84中掺杂P型杂质。因此，不会损害N-异质结型MOS的特性。用图13(a)和(b)来进一步对其进行说明。图13(a)是表示本实施方式的互补型异质结型MOS70具备的P-异质结型MOS在施加栅极偏压时的能带分布的图，图13(b)是表示本实施方式的互补型异质结型MOS70具备的N-异质结型MOS在施加栅极偏压时的能带分布的图。
如图13(a)所示，在P-异质结型MOS中，在SiGe沟道区域23中形成沟道，空穴移动。
如图13(b)所示，在N-异质结型MOS中，在Si沟道区域84中形成沟道，电子移动。就上述互补型异质结型MOS70的制造方法而言，在图12(a)所示工序中，在通过原地掺杂(インサイチコド一ピンダ)向Si层18a边导入P型杂质边形成的情况下，最终形成掺杂有P型杂质的Si层78。因此，Si沟道区域84的价电子带变为具有图13(b)中虚线所示电位，阈值电压上升。
但是，在本实施方式中，在图12(a)所示工序中，不进行P型杂质的原地掺杂，通过离子注入仅向位于P-异质结型MOS区域中的Si层18a导入P型杂质。因此，最终基本未向Si层78导入P型杂质。所以Si沟道区域84的价电子带变为具有图13(b)中实线所示电位。从而，由于抑制了N-异质结型MOS中的阈值电压上升，所以基本上没有损害N-异质结型MOS的特性。
图14表示本实施方式的互补型异质结型MOS具有的P-异质结型MOS的Si基体区域21、Si缓冲区域22、SiGe沟道区域23和Si盖区域24中的Ge组成和杂质分布。
如图14所示，P型杂质的浓度在Si盖区域24的表面浓度最高(5×1017atoms·cm-3)，随着距表面的深度增大，浓度降低。
由此，在本实施方式的互补型异质结型MOS的制造方法中，因为通过由离子注入导入P型杂质来形成Si盖区域24，所以P型杂质可到达位于Si盖区域24下方的区域。一旦P型杂质到达位于Si盖区域24下方的区域，则在Si盖区域24/SiGe沟道区域23的界面以外，在距Si盖区域24表面深的区域(例如Si缓冲区域22)中会形成空穴移动的区域。因此，难以通过向栅极电极13施加的栅极偏压来控制漏极电流的导通截止。即，P-异质结型MOS的特性下降。
因此，优选调节离子注入条件，使P型杂质尽可能不到达Si缓冲区域22，另外，优选在Si盖区域24或SiGe沟道区域23中，P型杂质浓度变为最高(即，在Si盖区域24或SiGe沟道区域23中，存在P型杂质分布的峰值)。尤其是，优选在Si盖区域24中，P型杂质浓度变为最高，更优选如本实施方式那样，在Si盖区域24的表面，浓度变为最高。
由此，根据本实施方式，可得到不损害N-异质结型MOS的特性、具有高性能P-异质结型MOS的互补型异质结型MOS。
产业上的可利用性
本发明可用于异质结型MOS晶体管、异质结型DTMOS晶体管等将异质结用于沟道区域中的场效应晶体管中。

Claims (14)

1、一种半导体装置，具备：
基板；
设置在所述基板上部的半导体层；
设置在所述半导体层上部的栅极绝缘膜；
设置在所述栅极绝缘膜上的栅极电极；
设置在所述半导体层中所述栅极电极两侧的第1导电型第1源-漏极区域；
设置在所述半导体层中位于所述第1源-漏极区域间的区域中的、由第1半导体构成的第1导电型的第1盖区域；
设置在所述半导体层中所述第1盖区域下方、由对于载流子移动能带端的载流子的电位比所述第1半导体还小的第2半导体构成的第1沟道区域；和
设置在所述半导体层中所述第1沟道区域下方的、由第3半导体构成的第2导电型的第1基体区域，
所述第1盖区域中包含的第1导电型杂质浓度在1×1017atoms·cm-3以上。
2、根据权利要求1所述的半导体装置，其特征在于：
所述栅极电极与所述第1基体区域电连接。
3、根据权利要求1所述的半导体装置，其特征在于：
所述盖区域形成为施加栅极偏压时被耗尽的结构。
4、根据权利要求1所述的半导体装置，其特征在于：
在所述第1盖区域中掺杂第1导电型杂质，以便相对于所述第1盖区域的厚度变化，在零偏压时形成于所述第1沟道区域与所述第1盖区域界面中的沟道电位在±0.05eV范围内。
5、根据权利要求1所述的半导体装置，其特征在于：
所述第1基体区域中包含的第2导电型杂质浓度在5×1018atoms·cm-3以上。
6、根据权利要求1所述的半导体装置，其特征在于：
所述第1盖区域的厚度在10nm以下。
7、根据权利要求1所述的半导体装置，其特征在于：
所述第1半导体是硅。
8、根据权利要求7所述的半导体装置，其特征在于：
所述第2半导体由硅与锗和碳中的至少任一种构成。
9、根据权利要求1所述的半导体装置，其特征在于：具备：
设置在所述基板上部的另一半导体层；
设置在所述另一半导体层之上的另一栅极绝缘膜；
设置在所述另一栅极绝缘膜之上的另一栅极电极；
设置在所述另一半导体层中所述另一栅极电极两侧的第1导电型另一第1源-漏极区域；
设置在所述另一半导体层中位于所述另一第1源-漏极区域间的区域中的、由所述第1半导体构成的第1导电型的另一第1盖区域；
设置在所述另一半导体层中所述另一第1盖区域下方、由所述第2半导体构成的另一第1沟道区域；和
设置在所述另一半导体层中所述另一第1沟道区域下方的、由所述第3半导体构成的第2导电型的另一第1基体区域。
10、根据权利要求1所述的半导体装置，其特征在于：还具备：
设置在所述基板上部的另一半导体层；
设置在所述另一半导体层之上的另一栅极绝缘膜；
设置在所述另一栅极绝缘膜之上的另一栅极电极；
设置在所述另一半导体层中所述另一栅极电极两侧的第2导电型的第2源-漏极区域；
设置在所述另一半导体层中位于所述第2源-漏极区域间的区域中的、由第4半导体构成的第2沟道区域；和
设置在所述另一半导体层中所述第2沟道区域下方的、由第5半导体构成的第1导电型的第2基体区域，
作为互补型装置发挥功能。
11、根据权利要求10所述的半导体装置，其特征在于：
所述第2沟道区域是第2导电型。
12、根据权利要求10所述的半导体装置，其特征在于：
所述栅极电极和所述第1基体区域电连接，
所述另一栅极电极与所述第2基体区域电连接。
13、一种半导体装置的制造方法，包括：
工序(a)，在半导体基板的上部形成第1半导体层，该第1半导体层具有导入了第1导电型杂质的第1半导体区域、和导入了第2导电型杂质的第2半导体区域；
工序(b)，在所述第1半导体层上依次形成第2半导体层、和由能带间隙比所述第2半导体层大的半导体构成的第3半导体层；
工序(c)，在所述第3半导体层中位于所述第1半导体区域的部分之上形成掩模，使用所述掩模，将1×1017atoms·cm-3以上的第1导电型杂质导入所述第3半导体层中至少位于所述第2半导体区域的部分中；
工序(d)，在去除所述掩模后，在所述第3半导体层中位于所述第1半导体区域的部分和位于所述第2半导体区域的部分之上，分别形成栅极绝缘膜和栅极电极；和
工序(e)，将所述各栅极电极作为掩模，通过向所述第1半导体层、所述第2半导体层和所述第3半导体层中注入杂质离子，在所述第1半导体区域中形成第2导电型源-漏极区域，在所述第2半导体区域中形成第1导电型源-漏极区域。
14、根据权利要求13所述的半导体装置的制造方法，其特征在于：
在所述工序(c)中，注入杂质离子，使第1导电型杂质浓度分布的最大值存在于所述第2半导体层内或所述第3半导体层内。
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