TW554531B - Semiconductor device and its manufacturing method - Google Patents

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TW554531B TW091107325A TW91107325A TW554531B TW 554531 B TW554531 B TW 554531B TW 091107325 A TW091107325 A TW 091107325A TW 91107325 A TW91107325 A TW 91107325A TW 554531 B TW554531 B TW 554531B
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Takeshi Takagi
Akira Inoue
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Matsushita Electric Ind Co Ltd
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Description

554531 A7 B7 五、發明説明（彳 ） 【發明之技術領域】 本發明係有關將異質接合使用於通道區域之場效電晶 體，尤其是有關臨限值電壓的變動因應對策。 【先前技藝】 近年來廣泛使用有行動電話等攜帶資訊終端裝置。此種 攜帶裝置通常係以電池驅動，為求延長電池壽命，迫切要 求在不犧牲工作速度下達到低耗電化。為求實現不使工作 速度降低而達到低耗電化，以降低臨限值電壓及電源電 壓，使汲極飽和電流增加，以維持電流驅動力為有效的方 式。為求滿足上述要求，而紛紛進行在通道區域使用載體 移動率高之材料之異質接合MOS電晶體（以下簡稱為異質 MOS)的研究。 先前之MOS電晶體的載體係沿著閘極氧化膜與矽基板之 界面移動。非晶質層之閘極氧化膜與結晶層之矽基板的界 面，其能級的凹凸大。因此先前之MOS電晶體的載體易受 到界面散亂的影響，而發生載體移動率降低、雜訊增加等 問題。 另外，所謂異質MOS，係指將半導體異質接合作為通道 之MOS電晶體。異質MOS係在離半導體基板之閘極絕緣膜 少許的深度形成有半導體異質接合界面。在該半導體異質 接合界面上形成有通道，載體沿著該通道移動。由於半導 體異質接合界面係接合有各個結晶層的界面，能級的凹凸 小。因而界面散亂的影響小。因而具有電流驅動力大，減 少雜訊效果亦優異的特徵。且與先前之MOS電晶體比較， -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554531
亦具有可降低臨限值電壓的特徵。 【發明所欲解決之問題】 但疋’將上述之異質接合使用在通道上的異質，係 採用通道區域埋人型。因而臨限值電壓與碎罩區域的厚度 息息相關。 圖15顯示先前之異質M〇s的構造。 裝 訂 如圖15所示，先前之異質MOS100包含：矽基板101 ;閘 極絕緣膜102 ,其係形成於矽基板1〇1之上；閘極1〇3，其 係由包含高濃度之P型雜f的多晶⑨構成，並形成於閘極絕 緣膜102之上’及側壁隔片1G4，其係形成於閘極絕緣膜 102之上，並覆蓋閘極1〇3之側面。矽基板ι〇ι包含：p型之 源極區域U)5及汲極區域1G6，其係設置於閘極的兩侧方； N型之石夕罩區域而’其係設置在位於源極區域1〇5及沒極 區域106之間的區域；N型之矽鍺通道區域1〇8，其係設於 矽罩區域107之下方；N型之矽缓衝區域1〇9，其係設於矽 錯通道區域議之下方；及N型之石夕本體區域110，其係設 於矽緩衝區域109之下方。 圖16顯示模擬先前異質助51〇〇之㉟限值電壓與石夕罩區 域1〇7厚度關係的結果。 如圖16所示，隨石夕罩區域1〇7之厚度變厚，臨限值電壓之 絕對值顯著變大。亦即，臨限值電壓顯著提高。此因，形 成有通道之位置（亦即，矽罩區域1〇7與矽鍺通道區域1〇8之 界面）離閘極愈深，通道之電位對閘壓的變化愈不足。 但是，從加工觀點考慮，因矽罩區域1〇7以氧化矽熱氧化
554531 五 、發明説明（ 3 膜形成步驟、洗淨步驟等減少膜厚，因而控制厚度非常困 難。因此，矽罩區域1〇7之厚度上容易產生不均一。因而臨 限值電壓上容易產生不均一，臨限值電壓提高，而出現無 法實現所需工作的問題。 尤其是包含數個相同電晶體的積體電路，各電晶體間之 臨限值電壓產生不均一時，各電晶體間的切換時間亦產生 不均一。結果積體電路之各電晶體間的時序產生不均一， 可能造成積體電路無法正常工作。此外，考慮臨限值電壓 之不均一而確保工作範圍時，必須以最遲之切換時間作基 準，因此很難促使積體電路之工作高速化。 為求解決上述問題，本發明之目的，在提供一種可抑制 臨限值電壓增加的半導體裝置。 【解決問題之手段】 本發明之半導體裝置包含··基板；半導體層，其係設於 上述基板之上部；閘極絕緣膜，其係設於上述半導體層之 上；閘極，其係設於上述閘極絕緣膜之上；第一導電型之 第一源極、汲極區域，其係設於上述半導體層中之上述閘 極的兩側方；第一導電型之第一罩區域，其係包含設置在 位於上述半導體層中之上述第一源極'汲極區域間之區域 内的第一半導體；第一通道區域，其係設於上述半導體層 中之上述第-罩區域的下方，並包含對載體之移動帶端之 載體的電位小於上述第一半導體之第二半導體；及第二導 電型之第一本體區域，其係包含設置於上述半導體層中之 上述第一通道區域下方的第三半導體。 -6 · 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 554531 A7 B7
藉由構成包含：第一導電型之第一罩區域，其係包含第 一半導體；第一通道區域，其係設於罩區域的下方，並包 含對載體之移動帶端之載體的電位小於上述第一半導體之 第二半導體；及第二導電型之第一本體區域，其係包含設 置於通道區域下方的第三半導體，可獲得對於第一罩區域 之厚度增加，臨限值電壓之增加被抑制的半導體裝置。 上述閘極與上述第一本體區域亦可予以電性連接。 藉此，於閘極上施加有閘偏壓時，則經由第一本體區 域，在第一通道區域上施加有與閘偏壓相同大小之正向偏 壓。因而，本發明之半導體裝置於閘偏壓切斷時，處於與 一般MOS電晶體相同的狀態，此外，於閘偏壓接通時，由 於第一本體區域隨閘偏壓增加而正向偏置，因此臨限值電 壓降低。亦即。可獲得可以低臨限值電壓工作的半導體裝 置。此外猎由採用閘極與第一本體區域電性連接之構造， 可進一步減少臨限值電壓對第一罩區域之厚度變動的變化 量0 上述罩區域採用於施加閘偏壓時被耗盡化的構造。 上述第一罩區域内所含之第一導電型的雜質濃度宜在i χ l〇17atoms · cnT3以上。 為使零偏壓時上述第一通道區域與上述第一罩區域之界 面上所形成之通道的電位，對於上述第一罩區域之厚度變 化在± 0.05 eV的範圍内，宜在上述第一罩區域内摻雜有第 一導電型雜質。 藉此’即使罩區域的厚度變動，仍可獲得臨限值電壓之 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 χ297公釐)
裝 訂 五、發明説明（ ） 5 變動被抑制的半導體裝置。 上述第一本體區域内所含之第二導電型的雜質濃度宜在5 X l〇18atoms · cm·3 以上。 藉此，可降低橫方向之寄生雙極電晶體上產生的本體電 流。再者，於源極、汲極區域間施加電壓時，自源極區域 及汲極區域之耗盡層的擴大被抑制。因此，即使提高本體 濃度，仍可保持低的臨限值電壓，可抑制縮短閘長時產生 之短通道效果。 上述第一罩區域之厚度宜在10 nm以下。 上述第一半導體亦可為矽。 上述第二半導體之構造亦可包含矽、與鍺及碳中之至少 一方。 亦可進一步包含 ，一- 穴盯、叹π上通巷板 之上部；另一個閘極絕緣膜，其係設於上述另一個半導體 層之上；另-個閘極，其係設於上述另—個閘極絕緣媒之 上；第一導電型之另一個第一源極、汲極區域其係設於 上述另-個半導體層中之上述另—個閉極的兩側方；第二 導電型之另-個第-罩區域，其係'包含設置在位於上述另 -個半導遨層中之上述另一個第—源極、 域内的上述第-半導想；另—個第—通道區域 上述另-個半導體層中之上述另一個第一罩區域的下方， 並包含上述第二半導體；及第二導電型之另一個第一本體 區域，其係包含設於上述另-個半導懸層中之上述另―個 苐一通道區域下方之上述第三半導體。 554531 A7 B7 五、發明説明) 6 藉此，即使因處理之不均一導致第一罩區域之厚度產生 不均一時，仍可獲得可減少各電晶體之臨限值不均一的半 導體裝置。 亦可構成進一步包含··另一個半導體層，其係設於上述 基板之上部；另一個閘極絕緣膜，其係設於上述另一個半 導體層之上；另一個閘極，其係設於上述另一個閘極絕緣 膜之上；第二導電型之第二源極、汲極區域，其係設於上 述另一個半導體層中之上述另一個閘極的兩側方；第二通 道區域，其係包含設置在位於上述另一個半導體層中之上 述第二源極、汲極區域間之區域内的第四半導體；及第一 導電型之第二本體區域，其係包含設於上述另一個半導體 層中之上述第二通道區域下方之第五半導體。 上述第二通道區域宜為第二導電型。 藉此，形成於另一個半導體層上之電晶體之臨限值電壓 的變動被抑制。 亦可使上述閘極與上述第一本體區域電性連接，上述另 一個閘極與上述第二本體區域電性連接。 本發明之半導體裝置之製造方法包含：第一半導體層形 成步驟（a)，其係在半導體基板上部形成，且包含導入有第 一導電型雜質之第一半導體區域、及導入有第二導電型雜 質之第二半導體區域；在上述第一半導體層上依序形成第 二半導體層、及包含帶罩大於上述第二半導體層之半導體 之第三半導體層的步驟（b);在位於上述第三半導體層中之 上述第一半導體區域的部分上形成掩模，使用上述掩模， -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 554531 A7 B7 五、發明説明（7 ) 在位於上述第三半導體層中之至少上述第二半導體區域的 部分導入第一導電型雜質的步驟（C);於除去上述掩模後， 分別在位於上述第三半導體層中之上述第一半導體區域之 部分、及位於上述第二半導體區域之部分上形成閘極絕緣 膜與閘極的步驟（d);及將上述各閘極作為掩模，藉由在上 述第一半導體層、上述第二半導體層及上述第三半導體層 内植入雜質離子，在上述第一半導體區域内形成第二導電 型之源極、汲極區域，在上述第二半導體區域内形成第一 導電型之源極、汲極區域的步驟（e)。 採用本發明，可獲得隨構成罩區域之第三半導體層之厚 度變動，形成於第二半導體區域内之異質MIS之臨限值電壓 之變動被抑制之發揮互補型裝置功能的半導體裝置。再 者，採用本發明，位於第三半導體層中之第一半導體區域 的部分未摻雜第一導電型雜質。因此，藉由本發明之方法 獲得之發揮互補型裝置功能的半導體裝置，不致損及形成 於第一半導體區域内之異質MIS的特性。 上述步驟（c)宜以第一導電型雜質濃度剖面之最大值存在 於上述第二半導體層内或上述第三半導體層内之方式，植 入雜質離子。 藉此，形成於第一半導體區域内之電晶體之臨限值電壓 的變動被抑制。 【發明之實施形態】 以下，參照圖式說明本發明之實施形態。而為求簡單， 各實施形態中共用之構成要素，以相同的參照符號顯示。 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 554531 A7 __ B7 五、發明説明（。 ) 〇 (第一種實施形態） 首先，說明本實施形態之異質MOS的構造。圖1顯示將矽 鍺層用作通道區域，利用矽/矽鍺異質接合之本實施形態之 P通道異質MOS10的剖面構造。 如圖1所示，本實施形態之p通道異質MOS 10包含：P型 之矽基板11 ;閘極絕緣膜12，其係包含設於矽基板n上之 氧化矽膜（約6 nm);閘極13，其係由包含高濃度之p型雜質 的多晶矽構成，並設置於閘極絕緣膜12上；及側壁隔片 14 ’其係形成於閘極絕緣膜12之上，並覆蓋閘極13的側 面。 圖1所示之本實施形態之p通道異質MOS10，於其製造步 驟中，在矽基板11上部，藉由在結晶生長前先植入離子， 導入有高濃度之N型雜質（2 X l〇18at〇ms · cm·3)，以形成 矽層15。該矽層15上，藉由UHV-CVD法，依序形成有經 磊晶生長之矽層16、矽鍺層17、及矽層18。 再者，本實施形態之P通道異質MOS10中，於矽層15、 矽層16、矽鍺層π及矽層18中之位於閘極13兩側方的區域 内，設有含高濃度P型雜質的源極區域19及汲極區域20 ^ 此外，矽層15中之源極區域19與汲極區域20間的區域係 形成含高濃度N型雜質之矽本體區域21。矽層16及矽鍺層 17均處於原生長之狀態下，形成未摻雜N型雜質的非摻雜 層，矽層16及矽鍺層17中之源極區域19與汲極區域20間之 區域，分別形成含低濃度N型雜質之矽緩衝區域22、及含低 濃度N型雜質之矽鍺通道區域23。矽層18中位於閘極絕緣 -11 - 本紙張尺度適用中國國家榡準(CNS) A4規格(210X 297公釐） 554531 A7 B7 五、發明説明（ 膜12正下方之區域形成導入有p型雜質（5 X lonawms· cm·3)之石夕罩區域24。另外，閘極絕緣膜12係藉由熱氧化石夕 層18而形成。本實施形態之P通遒異工作時，藉 由施加於閘極13上之閘偏壓，矽鍺通道區域23及矽罩區域 24予以耗盡化，空穴移動矽鍺通道區域23。 矽層16之厚度為10 nm，矽鍺層17，亦即矽鍺通道區域 23之厚度為15 nm。此外，矽鍺通道區域23之鍺含有率為 30% 〇 圖2表示上述先前之異質M〇S1〇〇與本實施形態之異質 M〇S10之臨限值電壓與矽罩區域之厚度的相關關係。 先前之異質MOS100係在矽罩區域1〇7内摻雜有]^型雜 質，其臨限值電壓與矽罩區域之厚度的相關關係以圖2所示 之單點線（A)來表示。 另外包含摻雜有約5 X l〇17at0nis · cm-3之P型雜質矽罩 區域24之本實施形態的異質m〇S1〇，其臨限值電壓與矽罩 區域之厚度的相關關係以圖2所示之實線（B)來表示。從圖2 可知，本實施形態之異質MOS10與先前之異質MOS100比 較，臨限值的變動小。且於增加矽罩區域24之？型雜質濃度 時（P型雜質濃度為1 X l〇18at〇nis · cm·3)，與先前之異質 MOS100相反，如圖2内之虛線（〇所示，隨矽罩區域24厚 度增加，臨限值電壓之絕對值變小。亦即，臨限值電壓降 低。此因，矽罩區域24中之摻雜濃度高的區域變厚，矽鍺 通道區域23之電位降低。 因此’藉由在矽罩區域24内摻雜p型雜質，即使因處理上 -12- 本紙張尺度適财家標準(CNS) A4規格(21GX297公爱) 554531 A7 B7 五、發明説明（ 不均一導致矽罩區域24厚度增加，仍可抑制臨限值電壓的 增加。 先前之異質MOS100，由於其矽罩區域107於加工時以氧 化石夕熱氧化膜形成步驟、洗淨步驟等減少膜厚，控制厚度 非常困難。因此，石夕罩區域1〇7的厚度容易產生不均一。因 而’在同一晶圓内及各晶圓間，形成臨限值電壓不均一的 原因’造成先前之異質MOS上的重大問題。 但疋’採用本實施形態’則藉由在石夕罩區域2 4内適度摻 雜P型雜質，即使因處理上之不均一造成矽罩區域24之厚度 變動’仍可減少臨限值電壓的變動。以下，參照圖3進一步 詳細說明。 圖3(A)〜（〇係顯示具有使用於上述圖2之模擬上之雜質剖 面的三種異質MOS，於零偏壓時的帶剖面圖。圖3(A)〜（C) 中顯示係罩區域之厚度分別為1，2，5及10 nm時之四種帶 剖面。 如圖3(A)所示，先前之異質MOS100，其矽鍺通道區域 23之價電子帶的電位（圖中凸狀部分）絕對值隨矽罩區域24 的厚度增加而提高。這是與臨限值電壓的上昇有關。 另外，如圖3(B)所示，在石夕罩區域24内摻雜有約5 x 1017at〇ms · cm·3之P型雜質之本實施形態的異質MOS10 ’ 即使石夕罩區域24的厚度變動，碎錯通道區域23之價電子帶 的電位（圖中之凸狀部分）仍大致一定，界面之價電子帶端的 電位在± 〇·〇5 ev的範圍内。亦即，臨限值電壓的變動被抑 制0 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 11 554531 五、發明説明（ 再者，提高摻雜於矽罩 下，如圖3(c)所示，隨之型雜質濃度的情況 區域23之價電子帶 24厚度的增加，珍鍺通道 電位（圖中凸狀部分）絕 與圖2中以虛線表示之臨限值電壓之降低相_此 值求對”區域24厚度之變二減少臨限 式來設定摻雜濃度。 不目寺之方 其次’圖4顯示上述之碎罩區域不同之三種異質職的
Vg-Id特性。圖4係圖2及圖3所示之三種異質刪之乂㈣ 特性的模擬結果。此_罩區域24及⑦罩區域1〇7之厚度為 ^ nm ° 訂 如圖4所不，與單點線（A)所表示之先前異質MOS100比 較’在κ線（B)所表示之石夕罩區域24内摻雜約5 x l〇l7atoms · cnr3tP型雜質之本實施形態的異質M〇S1〇， 可以低閘壓流入特定的汲極電流。再者，提高摻雜於矽罩 區域24内之p型雜質濃度的情況下，如虛線（c)所示，可以 更低之閘壓流入特定的汲極電流。 從以上可知，與先前之異質MOS100比較，在矽罩區域 24内摻雜P型雜質之本實施形態之異質MOS 10具有可降低 臨限值電壓的效果。另外，為求抑制異質MOS之臨限值電 壓隨矽罩區域24之厚度變動而變動，矽罩區域24内所含之P 型雜質濃度在1 X l〇17atoms · cnT3以上即可。此外，矽罩 區域24内所含之p型雜質濃度宜在1 X 1018atoms · cm·3以 下。此因，如圖2及圖3所示，在上述之P型雜質濃度範圍 -14- V浓&尺度適用中國^家^<CNS) A4規格(210X297公爱 554531 A7 B7 五、發明説明（12 内’抑制異值MOS之臨限值電壓隨矽罩區域24之厚度變動 而變動的效果高。 圖5係異質M〇s中，藉由施加閘壓，而儲存於閘極絕緣膜 12(氧化石夕V矽罩區域24之界面（寄生通道）、及矽罩區域24/ 石夕鍺通道區域2 3之界面（通道）之總峰值濃度對應於閘壓之 點。 如圖5所示，可知包含摻雜有n型雜質（濃度為1 X 1017atoms · cnr3)之矽罩區域1〇7的先前異質MOS100(單 點線（A))，儲存於矽罩區域24/矽鍺通道區域23之界面之總 數大於寄生通道之總數的範圍，係圖中電壓範圍A。另外， 包含石夕罩區域24内摻雜有P型雜質之矽罩區域24之本實施形 態的異質MOS10，其儲存於矽罩區域24/矽鍺通道區域23 界面之總數大於寄生通道之總數的範圍，隨p型雜質濃度增 加為5 X i〇17at〇ins · cm.3(實線（B))、1 X 1018atoms · cnT3(虛線（〇)，而依序擴大成圖中之電壓範圍B，C。這表 示抑制了先前之異質M0S100發生問題的寄生通道，可獲 得局驅動力。 如以上所述，藉由在矽罩區域24内適度導入P型雜質，可 抑制異質MOS之臨限值電壓隨矽罩區域24之厚度變動而變 動。因此，即使因處理不均一致使矽罩區域24之厚度產生 不均一，仍可減少同一晶圓内、各晶圓間、及批次間之臨 限值的不均一。尤其是，使用數個本實施形態之異質 MOS10構成積體電路時，為求進一步減少各異質MOS10間 之臨限值的不均一，亦宜避免各異質MOS10之矽罩區域 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554531 A7 B7 五、發明説明（13 24的厚度發生變化，具體而言，宜在10 nm以下。 此外，亦可降低異質MOS的臨限值電壓。並可抑制先前 之異質MOS發生問題的寄生通道，實現高驅動力。 另外，本實施形態係顯示使用石夕鍺通道區域23之p通道異 質MOS，不過，本發明並不限定於該構造，即使將全部之 導電型均換成N通道異質MOS，亦可獲得同樣的效果。亦 即，異質MOS之構造如為存在於通道區域與閘極絕緣膜之 間，通道區域與形成異質接合之半導體層（對應於本實施形 態之石夕罩區域24)内，適度摻雜與移動通道之載體具有相同 導電性之雜質時，亦可抑制異質MOS之臨限值電壓的變 動。例如，亦可使用包含Si1-xCx之通道區域以取代石夕鍺通 道區域23，使用摻雜有N型雜質之矽罩區域，構成N通道異 質MOS。此外，亦可將矽鍺碳使用於通道，構成使用摻雜 有N型雜質之矽罩區域的N通道異質M〇s，或是使用摻雜有 P型雜質之矽罩區域的P通道異質M〇s。此外，亦可構成積 體此等之CMOS。 (第二種實施形態） 其次，說明本實施形態之異質DTMOS的構造。圖ό顯示 將矽鍺層用作通道區域，利用矽/矽鍺接合之本實施形態之 Ρ通道異質DTMOS60的剖面構造。圖7係本實施形態之ρ通 道異質DTMOS60的上面圖。 如圖6所示，本實施形態之ρ通道異質dtm〇S60包含：Ρ 型之矽基板11 ;閘極絕緣膜12，其係包含設於矽基板11上 之氧化矽膜（約6 nm);閘極13，其係由包含高濃度之ρ型雜 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554531 A7 B7 五、發明説明（14 質的多晶矽構成，並议置於閘極絕緣膜12上；及側壁隔片 14，其係形成於閘極絕緣勝12之上，並覆蓋閘極13的側 面0 圖6所示之本實施形態之P通道異質1)丁1^〇56〇，於其製 造步驟中，在矽基板11上部，藉由在結晶生長前先植入離 子，導入有高濃度之N型雜質（2 χ 1〇〜_ · cm-3)，以 形成矽層15。該矽層15上，藉由UHV-CVD法，依序形成 有經蠢晶生長之石夕層、石夕鍺層I?、及石夕層η。 再者，本實施形悲之p通道異質DTMOS60中，於矽層 15、矽層16、矽鍺層17及矽層18中之位於閘極13兩側方的 區域内，設有含咼濃度p型雜質的源、極區域19及汲極區域 20 〇 此外，矽層15中之源極區域19與汲極區域2〇間的區域係 形成含高濃度N型雜質之矽本體區域21。矽本體區域21與 閘極13以配線25予以電性短路。具體而言，如圖7所示，閘 極13與矽本體區域21在形成有通道之區域外直接連接。 矽層16及矽鍺層17均處於原生長之狀態下，形成未摻雜 N型雜質的非摻雜層，矽層16及矽鍺層17中之源極區域19 與汲極區域20間之區域，分別形成含低濃度N型雜質之矽缓 衝區域22、及含低濃度N型雜質之矽鍺通道區域23。矽層 18中位於閘極絕緣膜12正下方之區域形成導入有p型雜質（5 X l〇17atoms · cm·3)之矽罩區域24。另外，閘極絕緣膜12 係藉由熱氧化矽層18而形成。本實施形態之p通道異質 DTMOS60工作時，藉由施加於閘極13上之閘偏壓，矽鍺 •17- 本紙張尺度適用中國國豕標準(CNS) A4規格(210 X 297公釐) 裝 訂
554531 五、發明説明（15 A7 B7 - ----- 通道區域23及矽罩區域24予以耗盡化，空穴移動發錯通道 區域23。 石夕層16之厚度為10 nm ’ ^夕錯層17，亦即石夕錯通道區域 23之厚度為15 nm。此外，矽鍺通道區域23之鍺含有率為 3 0% 〇 從上述内容可知，基本上，與上述第一種實施形態所示 之異質MOS的構造相同，其差異處在於閘極13與石夕本體區 域21構成電性短路。 如圖6所示，本實施形態之異質DTMOS60的閘極13與石夕 本體區域21彼此短路。因而，在閘極13上施加有閘偏壓 時，經由矽本體區域21，在矽鍺通道區域23上施加有與閘 偏壓相同大小之正向偏壓。藉此，於閘偏壓切斷時，處於 與一般MOS電晶體相同的狀態，此外，於閘偏壓接通時， 由於矽本體區域21隨閘偏壓增加而正向偏置，因此臨限值 電壓降低。因此與使用先前之矽基板的DTMOS比較，可以 低臨限值電壓工作。 此外，本實施形態之異質DTMOS60，由於可增加基板偏 壓係數7，因此工作時之臨限值大幅降低，有效之閘超越 驅動量增加。因而可獲得高接通電流。亦即，採用異質 DTMOS60時，即使為低電壓，亦可實現高電流驅動力及迅 速的切換速度。 圖8表示先前之異質MOS 100之閘極13與矽本體區域21電 性連接之異質DTMOS(以下稱先前型異質DTMOS)、與在 矽罩區域24内導入P型雜質之本實施形態之異質DTMOS60 -18- 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐) 554531 A7 B7
之臨限值電壓與矽罩區域之厚度的相關關係。 先刖型之異質DTMOS係在碎罩區域107内推雜有N型雜 質’其臨限值電壓與矽罩區域之厚度的相關關係以圖8所示 之單點線（a)來表示。 另外包含推雜有約5 X 1017 atoms· cm-3之P型雜質梦罩 區域24之本實施形態的異質DTMOS60，其臨限值電壓與 石夕罩區域24之厚度的相關關係以圖8所示之實線（b)來表 示。從圖8可知，本實施形態之異質DTMOS60與先前型異 質DTMOS比較，臨限值的變動小。且於增加矽罩區域24之 P型雜質濃度時(P型雜質濃度為1 X 1018atoms · cm·3 ··圖8 中之虛線（c))，與先前型異質DTMOS(單點線（a))相反，隨 矽罩區域24厚度增加，臨限值電壓之絕對值變小。亦即， 臨限值電壓降低。此因，矽罩區域24中之摻雜濃度高的區 域變厚，矽鍺通道區域23之電位降低。 此外，與上述第一種實施形態所示之異質MOS10的臨限 值電壓變動比較，其變化量較小。據此可知，與上述第一 種實施形態之異質MOS 10比較，本實施形態之異質 DTMOS60對臨限值電壓之穩定化有效。另外，由於抑制異 質DTMOS之臨限值電壓隨矽罩區域24之厚度變動而變動， 因此，矽罩區域24内所含之P型雜質濃度在1 X 1017atoms · cnT3以上即可。此外，石夕罩區域24内所含之P 型雜質濃度宜在1 X l〇18atoms · cnT3以下。此因，如圖8 所示，上述P型雜質之濃度範圍内，抑制異質MOS之臨限值 電壓隨矽罩區域24之變動而變動的效果高。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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554531 A7 B7 五、發明説明（17 ) 圖9顯示先前型異質DTMOS與矽罩區域24内導入p型雜 質之本實施形態的異質DTMOS60之模擬Vg-Id特性的結 果。此時之先前型異質DTMOS之矽罩區域107、及本實施 形態之異質DTMOS60之矽罩區域24的厚度均為5 nm。 從圖9中可知，比較以單點線（a)表示之先前型異質 DTMOS，與以實線（b)表示之本實施形態之異質 DTMOS60，可降低臨限值電壓。 一般而言，DTMOS於P型之閘極-N型之本體（基極）_p型 之源極區域19(射極）、汲極區域20(集極）間產生橫方向之 寄生雙極電晶體，該電晶體接通而流入之本體電流在實用 上有問題。 但是，如圖9所示，在先前型異質DTMOS與本實施形態 之異質DTMOS60之間，本體電流無變化。亦即，本實施形 態之異質DTMOS60，其本體電流與汲極電流之差擴大，可 擴大被本體電流所限制之工作電壓範圍。 圖10係顯示為求使先前型異質DTMOS(本體區域21之N 型雜質濃度：2 X 1018atoms · cm·3)與本實施形態之異質 DTMOS60的臨限值相等，而提高本實施形態之異質 DTMOS60之矽本體區域21的N型雜質濃度（2 X 1019atoms · cm·3)，各個異質 DTMOS 的 Vg-Id 特性圖。 採用本實施形態，可藉由在矽罩區域24内摻雜P型雜質， 提高臨限值降低部分之本體區域21的雜質濃度。本體區域 21之雜質濃度提高時，源極-本體間之内部電位增加。因 此，可減少橫方向之寄生雙極電晶體内發生的本體電流。 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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554531 A7 ____ B7 五、發明説明（18 ) 亦即，可擴大工作電壓範圍。且於提高本體區域21之雜質 濃度時，於源極-沒極間施加電壓時，可抑制自源極區域1 9 及>及極區域20之耗盡層的擴大。因此，即使提高本體濃 度，仍可保持低的臨限值電壓，亦可確實抑制縮短閘長時 產生之短通路效果❶另外，本實施形態係將矽本體區域21 之雜質濃度設定在2 X l〇19at〇ms · cnT3，不過，若設定在 5 X 1018atoms · cm·3以下時，亦可獲得同樣效果。 如以上所述，藉由在矽罩區域24内適度摻雜p型雜質，可 抑制臨限值電壓隨矽罩區域之厚度變動而變動。因此，即 使因處理不均一致使矽罩區域24之厚度產生不均一，仍可 減少同一晶圓内、各晶圓間、及批次間之臨限值的不均 一。尤其是’使用數個本實施形態之異質DTMOS60構成積 體電路時，為求進一步減少各異質DTMOS60間之臨限值電 壓的不均一’亦宜避免各異質DTMOS60之矽罩區域24的 厚度發生變化，具體而言，宜在1〇 nm以下。 此外，亦可藉由在矽罩區域24内適度摻雜p型雜質，以降 低臨限值電壓。 再者，可抑制形成異質DTMOS構造上問題之本體電流， 實現大的工作電壓範圍，確實抑制短通道效果。 另外’本實施形態係顯示使用矽鍺通道區域23之P通道異 質DTMOS，不過，本發明並不限定於該構造，即使將全部 之導電型均換成N通道異質MOS，亦可獲得同樣的效果。 亦即，異質DTMOS之構造如為存在於通道區域與閘極絕緣 膜之間，通道區域與形成異質接合之半導體層（對應於本實 -21 - 本紙張尺度適用中g g~^^CNS) A4規格(21()χ297公爱)^--- 554531 A7 B7
施形態之矽罩區域24)内，適度摻雜與移動通道之載體具有
成N通道異質DTMOS。此外，亦可將矽鍺碳使用於通道， 構成使用摻雜有N型雜質之矽罩區域的n通道異質 DTMOS，或是使用摻雜有p型雜質之矽罩區域的p通道異質 DTMOS。此外’亦可構成積體此等之dtm〇S。 (第三種實施形態） 本實施形態說明互補型異質MOS之構造。圖11顯示將矽 鍺層用作通道區域，利用矽/矽鍺異質接合之本實施形態之 互補型異質MOS70的剖面構造。 如圖11所示，本實施形態之互補型異質MOS70包含：矽 層15a ;埋入氧化膜15b，其係藉由在矽層15a内植入氧離 子等方法而形成；半導體層30，其係設於埋入氧化膜15b之 上，用於P通道異質MOS(以下稱P-異質MOS);及半導體 層90，其係設於埋入氧化膜15b之上，用於N通道異質 MOS(以下稱N-異質MOS)。於半導體層30之上設有：包含 氧化矽膜（約6 nm)之閘極絕緣膜12 ;閘極13，其係由包含 高濃度P型雜質之多晶矽構成，並設於閘極絕緣膜12之上； 及側壁隔片14，其係形成於閘極絕緣膜12之上，並覆蓋閘 極13之側面。此外，半導體層90之上設有··包含氧化石夕膜 (約6 nm)之閘極絕緣膜72 ;閘極73，其係由包含高濃度N 蜜雜質之多晶矽構成，並設於閘極絕緣膜72之上；及側壁
本紙杀尺度適用中國國家樣準(CNS) A4规格(210 X 297公釐) 554531 A7 B7 五、發明説明（2C)) 隔片74，其係形成於閘極絕緣膜72之上，並覆蓋閘極73之 側面。 本實施形態之互補型異質MOS70之製造步驟，在P-異質 MOS用之半導體層30内，藉由在結晶生長前先植入離子， 導入有高濃度之N型雜質（2 X 1018atoms · cnT3)，以形成 矽層15。該矽層15上，藉由UHV-CVD法，依序形成有經 磊晶生長之矽層16、矽鍺層17、及矽層18。再者，於矽層 15、矽層16、矽鍺層17及矽層18中之位於閘極13兩側方的 區域内，設有含高濃度P型雜質的源極區域19及汲極區域 20 ° 矽層15中之源極區域19與汲極區域20間的區域係形成含 高濃度N型雜質之矽本體區域21。矽層16及矽鍺層17均處 於原生長之狀態下，形成未摻雜N型雜質的非摻雜層，矽層 16及矽鍺層17中之源極區域19與汲極區域20間之區域，分 別形成含低濃度N型雜質之矽緩衝區域22、及含低濃度N型 雜質之矽鍺通道區域23。矽層18中位於閘極絕緣膜12正下 方之區域形成導入有P型雜質（5 X 1017atoms · cm·3)之石夕 罩區域24。另外，閘極絕緣膜12係藉由熱氧化矽層18而形 成。 此外，在N-異質MOS用之半導體層90内，亦藉由在結晶 生長前先植入離子，導入有高濃度之P型雜質（2 X 1018atoms · cm·3)，以形成石夕層75。該石夕層75上，藉由 UHV-CVD法，依序形成有經磊晶生長之矽層76、矽鍺層 77、及矽層78。再者，於矽層75、矽層76、矽鍺層77及矽 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 554531 A7 - B7 五、發明説明（21 ) 層78中之位於閘極73兩側方的區域内，設有含高濃度N型 雜質的源極區域79及汲極區域80。 矽層75中之源極區域79與汲極區域80間的區域係形成含 高濃度P型雜質之矽本體區域81。矽層76及矽鍺層77均處 於原生長之狀態下，形成未摻雜P型雜質的非摻雜層，矽層 76及矽鍺層77中之源極區域79與汲極區域80間之區域，分 別形成含低濃度P型雜質之矽緩衝區域82、及含低濃度P型 雜質之矽鍺區域83。矽層78中位於閘極絕緣膜72正下方之 區域形成矽通道區域84。尤其是，本實施形態之N-異質 MOS之矽通道區域84在原生長狀態下，係形成未摻雜雜質 的非摻雜層。 矽層16及76之厚度為10 nm，矽鍺層17及77，亦即，矽 鍺通道區域23及矽鍺區域83之厚度為15 nm。此外，矽鍺 通道區域23及矽鍺區域83之鍺含有率為30%。 從以上說明可知，本實施形態之互補型異質MOS70包 含：與形成於SOI基板上之上述第一種實施形態之異質 MOS10大致相同構造之P-異質M0S ;及雖係與上述第一種 實施形態之異質M0S 10大致相同的構造，不過，不同之處 在於將異質MOS10之各部導電型完全顛倒替換，並在矽通 道區域84内未摻雜P型雜質方面不同的N-異質M0S。 其次，參照圖12說明本實施形態之互補型異質M0S。圖 12係顯示本實施形態之互補型異質MOS70之製造方法的步 驟剖面圖。 首先，於圖12(a)所示之步驟中，準備包含矽層15a、埋 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 554531 A7 B7 五、發明説明（22 ) 入氧化膜15b、及破層i5c之SOI基板71。繼續，藉由植入 離子，形成矽層15c内導入有濃度約2 X l〇i8at〇ms · cm-3 之雜質的n+矽區域（p-異質m〇S區域）與p +矽區域（N_異質 MOS區域）。繼續，在該石夕層i5c上，藉由使用UHV-CVD 法之磊晶生長，依序形成矽層16a、矽鍺層17a及矽層 18a。此時，上述各層係非摻雜層，矽層l6a之厚度為1〇 nm ’矽鍺層17a之厚度為15 nm，矽層18a之厚度為5 nm， 並使矽鍺層17a之鍺含有率為30%來形成各層。 其次，於圖12(b)所示之步驟中，於N-異質m〇S區域上 堆積光阻掩模。繼續，將光阻掩模作為掩模，在P-異質 M0S區域之石夕層18a内，藉由植入離子，導入濃度約5 x 1017atoms · cm·3之P型雜質。 其次，於圖12(c)所示之步驟中，除去光阻掩模後，於p_ 異質MOS區域及N-異質MOS區域之矽層18a上，分別形成 閘極絕緣膜12及72，再於其上分別形成包含摻雜有高濃度 N型雜質之多晶矽的n+型閘極13、及包含摻雜有高濃度p型 雜質之多晶矽的p +型閘極73。之後，形成覆蓋閘極73側面 之側壁隔片14及74。 其次，於圖12 (d)所示之步驟中，將各閘極與各側壁隔片 作為掩模，藉由植入高濃度雜質離子，形成形成n+型之源 極區域19及汲極區域20、與p +型之源極區域79及汲極區域 80 ° 繼續，藉由形成溝槽86，分離P-異質MOS區域與異質 MOS區域。藉此，在P_異質m〇S區域内形成有矽層15、石夕 -25- 本紙張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐）
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五、發明説明（23 層16、矽鍺層17及矽層18，在N-異質MOS區域内形成有矽 層75、矽層76、矽鍺層77及矽層78。 此時，源極區域19與汲極區域20之間的區域内形成有石夕 本體區域21、石夕緩衝區域22、梦錯通道區域23及石夕罩區域 24。此外，在源極區域79與没極區域80之間的區域内形成 有石夕本體區域81、石夕緩衝區域82、石夕錯區域83及石夕通道區 域84。 藉由包含以上步驟之製造方法，可獲得互補型異質 MOS70。 藉由使用上述製造方法，可以簡單之製造方法製造使用 高性能之異質MOS的CMOS裝置。另外，亦可於ρ·異質 MOS區域、N-異質MOS區域，分別藉由接觸閘極與矽本體 區域連接，以形成互補型異質DTMOS。 採用本實施形態，可藉由在P-異質MOS區域之石夕罩區域 24内適度導入P型雜質，抑制異質MOS之臨限值電壓隨石夕 罩區域24之厚度變動而變動。因此，即使因處理不均一致 使矽罩區域24之厚度產生不均一，仍可減少同一晶圓内、 各晶圓間、及批次間之臨限值的不均一。此外，亦可降低 P-異質MOS區域之臨限值電壓。再者，可抑制先前之異質 MOS上發生問題之寄生通道，以實現高驅動力。 再者，本實施形態之互補型異質MOS70在冰異質1^〇5區 域之矽通道區域84内未摻雜P型雜質。因此，不損及氺異 質MOS區域之特性。使用圖13(a)及（b)對其進一步說明。 圖13(a)係顯示本實施形態之互補型異質MOS70具備之卜異 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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質MOS區域施加有閘偏壓時之帶剖面圖，圖13^)係顯示本 實施形態之互補型異質M〇S70具備之N_異質M〇s區域：加 有閘偏壓時之帶剖面圖β 如圖13(a)所示，Ρ-異質MOS區域之通道形成於矽鍺通道 區域23 ’空穴移動。 如圖13(b)所示，Ν-異質MOS區域之通道形成於矽通道 區域84 ,電子移動。上述互補型異質MOS70之製造方法， 於圖12(a)所示之步驟中，藉由就地摻雜ρ型雜質導入矽層 18a以形成時，最後形成有摻雜有ρ型雜質的矽層78。因 此，矽通道區域84之價電子帶形成具有圖13(1))中之虛線所 示的電位，臨限值電壓上昇。 但是，本實施形態於圖12(a)所示之步驟中，不實施ρ型 雜質的就地摻雜，僅在位於P-異質MOS區域之石夕層18A内 藉由植入離子導入P型雜質。因此，最後在矽層78内幾乎未 導入P型雜質。因此，矽通道區域84之價電子帶形成具有圖 13(b)中之實線所示的電位。藉此，由於N-異質MOS之臨 限值電壓的上昇被抑制，因此幾乎不損及N-異質MOS的特 性。 圖14顯示本實施形態之互補型異質MOS具僙之p-異質 MOS之矽本體區域21、矽緩衝區域22、矽鍺通道區域23及 石夕罩區域24之錯組成及雜質剖面。 如圖14所示，P型雜質濃度於矽罩區域24之表面最南（5 X iO^atoms · cnT3)，濃度隨距表面之深度增加而降低。 因而，本實施形態之互補型異質MOS之製造方法’由於 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x297公釐)
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554531 A7 B7 五、發明説明（25 ) 係藉由以植入離子導入P型雜質，來形成矽罩區域24，因此 P型雜質到達位於矽罩區域24下方的區域。P型雜質到達位 於矽罩區域24下方之區域時，除矽罩區域24/矽鍺通道區域 23之界面之外，在距矽罩區域24表面深之區域（如矽緩衝區 域22)形成有空穴移動的區域。因此，藉由施加於閘極13之 閘偏壓，控制汲極電流之接通、切斷困難。亦即，P-異質 MOS的特性降低。 因此，宜調節植入離子之條件，儘量避免p型雜質到達矽 缓衝區域22，並宜使矽罩區域24或矽鍺通道區域23中之p 型雜質濃度最高（亦即，矽罩區域24或矽鍺通道區域23内存 在P型雜質剖面的峰值尤其是，宜使矽罩區域24中之p型 雜質濃度最高，如本實施形態所示，更宜使矽罩區域24表 面的濃度最高。 如此’採用本實施形態，可獲得不損及Ν -異質m〇s之特 性’而具備高性能之Ρ-異質MOS的互補型異質^4〇5。 (產業上之利用可能性） 本發明可利用於異質接合MOS電晶體、異質接合dtm〇s 電晶體等，將異質接合使用在通道區域上的場效電晶體。 【發明之功效】 採用本發明，可獲得臨限值電壓之增加被抑制的半導體 裝置。 【圖式之簡單說明】 圖1係顯示本發明之異質MOS的剖面構造圖。 圖2係表示先前之異質MOS與本發明之異質M〇s之臨限 -28- 本紙張尺度適用中國國家榡準(CNS) A4規格(21〇X 297公釐) 554531 A7
值電壓與矽罩區域之厚度的相關關係圖。 圖3(A)〜(C)係顯示具有用於圖2之模擬之雜質刹面之三種 異質MOS於零偏壓時的帶剖面圖。 圖4係顯不係罩區域不同之三種異質邮§之^以的特性 圖。 圖5係異質MOS中，儲存於通道與寄生通道之總峰值濃度 對應於閘壓之點。 圖6係顯示本發明之異質dtm〇S的剖面構造圖。 圖7係本發明之異質DTMOS的上面圖。 圖8係表示先前型異質DTMqS與本發明之異質dtmqs之 臨限值電壓與矽罩區域之厚度的相關關係圖。 圖9係顯示模擬先前型異質dtm〇S與本發明之異質 DTMOS之各個〃§-1(1特性的結果圖。 圖10係顯示先前型異質DTMOS與本發明之異質DTMOS 之各個Vg-Id特性圖。 圖11係顯示將矽鍺層用作通道區域，利用矽/矽鍺異質接 合之本發明之互補型異質MOS的剖面構造圖。 圖12(a)〜（d)係表示本發明之互補型異質m〇S70之製造方 法的步驟剖面圖。 圖130)係顯示本發明之互補型異質m〇S具備之P-異質 M0S施加有閘偏壓時之帶剖面圖，圖13(b)係顯示本發明之 互補型異質MOS具備之N-異質MOS施加有閘偏壓時之帶剖 面圖。
圖14係顯示本發明之互補型異質MOS具備之P-異質MOS -29- 本紙張尺度適用中國國家襟準(CNS) A4規格(21QX 297公爱〉 554531 A7 B7 五 發明説明（27 ) 之矽本體區域、矽缓衝區域、矽鍺通道區域及矽罩區域之 鍺組成及雜質剖面圖。 圖15係顯示先前之異質MOS的構造圖。 圖16係顯示模擬先前之異質MOS之臨限值電壓與矽罩區 域之厚度的關係圖。 【元件符號之說明】 10，100 異質 MOS 11，101矽基板 12, 72, 102 閘極絕緣膜 13, 73，103 閘極 14, 74, 104側壁隔片 15，16，18, 75, 76, 78 矽層 15a，15c石夕層 15b埋入氧化膜 17, 77矽鍺層 19, 79，105 源極區域 20, 80，106 汲極區域 21，81，110矽本體區域 22, 82，109矽緩衝區域 23，108矽鍺通道區域 24，107矽罩區域
25 配線 60 異質 DTMOS 70互補型異質MOS -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554531 A7 B7 五、發明説明（28 ) 71 SOI基板 83矽鍺區域 84矽通道區域 85光阻掩模 86溝槽 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 554531 AB c D 第091107325號專利申請案 中文申請專利範圍替換本(9## 六、申請專利範圍 1. 一種半導體裝置，其包含： 基板； 半導體層，其係設於上述基板之上部； 閘極絕緣膜，其係設於上述半導體層之上； 閘極，其係設於上述閘極絕緣膜之上； 第一導電型之第一源極、汲極區域，其係設於上述半導 體層中之上述閘極的兩側方； 第一導電型之第一罩區域，其係包含設置在位於上述半 導體層中之上述第一源極、汲極區域間之區域内的第一半 導體； 第一通道區域，其係設於上述半導體層中之上述第一罩 區域的下方，並包含對載體之移動帶端之載體的電位小於 上述第一半導體之第二半導體；及 第二導電型之第一本體區域，其係包含設置於上述半導 體層中之上述第一通道區域下方的第三半導體。 2. 如申請專利範圍第1項之半導體裝置， 其中上述閘極與上述第一本體區域電性連接。 3. 如申請專利範圍第1或2項之半導體裝置， 其中上述罩區域構成於施加閘偏壓時予以耗盡化。 4. 如申請專利範圍第1項之半導體裝置， 其中上述第一罩區域内所含之第一導電型雜質濃度在1 X 1017atoms · cm-3 以上。 5·如申請專利範圍第4項之半導體裝置， 其中對於上述第一罩區域之厚度變化，以形成於零偏壓 O:\77\77730-920610 doc - 1 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 時之上述第一通到區域與上述第一罩區域之界面上之通道 吃位在±0.05 eV範圍内之方式，在上述第一罩區域内摻 雜有第一導電型雜質。 如申凊專利範圍第1項之半導體裝置， 其中上述第一本體區域内所含之第二導電型雜質濃度在 5 Xl〇18atoms · cm·3 以上。 7·如申請專利範圍第1項之半導體裝置， 其中上述第一罩區域之厚度在IQ 以下。 •如申凊專利範圍第1項之半導體裝置， 其中上述第一半導體係矽。 9·如申請專利範圍第8項之半導體裝置， 其中上述第二半導體包含矽、鍺及碳中之至少其中一 方。 10·如申請專利範圍第丨項之半導體裝置，其中包含： 另一個半導體層，其係設於上述基板之上部' 另一個閘極絕緣膜，其係設於上述另一個半導體層之 f 一個閘極，其係設於上述另一個閘極絕緣膜之上； 、、第導電型之另一個第一源極、沒極區域，其係設於上 述另一個半導體層中之上述另-個閘極的兩側方； 第-導電型之另-個第一罩區域，其係包含設置在位於 上述另一個半導體層中之上述另一個第一源極、沒極區域 間之區域内的上述第一半導體； 另-個第-通道區域，其係設於上述另—個半導體層中 O:\77\77730-9206l0doc 554531 A B c D 々、申請專利範圍 之上述另一個第一罩區域的下方，並包含上述第二半導 體；及 第二導電型之另一個第一本體區域，其係包含設於上述 另一個半導體層中之上述另一個第一通道區域下方之上述 第三半導體。 11. 如申請專利範圍第1項之半導體裝置， 其中進一步包含：另一個半導體層，其係設於上述基板 之上部； 另一個閘極絕緣膜，其係設於上述另一個半導體層之 上； 另一個閘極，其係設於上述另一個閘極絕緣膜之上； 第二導電型之第二源極、汲極區域，其係設於上述另一 個半導體層中之上述另一個閘極的兩側方； 第二通道區域，其係包含設置在位於上述另一個半導體 層中之上述第二源極、汲極區域間之區域内的第四半導 體；及 第一導電型之第二本體區域，其係包含設於上述另一個 半導體層中之上述第二通道區域下方之第五半導體； 發揮互補型裝置之功能。 12. 如申請專利範圍第11項之半導體裝置， 其中上述第二通道區域係第二導電型。 13. 如申請專利範圍第11或12項之半導體裝置， 其中上述閘極與上述第一本體區域電性連接， 上述另一個閘極與上述第二本體區域電性連接。 O:\77\77730-920610.doc - 3 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） A B c D 554531 ττ、申請專利祀圍 14. 一種半導體裝置之製造方法，其包含： 第一半導體層形成步驟（a)，其係在半導體基板上部形 成，且包含：導入有第一導電型雜質之第一半導體區域、 及導入有第二導電型雜質之第二半導體區域； 在上述第一半導體層上依序形成第二半導體層、及包含 帶罩大於上述第二半導體層之半導體之第三半導體層的步 驟⑻； 在位於上述第三半導體層中之上述第一半導體區域的部 分上形成掩模，使用上述掩模，在位於上述第三半導體層 中之至少上述第二半導體區域的部分導入第一導電型雜質 的步驟（c); 於除去上述掩模後，分別在位於上述第三半導體層中之 上述第一半導體區域之部分、及位於上述第二半導體區域 之部分分別上形成閘極絕緣膜與閘極的步驟（d);及 將上述各閘極作為掩模，藉由在上述第一半導體層、上 述第二半導體層及上述第三半導體層内植入雜質離子，在 上述第一半導體區域内形成第二導電型之源極、汲極區 域，及在上述第二半導體區域内形成第一導電型之源極、 汲極區域的步驟（e)。 15. 如申請專利範圍第14項之半導體裝置之製造方法， 其中上述步驟（c)係以第一導電型雜質濃度剖面之最大 值存在於上述第二半導體層内或上述第三半導體層内之方 式，植入雜質離子。 O:\77\77730-920610 doc - 4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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