CN113594156B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN113594156B
CN113594156B CN202110480078.8A CN202110480078A CN113594156B CN 113594156 B CN113594156 B CN 113594156B CN 202110480078 A CN202110480078 A CN 202110480078A CN 113594156 B CN113594156 B CN 113594156B
Authority
CN
China
Prior art keywords
dielectric
dielectric spacer
layer
spacer
backside
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110480078.8A
Other languages
English (en)
Other versions
CN113594156A (zh
Inventor
陈志良
田丽钧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/167,646 external-priority patent/US11676896B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113594156A publication Critical patent/CN113594156A/zh
Application granted granted Critical
Publication of CN113594156B publication Critical patent/CN113594156B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

半导体器件包括衬底、栅极结构、源极/漏极结构、后侧通孔和电源轨。栅极结构沿着与衬底的前侧表面平行的第一方向延伸。后侧通孔沿着与衬底的前侧表面平行但垂直于第一方向的第二方向延伸，后侧通孔具有沿着第一方向与源极/漏极结构中的一个对准的第一部分和沿着第一方向与栅极结构对准的第二部分，后侧通孔的第一部分沿着第一方向具有第一宽度，并且后侧通孔的第二部分沿着第一方向具有第二宽度，其中第一宽度大于第二宽度。电源轨位于衬底的后侧表面上，并且与后侧通孔接触。本发明的实施例还涉及半导体器件的形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了快速增长。IC材料和设计的技术进步已经产生了多代IC。每一代都具有比上一代更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性。
在IC发展的过程中，功能密度(即，每个芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
然而，由于部件尺寸不断减小，因此制造工艺继续变得更加难以执行。因此，以越来越小的尺寸形成可靠的半导体器件是个挑战。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；栅极结构，沿着与所述衬底的前侧表面平行的第一方向延伸；源极/漏极结构，分别位于所述栅极结构的相对侧上；后侧通孔，沿着与所述衬底的所述前侧表面平行但是垂直于所述第一方向的第二方向延伸，所述后侧通孔具有沿着所述第一方向与所述源极/漏极结构中的一个对准的第一部分以及沿着所述第一方向与所述栅极结构对准的第二部分，所述后侧通孔的所述第一部分沿着所述第一方向具有第一宽度，并且所述后侧通孔的所述第二部分沿着所述第一方向具有第二宽度，其中，所述第一宽度大于所述第二宽度；以及电源轨，位于所述衬底的后侧表面上，并且与所述后侧通孔接触。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在衬底的前侧上方交替地形成第一半导体层和第二半导体层；蚀刻所述第一半导体层、所述第二半导体层和所述衬底以形成沟槽；形成衬所述于沟槽的侧壁的第一介电间隔件；形成衬于所述第一介电间隔件的侧壁的第二介电间隔件；在形成所述第二介电间隔件之后，在所述沟槽中形成后侧通孔；形成跨越所述第一介电间隔件和所述第二介电间隔件与所述后侧通孔延伸的栅极结构；在形成所述栅极结构之后，去除所述第二介电间隔件的未由所述栅极结构覆盖的部分，以形成第一凹槽；用第一导电材料填充所述第一凹槽以扩大所述后侧通孔；在扩大所述后侧通孔之后，蚀刻所述第一介电间隔件的未由所述栅极结构覆盖的部分，以形成第二凹槽；以及用第二导电材料填充所述第二凹槽。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：在衬底的前侧上方形成交替的第一半导体层和第二半导体层的外延堆叠件；在所述外延堆叠件旁边形成第一介电间隔件；在所述第一介电间隔件旁边形成第二介电间隔件；在所述第二介电间隔件旁边形成第三介电间隔件；形成靠近所述第三介电间隔件的牺牲介电层，其中，所述第一介电间隔件、所述第二介电间隔件、所述第三介电间隔件、所述牺牲介电层包括至少两种不同的材料；在形成所述牺牲介电层之后，用源极/漏极外延结构替换所述外延堆叠件的部分；在用所述源极/漏极外延结构替换所述外延堆叠件的所述部分之后，对所述衬底的后侧执行化学机械抛光工艺，直到所述牺牲介电层的底面暴露；去除所述牺牲介电层以形成暴露所述源极/漏极外延结构的侧壁的凹槽；以及用后侧通孔填充所述凹槽。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1E是根据本发明的一些实施例的集成电路的示意图。
图2至图26C示出了根据本发明的一些实施例的在制造集成电路的各个阶段中的方法。
图27A和图27B示出根据本发明的一些实施例的制造集成电路的方法。
图28A至图28E是根据本发明的一些实施例的集成电路的示意图。
图29至图52C示出了根据本发明的一些实施例的在制造集成电路的各个阶段中的方法。
图53至图70示出了根据本发明的一些实施例的在制造集成电路的各个阶段中的方法。
图71示出了根据本发明的一些实施例的制造集成电路的方法。
图72至图76是根据本发明的一些实施例的集成电路的截面图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
可以通过任何合适的方法来图案化全环栅(GAA)晶体管结构。例如，可以使用一个或多个光刻工艺来图案化结构，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化GAA结构。
图1A至图1E是根据本发明的一些实施例的集成电路的示意图，其中图1A是集成电路IC1的立体图，图1B是沿着图1A的线B-B的截面图，图1C是沿着图1A的线C-C的截面图，图1D是沿着图1A的线D-D的截面图，并且图1E是图1A的顶视图。应该注意，为简单起见，图1B至图1D中的一些元件未在图1A和图1B中示出。应该注意，本发明以全环栅(GAA)器件的形式呈现了实施例。本领域普通技术人员可以认识到可以从本发明的方面中受益的半导体器件的其他示例。例如，本文描述的一些实施例也可以应用于平面器件或FinFET器件。
示出了集成电路IC1。集成电路IC1包括衬底100。在一些实施例中，衬底100包括硅。可选地，衬底100可以包括锗、硅锗、砷化镓或其他合适的半导体材料。同样可选地，衬底100可以包括外延层。
介电层102设置在衬底100的前侧上。在一些实施例中，介电层102可以由诸如二氧化硅(SiO2)的氧化物制成，因此介电层102也可以互换地称为氧化物层。在一些其他实施例中，介电层102可以由其他合适的材料制成，诸如氮化物、氮氧化物等。
集成电路IC1还包括多个半导体层104，该多个半导体层104设置在介电层102上方并且彼此间隔开。因此，介电层102垂直地位于衬底100和半导体层104之间。半导体层104彼此交替地堆叠，并且每个半导体层104与上面的和下面的半导体层104垂直地间隔开。在一些实施例中，半导体层104可以由硅或其他合适的材料制成。在一些实施例中，半导体层104或其部分可以用作集成电路IC1中的半导体器件的沟道层(或沟道区域)。在一些实施例中，半导体层104也可以称为纳米结构，取决于它们的几何形状，纳米结构可以是“纳米片”或“纳米线”，并且这些纳米结构用于形成诸如GAA晶体管的半导体器件的沟道区域。下面进一步提供使用半导体层104来限定半导体器件的一个或多个沟道，因此半导体层104也可以称为沟道层。
集成电路ICl还包括包裹半导体层104的多个栅极结构120。栅极结构120沿着第一方向(例如X方向)延伸。在一些实施例中，每个栅极结构120覆盖每个半导体层104的至少四个侧面。在一些实施例中，每个栅极结构120包括栅极介电层、位于栅极介电层上方的功函金属层、位于功函金属层上方的填充金属。在图1C的截面图中，栅极结构120与介电层102的顶面和侧壁接触，并且与衬底100的侧壁接触。在一些实施例中，衬底100的最顶表面通过介电层102与栅极结构120分隔开。
在一些实施例中，栅极介电层可以由高k介电材料制成，诸如金属氧化物、过渡金属氧化物等。高k介电材料的示例包括但不限于氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他适用的介电材料。在一些实施例中，栅极介电层可以包括氧化物层。功函金属层可以是n型或p型功函层。示例性的p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或它们的组合。示例性的n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。功函层可以包括多个层。填充金属可以包括钨(W)、铝(Al)、铜(Cu)或其他合适的导电材料。
集成电路ICl还包括设置在栅极结构120的相对侧壁上的多个栅极间隔件130。在一些实施例中，栅极间隔件130可以包括SiO2、Si3N4、SiOxNy、SiC、SiCN膜、SiOC、SiOCN膜和/或它们的组合。
集成电路IC1还包括位于半导体层104之间的多个半导体层103。在一些实施例中，半导体层103垂直地位于栅极间隔件下方，并且与栅极结构120的侧壁接触。
集成电路ICl还包括多个源极/漏极外延结构140。如图1A所示，源极/漏极外延结构140设置在栅极结构120的相对侧上并且与半导体层104的侧壁接触。在一些实施例中，至少两个源极/漏极外延结构140沿着第二方向(例如，Y方向)设置在伪栅极结构110的相对侧上。在一些实施例中，位于半导体层104和栅极结构120的相对侧上的半导体层104、栅极结构120和源极/漏极外延结构140在集成电路IC1内形成GAA晶体管，其中半导体层104用作晶体管的沟道区域，栅极结构120用作晶体管的栅极区域，并且源极/漏极外延结构140用作晶体管的源极/漏极区域。在一些实施例中，源极/漏极外延结构140也可以可互换地称为源极/漏极结构。在各个实施例中，源极/漏极外延结构140可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。
在图1B的截面图中，集成电路IC1还包括硅化物层145，该硅化物层145具有设置在源极/漏极外延结构140的表面上的第一部分和设置在衬底100的侧壁上的第二部分。在一些实施例中，硅化物层145可以包括CoSi2、TiSi2、WSi2、NiSi2、MoSi2、TaSi2、PtSi等。在一些实施例中，介电层102的表面没有硅化物层145的覆盖。因此，在硅化物层145的第一部分和第二部分之间垂直地存在间隙。
集成电路ICl还包括邻近源极/漏极外延结构140和栅极结构120的后侧通孔150。在一些实施例中，栅极结构120沿着第一方向(例如，X方向)延伸，而后侧通孔150沿着基本垂直于第一方向的第二方向(例如，Y方向)延伸。在一些实施例中，后侧通孔150可以是导电材料，并且可以由金属制成，诸如铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)、钨(W)等。
在图1B的截面图中，其中图1B是源极/漏极外延结构140的截面图，后侧通孔150包括第一部分150A和连接至第一部分150A的第二部分150B，其中第一部分150A和第二部分150B沿着第一方向(例如X方向)横向位于两个源极/漏极外延结构140之间。后侧通孔150的第二部分150B与硅化物层145接触，并且因此电连接至至少一个外延结构140(例如，图1B的左侧上的外延结构140)。在一些实施例中，后侧通孔150的第二部分150B与介电层102的侧壁接触。在一些实施例中，第一部分150A的顶面低于第二部分150B的顶面。在一些实施例中，第一部分150A和第二部分150B可以由相同的材料制成。在一些其他实施例中，第一部分150A和第二部分150B可以由不同的材料制成，并且可以在它们之间包括可区别的界面。
在图1C的截面图中，图1C是沿着如图1A所示的C-C切口的栅极结构120的截面图，后侧通孔150包括邻近栅极结构120的部分的第三部分150C。例如，图1C所示的栅极结构120与后侧通孔150的第三部分150C交叉，使得后侧通孔150的第三部分150C至少位于栅极结构120的部分下方。在一些实施例中，后侧通孔150的第三部分150C具有与图1C的后侧通孔150的第一部分150A相同的材料。
在图1D的截面图中，图1D为栅极间隔件130的截面图，后侧通孔150包括邻近半导体层103的第四部分150D。在一些实施例中，后侧通孔150的第四部分150D具有与图1C的后侧通孔150的第一部分150A相同的材料。
参考图1B至图1D，后侧通孔150的第一部分150A和第二部分150B具有总宽度W1，后侧通孔150的第三部分150C具有宽度W2，并且后侧通孔150的第四部分150D具有宽度W3，其中宽度W1大于宽度W2和W3。也就是说，沿着第一方向(例如，X方向)，在源极/漏极外延结构140上切割的截面图中的后侧通孔150的宽度W1大于在栅极结构120上切割的截面图中的后侧通孔150的宽度W2，并且大于在栅极间隔件130上切割的截面图中的后侧通孔150的宽度W3。在一些实施例中，宽度W2基本上等于宽度W3。
在图1B的截面图中，集成电路IC1还包括第一介电间隔件160。在一些实施例中，第一介电间隔件160具有倒L形横截面。例如，第一介电间隔件160可以包括垂直部分160V-1和水平部分160H-1，其中垂直部分160V-1沿着后侧通孔150的第一部分150A的侧壁延伸，并且水平部分160H-1沿着后侧通孔150的第一部分150A的顶面延伸。在一些实施例中，第一介电间隔件160的水平部分160H-1与后侧通孔150的第二部分150B的侧壁接触，而后侧通孔150的第二部分150B的顶面没有覆盖第一介电间隔件160。在一些实施例中，第一介电间隔件160至少将后侧通孔150与一个外延结构140(例如图1B的右侧上的外延结构140)分隔开。也就是说，沿着第一方向(例如，X方向)，后侧通孔150位于两个源极/漏极外延结构140之间，并且后侧通孔150穿过硅化物层145电连接至一个外延结构140，并且通过第一介电间隔件160与另一个外延结构140分隔开。在一些实施例中，第一介电间隔件160可以由SiO2、SiC、SiOC、SiCN、Si3N4、SiCNO、TiO2或其他合适的介电材料制成。
在图1C的截面图中，第一介电间隔件160具有沿着后侧通孔150的第三部分150C的顶面延伸的水平部分160H-2。此外，集成电路IC1还包括第二介电间隔件165，第二介电间隔件165具有设置在后侧通孔150的第三部分150C的相对侧壁上的垂直部分165V-1。在一些实施例中，第二介电间隔件165的垂直部分165V-1分别与第一介电间隔件160的水平部分160H-2的相对侧壁接触。因此，第二介电间隔件165的竖直部分165V-1的顶面高于后侧通孔150的第三部分150C的顶面。在一些实施例中，在图1C的截面图中，第一介电间隔件160的水平部分160H-2和第二介电间隔件165的垂直部分165V-1将后侧通孔150的第三部分150C与栅极结构120分隔开。在一些实施例中，第二介电间隔件165可以由SiO2、SiC、SiOC、SiCN、Si3N4、SiCNO、TiO2、其他合适的介电材料或它们的组合制成。在一些实施例中，第一介电间隔件160和第二介电间隔件165由不同的介电材料制成。
在图1D的截面图中，第一介电间隔件160包括沿着后侧通孔150的第四部分150D的顶面延伸的水平部分160H-3。第一介电间隔件160还包括沿着半导体层104的侧壁表面延伸的垂直部分160V-3。更详细地，第一介电间隔件160的垂直部分160V-3与半导体层104、半导体层103、介电层102和衬底100接触。
此外，第二介电间隔件165包括水平部分165H-2和垂直部分165V-2。
在一些实施例中，第二介电间隔件165的水平部分165H-2位于第一介电间隔件160的水平部分160H-3上方。即，第一介电间隔件160的水平部分160H-3垂直地位于后侧通孔150的第四部分150D与第二介电间隔件165的水平部分165H-2之间。垂直部分165V-2设置在后侧通孔150的第四部分150D的相对侧壁上。在一些实施例中，第二介电间隔件165的垂直部分165V-2分别与第一介电间隔件160的水平部分160H-3的相对侧壁接触。
在一些实施例中，第二介电间隔件165的垂直部分165V-2与栅极间隔件130的侧壁接触。
集成电路ICl还包括第三介电间隔件163，其中第三介电间隔件163中的一个位于第一介电间隔件160的垂直部分160V-3和第二介电间隔件165的垂直部分165V-2之间。即，第一介电间隔件160的垂直部分160V-3通过第三介电间隔件163与第二介电间隔件165的垂直部分165V-2分隔开。在一些实施例中，第三介电间隔件163的顶面与栅极间隔件130接触。也就是说，第三介电间隔件163垂直地位于栅极间隔件130下方。在一些实施例中，在图1B和图1C的截面图中不存在第三介电间隔件163。例如，如图1C所示，第三介电间隔件163不垂直地位于栅极结构120下方。在一些实施例中，第三介电间隔件163可以由SiO2、SiC、SiOC、SiCN、Si3N4、SiCNO、TiO2或其他合适的介电材料制成。在一些实施例中，第一介电间隔件160、第二介电间隔件165和第三介电间隔件163由至少两种不同的介电材料制成。
集成电路ICl还包括位于源极/漏极外延结构140上方并且横向围绕栅极结构120的下部层间介电(ILD)层172以及位于下部ILD层172上方并且覆盖栅极结构120的上部层间介电(ILD)层174。在一些实施例中，下部ILD层172和上部ILD层174可以统称为ILD层170。在一些实施例中，下部ILD层172和上部ILD层174可以包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他合适的介电材料。低k介电材料的示例包括但不限于氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。在一些实施例中，可以在下部ILD层172和源极/漏极外延结构140之间可选地形成接触蚀刻停止层(CESL)(未示出)。CESL可以包括与下部ILD层172不同的材料，因此得到CESL与下部ILD层172之间的不同的蚀刻选择性。在一些实施例中，CESL包括氮化硅、氮氧化硅或其他合适的材料。
集成电路ICl还包括分别设置在源极/漏极外延结构140上方的多个源极/漏极接触件175。如图1B的截面图所示，源极/漏极接触件175穿过ILD层170延伸至硅化物层145的顶面，并且电连接至相应的源极/漏极外延结构140。在一些实施例中，源极/漏极接触件175可以包括衬垫和填充金属。衬垫位于填充金属和下面的源极/漏极外延结构140之间。在一些实施例中，衬垫辅助填充金属的沉积，并且有助于减少填充金属穿过ILD层170向外扩散。在一些实施例中，衬垫包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或另一合适的材料。填充金属包括导电材料，诸如钨(W)、铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)或其他合适的导电材料。
集成电路IC1还包括设置在衬底100的后侧上的后侧介电层180和位于后侧介电层180中的后侧金属线190。在图1A和图1B的截面图中，至少一条后侧金属线190沿着衬底100的后侧表面、后侧通孔150的后侧表面和第一介电间隔件160的后侧表面延伸，并且与衬底100的后侧表面、后侧通孔150的后侧表面和第一介电间隔件160的后侧表面接触。在一些实施例中，后侧金属线190通过后侧通孔150和硅化物层145电连接至至少一个外延结构140(例如，图1B的左侧上的外延结构140)，并且还通过后侧通孔150电连接至源极/漏极接触件175。在一些实施例中，后侧介电层180的材料可以与下部ILD层172和上部ILD层174类似。在一些实施例中，后侧金属线190可以包括铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)、钨(W)等。
在一些实施例中，一条或多条后侧金属线190可以用作衬底100的后侧处的一个或多个后侧电源轨(例如，VDD和/或VSS电源轨)，并且因此在上下文中，后侧金属线190可以互换地称为后侧电源线或后侧电源轨。在一些实施例中，当后侧金属线190用作后侧电源轨时，电耦接至后侧电源轨190的相应的外延结构140(例如，图1B的左侧上的外延结构140)用作源极外延结构，并且电耦接至源极外延结构140的相应的源极/漏极接触件175(例如，图1B的左侧上的源极/漏极接触件175)可以称为源极接触件。
图2至图26C示出了根据本发明的一些实施例的制造图1A至图1D的集成电路IC1的各个阶段中的方法。
参考图2。示出了衬底100。在一些实施例中，衬底100可以包括诸如硅的半导体材料。接下来，在衬底100上方形成介电层102。在一些实施例中，可以通过合适的沉积工艺来形成介电层102。
多个半导体层103和半导体层104交替沉积在衬底100上方。半导体层103和半导体层104具有不同的材料和/或组分，使得半导体层103和半导体层104具有不同的蚀刻选择性。在一些实施例中，半导体层103由SiGe制成。半导体层103的锗百分比(原子百分比浓度)在约10％和约20％之间的范围内，但是可以使用更高或更低的锗百分比。然而，应当理解，整个说明书中列举的值是示例，并且可以改变为不同的值。例如，半导体层103可以是SixGey，例如Si0.8Ge0.2或Si0.9Ge0.1，其中Si和Ge的相对比例可以在实施例之间和层内变化，并且本发明不限于此。半导体层104可以是不含锗的纯硅层。半导体层104也可以是基本上纯的硅层，例如，锗百分比低于约1％。在一些实施例中，半导体层103具有比半导体层104更高的锗原子百分比浓度。可以通过化学气相沉积(CVD)、分子束外延(MBE)或其他合适的工艺来形成半导体层103和104。在一些实施例中，通过外延生长工艺形成半导体层103和104，因此在此上下文中，半导体层103和104也可以称为外延层。
参考图3。硬掩模HM1形成在衬底100上方并且覆盖最顶部的一个半导体层103。在一些实施例中，例如使用低压化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)由氮化硅形成硬掩模HM1。硬掩模HM1在随后的图案化操作期间用作硬掩模。在一些实施例中，可以在形成硬掩模HM1之前可选地形成衬垫层。衬垫层可以是具有例如使用热氧化操作形成的氧化硅的薄膜。衬垫层可以用作半导体层103和硬掩模HM1之间的粘合层。
在硬掩模HM1上方形成光刻胶层PR1。在一些实施例中，可以通过合适的光刻工艺来形成光刻胶层PR1。接下来，穿过光刻胶层PR1执行蚀刻工艺以去除硬掩模HM1、半导体层103、104、介电层102和衬底100的部分，以在硬掩模HM1、半导体层103、104、介电层102和衬底100中形成沟槽TR1。在一些实施例中，沟槽TR1暴露硬掩模HM1、半导体层103、104、介电层102和衬底100的侧壁，并且暴露衬底100的顶面。在一些实施例中，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。
参考图4A和图4B，其中图4B是沿着图4A的线B-B的截面图。在沟槽TR1中形成介电间隔件160-1、163、165-1。在一些实施例中，介电间隔件160-1衬于硬掩模HM1、半导体层103、104、介电层102和衬底100的侧壁表面。第三介电间隔件163衬于介电间隔件160-1的侧壁，并且介电间隔件165-1衬于第三介电间隔件163的侧壁。在形成介电间隔件160-1、163、165-1之后，衬底100的顶面的部分由介电间隔件160-1、163、165-1暴露。在一些实施例中，每个介电间隔件160-1、163、165-1具有基本线性的形状。在一些实施例中，例如，可以通过例如在衬底上方毯式沉积介电材料，随后进行蚀刻工艺以去除介电材料的水平部分并且将介电材料的垂直部分保持在沟槽TR1中来形成每个介电间隔件160-1、163、165-1。在一些实施例中，介电间隔件160-1、163、165-1可以由SiO2、SiC、SiOC、SiCN、Si3N4、SiCNO、TiO2或其他合适的介电材料制成。在一些实施例中，介电间隔件160-1、163、165-1由至少两种不同的材料形成，以便在衬底之间提供蚀刻选择性。在一些实施例中，例如，第一介电间隔件160-1和第三介电间隔件163由不同的材料制成，在一些实施例中，第二介电间隔件165-1和第三介电间隔件163由不同的材料制成，并且在一些实施例中，第一介电间隔件160-1和第二介电间隔件165-1由不同的材料制成，并且在一些实施例中，第一介电间隔件、第二介电间隔件和第三介电间隔件的每个由不同的材料制成。
参考图5A和图5B，其中图5B是沿着图5A的线B-B的截面图。后侧通孔150形成在沟槽TR1中。在一些实施例中，后侧通孔150形成在成组的介电间隔件160-1、163、165-1之间，并且填充设置在相对侧壁上的介电间隔件165-1之间的空间，从而一对介电间隔件165-1分别衬于后侧通孔150的相对侧壁。在一些实施例中，后侧通孔150可以是导电材料，并且可以由金属制成，诸如铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)、钨(W)等。在一些实施例中，可以例如通过在衬底100上方沉积导电材料并且填充沟槽TR1，然后进行CMP工艺以去除过量的导电材料直到暴露硬掩模HM1的顶面来形成后侧通孔150。因此，将沟槽TR1中的导电材料的剩余部分称为后侧通孔150。
参考图6A和图6B，其中图6B是沿着图6A的线B-B的截面图。回蚀刻后侧通孔150以在介电间隔件165-1之间形成凹槽R1。即，执行回蚀刻工艺以将后侧通孔150的顶面降低至低于介电间隔件160-1、163、165-1的顶面的水平。在一些实施例中，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。
参考图7A和图7B，其中图7B是沿着图7A的线B-B的截面图。介电帽160-2形成在凹槽R1中(见图6A和图6B)，并且覆盖回蚀刻后的后侧通孔150，并且介电帽165-2形成在凹槽R1中和介电帽160-2上方。在一些实施例中，介电帽160-2由与介电间隔件160-1相同的材料制成，并且介电帽165-2由与介电间隔件165-1相同的材料制成。在一些实施例中，可以通过例如在衬底100上方沉积介电材料并且填充凹槽R1，可选地执行CMP工艺以使介电材料的顶面与硬掩模HM1的顶面齐平，然后执行回蚀刻工艺以将介电材料的顶面降低至低于介电间隔件160-1、163、165-1的顶面的水平来形成介电帽160-2。在一些实施例中，由于介电帽160-2包括与介电间隔件160-1相同的材料，因此可以通过回蚀刻工艺使介电间隔件160-1凹进。在一些实施例中，可以通过例如在介电帽160-2上方沉积填充凹槽R1的介电材料，以及执行CMP工艺以使介电材料的顶面与介电间隔件160-1、163、165-1的顶面齐平来形成介电帽165-2。
参考图8A和图8B，其中图8B是沿着图8A的线B-B的截面图。回蚀刻介电间隔件160-1和163以形成凹槽R2。即，执行回蚀刻工艺以将介电间隔件160-1和163的顶面降低至比介电间隔件165-1和硬掩模HM1的顶面低的水平。在一些实施例中，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。
参考图9A和图9B，其中图9B是沿着图9A的线B-B的截面图。去除硬掩模HM1以暴露最顶部的半导体层103。在去除硬掩模HM1之后，介电间隔件165-1和165-2从最顶部半导体层103的顶面突出。在一些实施例中，可以通过诸如湿蚀刻、干蚀刻或它们的组合的蚀刻工艺去除硬掩模HM1。
参考图10。伪栅极结构110形成在衬底上方以及半导体层103、104上方。在一些实施例中，伪栅极结构110跨越介电间隔件165-1和介电帽165延伸。例如，伪栅极结构110与介电间隔件165-1的侧壁和顶面接触，并且与介电帽165-2的顶面接触。在一些实施例中，可以例如通过在衬底100上方沉积伪栅极材料，然后进行图案化工艺来形成伪栅极结构110。
在一些实施例中，伪栅极结构110可以包括栅极介电层和位于栅极介电层上方的伪栅电极。在一些实施例中，栅极介电层可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)的合适的工艺或任何合适的工艺来形成栅极介电层。伪栅电极可以包括多晶硅(多晶Si)或多晶硅锗(多晶SiGe)。此外，伪栅电极可以是均匀或不均匀掺杂的掺杂多晶硅。可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)的合适的沉积工艺或任何其他合适的沉积工艺来形成伪栅电极。
参考图11。栅极间隔件130形成在伪栅极结构110的相对侧壁上。在一些实施例中，可以通过例如在伪栅极结构110上方毯式沉积栅极间隔件材料，然后进行蚀刻工艺以去除栅极间隔件材料的水平部分，使得栅极间隔件材料的垂直部分保留在伪栅极结构110的侧壁上来形成栅极间隔件130。
参考图12A和图12B，其中图12B是沿着图12A的线B-B的截面图。执行蚀刻工艺以去除由伪栅极结构110和栅极间隔件130暴露的介电间隔件165-1和介电帽165-2，以形成凹槽R3。该蚀刻步骤可以使用选择性蚀刻工艺，该选择性蚀刻工艺以比蚀刻其他暴露的材料(例如，介电间隔件160-1、163、介电帽160-2、半导体层103或伪栅极结构110和/或栅极间隔件130)更快的蚀刻速率蚀刻介电间隔件165-1和介电帽165-2的材料。在一些实施例中，每个凹槽R3暴露第三介电间隔件163的相应侧壁、后侧通孔150的侧壁以及介电帽160-2的侧壁。在一些实施例中，选择性蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。
参考图13A和图13B，其中图13B是沿着图13A的线B-B的截面图。执行蚀刻工艺以去除第三介电间隔件163以扩大凹槽R3。该蚀刻步骤可以使用选择性蚀刻工艺，该选择性蚀刻工艺以比其蚀刻其他暴露的材料(例如，介电间隔件160-1、介电帽160-2、半导体层103、伪栅极结构110和/或栅极间隔件130)更快的蚀刻速率蚀刻第三介电间隔件163的材料。在一些实施例中，在去除第三介电间隔件163之后，每个凹槽R3暴露介电间隔件160-1的侧壁、后侧通孔150的侧壁和介电帽160-2的侧壁。
参考图14A和图14B，其中图14B是沿着图14A的线B-B的截面图。通过在凹槽R3中填充导电材料来扩展后侧通孔150。在一些实施例中，填充在凹槽R3中的导电材料与后侧通孔150的材料相同。在一些实施例中，例如通过在衬底100上方沉积导电材料并且填充凹槽R3，然后进行选择性回蚀刻工艺以选择性地蚀刻沉积的导电材料，使得将导电材料的顶面降低至低于介电间隔件160-1和介电帽160-2的顶面的水平来扩展后侧通孔150。在一些实施例中，在扩展后侧通孔150之后，由于选择性回蚀刻工艺，凹槽R3的顶部保持未填充。换句话说，可以以使得所得后侧通孔150被回拉以在后侧通孔150之上留下凹槽R3的方式来控制选择性回蚀刻工艺的持续时间。
参考图15A和图15B，其中图15B是沿着图15A的线B-B的截面图。介电帽160-3形成在凹槽R3中。在一些实施例中，介电帽160-3由与介电间隔件160-1和介电帽160-2相同的材料制成。在一些实施例中，可以通过例如在衬底100上方沉积介电材料并且填充凹槽R3，然后进行平坦化工艺(例如，CMP)，以使沉积的介电材料与介电间隔件160-1和介电帽160-2平坦来形成介电帽160-3。
参考图16A和图16B，其中图16B是沿着图16A的线B-B的截面图。执行蚀刻工艺以去除由伪栅极结构110和栅极间隔件130暴露的半导体层103和104的部分，以形成凹槽R4。该蚀刻步骤可以使用选择性蚀刻工艺，该选择性蚀刻工艺以比其蚀刻其他暴露的材料(例如，介电间隔件160-1、介电帽160-2、160-3、伪栅极结构110和/或栅极间隔件130)更快的蚀刻速率蚀刻半导体层103(例如，SiGe层)和半导体层104(例如，Si层)。
在一些实施例中，每个凹槽R4暴露介电层102的顶面。在一些实施例中，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。
参考图17A和图17B，其中图17B是沿着图17A的线B-B的截面图。源极/漏极外延结构140形成在凹槽R4中和伪栅极结构110的相对侧上。
在一些实施例中，每个源极/漏极外延结构140可以通过选择性外延生长(SEG)形成。源极/漏极外延结构140可以在外延工艺期间通过引入掺杂物质而被原位掺杂，掺杂物质包括：p型掺杂物，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或其他合适的掺杂剂，包括它们的组合。如果源极/漏极外延结构140未被原位掺杂，则执行注入工艺(即，结注入工艺)以掺杂源极/漏极外延结构140。在一些示例性实施例中，NFET器件中的源极/漏极外延结构140包括SiP，而PFET器件中的那些包括GeSnB和/或SiGeSnB。接下来，在源极/漏极外延结构140上方形成层间介电(ILD)层172。在一些实施例中，可以通过例如在衬底100上方沉积ILD材料层并且随后进行CMP工艺去除过量的ILD材料层，直到暴露伪栅极结构110的顶面来形成ILD层172。
参考图18A和图18B，其中图18B是沿着图18A的线C-C的截面图。通过合适的蚀刻技术去除伪栅极结构110、介电间隔件160-1和163，以在相应的栅极间隔件130之间形成沟槽TR2。如图18B所示，由于去除了先前由伪栅极结构110覆盖的介电间隔件160-1、163，每个沟槽TR2至少暴露半导体层103、104的侧壁、介电层102的侧壁、衬底100的侧壁以及介电间隔件165-1的侧壁。该蚀刻步骤可以包括一种或多种选择性蚀刻工艺。例如，蚀刻步骤首先执行第一选择性蚀刻工艺，该第一选择性蚀刻工艺以比其蚀刻其他材料(例如，栅极间隔件130、介电间隔件165-1、介电帽165-2、ILD层172和/或半导体层103)更快的蚀刻速率蚀刻伪栅极结构110。随后，蚀刻步骤执行第二选择性蚀刻工艺，该第二选择性蚀刻工艺以比其蚀刻其他材料(例如，半导体材料103、104、栅极间隔件130、介电层102、介电间隔件165-1和介电帽165-2)更快的速率蚀刻介电间隔件160-1、163。在一些实施例中，选择性蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。
参考图19A和图19B，其中图19B是沿着图19A的线C-C的截面图。通过沟槽TR2去除半导体层103(例如，SiGe层)。在一些实施例中，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。在用于去除半导体层103的蚀刻工艺期间，半导体层104对蚀刻工艺的蚀刻耐受性高于半导体层103，使得在去除半导体层103之后，半导体层104保持基本完整。作为选择性去除半导体层103的结果，半导体层104成为悬置在衬底100上方的纳米片。该步骤也称为沟道释放工艺。在一些实施例中，在沟道释放工艺之前或之后，回蚀刻暴露于沟槽TR2(例如，图19A中的右侧沟槽TR2)中的介电帽165-2和相应的介电间隔件165-1。从沟槽TR2回蚀刻介电帽165-2和介电间隔件165-1允许在如图20B所示的随后的处理中在该沟槽TR2中形成连续的栅极结构。另一方面，将介电帽165-2和介电间隔件165-1留在沟槽TR2(例如，左侧沟槽TR2)中允许在如图20B所示的随后的处理中在该沟槽TR2中形成单独的栅极结构。
参考图20A至图20C，其中图20B是沿着图20A的线B-B的截面图，并且图20C是沿着图20A的线C-C的截面图。在沟槽TR2中形成栅极结构120。在一些实施例中，可以通过例如在沟槽TR2中形成诸如栅极介电层、功函金属层和填充金属的栅极材料，然后进行CMP工艺直到暴露ILD层172的顶面来形成栅极结构120。栅极介电层、功函金属层和填充金属可以通过PVD、CVD、ALD或其他合适的沉积工艺形成。
参考图21A和图21B，其中图21B是沿着图21A的线B-B的截面图。图案化的光刻胶抗蚀剂层PR2形成在衬底100上方，并且通过图案化的光刻胶抗蚀剂层PR2的开口去除ILD层172的部分。在一些实施例中，可以通过诸如湿蚀刻、干蚀刻或它们的组合的蚀刻工艺来去除ILD层172的部分。
接下来，通过图案化的光刻胶抗蚀剂层PR2的开口去除介电间隔件160-1和介电帽160-2、160-3的部分，以形成凹槽R5。在一些实施例中，可以通过诸如湿蚀刻、干蚀刻或它们的组合的蚀刻工艺来去除介电间隔件160-1和介电帽160-3的部分。在一些实施例中，介电间隔件160-1的剩余部分贡献于图1B中讨论的第一介电间隔件160的垂直部分160V-1，并且介电帽160-2、160-3的剩余部分贡献于图1B中讨论的第一介电间隔件160的水平部分160H-1。
参考图22A和图22B，其中图22B是沿着图22A的线B-B的截面图。通过图案化的光刻胶抗蚀剂层PR2的开口去除后侧通孔150的部分。在一些实施例中，可以通过诸如湿蚀刻、干蚀刻或它们的组合的蚀刻工艺来去除后侧通孔150的部分。在一些实施例中，后侧通孔150的剩余部分标记为150A。
接下来，在外延结构140和衬底100的暴露表面上形成硅化物层145-1。硅化物层145-1的形成(硅化工艺)可以包括例如在衬底100上方沉积金属层(诸如通过溅射)，以及然后执行退火工艺，诸如快速热退火(RTA)处理。位于源极/漏极外延结构140和衬底100的表面上面的金属层可以与源极/漏极外延结构140和衬底100的硅(Si)反应并且转化为金属硅化物。然后去除未反应的金属层。硅化物层145-1在外延结构140和衬底100的暴露表面上可以具有比介电层102的暴露表面上更高的生长速率。在一些实施例中，硅化物层145-1不会形成在介电层102的暴露表面上。
参考图23A和图23B，其中图23B是沿着图23A的线B-B的截面图。导电材料150B形成在凹槽R5中。在一些实施例中，导电材料150B具有与后侧通孔150的剩余的第一部分150A相同的材料，并且因此可以用作后侧通孔150的第二部分150B，如图1B至图1D中所讨论的。在一些实施例中，可以通过例如在衬底100上方沉积导电层并且填充凹槽R5，然后进行回蚀刻工艺以将导电层的顶面降低至期望位置来形成导电材料150B。
参考图24A至图24C，其中图24B是沿着图24A的线B-B的截面图，并且图24C是沿着图24A的线C-C的截面图。层间介电层174形成在衬底100上方并且覆盖ILD层172。接下来，源极/漏极接触件175形成为延伸穿过ILD层172和174，并且分别电连接至源极/漏极外延结构140。在一些实施例中，至少一个源极/漏极接触件175与后侧通孔150的顶面接触。可以通过例如图案化ILD层172和174以形成开口，在开口中填充导电材料，然后进行CMP工艺以去除多余的导电材料，直到暴露ILD层174的顶面来形成源极/漏极接触件175。在一些实施例中，在将导电材料填充到开口中之前，可以执行硅化工艺以在源极/漏极外延结构140的暴露表面上方形成硅化物层145-2。硅化物层145-2的形成可以类似于硅化物层145-1。在一些实施例中，硅化物层145-1和145-2可以统称为硅化物层145。
参考图25A至图25C，其中图25B是沿着图25A的线B-B的截面图，并且图25C是沿着图25A的线C-C的截面图。对衬底100的后侧执行CMP工艺，以去除衬底100的部分，直到暴露后侧通孔150。
参考图26A至图26C，其中图26B是沿着图26A的线B-B的截面图，并且图26C是沿着图26A的线C-C的截面图。在衬底100的后侧上形成后侧介电层180，并且在后侧介电层180中形成后侧金属线190。在一些实施例中，可以通过PVD、CVD、ALD或其他合适的沉积工艺沉积后侧介电层180。可以通过图案化后侧介电层180以形成开口并且在开口中填充导电材料来形成后侧金属线190。
在一些实施例中，在图2至图26C中描述的工艺之后，第三介电间隔件163的部分可以保留在栅极间隔件130下方，并且可以在图1D中看到所得到的结构。
图27A和图27B示出根据本发明的一些实施例的制造集成电路的方法M1。虽然方法M1示出和/或描述为一系列动作或事件，但是应当理解，该方法不限于所示出的顺序或动作。因此，在一些实施例中，可以以与所示出的顺序不同的顺序来执行动作，和/或可以同时地执行动作。此外，在一些实施例中，所示出的动作或事件可以被细分为多个动作或事件，该多个动作或事件可以在单独的时间执行或者与其他动作或子动作同时地执行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。
在框S101处，在衬底上方交替沉积多个第一半导体层和第二半导体层。图2示出了与框S101中的动作对应的一些实施例的示意图。
在框S102处，在最顶部的第二半导体层上方形成硬掩模，并且图案化第一半导体层和第二半导体层以形成沟槽。图3示出了与框S102中的动作对应的一些实施例的示意图。
在框S103处，在沟槽中形成第一介电间隔件、第二介电间隔件和第三介电间隔件。图4A和图4B示出了与框S103中的动作对应的一些实施例的示意图。
在框S104处，在沟槽中形成后侧通孔。图5A和图5B示出了与框S104中的动作对应的一些实施例的示意图。
在框S105处，回蚀刻后侧通孔以形成凹槽。图6A和图6B示出了与框S105中的动作对应的一些实施例的示意图。
在框S106处，在凹槽中形成第一介电帽，并且在第一介电帽上方形成第三介电帽。图7A和图7B示出了与框S106中的动作对应的一些实施例的示意图。
在框S107处，回蚀刻第一介电间隔件和第二介电间隔件。图8A和图8B示出了与框S107中的动作对应的一些实施例的示意图。
在框S108处，去除硬掩模。图9A和图9B示出了与框S108中的动作对应的一些实施例的示意图。
在框S109处，在衬底上方形成伪栅极结构。图10示出了与框S109中的动作对应的一些实施例的示意图。
在框S110处，在伪栅极结构的相对侧壁上形成栅极间隔件。图11示出了与框S110中的动作对应的一些实施例的示意图。
在框S111处，去除由伪栅极结构和栅极间隔件暴露的第三介电间隔件和第二介电帽以形成凹槽。图12A和图12B示出了与框S111中的动作对应的一些实施例的示意图。
在框S112处，去除第二介电间隔件以扩大凹槽。图13A和图13B示出了与框S112中的动作对应的一些实施例的示意图。
在框S113处，在凹槽中填充导电材料以扩展后侧通孔。图14A和图14B示出了与框S113中的动作对应的一些实施例的示意图。
在框S114处，在凹槽中形成第三介电帽。图15A和图15B示出了与框S114中的动作对应的一些实施例的示意图。
在框S115处，执行蚀刻工艺以去除由伪栅极结构和栅极间隔件暴露的第一半导体层和第二半导体层的部分以形成凹槽。图16A和图16B示出了与框S115中的动作对应的一些实施例的示意图。
在框S116处，在凹槽中形成外延结构，并且在外延结构上方形成第一层间介电层。图17A和图17B示出了与框S116中的动作对应的一些实施例的示意图。
在框S117处，去除栅极间隔件之间的伪栅极结构以及第一介电间隔件和第二介电间隔件以形成栅极沟槽。图18A和图18B示出了与框S117中的动作对应的一些实施例的示意图。
在框S118处，通过栅极沟槽去除第二半导体层。图19A和图19B示出了对应于框S118中的动作的一些实施例的示意图。
在框S119处，在栅极沟槽中形成金属栅极结构。图20A至图20C示出了与框S119中的动作对应的一些实施例的示意图。
在框S120处，在衬底上方形成光刻胶抗蚀剂层，通过光刻胶抗蚀剂层的开口去除第一ILD层的部分，并且去除第一介电间隔件、第一介电帽和第三介电帽的部分。图21A和图21B示出了与框S120中的动作对应的一些实施例的示意图。
在框S121处，通过光刻胶抗蚀剂层的开口去除后侧通孔的部分以形成凹槽。图22A和图22B示出了与框S121中的动作对应的一些实施例的示意图。
在框S122处，在凹槽中形成导电材料。图23A和图23B示出了与框S122中的动作对应的一些实施例的示意图。
在框S123处，第二层间介电层形成在衬底上方并且覆盖第一ILD层，并且源极/漏极接触件形成为延伸穿过第一ILD层和第二ILD层。图24A至图24C示出了与框S123中的动作对应的一些实施例的示意图。
在框S124处，对衬底的后侧执行CMP工艺，以去除衬底的部分，直到暴露后侧通孔。图25A至图25C示出了与框S124中的动作对应的一些实施例的示意图。
在框S125处，在衬底的后侧上形成介电层，并且在介电层中形成金属线。图26A至图26C示出了与框S125中的动作对应的一些实施例的示意图。
图28A至图28E是根据本发明的一些实施例的集成电路IC2的示意图，其中图28A是集成电路IC1的立体图，图28B是沿着图28A的线B-B的截面图，图28C是沿着图28A的线C-C的截面图，图28D是沿着图28A的线D-D的截面图，并且图28E是图28A的顶视图。应该注意，为了简单起见，图28A至图28D中的一些元件未在图28E中示出。应该注意，图28A至图28D中的一些元件类似于图1A至图1D中描述的那些，这样的元件被标记为相同，并且为简洁起见，将不再重复相关的结构细节。
类似于图1A至图1D的集成电路IC1，图28A至图28D的集成电路IC2包括第一介电间隔件260和第二介电间隔件265。
在图28B的截面图中，第一介电间隔件260包括水平部分260H-1和垂直部分260V-1。另一方面，在图28C的截面图中，第一介电间隔件260具有水平部分260H-2，并且第二介电间隔件265具有垂直部分265V-1。应该注意，图28B和图28C中的元件的结构关系类似于图1B和图1C中描述的那些，并且因此为了简洁起见，将不再重复相关的细节。
在图28D的截面图中，第一介电间隔件260具有水平部分260H-3和垂直部分260V-3，并且第二介电间隔件265具有水平部分265H-2和垂直部分265V-2。图28D与图1D的不同之处在于，在第一介电间隔件260的垂直部分260V-3与第二介电间隔件265的垂直部分260V-2之间不存在介电间隔件(例如，图1D中的第三介电间隔件163)。即，第一介电间隔件260的垂直部分260V-3与第二介电间隔件265的垂直部分260V-2接触。在一些实施例中，图28D中的第一介电间隔件260的垂直部分260V-3比图28B中的第一介电间隔件260的垂直部分260V-1宽。
图29至图52C示出了根据本发明的一些实施例的在制造图28A至图28D的集成电路IC2的各个阶段中的方法。应该注意，图29至图52C的一些工艺类似于图2至图26C中描述的那些，并且因此为简洁起见，将不再重复相关的细节。
参考图29。在衬底100上方形成介电层102，并且在衬底100上方交替沉积多个半导体层103和半导体层104。
参考图30。硬掩模HM1形成在衬底100上方并且覆盖最顶部的一个半导体层103。在硬掩模HM1上方形成光刻胶层PR1。接下来，穿过光刻胶层PR1执行蚀刻工艺以去除硬掩模HM1、半导体层103、104、介电层102和衬底100的部分，以在硬掩模HM1、半导体层103、104、介电层102和衬底100中形成沟槽TR1。
参考图31A和图31B，其中图31B是沿着图31A的线B-B的截面图。在沟槽TR1中形成介电间隔件260-1和265-1。在图31B的截面图中，介电间隔件260-1形成为具有比介电间隔件265-1宽的横向宽度。介电间隔件260-1和265-1可以通过与图4A和图4B介电间隔件160-1和165-1类似的方法形成。
参考图32A和图32B，其中图32B是沿着图32A的线B-B的截面图。在沟槽TR1中形成后侧通孔150。
参考图33A和图33B，其中图33B是沿着图33A的线B-B的截面图。回蚀刻后侧通孔150。接下来，在后侧通孔150上方形成介电帽260-2，并且在介电帽260-2上方形成介电帽265-2。图33A和图33B中描述的工艺类似于图6A至图7B中描述的那些。
参考图34A和图34B，其中图34B是沿着图34A的线B-B的截面图。回蚀刻介电间隔件260-1以形成凹槽R2。
参考图35A和图35B，其中图35B是沿着图35A的线B-B的截面图。去除硬掩模HM1以暴露最顶部的半导体层103。
参考图36A和图36B，其中图36B是沿着图36A的线B-B的截面图。在衬底上方以及半导体层103、104上方形成伪栅极结构110。
参考图37。在伪栅极结构110的相对侧壁上形成栅极间隔件130。
参考图38A和图38B，其中图38B是沿着图38A的线B-B的截面图。执行蚀刻工艺以去除由伪栅极结构110和栅极间隔件130暴露的介电间隔件265-1和介电帽265-2，以形成凹槽R3。
参考图39A和图39B，其中图39B是沿着图39A的线B-B的截面图。通过在凹槽R3中填充导电材料来扩展后侧通孔150。
参考图40A和图40B，其中图40B是沿着图40A的线B-B的截面图。在凹槽R3中形成介电帽260-3。介电帽260-3可以通过与图15A和图15B中描述的类似的方法形成。
参考图41A和图41B，其中图41B是沿着图41A的线B-B的截面图。执行蚀刻工艺以去除由伪栅极结构110和栅极间隔件130暴露的半导体层103和104的部分，以形成凹槽R4。
参考图42A和图42B，其中图42B是沿着图42A的线B-B的截面图。源极/漏极外延结构140形成在凹槽R4中和伪栅极结构110的相对侧上。接下来，在源极/漏极外延结构140上方形成层间介电(ILD)层172。
参考图43A和图43B，其中图43B是沿着图43A的线C-C的截面图。去除伪栅极结构110、介电间隔件260-1以在栅极间隔件130之间形成沟槽TR2。
参考图44A和图44B，其中图44B是沿着图44A的线C-C的截面图。去除介电间隔件265-2的部分以暴露介电帽260-2。在一些实施例中，在图44A中，去除图44A的右侧上的沟槽TR2中的介电帽265-2的部分，而保留图44A的左侧上的沟槽TR2中的介电帽265-2的另一部分。在一些实施例中，可以通过在暴露要去除的介电帽265-2的部分的衬底100上方形成图案化的掩模，然后进行蚀刻工艺(诸如湿蚀刻、干蚀刻或它们的组合)来去除介电帽265-2的部分。
参考图45A和图45B，其中图45B是沿着图45A的线C-C的截面图。通过沟槽TR2去除半导体层103。
参考图46A至图46C，其中图46B是沿着图46A的线B-B的截面图，并且图46C是沿着图46A的线C-C的截面图。在沟槽TR2中形成栅极结构120。
参考图47A和图47B，其中图47B是沿着图47A的线B-B的截面图。在衬底100上方形成图案化的光刻胶抗蚀剂层PR2，并且通过图案化的光刻胶抗蚀剂层PR2的开口去除ILD层172的部分。接下来，通过图案化的光刻胶抗蚀剂层PR2的开口去除介电间隔件260-1和介电帽20602和260-3的部分，以形成凹槽R5。
参考图48A和图48B，其中图48B是沿着图48A的线B-B的截面图。通过图案化的光刻胶抗蚀剂层PR2的开口去除后侧通孔150的部分。接下来，在外延结构140和衬底100的暴露表面上形成硅化物层145-1。
参考图49A和图49B，其中图49B是沿着图49A的线B-B的截面图。在凹槽R5中形成导电材料150B。
参考图50A至图50C，其中图50B是沿着图50A的线B-B的截面图，并且图50C是沿着图50A的线C-C的截面图。层间介电层174形成在衬底100上方并且覆盖ILD层172。接下来，源极/漏极接触件175形成为延伸穿过ILD层172和174，并且分别电连接至源极/漏极外延结构140。
参考图51A至图51C，其中图51B是沿着图51A的线B-B的截面图，并且图51C是沿着图51A的线C-C的截面图。对衬底100的后侧执行CMP工艺，以去除衬底100的部分，直到暴露后侧通孔150。
参考图52A至图52C，其中图52B是沿着图52A的线B-B的截面图，并且图52C是沿着图52A的线C-C的截面图。在衬底100的后侧上形成后侧介电层180，并且在后侧介电层180中形成后侧金属线190。
图53至图70示出了根据本发明的一些实施例的在制造集成电路的各个阶段中的方法。应该注意，图53至图69的一些工艺与图2至图26C中描述的那些类似，并且因此为简洁起见，将不再重复相关的细节。
参考图53。在衬底100上方形成介电层102，并且在衬底100上方交替沉积多个半导体层103和半导体层104。在衬底上方形成硬掩模HM1，硬掩模HM1覆盖最顶部的一个半导体层103。在硬掩模HM1上方形成光刻胶层PR1。接下来，穿过光刻胶层PR1执行蚀刻工艺以去除硬掩模HM1、半导体层103、104、介电层102和衬底100的部分，以在硬掩模HM1、半导体层103、104、介电层102和衬底100中形成沟槽TR1。
参考图54。在沟槽TRl中形成介电间隔件160-1、163和165-1。
参考图55。在沟槽TRl中形成牺牲介电层300。在一些实施例中，牺牲介电层300形成在成组的介电间隔件160-1、165-1、163之间，并且填充设置在相对侧壁上的介电间隔件165-1之间的空间，由此一对介电间隔件165-1分别衬于牺牲介电层300的相对侧壁。在一些实施例中，牺牲介电层300可以由SiO2、SiC、SiOC、SiCN、Si3N4、SiCNO、TiO2或其他合适的介电材料制成。在一些实施例中，介电间隔件160-1、163、165-1和牺牲介电层300包括至少两种且多达四种不同的材料，以便在各种结构之间提供蚀刻选择性。
参考图56。回蚀刻牺牲介电层300。接下来，在牺牲介电层300上方形成介电帽160-2，并且在介电帽160-2上方形成介电帽165-2。
参考图57。去除硬掩模HM1以暴露最顶部的半导体层103。
参考图58。已经部分地去除(回蚀刻)第一介电间隔件160-1和第三介电间隔件163以形成凹槽R2。
参考图59。已经去除第二介电间隔件163和第三介电间隔件165-1以形成凹槽R3。
参考图60。通过在凹槽R3中填充介电材料来扩展牺牲介电层300。在一些实施例中，填充在凹槽R3中的介电材料与牺牲介电层300的材料相同。在一些实施例中，通过例如在衬底100上方沉积介电材料并且填充凹槽R3，然后进行蚀刻工艺以将介电材料的顶面降低至低于介电间隔件160-1和介电帽160-2的顶面的水平来扩展牺牲介电层300。在一些实施例中，在扩展牺牲介电层300之后，凹槽R3的顶部保持未被填充。
参考图61。在凹槽R3中形成介电帽160-3。
参考图62。用源极/漏极外延结构140替换半导体层103和104的部分。接下来，在源极/漏极外延结构140上方形成层间介电(ILD)层172。例如，执行蚀刻工艺以去除半导体层103和104的部分以形成凹槽，在凹槽中形成源极/漏极外延结构140，并且在源极/漏极外延结构140上方沉积ILD层172。
参考图63。在衬底100上方形成图案化的光刻胶抗蚀剂层PR2，并且通过图案化的光刻胶抗蚀剂层PR2的开口去除ILD层172的部分。接下来，通过图案化的光刻胶抗蚀剂层PR2的开口去除介电间隔件160-1和介电帽160-3的部分，以形成凹槽R5。在一些实施例中，凹槽R5至少暴露牺牲介电层300的顶面和侧壁。
参考图64。在凹槽R5中形成介电材料，以便扩大牺牲介电层300。在一些实施例中，介电材料由与牺牲介电层300相同的材料制成。在一些实施例中，可以通过例如在衬底100上方沉积介电层并且填充凹槽R5，随后进行回蚀刻工艺以将介电层的顶面降低至期望位置来形成介电材料。
参考图65。层间介电层174形成在衬底100上方并且覆盖ILD层172。接下来，源极/漏极接触件175形成为延伸穿过ILD层172和174，并且分别电连接至源极/漏极外延结构140。
参考图66。对衬底100的后侧执行CMP工艺，以去除衬底100的部分，直到暴露牺牲介电层300。在一些实施例中，将图65中所示的结构翻转过来，使得衬底100的后侧指向该图的顶部。
参考图67。去除牺牲介电层300以形成凹槽R6。在一些实施例中，凹槽R6暴露源极/漏极外延结构140中的一个的侧壁。在一些实施例中，通过合适的蚀刻工艺(诸如湿蚀刻、干蚀刻或它们的组合)去除牺牲介电层300。
参考图68。在源极/漏极外延结构140的暴露表面上形成硅化物层145。
参考图69。在凹槽R6中形成后侧通孔350。在一些实施例中，通过例如在凹槽R6中沉积导电材料并且执行CMP工艺以去除过量的导电材料直到暴露衬底100来形成后侧通孔350。
参考图70。在衬底100的后侧上形成后侧介电层180，并且在后侧介电层180中形成后侧金属线190。
图71示出了根据本发明的一些实施例的制造集成电路的方法M2。虽然方法M2示出和/或描述为一系列动作或事件，但是应当理解，该方法不限于所示出的顺序或动作。因此，在一些实施例中，动作以与所示出的顺序不同的顺序执行，和/或同时执行。此外，在一些实施例中，示出的动作或事件被细分为多个动作或事件，该多个动作或事件在单独的时间执行或与其他动作或子动作同时执行。在一些实施例中，省略一些示出的动作或事件，并且包括其他未示出的动作或事件。
在框S201处，在衬底上方交替沉积多个第一半导体层和第二半导体层，在最顶部的第二半导体层上方形成硬掩模，并且图案化第一半导体层和第二半导体层以形成沟槽。图53示出了与框S201中的动作对应的一些实施例的示意图。
在框S202处，在沟槽中形成第一介电间隔件、第二介电间隔件和第三介电间隔件。图54示出了与框S202中的动作对应的一些实施例的示意图。
在框S203处，在沟槽中形成牺牲介电层。图55示出了与框S203中的动作对应的一些实施例的示意图。
在框S204处，回蚀刻牺牲介电层，在牺牲介电层上方形成第一介电帽，并且在第一介电帽上方形成第二介电帽。图56示出了与框S204中的动作对应的一些实施例的示意图。
在框S205处，去除硬掩模。图57示出了与框S205中的动作对应的一些实施例的示意图。
在框S206处，回蚀刻第一介电间隔件和第二介电间隔件。图58示出了与框S206中的动作对应的一些实施例的示意图。
在框S207处，去除第二介电间隔件和第三介电间隔件以形成凹槽。图59示出了与框S207中的动作对应的一些实施例的示意图。
在框S208处，在凹槽中填充介电材料以扩展牺牲介电层。图60示出了与框S208中的动作对应的一些实施例的示意图。
在框S209处，在凹槽中形成第三介电帽。图61示出了与框S209中的动作对应的一些实施例的示意图。
在框S210处，将第一半导体层和第二半导体层的部分替换为外延结构，并且在外延结构上方形成第一ILD层。图62示出了与框S210中的动作对应的一些实施例的示意图。
在框S211处，在衬底上方形成光刻胶抗蚀剂层，通过光刻胶抗蚀剂层的开口去除第一ILD层的部分，并且通过光刻胶抗蚀剂层的开口去除第一介电间隔件、第一介电帽和第三介电帽的部分，以形成凹槽。图63示出了与框S211中的动作对应的一些实施例的示意图。
在框S212处，在凹槽中形成介电材料。图64示出了与框S212中的动作对应的一些实施例的示意图。
在框S213处，第二ILD层形成在衬底上方并且覆盖第一ILD层，并且形成延伸穿过第一ILD层和第二ILD层的源极/漏极接触件。图65示出了与框S213中的动作对应的一些实施例的示意图。
在框S214处，对衬底的后侧执行CMP工艺，以去除衬底的部分，直到暴露牺牲介电层。图66示出了与框S214中的动作对应的一些实施例的示意图。
在框S215处，去除牺牲介电层以形成凹槽。图67示出了与框S215中的动作对应的一些实施例的示意图。
在框S216处，在外延结构的暴露表面上形成硅化物层。图68示出了与框S216中的动作对应的一些实施例的示意图。
在框S217处，在凹槽中形成后侧通孔。图69示出了与框S217中的动作对应的一些实施例的示意图。
在框S218处，在衬底的后侧上形成介电层，并且在介电层中形成金属线。图70示出了与框S218中的动作对应的一些实施例的示意图。
图72至图76是根据本发明的一些实施例的集成电路的截面图。应该注意，图72至图76中的相似元件可以标记为相同，并且为简洁起见，将不重复相关细节。
在图72中，示出了集成电路IC3。集成电路IC3包括外延结构540A、540B、540C、540D，其中外延结构540A至540D类似于图1A至图71中描述的源极/漏极外延结构140。集成电路IC3包括后侧通孔550A、550B、550C，其中，后侧通孔550A、550B、550C类似于参考图1A至图71描述的后侧通孔150、350。集成电路IC3包括源极/漏极接触件575A、575B，其中，源极/漏极接触件575A、575B类似于图1A至图71中描述的源极/漏极接触件175。通孔600设置在源极/漏极接触件575A、575B上方并且电连接至源极/漏极接触件575A、575B，金属线610设置在通孔600上方并且电连接至通孔600，通孔620设置在金属线610上方并且电连接至金属线610，并且金属线630设置在通孔620上方并且电连接至通孔620。集成电路IC3包括分别与后侧通孔550A、550B、550C接触的金属线590A、590B、590C，其中金属线590A、590B、590C类似于图1A至图71中描述的后侧金属线190。在一些实施例中，金属线590A、590B、590C可以用作电源轨。例如，在一些实施例中，金属线590B用作电源轨(也称为VDD轨)，并且金属线590A和590C用作真实电源轨(也称为TVDD轨)。TVDD轨(例如，金属线590A、590C)是在IC导通时始终导通的电源轨。例如，TVDD轨耦接至IC的电源端子，而无需在它们之间进行切换。相反，电源轨(例如，金属线590B)是虚拟电源轨，它经由一个或多个开关耦接至IC的电源端子，该一个或多个开关配置为关闭虚拟电源轨以在一个或多个预定条件下节省能量，例如当IC处于空闲或睡眠模式时。
在图72中，后侧通孔550A位于外延结构540A和540B之间，并且通过硅化物层145电连接至外延结构540A和540B。因此，外延结构540A和540B通过后侧通孔550A电连接至金属线590A。后侧通孔550C位于外延结构540C和540D之间，并且通过硅化物层145电连接至外延结构540C和540D。因此，外延结构540C和540D通过后侧通孔550C电连接至金属线590C。另一方面，后侧通孔550B位于相邻的外延结构540B和540C之间，但是不电连接至相邻的外延结构540B和540C。
此外，源极/漏极接触件575A在外延结构540A和540B上方延伸，并且与后侧通孔550A接触。因此，源极/漏极接触件575A通过后侧通孔550A电连接至金属线590A。源极/漏极接触件575B在外延结构540C和540D上方延伸，并且与后侧通孔550C接触。因此，源极/漏极接触件575B通过后侧通孔550C电连接至金属线590C。
在图72的一些实施例中，一个后侧通孔电连接至两个外延结构，使得外延结构电连接至后侧金属线(或后侧电源轨)。这可以降低外延结构和后侧金属线之间的电阻。此外，源极/漏极接触件通过后侧通孔电连接至后侧金属线。即，后侧处的金属线和前侧处的金属线之间的导电路径可以绕过具有较高电阻的外延结构，并且可以减小后侧处的金属线和前侧处的金属线之间的电阻。
在一些实施例中，图72的集成电路IC3用于插头电路。插头电路可以包括多个插头，插头用作电源轨(例如，金属线590A、590B、590C)的开关，并且每个插头可以耦接在电源轨和集成电路中的其他器件之间。在一些实施例中，每个插头包括至少一个晶体管。如果插头中的晶体管关闭，则插头用作开路，并且将相应的电源轨与器件断开。如果插头中的晶体管导通，则插头用作电流流过晶体管的源极和漏极的电流路径，并且因此可以将电流施加至器件。
参考图73。示出了集成电路IC4。图73的集成电路IC4与图72的集成电路IC3的不同之处在于，后侧通孔550A与外延结构540B分隔开。此外，集成电路IC4包括位于外延结构540A和后侧通孔550A上方的源极/漏极接触件575A以及位于外延结构540B上方的源极/漏极接触件575C。类似于图72，金属线590B可以用作电源轨(也称为VDD轨)，并且金属线590A和590C可以用作真实电源轨(也称为TVDD轨)。
参考图74。示出了集成电路IC5。图74的集成电路IC5与图73的集成电路IC4的不同之处在于，没有金属线与后侧通孔550A、550B、550C的底面接触。在图74的一些实施例中，源极/漏极接触件575A与后侧通孔550A接触，并且源极/漏极接触件575B与后侧通孔550C接触。后侧通孔550A和550C可以提供附加的电流路径，并且将进一步改善器件性能并且提供路由灵活性。
参考图75。示出了集成电路IC6。图75的集成电路IC6类似于图74的集成电路IC5，因为没有金属线与后侧通孔550A、550B、550C的底面接触。后侧通孔550A电连接至外延结构540B，并且与外延结构540A分隔开。后侧通孔550C电连接至外延结构540C，并且与外延结构540D分隔开。在一些实施例中，集成电路IC6包括分别位于外延结构540A至540D上方的源极/漏极接触件575A、575B、575C和575D。在一些实施例中，源极/漏极接触件575B与后侧通孔550A的顶面接触，并且后侧通孔550A的顶面的至少部分未由源极/漏极接触件575B覆盖。源极/漏极接触件575由源极/漏极接触件575C覆盖。
参考图76。示出了集成电路IC7。图76的集成电路IC7类似于图75的集成电路IC6。图76的集成电路IC7与图75的集成电路IC6的不同之处在于，后侧通孔550A的整个顶面由源极/漏极接触件575B覆盖，并且后侧通孔550C的整个顶面由源极/漏极接触件575C覆盖。
基于以上讨论，可以看出本发明提供了优点。然而，应当理解，其他实施例可以提供附加的优点，并且在本文中不必公开所有优点，此外，没有特定的优点是所有实施例都需要的。一个优点是，在外延结构旁边而不是在外延结构下方形成后侧通孔，使得减小了芯片高度。另一个优点是源极/漏极接触件可以接触后侧通孔，使得器件的后侧处的金属线可以电连接至器件的前侧处的金属线。即，后侧处的金属线和前侧处的金属线之间的导电路径将绕过具有较高电阻的外延结构，并且可以减小后侧处的金属线和前侧处的金属线之间的电阻。这将进一步改善器件性能并且提供路由灵活性。另一个优点是，当一个后侧通孔电连接至两个外延结构，使得外延结构电连接至一条后侧金属线(或后侧电源轨)时，外延结构和后侧金属线之间的电阻较小。
在本发明的一些实施例中，半导体器件包括衬底、栅极结构、源极/漏极结构、后侧通孔和电源轨。栅极结构沿着与衬底的前侧表面平行的第一方向延伸。源极/漏极结构分别位于栅极结构的相对侧上。后侧通孔沿着与衬底的前侧表面平行但是垂直于第一方向的第二方向延伸，后侧通孔具有沿着第一方向与源极/漏极结构中的一个对准的第一部分以及沿着第一方向与栅极结构对准的第二部分，后侧通孔的第一部分沿着第一方向具有第一宽度，并且后侧通孔的第二部分沿着第一方向具有第二宽度，其中第一宽度大于第二宽度。电源轨位于衬底的后侧表面上，并且与后侧通孔接触。
在上述半导体器件中，还包括位于所述栅极结构下方的介电层，其中，所述后侧通孔的所述第一部分与所述介电层的侧表面接触。
在上述半导体器件中，还包括第一介电间隔件，其中，所述第一介电间隔件具有与所述后侧通孔的所述第一部分的顶面接触的水平部分和与所述后侧通孔的所述第一部分的第一侧壁接触的垂直部分。
在上述半导体器件中，还包括第一介电间隔件，所述第一介电间隔件具有与所述后侧通孔的所述第一部分的第一侧壁接触的第一垂直部分和与所述后侧通孔的所述第一部分的第二侧壁接触的第二垂直部分。
在上述半导体器件中，还包括第一介电间隔件，其中，所述第一介电间隔件具有与所述后侧通孔的所述第一部分的顶面接触的水平部分和与所述后侧通孔的所述第一部分的第一侧壁接触的垂直部分，其中，所述电源轨与所述第一介电间隔件的所述垂直部分的底面接触。
在上述半导体器件中，还包括：第一介电间隔件，位于所述后侧通孔的所述第二部分的顶面上；以及第二介电间隔件，位于所述后侧通孔的侧壁上和所述第一介电间隔件的侧壁上，其中，所述第二介电间隔件横向地位于所述栅极结构和所述后侧通孔之间。
在上述半导体器件中，还包括：第一介电间隔件，位于所述后侧通孔的所述第二部分的顶面上；以及第二介电间隔件，位于所述后侧通孔的侧壁上和所述第一介电间隔件的侧壁上，其中，所述第二介电间隔件横向地位于所述栅极结构和所述后侧通孔之间，其中，所述栅极结构与所述第二介电间隔件的顶面接触。
在上述半导体器件中，还包括：第一介电间隔件，位于所述后侧通孔的所述第二部分的顶面上；以及第二介电间隔件，位于所述后侧通孔的侧壁上和所述第一介电间隔件的侧壁上，其中，所述第二介电间隔件横向地位于所述栅极结构和所述后侧通孔之间，其中，所述电源轨与所述第二介电间隔件的底面接触。
在上述半导体器件中，还包括：纳米片，以间隔开的方式布置在彼此之上，每个所述纳米片由所述栅极结构围绕；栅极间隔件，位于所述纳米片之上和所述栅极结构的侧壁上；半导体层，垂直地位于所述栅极间隔件下方，其中，每个所述半导体层垂直地位于相邻的一对所述纳米片之间，并且其中，所述后侧通孔包括沿着所述第一方向与所述半导体层对准的第三部分；以及第一介电间隔件、第二介电间隔件和第三介电间隔件，横向地位于所述半导体层和所述后侧通孔的所述第三部分之间。
在上述半导体器件中，还包括：纳米片，以间隔开的方式布置在彼此之上，每个所述纳米片由所述栅极结构围绕；栅极间隔件，位于所述纳米片之上和所述栅极结构的侧壁上；半导体层，垂直地位于所述栅极间隔件下方，其中，每个所述半导体层垂直地位于相邻的一对所述纳米片之间，并且其中，所述后侧通孔包括沿着所述第一方向与所述半导体层对准的第三部分；以及第一介电间隔件、第二介电间隔件和第三介电间隔件，横向地位于所述半导体层和所述后侧通孔的所述第三部分之间，其中，所述栅极间隔件与所述第一介电间隔件和所述第二介电间隔件的顶面接触，并且与所述第三介电间隔件的侧壁接触。
在本发明的一些实施例中，一种方法包括在衬底的前侧上方交替地形成第一半导体层和第二半导体层；蚀刻第一半导体层、第二半导体层和衬底以形成沟槽；形成衬于沟槽的侧壁的第一介电间隔件；形成衬于第一介电间隔件的侧壁的第二介电间隔件；在形成第二介电间隔件之后，在沟槽中形成后侧通孔；形成跨越第一介电间隔件和第二介电间隔件以及后侧通孔延伸的栅极结构；在形成栅极结构之后，去除第二介电间隔件的未由栅极结构覆盖的部分，以形成第一凹槽；用第一导电材料填充第一凹槽以扩大后侧通孔；在扩大后侧通孔之后，蚀刻第一介电间隔件的未由栅极结构覆盖的部分，以形成第二凹槽；以及用第二导电材料填充第二凹槽。
在上述方法中，还包括：对所述衬底的后侧执行化学机械抛光工艺，直到所述后侧通孔的底面暴露；以及在所述后侧通孔的所述底面上形成金属线。
在上述方法中，还包括：在形成所述后侧通孔之后，回蚀刻所述后侧通孔；在所述后侧通孔上方形成第一介电帽，其中，所述第一介电帽和所述第一介电间隔件由相同的材料制成；以及在所述第一介电帽上方形成第二介电帽，其中，所述第二介电帽由与所述第一介电间隔件和所述第二介电间隔件不同的材料制成。
在上述方法中，还包括：在蚀刻所述第一介电间隔件的所述部分之前，在所述第一导电材料上方形成介电帽。
在上述方法中，还包括：在扩大所述后侧通孔之后，用金属栅极结构替换所述栅极结构。
在本发明的一些实施例中，一种方法包括在衬底的前侧上方形成交替的第一半导体层和第二半导体层的外延堆叠件；在外延堆叠件旁边形成第一介电间隔件；在第一介电间隔件旁边形成第二介电间隔件；在第二介电间隔件旁边形成第三介电间隔件；形成靠近第三介电间隔件的牺牲介电层，其中第一介电间隔件、第二介电间隔件、第三介电间隔件和牺牲介电层由至少两种且多达四种不同的材料制成；在形成牺牲介电层之后，用源极/漏极外延结构替换外延堆叠件的部分；在用源极/漏极外延结构替换外延堆叠件的部分之后，对衬底的后侧执行CMP工艺，直到牺牲介电层的底面暴露；去除牺牲介电层以形成暴露源极/漏极外延结构的侧壁的凹槽；以及用后侧通孔填充凹槽。
在上述方法中，还包括：在对所述衬底的所述后侧执行所述化学机械抛光工艺之前，回蚀刻所述牺牲介电层以形成第一凹槽；在所述第一凹槽中和所述牺牲介电层上方形成第一介电帽，其中，所述第一介电帽和所述第一介电间隔件由第一材料制成；以及在所述第一凹槽中和所述第一介电帽上方形成第二介电帽，其中，所述第二介电帽和所述第三介电间隔件由第二材料制成。
在上述方法中，还包括：在对所述衬底的所述后侧执行所述化学机械抛光工艺之前，回蚀刻所述牺牲介电层以形成第一凹槽；在所述第一凹槽中和所述牺牲介电层上方形成第一介电帽，其中，所述第一介电帽和所述第一介电间隔件由第一材料制成；以及在所述第一凹槽中和所述第一介电帽上方形成第二介电帽，其中，所述第二介电帽和所述第三介电间隔件由第二材料制成；在形成所述第二介电帽之后，回蚀刻所述第一介电间隔件和所述第二介电间隔件；去除所述第二介电间隔件和所述第三介电间隔件与所述第二介电帽，以在所述牺牲介电层和所述第一介电间隔件之间形成第二凹槽；以及用介电材料填充所述第二凹槽。
在上述方法中，还包括：在对所述衬底的所述后侧执行所述化学机械抛光工艺之前，回蚀刻所述牺牲介电层以形成第一凹槽；在所述第一凹槽中和所述牺牲介电层上方形成第一介电帽，其中，所述第一介电帽和所述第一介电间隔件由第一材料制成；以及在所述第一凹槽中和所述第一介电帽上方形成第二介电帽，其中，所述第二介电帽和所述第三介电间隔件由第二材料制成；在形成所述第二介电帽之后，回蚀刻所述第一介电间隔件和所述第二介电间隔件；去除所述第二介电间隔件和所述第三介电间隔件与所述第二介电帽，以在所述牺牲介电层和所述第一介电间隔件之间形成第二凹槽；以及用介电材料填充所述第二凹槽；在所述第二凹槽中和所述介电材料上方形成第三介电帽，其中，所述第三介电帽和所述第一介电间隔件由所述第一材料制成。
在上述方法中，还包括：在用所述后侧通孔填充所述凹槽之前，在所述源极/漏极外延结构的暴露侧壁上形成硅化物层。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
衬底；
栅极结构，沿着与所述衬底的前侧表面平行的第一方向延伸；
源极/漏极结构，分别位于所述栅极结构的相对侧上；
后侧通孔，沿着与所述衬底的所述前侧表面平行但是垂直于所述第一方向的第二方向延伸，所述后侧通孔具有沿着所述第一方向与所述源极/漏极结构中的一个对准的第一部分以及沿着所述第一方向与所述栅极结构对准的第二部分，所述后侧通孔的所述第一部分沿着所述第一方向具有第一宽度，并且所述后侧通孔的所述第二部分沿着所述第一方向具有第二宽度，其中，所述第一宽度大于所述第二宽度；以及
电源轨，位于所述衬底的后侧表面上，并且与所述后侧通孔接触。
2.根据权利要求1所述的半导体器件，还包括位于所述栅极结构下方的介电层，其中，所述后侧通孔的所述第一部分与所述介电层的侧表面接触。
3.根据权利要求1所述的半导体器件，还包括第一介电间隔件，其中，所述第一介电间隔件具有与所述后侧通孔的所述第一部分的顶面接触的水平部分和与所述后侧通孔的所述第一部分的第一侧壁接触的垂直部分。
4.根据权利要求1所述的半导体器件，还包括第一介电间隔件，所述第一介电间隔件具有与所述后侧通孔的所述第一部分的第一侧壁接触的第一垂直部分和与所述后侧通孔的所述第一部分的第二侧壁接触的第二垂直部分。
5.根据权利要求3所述的半导体器件，其中，所述电源轨与所述第一介电间隔件的所述垂直部分的底面接触。
6.根据权利要求1所述的半导体器件，还包括：
第一介电间隔件，位于所述后侧通孔的所述第二部分的顶面上；以及
第二介电间隔件，位于所述后侧通孔的侧壁上和所述第一介电间隔件的侧壁上，其中，所述第二介电间隔件横向地位于所述栅极结构和所述后侧通孔之间。
7.根据权利要求6所述的半导体器件，其中，所述栅极结构与所述第二介电间隔件的顶面接触。
8.根据权利要求6所述的半导体器件，其中，所述电源轨与所述第二介电间隔件的底面接触。
9.根据权利要求1所述的半导体器件，还包括：
纳米片，以间隔开的方式布置在彼此之上，每个所述纳米片由所述栅极结构围绕；
栅极间隔件，位于所述纳米片之上和所述栅极结构的侧壁上；
半导体层，垂直地位于所述栅极间隔件下方，其中，每个所述半导体层垂直地位于相邻的一对所述纳米片之间，并且其中，所述后侧通孔包括沿着所述第一方向与所述半导体层对准的第三部分；以及
第一介电间隔件、第二介电间隔件和第三介电间隔件，横向地位于所述半导体层和所述后侧通孔的所述第三部分之间。
10.根据权利要求9所述的半导体器件，其中，所述栅极间隔件与所述第一介电间隔件和所述第二介电间隔件的顶面接触，并且与所述第三介电间隔件的侧壁接触。
11.一种形成半导体器件的方法，包括：
在衬底的前侧上方交替地形成第一半导体层和第二半导体层；
蚀刻所述第一半导体层、所述第二半导体层和所述衬底以形成沟槽；
形成衬于所述沟槽的侧壁的第一介电间隔件；
形成衬于所述第一介电间隔件的侧壁的第二介电间隔件；
在形成所述第二介电间隔件之后，在所述沟槽中形成后侧通孔；
形成跨越所述第一介电间隔件和所述第二介电间隔件与所述后侧通孔延伸的栅极结构；
在形成所述栅极结构之后，去除所述第二介电间隔件的未由所述栅极结构覆盖的部分，以形成第一凹槽；
用第一导电材料填充所述第一凹槽以扩大所述后侧通孔；
在扩大所述后侧通孔之后，蚀刻所述第一介电间隔件的未由所述栅极结构覆盖的部分，以形成第二凹槽；以及
用第二导电材料填充所述第二凹槽。
12.根据权利要求11所述的方法，还包括：
对所述衬底的后侧执行化学机械抛光工艺，直到所述后侧通孔的底面暴露；以及
在所述后侧通孔的所述底面上形成金属线。
13.根据权利要求11所述的方法，还包括：
在形成所述后侧通孔之后，回蚀刻所述后侧通孔；
在所述后侧通孔上方形成第一介电帽，其中，所述第一介电帽和所述第一介电间隔件由相同的材料制成；以及
在所述第一介电帽上方形成第二介电帽，其中，所述第二介电帽由与所述第一介电间隔件和所述第二介电间隔件不同的材料制成。
14.根据权利要求11所述的方法，还包括：在蚀刻所述第一介电间隔件的所述部分之前，在所述第一导电材料上方形成介电帽。
15.根据权利要求11所述的方法，还包括：在扩大所述后侧通孔之后，用金属栅极结构替换所述栅极结构。
16.一种形成半导体器件的方法，包括：
在衬底的前侧上方形成交替的第一半导体层和第二半导体层的外延堆叠件；
在所述外延堆叠件旁边形成第一介电间隔件；
在所述第一介电间隔件旁边形成第二介电间隔件；
在所述第二介电间隔件旁边形成第三介电间隔件；
形成靠近所述第三介电间隔件的牺牲介电层，其中，所述第一介电间隔件、所述第二介电间隔件、所述第三介电间隔件、所述牺牲介电层包括至少两种不同的材料；
在形成所述牺牲介电层之后，用源极/漏极外延结构替换所述外延堆叠件的部分；
在用所述源极/漏极外延结构替换所述外延堆叠件的所述部分之后，对所述衬底的后侧执行化学机械抛光工艺，直到所述牺牲介电层的底面暴露；
去除所述牺牲介电层以形成暴露所述源极/漏极外延结构的侧壁的凹槽；以及
用后侧通孔填充所述凹槽。
17.根据权利要求16所述的方法，还包括：
在对所述衬底的所述后侧执行所述化学机械抛光工艺之前，回蚀刻所述牺牲介电层以形成第一凹槽；
在所述第一凹槽中和所述牺牲介电层上方形成第一介电帽，其中，所述第一介电帽和所述第一介电间隔件由第一材料制成；以及
在所述第一凹槽中和所述第一介电帽上方形成第二介电帽，其中，所述第二介电帽和所述第三介电间隔件由第二材料制成。
18.根据权利要求17所述的方法，还包括：
在形成所述第二介电帽之后，回蚀刻所述第一介电间隔件和所述第二介电间隔件；
去除所述第二介电间隔件和所述第三介电间隔件与所述第二介电帽，以在所述牺牲介电层和所述第一介电间隔件之间形成第二凹槽；以及
用介电材料填充所述第二凹槽。
19.根据权利要求18所述的方法，还包括：在所述第二凹槽中和所述介电材料上方形成第三介电帽，其中，所述第三介电帽和所述第一介电间隔件由所述第一材料制成。
20.根据权利要求16所述的方法，还包括：
在用所述后侧通孔填充所述凹槽之前，在所述源极/漏极外延结构的暴露侧壁上形成硅化物层。
CN202110480078.8A 2020-04-30 2021-04-30 半导体器件及其形成方法 Active CN113594156B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063018277P 2020-04-30 2020-04-30
US63/018,277 2020-04-30
US17/167,646 US11676896B2 (en) 2020-04-30 2021-02-04 Integrated circuit and method for forming the same
US17/167,646 2021-02-04

Publications (2)

Publication Number Publication Date
CN113594156A CN113594156A (zh) 2021-11-02
CN113594156B true CN113594156B (zh) 2024-03-08

Family

ID=78243110

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110480078.8A Active CN113594156B (zh) 2020-04-30 2021-04-30 半导体器件及其形成方法

Country Status (4)

Country Link
US (2) US12009304B2 (zh)
CN (1) CN113594156B (zh)
DE (1) DE102021103469B4 (zh)
TW (1) TWI758174B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231876A (zh) * 2016-12-15 2018-06-29 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN110459542A (zh) * 2018-05-08 2019-11-15 联发科技股份有限公司 半导体装置结构及其形成方法
CN110556374A (zh) * 2018-05-31 2019-12-10 台湾积体电路制造股份有限公司 在介电栅极上方具有接触件的FinFET器件结构和方法
CN110676304A (zh) * 2018-07-02 2020-01-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5487625B2 (ja) 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
KR102603279B1 (ko) 2016-07-01 2023-11-17 인텔 코포레이션 양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소
US10026840B2 (en) * 2016-10-13 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure of semiconductor device with source/drain structures
EP3324436B1 (en) 2016-11-21 2020-08-05 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip
US10177047B2 (en) * 2017-03-01 2019-01-08 International Business Machines Corporation Trench gate first CMOS
US10586765B2 (en) 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
KR101960598B1 (ko) 2017-07-12 2019-03-20 서울대학교병원 3d 프린팅 인공기관 지지체 및 이의 제조방법
US10700207B2 (en) * 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US11133254B2 (en) 2018-09-28 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid power rail structure
US10998238B2 (en) 2018-10-31 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with buried interconnect conductors
US11676896B2 (en) * 2020-04-30 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231876A (zh) * 2016-12-15 2018-06-29 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN110459542A (zh) * 2018-05-08 2019-11-15 联发科技股份有限公司 半导体装置结构及其形成方法
CN110556374A (zh) * 2018-05-31 2019-12-10 台湾积体电路制造股份有限公司 在介电栅极上方具有接触件的FinFET器件结构和方法
CN110676304A (zh) * 2018-07-02 2020-01-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

Also Published As

Publication number Publication date
DE102021103469B4 (de) 2024-09-26
TW202143492A (zh) 2021-11-16
TWI758174B (zh) 2022-03-11
US12009304B2 (en) 2024-06-11
US20230326856A1 (en) 2023-10-12
US20240332187A1 (en) 2024-10-03
CN113594156A (zh) 2021-11-02
DE102021103469A1 (de) 2021-11-04

Similar Documents

Publication Publication Date Title
CN111092122A (zh) 半导体结构的形成方法
CN111863810A (zh) 半导体装置结构及其形成方法
US11387233B2 (en) Semiconductor device structure and methods of forming the same
KR102549861B1 (ko) 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법
KR102451356B1 (ko) 후면 게이트 콘택
KR102549268B1 (ko) 집적 회로 및 그 형성 방법
US20230387311A1 (en) Isolation structures and methods of forming the same in field-effect transistors
US20230369468A1 (en) Semiconductor device and manufacturing method thereof
US20240290851A1 (en) Semiconductor device structure with backside contact
KR102717435B1 (ko) 트랜지스터 격리 영역들 및 그 형성 방법들
US12087633B2 (en) Multi-gate field-effect transistors and methods of forming the same
US20240096943A1 (en) Reducing parasitic capacitance in semiconductor devices
KR102471451B1 (ko) 반도체 디바이스의 게이트 구조체 및 그 형성 방법
CN113594156B (zh) 半导体器件及其形成方法
US11437469B2 (en) Reducing parasitic capacitance in semiconductor devices
CN114792656A (zh) 半导体结构的形成方法
TW202217976A (zh) 半導體裝置、其形成方法及半導體結構
TW202129772A (zh) 半導體結構之製造方法
CN113471147B (zh) 制造半导体器件的方法和静电放电器件
TWI844951B (zh) 半導體裝置及其形成方法
US20230387198A1 (en) Source/drain spacer with air gap in semiconductor devices and methods of fabricating the same
US20230068354A1 (en) Semiconductor Structure with Recessed Top Semiconductor Layer in Substrate and Method of Fabricating the Same
US20240096892A1 (en) Semiconductor device structure and methods of forming the same
US20240222449A1 (en) Semiconductor structure and method for manufacturing the same
US20230009852A1 (en) Semiconductor devices and methods of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant