CN109427897A - 用于制造半导体器件的方法 - Google Patents

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Abstract

本发明实施例提供一种用于缓解包括连续有源区的器件中的泄漏电流的方法和结构。在一些实施例中，通过改变光掩模逻辑操作(LOP)以在单元边界处反转阈值电压类型来增加单元边界处的阈值电压。可选地，在一些情况中，通过在单元边界处执行阈值电压注入(例如，离子注入)并且注入设置在单元边界处的伪栅极中来增加单元边界处的阈值电压。此外，在一些实施例中，通过在单元边界处使用硅锗(SiGe)沟道来增加单元边界处的阈值电压。在一些情况中，SiGe可以设置在衬底内的单元边界处和/或SiGe可以是设置在单元边界处的伪栅极的一部分。本发明实施例还提供另外两种用于制造半导体器件的方法。

Description

用于制造半导体器件的方法
技术领域
本发明涉及半导体领域，并且更具体地，涉及用于制造半导体器件的方法。
背景技术
电子工业经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持日益复杂和精致的更多的功能。因此，半导体工业中的持续的趋势是，制造低成本、高性能、低功耗的集成电路(IC)。到目前为止，已经通过规模缩小半导体IC尺寸(如，最小部件大小)在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种规模缩放也产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续的进步需要半导体制造工艺和技术中的类似的进步。
最近，引入多栅极器件以通过增加栅极-沟道耦合、减小截止电流和降低短沟道效应(SCE)致力于提高栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字来源于鳍状结构，鳍状结构从衬底(其上形成该鳍状结构)延伸，并且鳍状结构用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容并且它们的三维结构允许它们在保持栅极控制和缓解SCE的同时积极地按比例缩放。另外，IC缩放的至少一方面包括减小单元大小(例如，作为布局工艺的一部分)。在一些示例中，FinFET单元大小的减小已经包括相邻单元中的诸如FinFET有源区的有源区的邻接。在一些情况中，跨相邻单元的有源区邻接可被称为“连续有源区”。在各种示例中，连续有源区可能导致显著的泄漏电流。在一些情况中，已经尝试通过添加填充层来放大光刻窗口来减少这种泄漏电流。然而，使用这种填充层会导致面积损失(例如，面积增加)。因此，还没有证明现有技术在所有方面都完全满足要求。
发明内容
根据本发明的一个方面，提供一种用于制造半导体器件的方法，包括：提供包括第一有源区和在边界处邻接第一有源区的第二有源区的衬底；在第一有源区内形成第一鳍，在第二有源区内形成第二鳍，并且在边界处形成伪鳍；在第一鳍、第二鳍和伪鳍上方沉积多个栅极层的第一栅极层；在第一栅极层上方沉积第一光刻胶层，并且使用第一掩模在第一光刻胶层内图案化第一开口，其中，第一开口暴露第一鳍、第二鳍和伪鳍中的至少一个的上方的第一栅极层的一部分；以及使用蚀刻工艺去除第一栅极层的暴露部分以形成图案化第一栅极层。
根据本发明的另一方面，提供一种用于制造半导体器件的方法，包括：提供包括第一有源区和在边界处邻接第一有源区的第二有源区的衬底；在第一有源区内形成第一鳍，在第二有源区内形成第二鳍，以及在边界处形成伪鳍；沉积光刻胶层并且图案化光刻胶层以暴露伪鳍，同时保持第一鳍和第二鳍被图案化的光刻胶层覆盖；在伪鳍中执行阈值电压注入以提供离子注入伪鳍；以及在第一鳍、第二鳍和离子注入伪鳍的上方形成栅极堆叠件。
根据本发明的另一方面，提供一种用于制造半导体器件的方法，包括：提供包括第一单元区和在边界处邻接第一单元区的第二单元区的衬底；在衬底内的单元边界处形成凹槽；在凹槽内的单元边界处沉积硅锗(SiGe)层；在衬底内以及在第一单元区内形成第一有源鳍，在衬底内以及在第二单元区内形成第二有源鳍，以及在SiGe层内沿着单元边界形成伪鳍；以及在第一有源鳍、第二有源鳍和伪鳍的上方形成栅极堆叠件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本公开的一个或多个方面的FinFET器件的实施例的立体图；
图2A示出两个相邻FinFET单元的至少一部分的布局设计；
图2B示出基本上对应于图2A的截面CC'的FinFET器件的横截面图；
图3A、图3B和图3C示出根据一些实施例的可用于设置具有连续有源区的各对相邻N型单元的金属栅极的功函数的掩模布局设计；
图4A、图4B和图4C示出根据一些实施例的可用于设置具有连续有源区的各对相邻P型单元的金属栅极的功函数的掩模布局设计；
图5是根据本公开的一个或多个方面的制造FinFET器件的方法的流程图；
图6是根据本公开的一个或多个方面的制造FinFET器件的可选方法的流程图；
图7、图8、图9、图10和图11示出对应于图6的方法的一个或多个步骤的FinFET器件的实施例的横截面图；
图12示出根据一些实施例的两个相邻FinFET单元的至少一部分并且包括SiGe区的布局设计；
图13是根据本公开的一个或多个方面制造FinFET器件的另一方法的流程图；
图14、图15、图16、图17、图18和图19示出对应于图13的方法的一个或多个步骤的FinFET器件的实施例的横截面图。
具体实施方式
以下公开内容提供了许多不同实施例或示例，用于实现本发明的不同特征。以下描述组件和布置的具体示例以简化本发明。当然，这些仅仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个示例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
应当注意，本公开以多栅极晶体管或鳍型多栅极晶体管(在本文中称为FinFET器件)的形式来呈现实施例。这种器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块状器件、绝缘体上硅(SOI)器件、和/或其他的配置。受益于本公开的各方面，本领域普通技术人员可以认识到半导体器件的其他实施例。例如，本文中描述的一些实施例也可以应用于全环栅(GAA)器件、欧米茄栅极(Ω栅极)器件、或Pi栅极(Π栅极)器件。
图1中示出的是FinFET器件100。FinFET器件100包括一个或多个基于鳍的多栅极场效应晶体管(FET)。FinFET器件100包括衬底102、从衬底102延伸的至少一个鳍元件104、隔离区106、以及在鳍元件104上和周围设置的栅极结构108。衬底102可以是诸如硅衬底的半导体衬底。衬底可以包括各种层，包括在半导体衬底上形成的导电层或绝缘层。取决于本领域已知的设计要求，衬底可以包括各种掺杂配置。衬底还可以包括其他的半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底可以包括外延层(epi层)，衬底可以被应变以用于性能增强，衬底可以包括绝缘体上硅(SOI)结构、和/或衬底可具有其他合适的增强部件。
与衬底102类似，鳍元件104可以包括：硅或其他的元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、和/或GaInAsP；或它们的组合。可以使用包括光刻工艺和蚀刻工艺的合适的工艺来制造鳍104。光刻工艺可以包括：形成位于衬底(例如，在硅层上)上面的光刻胶层(抗蚀剂)，将光刻胶曝露于图案，实施曝光后烘烤工艺，以及显影该光刻胶以形成包括光刻胶的掩蔽元件。在一些实施例中，可以使用电子束(e-束)光刻工艺、EUV光刻工艺、浸没光刻工艺、或其他适当的光刻工艺来执行图案化光刻胶以形成掩蔽元件。然后，掩蔽元件可以用于保护衬底的区而蚀刻工艺形成凹槽至衬底102中，从而留下延伸的鳍104。可以使用干蚀刻、湿蚀刻或它们的组合蚀刻凹槽。也可以使用在衬底102上形成鳍104的方法的许多其他的实施例。
多个鳍104的每个还包括源极区105和漏极区107，其中，源极/漏极区105、107形成在鳍104中、上、和/或周围。源极/漏极区105、107可以在鳍104上方外延生长。在一些实施例中，在源极/漏极区105、107上方形成一层或多层低肖特基势垒高度(SBH)材料以减小源极/漏极接触电阻。在一些示例中，低SBH材料包括诸如GaAs、InxGa1-xAs、Ni-InAs、和/或其它合适材料的III-V材料。此外，晶体管的沟道区设置在鳍104内、栅极结构108下面、沿着基本上平行于由图1的截面BB'限定的平面的平面。在一些示例中，鳍的沟道区包括硅、诸如锗、硅锗的高迁移率材料、以及上面讨论的任何化合物半导体或合金半导体和/或它们的组合。高迁移率材料包括那些电子迁移率大于硅的材料。例如，高于在室温(300K)下具有约1350cm2/V-s的固有电子迁移率和约480cm2/V-s的空穴迁移率的Si。在一些实施例中，沟道区包括应变沟道材料。举例来说，应变沟道材料可以通过使用对于鳍元件104和衬底102中的每一个不同的材料来形成，使得在鳍元件104和衬底102之间存在晶格失配。因此，在鳍元件104和衬底102之间的晶格失配可在沟道区内产生应变(例如，拉伸或压缩)。在各个实施例中，这种应变沟道材料提供增加的载流子迁移率(例如，电子迁移率或空穴迁移率)和增强的晶体管性能。如此，在一些实施例中，上面讨论的高迁移率材料在一些情况下可以包括应变沟道材料。
隔离区106可以是浅沟槽隔离(STI)部件。可选地，可以在衬底102上和/或内执行场氧化物、LOCOS部件、和/或其他合适的隔离部件。隔离区106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合、和/或本领域已知的其他合适的材料组成。在实施例中，隔离结构是STI部件且通过在衬底102中蚀刻沟槽形成。然后，可以用隔离材料(例如，诸如介电材料)填充沟槽，接着是化学机械抛光(CMP)工艺。然而，其他的实施例也是可能的。在一些实施例中，隔离区106可以包括多层结构(例如，具有一个或多个衬垫层)。
栅极结构108包括具有在鳍104的沟道区上方形成的界面层110的栅极堆叠件、在界面层110上方形成的栅极介电层112、以及在栅极介电层112上方形成的金属层114。界面层110可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)、和/或其他合适的方法来形成界面层110。栅极介电层112可以包括诸如氧化铪(HfO2)的高K介电层。可选地，高k介电层可以包括其它高k电介质，诸如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、La2O3、它们的组合、或其它合适的材料。在又其它实施例中，栅极介电层可以包括二氧化硅或其它合适的电介质。可以通过ALD、物理汽相沉积(PVD)、氧化、和/或其他合适的方法来形成介电层。金属层114可以包括诸如W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、Ni、它们的组合、和/或其它合适的组成的导电层。在一些实施例中，金属层114可以包括用于N型FinFET的第一金属材料和用于P型FinFET的第二金属材料。因此，FinFET器件100可以包括双功函金属栅极配置。例如，第一金属材料(例如，用于N型器件)可以包括具有功函数的金属，该功函数基本上与衬底导电带的功函数对准，或至少基本上与鳍104的沟道区的导电带的功函数对准。类似地，例如，第二金属材料(例如，用于P型器件)可以包括具有功函数的金属，该功函数基本上与衬底价带的功函数对准，或至少基本上与鳍104的沟道区的价带的功函数对准。因此，金属层114可以提供用于FinFET器件100的栅电极，同时包括N型和P型FinFET器件100。在一些实施例中，金属层114可以可选地包括多晶硅层。金属层114可以使用PVD、CVD、电子束(e束)蒸发、和/或其它合适的工艺形成。在一些实施例中，在栅极结构108的侧壁上形成侧壁间隔件。侧壁间隔件130可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。
传统上，半导体制造和集成电路(IC)性能的进步已经在很大程度上通过按比例缩小半导体IC尺寸(例如，最小部件大小)来实现。IC缩放的至少一方面包括减小单元大小(例如，作为布局工艺的部分)。在一些示例中，FinFET单元尺寸的减小已经包括相邻单元中的有源区(诸如FinFET有源区)的邻接。出于本公开的目的，跨相邻单元的有源区邻接可被称为“连续有源区”。在各种示例中，连续有源区可能导致显著的泄漏电流。在一些情况下，已经尝试通过添加填充层来放大光刻窗口来减少这种泄漏电流。然而，使用这种填充层会导致面积损失(例如，面积增加)。
详细描述相邻的FinFET单元，现在参考图2A和图2B。图2A示出两个相邻FinFET单元的至少一部分的布局设计200。如图所示，布局设计200包括沿着单元边界211彼此邻接的第一单元202和第二单元204。此外，第一单元202的有源区206和第二单元204的有源区208也沿着单元边界211彼此邻接。因此，如上所述，布局设计200提供了连续有源区的示例。布局设计200还分别包括在第一单元202和第二单元204中的每一个中的有源鳍210和有源鳍212。为了讨论的目的，这里使用的术语“有源鳍”可以用于指示包括FinFET沟道的鳍区。在各种示例中，有源区206、有源区208中的每个可以包括N型有源区或者P型有源区。因此，在一些实施例中，有源鳍210、有源鳍212可以包括N型有源鳍或P型有源鳍。可以肯定的是，这里公开的实施例并不意味着限于任何特定的掺杂配置，并且这里设置的示例仅仅是为了说明的目的而设置的。在一些实施例中，在第一单元202和第二单元204之间的沿着单元边界211也形成伪鳍214。举例来说，在此使用的诸如伪鳍的“伪”结构将被理解为是指被用于模仿另一结构的物理特性(例如，诸如模仿邻近的有源鳍210、有源鳍212的物理尺寸)并且是在最后制造的器件中不可操作的电路(例如，其不是电路电流流动路径的有意的部分，虽然不希望的泄漏电流可能流过)的结构。还示出跨越第一单元202和第二单元204的栅极216。
参考图2B，其中示出的是基本上对应于图2A的截面CC'的FinFET器件250的横截面图。图2B还示出沿着单元边界211彼此邻接的第一单元202和第二单元204。FinFET器件250包括有源鳍210、有源鳍212、伪鳍214、栅极216、浅沟槽隔离(STI)区218、和衬底220。在一些实施例中，有源鳍210、有源鳍212和伪鳍214可以如上面关于图1所描述形成。在一些情况中，有源鳍210、有源鳍212和伪鳍214可以包括在衬底220上方形成的一个或多个外延层，其中，这样的外延层已经被沉积、被图案化、以及被蚀刻以形成有源鳍210、有源鳍212和伪鳍214。STI区218可以与隔离区106相似，衬底220可以与衬底102相似，以及栅极216可以与栅极结构108相似，其中的每一个已经在上面被描述。在各个实施例中，有源鳍210、有源鳍212可以包括N型有源鳍或P型有源鳍，并且栅极216可以包括为给定器件类型(例如，N型或P型)提供适当功函数的一个或多个金属和/或介电层。尽管在包括连续有源区的器件中通常可能存在泄漏电流，但是在一些情况中，当邻接的有源区是相同类型(例如，N型或者P型)时，这种泄漏电流可能更严重。因此，为了讨论的目的，考虑到有源区206、有源区208两者均包括N型有源区(例如，使得有源鳍210、有源鳍212都是N型有源鳍)，或者认为有源区206、有源区208包括P型有源区(例如，使得有源鳍210、有源鳍212都是P型有源鳍)。在一些情况中，例如，由于这种器件可能具有相似的阈值电压，所以对于具有相同类型的邻接有源区的器件，泄漏电流可能更严重。因此，当邻接的有源区是相同类型(例如，N型或P型)时，控制泄漏电流，特别是在单元边界211附近可能是特别具有挑战性。在各个示例中，这样的泄漏电流可能导致器件故障和/或器件性能下降。
本发明的实施例提供了优于现有技术的优势，但是应该理解，其他的实施例可以提供不同的优势，本文中没有必要讨论所有的优势，并且没有要求所有的实施例都具有特定的优势。例如，本文讨论的实施例包括用于缓解包括连续有源区的器件中的泄漏电流的方法和结构。如上所述，例如，由于这种器件可能具有相似的阈值电压，所以对于具有相同类型的邻接有源区的器件，泄漏电流可能更严重。因此，在各个实施例中，通过增加单元边界处(例如，在伪鳍214的位置处)的阈值电压来改善相邻单元之间的隔离以及因此邻接的有源区之间的隔离。在一些情况中，阈值电压相对于邻近和邻接的有源区增加。为了清楚地讨论，应该注意，晶体管阈值电压(Vt)和平带电压(Vfb)通常可以表示为：
从Vt和Vfb的这两个表达式可以清楚地看出，阈值电压(Vt)受栅极金属功函数(例如，被定义为金属功函数，和半导体功函数，的差值)、衬底掺杂和衬底类型(例如，NA、ε)、以及栅极介电组合物(例如，Cox)、其他因素的影响。因此，在一些实施例中，通过改变光掩模逻辑操作(LOP)以在单元边界处反转阈值电压类型(例如，从N型到P型或者从P型到N型)来增加单元边界处的阈值电压。在一些示例中，可以通过调整功函金属和/或栅极介电层来执行这样的阈值电压反转或总体上的调整。可选地，在一些情况中，通过在单元边界执行阈值电压注入(例如，离子注入)并且进入单元边界处设置的伪栅极中来增加单元边界处的阈值电压。此外，在一些实施例中，通过在单元边界处使用硅锗(SiGe)沟道来增加单元边界处的阈值电压。在一些情况中，SiGe可以被设置在单元边界处的衬底内，并且/或者SiGe可以是在单元边界处设置的伪栅极的部分。因此，本公开的实施例提供了改进的隔离，并且由此减小了具有邻接有源区的相邻单元之间的泄漏电流。本领域的技术人员将认识到如本文所述的方法和结构的其他益处和优点，并且所描述的实施例并不意味着限制在所附权利要求中具体列举的范围之外。
现在将讨论各种实施例的示例，包括通过增加单元边界处的阈值电压来改善相邻单元之间的隔离的各种方式。在一些实施例中，通过改变光掩模LOP以在单元边界处反转阈值电压类型，例如，通过调整功函金属和/或栅极介电层，来增加单元边界处的阈值电压。在一些情况中，改变光掩模LOP可以在单元边界处提供一至两个数量级的泄漏电流的减少。现在参考图3A、图3B、和图3C，其中所示的是可用于为具有连续有源区的各对相邻N型单元设置金属栅极的功函数的布局设计。在一些示例中，示出和描述的布局设计可以用于设置上述诸如栅极216或栅极结构108的金属栅极的功函数。另外，将会理解，可以使用掩模集合来图案化参考图3A、图3B、和图3C的布局设计示出和讨论的各部件(例如，鳍、有源区、开口等)。然而，为了本讨论的目的，将相应地强调并注意与设置金属层的功函数有关的布局设计的方面。此外，在一些情况中，可以使用多个分开且单独的掩模来图案化与设置金属层的功函数有关的布局设计的方面，如下所述。首先参考图3A，其中示出的是布局设计300、布局设计302、布局设计304、和布局设计306。布局设计300、布局设计302、布局设计304、和布局设计306中的每个包括沿着单元边界311彼此邻接的第一单元308和第二单元310。在一些示例中，第一单元308可以是N型标准阈值电压(NSVT)单元，并且第二单元310可以是N型低阈值电压(NLVT)单元。如图所示，第一单元308的有源区312和第二单元310的有源区314也可以沿着单元边界311彼此邻接。在一些示例中，第一单元308包括有源鳍316，第二单元310包括有源鳍318，并且在第一单元308和第二单元310之间沿着单元边界311设置伪鳍320。为了清楚，基本上与布局设计300中示出并识别的部件相同的布局设计302、布局设计304、和布局设计306中的特定部件不再被标记，但是可以使用上面呈现的附图标记在以下的讨论中被引用。
关于设置金属层的功函数，可以使用分开且单独的掩模集合来实现在单元边界311处的伪鳍320的目标阈值电压。例如，如关于图5的方法更详细地讨论，作为形成(例如，为栅极216或栅极结构108)提供适当的功函数的一个或多个金属和/或介电层的部分，可以沉积、图案化、和蚀刻一层或多层(例如，栅极层)中的每一层。例如，可以沉积第一栅极层，并且可以使用包括开口322的图案(例如，在布局设计300中示出)的第一掩模来图案化/限定将要被去除的第一栅极层的一部分(例如，通过蚀刻工艺)。为了讨论的目的，本文所述的“开口”可以指光刻胶层中的开口。例如，可以沉积并图案化光刻胶层(例如，通过使用具有如本文所述的布局的掩模的曝光工艺，随后是显影工艺)，其中，所得到的图案化光刻胶层包括开口。在一些情况中，然后可以(例如，通过蚀刻工艺)去除下面的层(例如，由开口暴露出)。在一些实施例中，第一栅极层可以包括诸如SiO2或SiON的介电层、或诸如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、和La2O3的高K介电层。因此，根据布局设计300，可以从由开口322(例如，从有源鳍316和伪鳍320上方)限定的区去除第一栅极层。其后，可以沉积第二栅极层，并且可以使用包括开口324和开口326的图案(例如，在布局设计302中示出)的第二掩模来图案化/限定将要被去除的第二栅极层的一部分。在一些实施例中，第二栅极层可以包括P型功函金属(PWFM)层。在一些情况中，第二栅极层可以包括TiN层。在至少一些示例中，第二栅极层可以具有大约12埃的厚度。因此，根据布局设计302，可从由开口324(例如，从有源鳍316上方)和开口326(例如，从有源鳍318上方)限定的区去除第二栅极层，而保留在伪鳍320上方。与本实施例相比，至少一些现有工艺可以从伪鳍320上方附加地去除第二栅极层。随后，可以沉积第三栅极层，并且可以使用在第一单元308或第二单元310中没有开口图案的第三掩模(例如，布局设计304中示出)来确保第三栅极层保持在第一单元308和第二单元310上方。在一些实施例中，第三栅极层也可能包括PWFM层。举例来说，第三栅极层可以包括在第二层上方堆叠的第一层，诸如在TaN上方堆叠的TiN或者在TiN上方堆叠的TaN。在一些示例中，堆叠的第三栅极层可以包括具有大约10埃的厚度的TiN层和具有大约15埃的厚度的TaN层。因此，根据布局设计304，第三栅极层可能不会从第一单元308或第二单元310(例如，从有源鳍316、有源鳍318上方和在伪鳍320上方)被去除。可以肯定的是，在一些情况中，第三掩模可以包括在掩模的布局设计304中未描述的其他区中的图案/开口。然后，在一些实施例中，可以沉积第四栅极层，并且可以使用包括开口328和开口330的图案(例如，在布局设计306中示出)的第四掩模来图案化/限定将要被去除的第四栅极层的一部分。在一些实施例中，第四栅极层也可能包括PWFM层。在一些情况中，第四栅极层可以包括TiN层。在至少一些示例中，第四栅极层可以具有大约10埃的厚度。因此，根据布局设计306，可从由开口328(例如，从有源鳍316上方)和开口330(例如，从有源鳍318上方)限定的区去除第四栅极层，而保留在伪鳍320上方。与本实施例相比，至少一些现有工艺可以从伪鳍320上方附加地去除第四栅极层。
因此，图3A提供了可用于设置NSVT单元和相邻NLVT单元的金属栅极的功函数的多个掩模的布局设计，其中，两个相邻单元具有连续的有源区。此外，尽管描述如根据特定顺序执行的各种栅极层沉积、相应的掩模图案化、和层去除(如果需要)，但是将理解，可以使用其他顺序，并且本公开不旨在限于任何特定的顺序。另外，在不脱离本公开的范围的情况下，所描述的一些步骤可以被去除或替换。此外，通过参考图3A执行上面的工艺，通过改变光掩模LOP以在单元边界311(例如，在伪鳍320处)处反转阈值电压类型来增加单元边界311处的阈值电压。
现在参考图3B，其中示出的是布局设计332、布局设计334、布局设计336、和布局设计338。布局设计332、布局设计334、布局设计336、和布局设计338中的每个包括沿着单元边界341彼此邻接的第一单元340和第二单元342。在一些示例中，第一单元340可以是N型标准阈值电压(NSVT)单元，并且第二单元342可以是N型超低阈值电压(NULVT)单元。第一单元340的有源区344和第二单元342的有源区346也沿着单元边界341彼此邻接。在一些示例中，第一单元340包括有源鳍348，第二单元342包括有源鳍350，并且在第一单元340和第二单元342之间沿着单元边界341设置伪鳍352。为了清楚，基本上与布局设计332中示出并识别的部件基本上相同的布局设计334、布局设计336、和布局设计338中的特定部件不再被标记，但是可以使用上面呈现的附图标记在以下的讨论中被引用。
类似于上述示例，可以使用分开且单独的掩模集合来设置金属层的功函数以实现在单元边界341处的伪鳍352的目标阈值电压。此外，在一些实施例中，第一栅极层、第二栅极层、第三栅极层、和第四栅极层中的每层可以与以上参考图3A所讨论的基本相同。然而，图3B的示例提供了可用于设置NSVT单元和相邻NULVT单元的金属栅极的功函数的多个掩模的布局设计，其中，两个相邻单元具有连续的有源区。
举例来说，并且参考图3B，可以沉积第一栅极层，并且可以使用包括开口354的图案的第一掩模(例如，在布局设计332中示出)来图案化/限定将要被去除(例如，通过蚀刻工艺)的第一栅极层的一部分。因此，根据布局设计332，可以从由开口354(例如，从有源鳍348、有源鳍350、和伪鳍352上方)限定的区去除第一栅极层。其后，可以沉积第二栅极层，并且可以使用包括开口356和开口358的图案的第二掩模(例如，在布局设计334中示出)来图案化/限定将要被去除的第二栅极层的一部分。因此，根据布局设计334，可从由开口356(例如，从有源鳍348上方)和开口358(例如，从有源鳍350上方)限定的区去除第二栅极层，而保留在伪鳍352上方。与本实施例相比，至少一些现有工艺可以从伪鳍352上方附加地去除第二栅极层。然后，可以沉积第三栅极层，并且可以使用包括开口360的图案的第三掩模(例如，在布局设计336中示出)来图案化/限定将要被去除的第三栅极层的一部分。因此，根据布局设计336，可以从由开口360(例如，从有源鳍350上方)限定的区去除第三栅极层，而保留在伪鳍352上方和有源鳍348上方。然后，在一些实施例中，可以沉积第四栅极层，并且可以使用包括开口362的图案的第四掩模(例如，在布局设计338中示出)来图案化/限定将要被去除的第四栅极层的一部分。因此，根据布局设计338，可以从由开口362(例如，从有源鳍348上方)限定的区去除第四栅极层，而保留在伪鳍352上方和有源鳍350上方。与本实施例相比，至少一些现有工艺可以从伪鳍352上方附加地去除第四栅极层。尽管描述如根据特定顺序执行的各种栅极层沉积、相应的掩模图案化、和层去除(如果需要)，但是将理解，可以使用其他顺序，并且本公开不旨在限于任何特定的顺序。另外，在不脱离本公开的范围的情况下，所描述的一些步骤可以被去除或替换。此外，通过参考图3B执行上面的工艺，通过改变光掩模LOP以在单元边界341(例如，在伪鳍352处)处反转阈值电压类型来增加单元边界341处的阈值电压。
参考图3C，其中示出的是布局设计364、布局设计366、布局设计368、和布局设计370。布局设计364、布局设计366、布局设计368、和布局设计370中的每个包括沿着单元边界371彼此邻接的第一单元372和第二单元374。在一些示例中，第一单元372可以是N型低阈值电压(NLVT)单元，并且第二单元374可以是N型超低阈值电压(NULVT)单元。第一单元372的有源区376和第二单元374的有源区378也沿着单元边界371彼此邻接。在一些示例中，第一单元372包括有源鳍380，第二单元374包括有源鳍382，并且在第一单元372和第二单元374之间沿着单元边界371设置伪鳍384。为了清楚，基本上与布局设计364中示出并识别的部件相同的布局设计366、布局设计368、和布局设计370中的特定部件不再被标记，但是可以使用上面呈现的附图标记在以下的讨论中被引用。
类似于先验示例，可以使用分开且单独的掩模集合来设置金属层的功函数以实现在单元边界371处的伪鳍384的目标阈值电压。此外，在一些实施例中，第一栅极层、第二栅极层、第三栅极层、和第四栅极层中的每层可以与以上参考图3A所讨论的基本相同。然而，图3C的示例提供了可用于设置NLVT单元和相邻NULVT单元的金属栅极的功函数的多个掩模的布局设计，其中，两个相邻单元具有连续有源区。
参考图3C，可以沉积第一栅极层，并且可以使用包括开口386的图案的第一掩模(例如，在布局设计364中示出)来图案化/限定将要被去除的第一栅极层的一部分(例如，通过蚀刻工艺)。因此，根据布局设计364，可以从由开口386(例如，从有源鳍382和伪鳍384上方)限定的区去除第一栅极层。其后，可以沉积第二栅极层，并且可以使用包括开口388和开口390的图案的第二掩模(例如，在布局设计366中示出)来图案化/限定将要被去除的第二栅极层的一部分。因此，根据布局设计366，可从由开口388(例如，从有源鳍380上方)和开口390(例如，从有源鳍382上方)限定的区去除第二栅极层，而保留在伪鳍384上方。与本实施例相比，至少一些现有工艺可以从伪鳍384上方附加地去除第二栅极层。然后，可以沉积第三栅极层，并且可以使用包括开口392的图案的第三掩模(例如，在布局设计368中示出)来图案化/限定将要被去除的第三栅极层的一部分。因此，根据布局设计368，可以从由开口392(例如，从有源鳍382上方)限定的区去除第三栅极层，而保留在伪鳍384上方和有源鳍380上方。然后，在一些实施例中，可以沉积第四栅极层，并且可以使用包括开口394的图案的第四掩模(例如，在布局设计370中示出)来图案化/限定将要被去除的第四栅极层的一部分。因此，根据布局设计370，可以从由开口394(例如，从有源鳍380上方)限定的区去除第四栅极层，而保留在伪鳍384上方和有源鳍382上方。与本实施例相比，至少一些现有工艺可以从伪鳍384上方附加地去除第四栅极层。尽管描述如根据特定顺序执行的各种栅极层沉积、相应的掩模图案化、和层去除(如果需要)，但是将理解，可以使用其他顺序，并且本公开不旨在限于任何特定的顺序。另外，在不脱离本公开的范围的情况下，所描述的一些步骤可以被去除或替换。此外，通过参考图3C执行上面的工艺，通过改变光掩模LOP以在单元边界371(例如，在伪鳍384处)处反转阈值电压类型来增加单元边界371处的阈值电压。
继续实施例，通过改变光掩模LOP以在单元边界处反转阈值电压类型(例如，通过调整功函金属和/或栅极介电层)来增加单元边界处的阈值电压，现在参考图4A、图4B、和图4C。图4A、图4B、和图4C的各个方面类似于图3A、图3B、和图3C的示例，如上所述。例如，参考图4A、图4B、和图4C讨论的第一栅极层、第二栅极层、第三栅极层、和第四栅极层中的每层可以与以上参考图3A所讨论的基本相同。因此，为了清楚的讨论，可以简要地讨论与上面所示和所描述的部件基本相同的特定部件，同时关注图4A、图4B、和图4C中提供的差异。特别地，图4A、图4B、和图4C示出可用于设置具有连续有源区的各对相邻P型单元的金属栅极的功函数的布局设计。
首先参考图4A，其中示出的是布局设计400、布局设计402、布局设计404、和布局设计406。布局设计400、布局设计402、布局设计404、和布局设计406中的每个包括沿着单元边界411彼此邻接的第一单元408和第二单元410。在一些示例中，第一单元408可以是P型标准阈值电压(PSVT)单元，并且第二单元410可以是P型低阈值电压(PLVT)单元。第一单元408的有源区412和第二单元410的有源区414也沿着单元边界411彼此邻接。在一些示例中，第一单元408包括有源鳍416，第二单元410包括有源鳍418，并且在第一单元408和第二单元410之间沿着单元边界411设置伪鳍420。为了清楚，基本上与布局设计400中示出并识别的部件相同的布局设计402、布局设计404、和布局设计406中的特定部件不再被标记，但是可以使用上面呈现的附图标记在以下的讨论中被引用。
仍然参考图4A，可以沉积第一栅极层，并且可以使用包括开口422的图案的第一掩模(例如，在布局设计400中示出)来图案化/限定将要被去除的第一栅极层的一部分。因此，根据布局设计400，可以从由开口422(例如，从有源鳍416上方)限定的区去除第一栅极层，而保留在伪鳍420上方。与本实施例相比，至少一些现有工艺可以从伪鳍420上方附加地去除第一栅极层。其后，可以沉积第二栅极层，并且可以使用包括开口424的图案的第二掩模(例如，在布局设计402中示出)来图案化/限定将要被去除的第二栅极层的一部分。因此，根据布局设计402，可以从由开口424(例如，从有源鳍416和伪鳍420上方)限定的区去除第二栅极层。然后，可以沉积第三栅极层，并且可以使用包括开口426的图案的第三掩模(例如，在布局设计404中示出)来图案化/限定将要被去除的第三栅极层的一部分。因此，根据布局设计404，可以从由开口426(例如，从伪鳍420上方)限定的区去除第三栅极层，而保留在有源鳍416、有源鳍418上方。与本实施例相比，至少一些现有工艺可以相反不从伪鳍420上方去除第三栅极层。然后，在一些实施例中，可以沉积第四栅极层，并且可以使用包括开口428的图案的第四掩模(例如，在布局设计406中示出)来图案化/限定将要被去除的第四栅极层的一部分。因此，根据布局设计406，可以从由开口428(例如，从伪鳍420上方)限定的区去除第四栅极层，而保留在有源鳍416、有源鳍418上方。与本实施例相比，至少一些现有工艺可以相反不从伪鳍420上方去除第四栅极层。尽管描述如根据特定顺序执行的各种栅极层沉积、相应的掩模图案化、和层去除(如果需要)，但是将理解，可以使用其他顺序，并且本公开不旨在限于任何特定的顺序。另外，在不脱离本公开的范围的情况下，所描述的一些步骤可以被去除或替换。此外，通过参考图4A执行上面的工艺，通过改变光掩模LOP以在单元边界411(例如，在伪鳍420处)处反转阈值电压类型来增加单元边界411处的阈值电压。
现在参考图4B，其中示出的是布局设计432、布局设计434、布局设计436、和布局设计438。布局设计432、布局设计434、布局设计436、和布局设计438中的每个包括沿着单元边界441彼此邻接的第一单元440和第二单元442。在一些示例中，第一单元440可以是P型标准阈值电压(PSVT)单元，并且第二单元442可以是P型超低阈值电压(PULVT)单元。第一单元440的有源区444和第二单元442的有源区446也沿着单元边界441彼此邻接。在一些示例中，第一单元440包括有源鳍448，第二单元442包括有源鳍450，并且在第一单元440和第二单元442之间沿着单元边界441设置伪鳍452。为了清楚，基本上与布局设计432中示出并识别的部件相同的布局设计434、布局设计436、和布局设计438中的特定部件不再被标记，但是可以使用上面呈现的附图标记在以下的讨论中被引用。
仍然参考图4B，可以沉积第一栅极层，并且可以使用包括开口453和开口454的图案的第一掩模(例如，在布局设计432中示出)来图案化/限定将要被去除的第一栅极层的一部分。因此，根据布局设计432，可从由开口453(例如，从有源鳍448上方)和由开口454(例如，从有源鳍450上方)限定的区去除第一栅极层，而保留在伪鳍452上方。与本实施例相比，至少一些现有工艺可以从伪鳍452上方附加地去除第一栅极层。其后，可以沉积第二栅极层，并且可以使用包括开口456的图案的第二掩模(例如，在布局设计434中示出)来图案化/限定将要被去除的第二栅极层的一部分。因此，根据布局设计434，可以从由开口456(例如，从有源鳍448和伪鳍452上方)限定的区去除第二栅极层。然后，可以沉积第三栅极层，并且可以使用包括开口460的图案的第三掩模(例如，在布局设计436中示出)来图案化/限定将要被去除的第三栅极层的一部分。因此，根据布局设计436，可以从由开口460(例如，从伪鳍452上方)限定的区去除第三栅极层，而保留在有源鳍448、有源鳍450上方。与本实施例相比，至少一些现有工艺可以相反不从伪鳍452上方去除第三栅极层。然后，在一些实施例中，可以沉积第四栅极层，并且可以使用包括开口462的图案的第四掩模(例如，在布局设计438中示出)来图案化/限定将要被去除的第四栅极层的一部分。因此，根据布局设计438，可以从由开口462(例如，从伪鳍452上方)限定的区去除第四栅极层，而保留在有源鳍448、有源鳍450上方。与本实施例相比，至少一些现有工艺可以相反不从伪鳍452上方去除第四栅极层。尽管描述如根据特定顺序执行的各种栅极层沉积、相应的掩模图案化、和层去除(如果需要)，但是将理解，可以使用其他顺序，并且本公开不旨在限于任何特定的顺序。另外，在不脱离本公开的范围的情况下，所描述的一些步骤可以被去除或替换。此外，通过参考图4B执行上面的工艺，通过改变光掩模LOP以在单元边界441(例如，在伪鳍452处)处反转阈值电压类型来增加单元边界441处的阈值电压。
参考图4C，其中示出的是布局设计464、布局设计466、布局设计468、和布局设计470。布局设计464、布局设计466、布局设计468、和布局设计470中的每个包括沿着单元边界471彼此邻接的第一单元472和第二单元474。在一些示例中，第一单元472可以是P型低阈值电压(PLVT)单元，并且第二单元474可以是P型超低阈值电压(PULVT)单元。第一单元472的有源区476和第二单元474的有源区478也沿着单元边界471彼此邻接。在一些示例中，第一单元472包括有源鳍480，第二单元474包括有源鳍482，并且在第一单元472和第二单元474之间沿着单元边界471设置伪鳍484。为了清楚，基本上与布局设计464中示出并识别的部件相同的布局设计466、布局设计468、和布局设计470中的特定部件不再被标记，但是可以使用上面呈现的附图标记在以下的讨论中被引用。
仍然参考图4C，可以沉积第一栅极层，并且可以使用包括开口486的图案的第一掩模(例如，在布局设计464中示出)来图案化/限定将要被去除的第一栅极层的一部分。因此，根据布局设计464，可以从由开口486(例如，从有源鳍482上方)限定的区去除第一栅极层，而保留在伪鳍484上方和有源鳍480上方。其后，可以沉积第二栅极层，并且可以使用包括开口488的图案的第二掩模(例如，在布局设计466中示出)来图案化/限定将要被去除的第二栅极层的一部分。因此，根据布局设计466，可以从由开口488(例如，从伪鳍484上方)限定的区去除第二栅极层，而保留在有源鳍480、有源鳍482上方。与本实施例相比，至少一些现有工艺可以相反不从伪鳍484上方去除第二栅极层。然后，可以沉积第三栅极层，并且可以使用包括开口490的图案的第三掩模(例如，在布局设计468中示出)来图案化/限定将要被去除的第三栅极层的一部分。因此，根据布局设计468，可以从由开口490(例如，从伪鳍484上方)限定的区去除第三栅极层，而保留在有源鳍480、有源鳍482上方。与本实施例相比，至少一些现有工艺可以相反不从伪鳍484上方去除第三栅极层。然后，在一些实施例中，可以沉积第四栅极层，并且可以使用包括开口492的图案的第四掩模(例如，在布局设计470中示出)来图案化/限定将要被去除的第四栅极层的一部分。因此，根据布局设计470，可以从由开口492(例如，从伪鳍484上方)限定的区去除第四栅极层，而保留在有源鳍480、有源鳍482上方。与本实施例相比，至少一些现有工艺可以相反不从伪鳍484上方去除第四栅极层。尽管描述如根据特定顺序执行的各种栅极层沉积、相应的掩模图案化、和层去除(如果需要)，但是将理解，可以使用其他顺序，并且本公开不旨在限于任何特定的顺序。另外，在不脱离本公开的范围的情况下，所描述的一些步骤可以被去除或替换。此外，通过参考图4C执行上面的工艺，通过改变光掩模LOP以在单元边界471(例如，在伪鳍484处)处反转阈值电压类型来增加单元边界474处的阈值电压。
图5示出了制造包括FinFET器件的半导体器件的方法500。方法500可以用于，例如，使用上面参考图3A、图3B、图3C、图4A、图4B、和图4C所述的掩模和掩模顺序中的一个或多个来改变光掩模LOP以在单元边界处反转阈值电压类型。在一些实施例中，方法500可以用于制造上述的器件100或器件250。因此，以上讨论的一个或多个方面也可以应用于方法500。
方法500开始于框502，其中，提供了包括鳍和凹陷的隔离区的衬底。在各种示例中，衬底、鳍、和凹陷的隔离区可以与以上参考图2所述的基本相同。方法进行至框504，其中沉积栅极层。在一些实施例中，如上所述，沉积的栅极层可以包括在形成栅极216或栅极结构108期间沉积的层。在一些实施例中，沉积的栅极层包括上面参考图3A、图3B、图3C、图4A、图4B、和图4C描述的第一栅极层、第二栅极层、第三栅极层、或第四栅极层。该方法进行到框506，其中在栅极层上方沉积光刻胶层，并且使用掩模图案化光刻胶层。在一些实施例中，可以使用具有限定开口(例如，在光刻胶层中)的图案的掩模图案化(例如，通过光刻工艺)光刻胶层，并且其中开口限定将被去除的沉积的栅极层的一部分。该方法进行到框508，其中从由光刻胶层中的图案化的开口暴露出的区去除沉积的栅极层的一部分，以形成图案化的沉积的栅极层。在一些示例中，可以通过蚀刻工艺(例如，湿蚀刻工艺、干蚀刻工艺、或其组合)来去除沉积的栅极层的一部分。在一些情况中，在蚀刻工艺之后，可以去除图案化的光刻胶层(例如，通过溶剂)。在一些实施例中，在去除所沉积的栅极层的部分之后(框508)，方法500可以在框504处继续，如虚线510所示，其中沉积另一栅极层。沉积另一栅极层，使用掩模图案化在栅极层上方形成的光刻胶层，以及去除该层的一部分可以继续，直到达到目标功函数，并且由此实现目标阈值电压。可以在方法500之前、期间和之后实施附加的工艺步骤，并且根据方法500的各个实施例，可以替换或消除以上描述的一些工艺步骤。
在一些实施例中，通过在单元边界执行阈值电压注入(例如，离子注入)并且进入在单元边界处设置的伪栅极中来增加单元边界处的阈值电压从而可以改善相邻单元之间的隔离。参考图6，其中示出的是制造包括FinFET器件的半导体器件的方法600。方法600可以用于，例如，通过在单元边界处执行阈值电压注入来增加单元边界处的阈值电压。在一些实施例中，方法600可以用于制造上述的器件100或器件250。因此，以上讨论的一个或多个方面也可以应用于方法600。附加地，图7至图11提供了根据图6的方法600的一个或多个步骤制造的示例性器件700的横截面图。
方法600开始于框602，其中，提供了具有鳍和凹陷的隔离区的衬底。参考图7的示例，在框602的实施例中，器件700包括有源鳍710、有源鳍712、伪鳍714、凹陷的STI区718、和衬底720。在各种示例中，衬底720、有源鳍710、有源鳍712、伪鳍714、凹陷的STI区718可以与以上参考图1和图2B所描述的基本上相同。图7还示出沿着单元边界711彼此邻接的第一单元702和第二单元704。方法进行至框604，其中，沉积和图案化光刻胶层。参考图8的示例，在框604的实施例中，在衬底720上方形成ILD图案化的光刻胶层715。在一些示例中，首先(例如，通过旋涂法、汽相沉积法、或其他适当的方法)沉积光刻胶层。在沉积之后，光刻胶层可以暴露于图案，可以执行曝光后烘焙工艺，并且将暴露的光刻胶层显影以形成图案化的光刻胶层715。在一些实施例中，可以使用电子束(e-束)光刻工艺、EUV光刻工艺、浸没光刻工艺、或其他适当工艺暴露出光刻胶层。如图8所示，图案化的光刻胶层715已经被图案化以沿着单元边界711暴露出伪鳍714，同时留下被图案化的光刻胶层715覆盖的有源鳍710、有源鳍712。方法进行至框606，其中执行阈值电压注入。参考图9的示例，在框606的实施例中，执行阈值电压(Vt)注入722以提供离子注入的伪鳍714A。在各个实施例中，可以，例如，使用离子注入工艺并采用合适的N型或P型掺杂剂来执行Vt注入722。在一些实施例中，N型掺杂剂包括砷、磷、锑、或其他N型供体材料。在一些实施例中，P型掺杂剂包括硼、BF2、铝、镓、铟、或其它P型受主材料。在一些情况中，N型掺杂剂可以被用作P-Vt注入，这意味着当有源鳍710、有源鳍712是P型鳍时，N型掺杂剂可以被注入到伪鳍714中。类似地，并且在一些情况中，P型掺杂剂可以被用作N-Vt注入，这意味着当有源鳍710、有源鳍712是N型鳍时，P型掺杂剂可以被注入到伪鳍714中。在一些实施例中，使用具有大于约3.3×1013的剂量的BF2来执行Vt注入722。在一些示例中，使用具有大于约4.5×1013的剂量的磷来执行Vt注入722。在一些情况中，Vt注入722可以将伪鳍714的阈值电压增加大于约70mV。在一些情况中，Vt注入722可以在单元边界711处提供大于一个数量级的泄漏电流的降低。在各个实施例中，可以在沟道注入步骤、在LDD注入步骤、或者在另一合适的注入步骤中执行Vt注入722。在一些情况中，在离子注入工艺之后，半导体器件700可以受到高温退火以去除缺陷并激活掺杂剂(即，将掺杂剂置于取代位置中)。方法进行至框608，其中,去除图案化的光刻胶层。参考图9和10的示例，在框608的一个实施例中，图案化的光刻胶层715，例如，已经通过溶剂被去除。方法进行至框610，其中形成栅极堆叠件。参考图10和图11的示例，在框610的实施例中，在有源鳍710、有源鳍712上方以及在离子注入伪鳍714A上方形成栅极堆叠件716。在一些实施例中，栅极堆叠件716可以类似于上述的栅极216或栅极结构108。附加地，在一些情况中，栅极堆叠件716可以包括为给定器件类型(例如，N型或P型)提供适当的功函数的一个或多个金属和/或介电层。因此，虽然器件700可以包括邻接的相同类型的有源区(例如，N型或P型)，但是由于离子注入的伪鳍714A的阈值电压增加，单元边界711处的泄漏电流明显减少。换句话说，离子注入的伪鳍714A用于改善相邻的第一单元702和第二单元704之间的隔离。
半导体器件700还可以经受处理，以形成本领域已知的各种部件和区。例如，随后的处理可以在衬底720上形成配置为连接各个部件以形成可以包括一个或多个FinFET器件的功能电路的栅极堆叠件、侧壁间隔件、源极/漏极区、各种接触件/通孔/线和多层互连部件(如，金属层和层间电介质)。在又一示例中，多层互连件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以使用包括铜、钨和/或硅化物的各种导电材料。在一个示例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，可以在方法600之前、期间和之后实施附加的工艺步骤，并且根据方法600的各个实施例，可以替换或消除以上描述的一些工艺步骤。
在一些示例中，相邻单元之间的隔离可通过增加单元边界处的阈值电压(例如，通过在单元边界处使用硅锗(SiGe)沟道)来改善。在一些情况中，SiGe可以被设置在单元边界处的衬底内，并且/或者SiGe可以是在单元边界处设置的伪栅极的部分。例如，图12示出两个相邻FinFET单元的布局设计。具体地，沿着单元边界1211彼此邻接第一单元1202和第二单元1204。如上所述，布局设计1200类似于图2A的布局设计200。但是，如图12所示，在第一单元1202的有源区1206与第二单元1204的有源区1208之间形成SiGe区1215。布局设计1200还分别在第一单元1202和第二单元1204中的每一个中包括有源鳍1210和有源鳍1212。可选地，在第一单元1202和第二单元1204之间的沿着单元边界1211形成伪鳍1214。在一些实施例中，伪鳍1214、或包括FinFET通道的伪鳍的至少一部分可以包括来自SiGe区1215的SiGe。可选地，在一些示例中，伪鳍1214可以包括与其布置在其上方的SiGe衬底部分不同的材料。还示出跨越第一单元1202和第二单元1204的栅极1216。在一些实施例中，SiGe区1215可以由Si(1-x)Gex形成，其中“x”是Ge的百分比，并且其中“x”大于0％且小于100％。举例来说，并且在至少一些实施例中，SiGe区1215可以包括30％的Ge(Si0.7Ge0.3)，使伪鳍1214的阈值电压增加约52mV。在一些情况中，在单元边界处使用SiGe可以将单元边界1211处的泄漏电流减小约0.36X。可以肯定的是，这里公开的实施例并不意味着限于SiGe区1215中的Ge含量的任何特定百分比，并且这里设置的示例仅仅是为了说明的目的而提供的。在各种示例中，可以调整SiGe区1215中的Ge含量，以便实现在单元边界1211处的(例如，伪鳍1214的)期望的阈值电压和泄漏电流。在一些示例中，SiGe区1215可以在相邻的N型单元的单元边界1211处实现。在一些实施例中，SiGe区1215具有约48nm的宽度，其在一些情况中，该宽度可以等于约一个多晶硅间距。
现在参考图13，其中示出的是制造包括FinFET器件的半导体器件的方法1300。方法1300可以用于，例如，通过使用在单元边界处的硅锗(SiGe)沟道，增加单元边界处的阈值电压。在一些实施例中，方法1300可以用于制造上述的器件100或器件250。因此，以上讨论的一个或多个方面也可以应用于方法1300。附加地，图14至图19提供根据图13的方法1300的一个或多个步骤制造的，基本上对应于图12的截面DD’，的示例性器件1400的横截面图。
方法1300开始于框1302，其中，提供衬底。参考图14的示例，在框1302的实施例中，提供衬底1402。在一些示例中，衬底1402可以与以上参考图1和图2B所述的基本相同。在各个示例中，衬底1402可以包括沿着单元边界1411彼此邻接的第一单元区1404和第二单元区1406。方法进行至框1304，其中,在衬底内的单元边界处形成凹槽。参考图15，在框1304的实施例中，在衬底1402内的单元边界1411处形成凹槽1502。在一些实施例中，凹槽1502可以通过光刻工艺和蚀刻工艺形成。在一些情况中，凹槽1502限定SiGe区，如下面更详细讨论的。方法进行至框1306，其中,在凹槽内形成SiGe层。参考图15和图16的示例，在框1306的实施例中，凹槽1502内的单元边界1411处形成SiGe层1602。在各个实施例中，SiGe层1602可以在凹槽1502内外延生长。在一些实施例中，如上所述，SiGe层1602可以由Si(1-x)Gex形成。该方法进行至框1308，其中，在衬底内形成鳍。参考图16和图17，在框1308的实施例中，在衬底1402内和第一单元区1404内形成有源鳍1702，在衬底1402内和在第二单元区1406内形成有源鳍1704，以及在SiGe层1602内沿着单元边界1411形成为鳍1706。在一些实施例中，有源鳍1702、有源鳍1704和伪鳍1706可以如上面关于图1所描述形成。在一些情况中，用于在SiGe层1602中形成凹槽以形成SiGe伪鳍1706的刻蚀工艺可以蚀刻或可以不蚀刻至凹槽1502的底面1604。方法进行至框1310，其中，形成STI区。参考图17和图18的示例，在框1310的实施例中，形成STI区1802。在一些情况下，STI区1802包括凹陷的STI区。附加地，在一些实施例中，凹陷的STI区1802可以与以上参考图1和图2B所述的基本相同。方法进行至框1312，其中形成栅极堆叠件。参考图18和图19的示例，在框1312的实施例中，在有源鳍1702、有源鳍1704上方和在SiGe伪鳍1706上方形成栅极堆叠件1902。在一些实施例中，栅极堆叠件1902可以类似于上述的栅极216或栅极结构108。附加地，在一些情况中，栅极堆叠件1902可以包括为给定器件类型(例如，N型或P型)提供适当的功函数的一个或多个金属和/或介电层。因此，虽然器件1400可以包括相同类型(例如，N型或P型)的邻接的有源区(例如，第一单元区1404和第二单元区1406)，但是由于SiGe层1602和SiGe伪鳍1706的增加的阈值电压，单元边界1411处的泄漏电流明显减少。换句话说，SiGe层1602和SiGe伪鳍1706用于改善相邻的第一单元1404和第二单元1406之间的隔离。
半导体器件1400还可以经受处理，以形成本领域已知的各种部件和区。例如，随后的处理可以在衬底1402上形成配置为连接各个部件以形成可以包括一个或多个FinFET器件的功能电路的栅极堆叠件、侧壁间隔件、源极/漏极区、各种接触件/通孔/线和多层互连部件(如，金属层和层间电介质)。在又一示例中，多层互连件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以使用包括铜、钨和/或硅化物的各种导电材料。在一个示例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，可以在方法1300之前、期间和之后实施附加的工艺步骤，并且根据方法1300的各个实施例，可以替换或消除以上描述的一些工艺步骤。
本文中描述的各个实施例提供了优于现有技术的若干优势。将理解，不是所有优势都是本文中必须讨论的，没有特定优势对于所有实施例都是需要的，并且其他实施例可以提供不同的优势。例如，本文讨论的实施例包括用于缓解包括连续有源区的器件中的泄漏电流的方法和结构。在各个实施例中，通过增加单元边界处的阈值电压来改善相邻单元之间的隔离以及因此邻接的有源区之间的隔离。在一些实施例中，通过改变光掩模逻辑操作(LOP)以在单元边界处反转阈值电压类型(例如，从N型到P型或者从P型到N型)来增加单元边界处的阈值电压。在一些示例中，可以通过调整功函金属和/或栅极介电层来执行这样的阈值电压反转或总体上的调整。可选地，在一些情况中，通过在单元边界执行阈值电压注入(例如，离子注入)并且进入在单元边界处设置的伪栅极中来增加单元边界处的阈值电压。此外，在一些实施例中，通过在单元边界处使用硅锗(SiGe)沟道来增加单元边界处的阈值电压。在一些情况中，SiGe可以被设置在衬底内的单元边界处，并且/或者SiGe可以是在单元边界处设置的伪栅极的部分。因此，本公开的实施例提供了改进的隔离，并且由此减小了具有邻接有源区的相邻单元之间的泄漏电流。
因此，本公开的实施例中的一个描述一种方法，该方法包括提供包含第一有源区和在边界处邻接第一有源区的第二有源区的衬底。在一些示例中，在第一有源区内形成第一鳍，在第二有源区内形成第二鳍，并且在边界处形成伪鳍。在一些实施例中，在第一鳍、第二鳍、和伪鳍上方沉积多个栅极层的第一栅极层。举例来说，在第一栅极层上方沉积第一光刻胶层，并且使用第一掩模在第一光刻胶层内图案化第一开口。在各个情况中，第一开口暴露出在第一鳍、第二鳍、和伪鳍中的至少一个上方的第一栅极层的一部分。在一些实施例中，使用蚀刻工艺去除第一栅极层的暴露部分以形成图案化的第一栅极层。
在实施例中的另一个中，讨论的是一种方法，该方法包括提供包含第一有源区和在边界处邻接第一有源区的第二有源区的衬底。在一些实施例中，在第一有源区内形成第一鳍，在第二有源区内形成第二鳍，并且在边界处形成伪鳍。在各个示例中，光刻胶层被沉积和图案化以暴露出伪鳍，而第一鳍和第二鳍保持被图案化的光刻胶层覆盖。在一些情况中，在伪鳍中执行阈值电压注入以提供离子注入伪鳍。在一些实施例中，在第一鳍、第二鳍、和离子注入的鳍上方形成栅极堆叠件。
在实施例中的另一个中，讨论的是一种方法，该方法包括提供包含第一单元区和在单元边界处邻接第一单元区的第二单元区的衬底。在一些实施例中，在衬底内的单元边界处形成凹槽。在一些示例中，在凹槽内的单元边界处沉积硅锗(SiGe)层。在各个情况种，在衬底内和在第一单元区内形成第一有源鳍，在衬底内并且在第二单元区内形成第二有源鳍，以及在SiGe层内沿着单元边界形成伪鳍。在一些实施例中，在第一有源鳍、第二有源鳍、和伪鳍上方形成栅极堆叠件。
根据本发明的一个方面，提供一种用于制造半导体器件的方法，包括：提供包括第一有源区和在边界处邻接第一有源区的第二有源区的衬底；在第一有源区内形成第一鳍，在第二有源区内形成第二鳍，并且在边界处形成伪鳍；在第一鳍、第二鳍和伪鳍上方沉积多个栅极层的第一栅极层；在第一栅极层上方沉积第一光刻胶层，并且使用第一掩模在第一光刻胶层内图案化第一开口，其中，第一开口暴露第一鳍、第二鳍和伪鳍中的至少一个的上方的第一栅极层的一部分；以及使用蚀刻工艺去除第一栅极层的暴露部分以形成图案化第一栅极层。
根据本发明的一个实施例，方法还包括：在图案化第一栅极层上方以及在第一鳍、第二鳍和伪鳍上方沉积多个栅极层的第二栅极层；在第二栅极层上方沉积第二光刻胶层，以及使用第二掩模在第二光刻胶层内图案化第二开口，其中，第二开口暴露第一鳍、第二鳍和伪鳍中的至少一个的上方的第二栅极层的一部分；以及使用蚀刻工艺去除第二栅极层的暴露部分以形成图案化第二栅极层。
根据本发明的一个实施例，方法还包括：在图案化第二栅极层上方以及在第一鳍、第二鳍和伪鳍上方沉积多个栅极层的第三栅极层；在第三栅极层上方沉积第三光刻胶层，以及使用第三掩模在第三光刻胶层内图案化第三开口，其中，第三开口暴露第一鳍、第二鳍和伪鳍中的至少一个的上方的第三栅极层的一部分；以及使用蚀刻工艺去除第三栅极层的暴露部分以形成图案化第三栅极层。
根据本发明的一个实施例，方法还包括：在图案化第三栅极层上方以及在第一鳍、第二鳍和伪鳍上方沉积多个栅极层的第四栅极层；在第四栅极层上方沉积第四光刻胶层，以及使用第四掩模在第四光刻胶层内图案化第四开口，其中，第四开口暴露第一鳍、第二鳍和伪鳍中的至少一个的上方的第四栅极层的一部分；以及使用蚀刻工艺去除第四栅极层的暴露部分以形成图案化第四栅极层。
根据本发明的一个实施例，第一有源区和第二有源区均包括N型有源区，或者其中，第一有源区和第二有源区均包括P型有源区。
根据本发明的一个实施例，第一有源区包括N型标准阈值电压(NSVT)区，并且其中，第二有源区包括N型低阈值电压(NLVT)区。
根据本发明的一个实施例，第一有源区包括N型标准阈值电压(NSVT)区，并且其中，第二有源区包括N型超低阈值电压(NULVT)区。
根据本发明的一个实施例，第一有源区包括N型低阈值电压(NLVT)区，并且其中，第二有源区包括N型超低阈值电压(NULVT)区。
根据本发明的一个实施例，第一有源区包括P型标准阈值电压(PSVT)区，并且其中，第二有源区包括P型低阈值电压(PLVT)区。
根据本发明的一个实施例，第一有源区包括P型标准阈值电压(PSVT)区，并且其中，第二有源区包括P型超低阈值电压(PULVT)区。
根据本发明的一个实施例，第一有源区包括P型低阈值电压(PLVT)区，并且其中，第二有源区包括P型超低阈值电压(PULVT)区。
根据本发明的一个实施例，第一掩模、第二掩模、第三掩模和第四掩模构成掩模集合，掩模集合配置为在边界处提供伪鳍的目标阈值电压。
根据本发明的另一方面，提供一种用于制造半导体器件的方法，包括：提供包括第一有源区和在边界处邻接第一有源区的第二有源区的衬底；在第一有源区内形成第一鳍，在第二有源区内形成第二鳍，以及在边界处形成伪鳍；沉积光刻胶层并且图案化光刻胶层以暴露伪鳍，同时保持第一鳍和第二鳍被图案化的光刻胶层覆盖；在伪鳍中执行阈值电压注入以提供离子注入伪鳍；以及在第一鳍、第二鳍和离子注入伪鳍的上方形成栅极堆叠件。
根据本发明的一个实施例，第一有源区和第二有源区均包括N型有源区，或者其中，第一有源区和第二有源区均包括P型有源区。
根据本发明的一个实施例，执行阈值电压注入包括注入包括砷、磷和锑中的至少一种的N型掺杂剂。
根据本发明的一个实施例，执行阈值电压注入包括注入包括硼、BF2、铝、镓和铟中的至少一种的P型掺杂剂。
根据本发明的另一方面，提供一种用于制造半导体器件的方法，包括：提供包括第一单元区和在边界处邻接第一单元区的第二单元区的衬底；在衬底内的单元边界处形成凹槽；在凹槽内的单元边界处沉积硅锗(SiGe)层；在衬底内以及在第一单元区内形成第一有源鳍，在衬底内以及在第二单元区内形成第二有源鳍，以及在SiGe层内沿着单元边界形成伪鳍；以及在第一有源鳍、第二有源鳍和伪鳍的上方形成栅极堆叠件。
根据本发明的一个实施例，SiGe层包括约30％的Ge(Si0.7Ge0.3)。
根据本发明的一个实施例，第一单元区和第二单元区均包括N型区。
根据本发明的一个实施例，在SiGe层内沿单元边界形成伪鳍以改善第一单元区与第二单元区之间的隔离。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造半导体器件的方法，包括：
提供包括第一有源区和在边界处邻接所述第一有源区的第二有源区的衬底；
在所述第一有源区内形成第一鳍，在所述第二有源区内形成第二鳍，并且在所述边界处形成伪鳍；
在所述第一鳍、所述第二鳍和所述伪鳍上方沉积多个栅极层的第一栅极层；
在所述第一栅极层上方沉积第一光刻胶层，并且使用第一掩模在所述第一光刻胶层内图案化第一开口，其中，所述第一开口暴露所述第一鳍、所述第二鳍和所述伪鳍中的至少一个的上方的所述第一栅极层的一部分；以及
使用蚀刻工艺去除所述第一栅极层的所述暴露部分以形成图案化第一栅极层。
2.根据权利要求1所述的方法，还包括：
在所述图案化第一栅极层上方以及在所述第一鳍、所述第二鳍和所述伪鳍上方沉积所述多个栅极层的第二栅极层；
在所述第二栅极层上方沉积第二光刻胶层，以及使用第二掩模在所述第二光刻胶层内图案化第二开口，其中，所述第二开口暴露所述第一鳍、所述第二鳍和所述伪鳍中的至少一个的上方的所述第二栅极层的一部分；以及
使用蚀刻工艺去除所述第二栅极层的所述暴露部分以形成图案化第二栅极层。
3.根据权利要求2所述的方法，还包括：
在所述图案化第二栅极层上方以及在所述第一鳍、所述第二鳍和所述伪鳍上方沉积所述多个栅极层的第三栅极层；
在所述第三栅极层上方沉积第三光刻胶层，以及使用第三掩模在所述第三光刻胶层内图案化第三开口，其中，所述第三开口暴露所述第一鳍、所述第二鳍和所述伪鳍中的至少一个的上方的所述第三栅极层的一部分；以及
使用蚀刻工艺去除所述第三栅极层的所述暴露部分以形成图案化第三栅极层。
4.根据权利要求3所述的方法，还包括：
在所述图案化第三栅极层上方以及在所述第一鳍、所述第二鳍和所述伪鳍上方沉积所述多个栅极层的第四栅极层；
在所述第四栅极层上方沉积第四光刻胶层，以及使用第四掩模在所述第四光刻胶层内图案化第四开口，其中，所述第四开口暴露所述第一鳍、所述第二鳍和所述伪鳍中的至少一个的上方的所述第四栅极层的一部分；以及
使用蚀刻工艺去除所述第四栅极层的所述暴露部分以形成图案化第四栅极层。
5.根据权利要求1所述的方法，其中，所述第一有源区和所述第二有源区均包括N型有源区，或者其中，所述第一有源区和所述第二有源区均包括P型有源区。
6.根据权利要求5所述的方法，其中，所述第一有源区包括N型标准阈值电压(NSVT)区，并且其中，所述第二有源区包括N型低阈值电压(NLVT)区。
7.根据权利要求5所述的方法，其中，所述第一有源区包括N型标准阈值电压(NSVT)区，并且其中，所述第二有源区包括N型超低阈值电压(NULVT)区。
8.根据权利要求5所述的方法，其中，所述第一有源区包括N型低阈值电压(NLVT)区，并且其中，所述第二有源区包括N型超低阈值电压(NULVT)区。
9.一种用于制造半导体器件的方法，包括：
提供包括第一有源区和在边界处邻接所述第一有源区的第二有源区的衬底；
在所述第一有源区内形成第一鳍，在所述第二有源区内形成第二鳍，以及在所述边界处形成伪鳍；
沉积光刻胶层并且图案化所述光刻胶层以暴露所述伪鳍，同时保持所述第一鳍和所述第二鳍被所述图案化的光刻胶层覆盖；
在所述伪鳍中执行阈值电压注入以提供离子注入伪鳍；以及
在所述第一鳍、所述第二鳍和所述离子注入伪鳍的上方形成栅极堆叠件。
10.一种用于制造半导体器件的方法，包括：
提供包括第一单元区和在边界处邻接所述第一单元区的第二单元区的衬底；
在所述衬底内的所述单元边界处形成凹槽；
在所述凹槽内的所述单元边界处沉积硅锗(SiGe)层；
在所述衬底内以及在所述第一单元区内形成第一有源鳍，在所述衬底内以及在所述第二单元区内形成第二有源鳍，以及在所述SiGe层内沿着所述单元边界形成伪鳍；以及
在所述第一有源鳍、所述第二有源鳍和所述伪鳍的上方形成栅极堆叠件。
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