TWI653710B - 可減少漏電流的半導體結構的形成方法 - Google Patents

可減少漏電流的半導體結構的形成方法 Download PDF

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楊寶如
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Abstract

本揭露提供一種減緩包含有連續主動區的裝置的漏電流之方法。在一些實施例中，藉由改變光罩邏輯操作以反轉在單元邊界的臨界電壓類型，從而增加在單元邊界的臨界電壓。或者，在一些例子中，藉由在單元邊界及設在單元邊界的虛設鰭中進行臨界電壓植入(例如離子植入)，以增加在單元邊界的臨界電壓。再者，在一些實施例中，藉由在單元邊界使用矽鍺通道，以增加在單元邊界的臨界電壓。在一些例子中，矽鍺可設於在單元邊界的基材中，及/或矽鍺可為設在單元邊界的虛設鰭的一部分。

Description

可減少漏電流的半導體結構的形成方法
本揭露是有關於一種半導體結構的形成方法，其是用以減少漏電流，且特別是有關於一種藉由增加單元邊界的臨界電壓，以改善鄰接單元之間的隔離，從而減少單元主動區之間的漏電流的半導體結構的形成方法。
電子工業面臨對更小且更快的電子裝置之不斷增加的需求。上述電子裝置可支持更大量、更複雜且更精細的功能。因此，製造低成本、高效能且低耗能的積體電路，為半導體工業目前的趨勢。目前為止，上述目標多藉由縮小半導體積體電路尺寸(例如最小特徵尺寸)來達成，從而可改善製造效率以及減少相關的成本。然而，上述縮減尺寸的方式造成半導體製程的複雜度增加。因此，要實現半導體積體電路和裝置的持續進步，則需要在半導體製程和技術上有相似程度的進步。
近來，引入多閘極裝置以藉由增加閘極-通道耦合、減少閉路狀態電流及減少短通道效應，從而改善閘極控 制。此些被引入的多閘極裝置中的一者為鰭狀場效電晶體。鰭狀場效電晶體因從基材上形成並延伸的鰭狀結構而得名，且鰭狀結構用來形成場效電晶體通道。鰭狀場效電晶體與習知的互補式金屬氧化物半導體製程相容，且鰭狀場效電晶體的三維結構使其可大幅地縮減尺寸，但維持閘極控制和緩和短通道效應。此外，積體電路尺寸縮減的至少一個層面包括減少單元尺寸(例如做為佈局製程的一部分)。在一些例子中，鰭狀場效電晶體單元尺寸的縮減包括鄰近單元的主動區的鄰接，如鰭狀場效電晶體主動區。在一些例子中，橫跨鄰近單元的主動區鄰接可被稱為「連續主動區」。在各種例子中，連續主動區可導致顯著的漏電流。在一些例子中，為減少此漏電流，藉由加入填充材層來擴大微影窗。然而，使用此填充材層將會導致面積損失(例如增加面積)。因此，現有的技術無法在所有層面上令人滿意。
本揭露的實施例之一說明一種方法，其包含提供包括第一主動區和第二主動區的基材。第二主動區在邊界上鄰接第一主動區。在一些例子中，第一鰭形成於第一主動區中，第二鰭形成於第二主動區中，以及虛設鰭形成於邊界上。在一些實施例中，複數個閘極層中的一第一閘極層沉積於第一鰭、第二鰭和虛設鰭的上方。舉例而言，第一光阻層沉積於第一閘極層上方，並使用第一罩幕來圖案化第一開口於第一光阻層中。在各種例子中，第一開口暴露出位於第一 鰭、第二鰭和虛設鰭其中至少一者上方的第一閘極層的一部分。在一些實施例中，使用蝕刻製程來移除暴露出的第一閘極層的上述部分，以形成圖案化的第一閘極層。
在實施例的另一者中說明一種方法，其包含提供包括第一主動區和第二主動區的基材。第二主動區在邊界上鄰接第一主動區。在一些實施例中，第一鰭形成於第一主動區中，第二鰭形成於第二主動區中，以及虛設鰭形成於邊界上。在各種例子中，沉積並圖案化光阻層，以暴露出虛設鰭但第一鰭和第二鰭仍被圖案化的光阻層覆蓋。在一些例子中，進行臨界電壓植入至虛設鰭中，以提供離子植入虛設鰭。在一些實施例中，閘極堆疊形成於第一鰭、第二鰭和離子植入虛設鰭的上方。
在實施例的又另一者中說明一種方法，其包含提供包括第一單元區和第二單元區的基材。第二單元區在單元邊界上鄰接第一單元區。在一些實施例中，凹陷形成於單元邊界的基材中。在一些例子中，矽鍺(SiGe)層沉積於單元邊界的凹陷中。在各種例子中，第一主動鰭形成於基材中和於第一單元區中。第二主動鰭形成於基材中和於第二單元區中。虛設鰭形成於沿單元邊界的矽鍺層中。在一些實施例中，閘極堆疊形成於第一主動鰭、第二主動鰭和虛設鰭的上方。
100、250‧‧‧鰭狀場效電晶體裝置
102、220、720、1402‧‧‧基材
104‧‧‧鰭
105‧‧‧源極區
106‧‧‧隔離區
107‧‧‧汲極區
108‧‧‧閘極結構
110‧‧‧介面層
112‧‧‧閘極介電層
114‧‧‧金屬層
200、300、302、304、306、332、334、336、338、364、 366、368、370、400、402、404、406、432、434、436、438、464、466、468、470、1200‧‧‧佈局設計
202、308、340、372、408、440、472、702、1202‧‧‧第一單元
204、310、342、374、410、442、474、704、1204‧‧‧第二單元
206、208、312、314、344、346、376、378、412、414、444、446、476、478、1206、1208‧‧‧主動區
210、212、316、318、348、350、380、382、416、418、448、450、480、482、710、712、1210、1212、1702、1704‧‧‧主動鰭
211、311、341、371、411、441、471、711、1211、1411‧‧‧單元邊界
214、320、352、384、420、452、484、714、1214、1706‧‧‧虛設鰭
216‧‧‧閘極
218、1802‧‧‧淺溝渠隔離區
322、324、326、328、330、354、356、358、360、362、386、388、390、392、394、422、424、426、428、453、454、456、460、462、486、488、490、492‧‧‧開口
500、600、1300‧‧‧方法
502、504、506、508、602、604、606、608、610、1302、1304、1306、1308、1310、1312‧‧‧方塊
510‧‧‧虛線
700、1400‧‧‧裝置
714A‧‧‧離子植入虛設鰭
715‧‧‧圖案化光阻層
716、1902‧‧‧閘極堆疊
718‧‧‧凹陷淺溝渠隔離區
722‧‧‧臨界電壓植入
1215‧‧‧矽鍺區
1216‧‧‧閘極
1404‧‧‧第一單元區
1406‧‧‧第二單元區
1502‧‧‧凹陷
1602‧‧‧矽鍺層
1604‧‧‧底表面
AA’、BB’、CC’、DD’‧‧‧剖面
藉由以下詳細說明並配合圖式閱讀，可更容易 理解本揭露。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
[圖1]為根據本揭露的一或多個態樣所述的鰭狀場效電晶體裝置的一個實施例的立體圖。
[圖2A]繪示二個鄰近的鰭狀場效電晶體單元的至少一部分的佈局設計。
[圖2B]繪示實質對應至圖2A的剖面CC’的鰭狀場效電晶體裝置的剖面圖。
[圖3A]、[圖3B]和[圖3C]為根據一些實施例繪示可用以設置許多對鄰近的N型單元的金屬閘極的功函數的佈局設計，其中所述鄰近的N型單元具有連續主動區。
[圖4A]、[圖4B]和[圖4C]為根據一些實施例繪示可用以設置許多對鄰近的P型單元的金屬閘極的功函數的佈局設計，其中所述鄰近的P型單元具有連續主動區。
[圖5]為根據本揭露的一或多個態樣的包含鰭狀場效電晶體裝置的半導體裝置的製造方法的流程圖。
[圖6]為根據本揭露的一或多個態樣的包含鰭狀場效電晶體裝置的半導體裝置的另一製造方法的流程圖。
[圖7]、[圖8]、[圖9]、[圖10]和[圖11]為對應至圖6的方法的一或多個操作的示範裝置之實施例的剖面圖。
[圖12]為根據一些實施例繪示二個鄰近的鰭狀場效電晶體單元並包含矽鍺區的佈局設計。
[圖13]為根據本揭露的一或多個態樣的鰭狀場效電晶體裝置的又一製造方法的流程圖。
[圖14]、[圖15]、[圖16]、[圖17]、[圖18]和[圖19]為對應至圖13的方法的一或多個操作的鰭狀場效電晶體裝置之實施例的剖面圖。
下面的揭露提供了許多不同的實施例或例示，用於實現本揭露的不同特徵。部件和安排的具體實例描述如下，以簡化本揭露之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括一附加特徵可以形成第一特徵的形成第一和第二特徵之間的實施例，從而使得第一和第二特徵可以不直接接觸。此外，本公開可以在各種例示重複元件符號和/或字母。這種重複是為了簡化和清楚的目的，並不在本身決定所討論的各種實施例和/或配置之間的關係。
此外，空間相對術語，如「之下」、「下方」、「低於」、「上方」、「高於」等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個特徵)的關係。除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。
需特別說明的是，本揭露呈現多閘極電晶體或鰭式多閘極電晶體形式的實施例，並於此處將其稱為鰭狀場效電晶體(FinFET)裝置。此種裝置可包括P型金屬氧化物半導體鰭狀場效電晶體裝置或N型金屬氧化物半導體鰭狀場效電晶體裝置。鰭狀場效電晶體裝置可為雙閘極裝置、三閘極裝置、塊晶裝置(bulk device)、絕緣層上覆矽裝置及/或其他配置。於本技術領域具有通常知識者應可認知半導體裝置的其他實施例可從本揭露的態樣獲益。例如：此處所描述的一些實施例也可應用於環繞式閘極裝置、Ω閘極(omega-gate)裝置或π閘極(pi-gate)裝置。
圖1繪示鰭狀場效電晶體裝置100。鰭狀場效電晶體裝置100包括一或多個鰭基的多閘極場效電晶體(FETs)。鰭狀場效電晶體裝置100包括基材102、從基材102延伸的至少一個鰭元件104、隔離區106和閘極結構108，閘極結構108圍繞並設置於鰭元件104上。基材102可為如矽基材的半導體基材。基材可包括各種層，包含形成在半導體基材上的導電或絕緣層。基材可包括各種摻雜配置，此配置視本領域公知的設計需求而定。基材也可包括如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石(diamond)的其他半導體。或者，基材可包括化合物半導體及/或合金半導體。再者，在一些實施例中，基材可包括磊晶層(epitaxy layer，或簡稱為epi-layer)，此基材可應變而強化效能，此基材可包括絕緣層上覆矽結構及/或此基材可具有其他適合的強化特徵。
如同基材102，鰭元件(或稱鰭)104可包含矽或 如鍺的其他元素半導體；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銦銻的化合物半導體；包含矽鍺、砷磷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(InGaAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)的合金半導體；或上述的組合。可使用包含光微影和蝕刻製程的適合製程來製造鰭104。光微影製程可包括形成光阻層(光阻)於基材上(例如矽層)、曝光此光阻至一圖案、進行後曝光烘烤製程，以及顯影此光阻以形成包括此光阻的罩幕元件。在一些實施例中，圖案化光阻以形成罩幕元件的操作可使用電子束(e-beam)微影製程、極紫外光(EUV)微影製程、浸潤式微影製程或其他適合的微影製程來進行。然後，當蝕刻製程形成凹陷於基材102中時，罩幕元件可用來保護基材的一些區域，從而留下延伸鰭104。可使用乾式蝕刻、濕式蝕刻或上述的組合蝕刻所述凹陷。也可使用多種其他實施例的方法來形成鰭104於基材102上。
複數個鰭104的每一者也可包括源極區105和汲極區107，其中源極/汲極區105、107形成於鰭104中及/或上，及/或環繞鰭104。源極/汲極區105、107可磊晶地成長於鰭104上方。在一些實施例中，一或多層的低肖特基阻障高度(Schottky barrier height；SBH)材料形成於源極/汲極區105、107上方，以減少源極/汲極接觸阻抗。在一些例子中，低肖特基阻障高度材料包括如GaAs、InxGa1-xAs、Ni-InAs的第III-V族材料及/或其他適合材料。電晶體的通道區可設置於鰭104中和閘極結構108下， 且電晶體的通道區可沿著與如圖1的BB’剖面所定義之平面實質平行的平面。在一些例子中，鰭的通道區包括矽、如鍺、矽鍺的高遷移率材料、上述任何的化合物半導體或合金半導體，及/或上述的組合。高遷移率材料包括具有大於矽的電子遷移率的材料。例如：高於矽內生的在室溫(300K)下為約1350cm2/V-s的電子遷移率和約480cm2/V-s的電洞遷移率。在一些實施例中，通道區包括應變通道材料。舉例而言，可對每個鰭元件104和基材102使用不同材料，以形成應變通道材料，使得鰭元件104和基材102之間產生晶格錯置(lattice mismatch)。鰭元件104和基材102之間的晶格錯置可因此在通道區中產生應變(例如伸張或壓縮)。在許多實施例中，此種應變通道材料提供增加的載子遷移率(例如電子或電動遷移率)和強化電晶體效能。如此，在一些實施例中，上述高遷移率材料可例如包括應變通道材料。
隔離區106可為淺溝渠隔離(STI)特徵。或者，可在基材102上或中實施場氧化物、矽局部氧化(LOCal Oxidation of Silicon；LOCOS)特徵，及/或其他適合的隔離特徵。隔離區106可由氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸玻璃(fluorine-dopes silicate glass；FSG)、低介電常數材料、上述的組合，及/或本領域公知的其他適合材料所組成。在一實施例中，隔離結構為淺溝渠隔離特徵，且是由在基材102中蝕刻溝渠所形成。然後，可將隔離材料(例如像是介電材料)填入溝渠中，接著進行化學機械研磨製程。然而，其他實施例也是可能的。在一些實施例中，隔離 區106可例如包括具有一或多個內襯層的多層結構。
閘極結構108包括閘極堆疊，閘極堆疊具有介面層110、閘極介電層112和金屬層114。介面層110形成於鰭104的通道區上方，閘極介電層112形成於介面層110上方，且金屬層114形成於閘極介電層112上方。介面層110可包括如氧化矽(SiO2)層或氮氧化矽(SiON)的介電材料。可藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他適合的方法，形成介面層110。閘極介電層112可包括如氧化鉿(HfO2)的高介電常數介電層。或者，高介電常數介電層可包括其他高介電常數材料，如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、La2O3、上述的組合或其他適合的材料。在又一些其他實施例中，閘極介電層可包括二氧化矽或其他適合的介電材料。可藉由原子層沉積、物理氣相沉積、氧化及/或其他適合方法，形成介電層。金屬層114可包括如W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、Ni、上述的組合及/或其他適合組成的導電層。在一些實施例中，金屬層114可包括N型鰭狀場效電晶體的第一金屬材料以及P型鰭狀場效電晶體的第二金屬材料。因此鰭狀場效電晶體裝置100可包括雙功函數金屬閘極配置。例如：(例如N型裝置的)第一金屬材料可包括具有與基材導電帶(conduction band)的功函數實質一致的功函數的金屬，或至少與鰭104的通道區的導電帶的功函數實質一致。相似地，例如：(例如P型裝置的)第二金屬材料可包括具有與基材的價能帶(valence band)的功函數實質一致 的功函數的金屬，或至少與鰭104的通道區的價能帶的功函數實質一致。因此，金屬層114可提供鰭狀場效電晶體裝置100的閘極電極，包括N型或P型鰭狀場效電晶體裝置100。在一些實施例中，金屬層114可選擇性地包括多晶矽層。可使用物理氣相沉積、化學氣相沉積、電子束蒸發及/或其他適合的製程，形成金屬層114。在一些實施例中，閘極結構108的側壁上形成有側壁間隙壁。側壁間隙壁可包括如氧化矽、氮化矽、碳化矽、氮氧化矽或上述組合的介電材料。
一般而言，大都藉由縮減半導體積體電路尺寸(例如最小特徵尺寸)，以達成半導體製造和積體電路效能。積體電路縮減的至少一個層面包括縮減單元尺寸(例如做為佈局製程的一部分)。在一些例子中，鰭狀場效電晶體單元尺寸的縮減包括鄰接(abutting)鄰近的(neighboring)單元的主動區，例如鰭狀場效電晶體的主動區。為了本揭露的目的，橫跨鄰近的單元而鄰接的主動區可稱為「連續主動區」。在各種例子中，連續主動區可能導致顯著的漏電流。在一些例子中，為減少此漏電流，藉由加入填充材層來擴大微影窗。然而，使用此填充材層將會導致面積損失(例如增加面積)。
關於鄰近的鰭狀場效電晶體單元的詳細敘述，請參考圖2A和圖2B。圖2A繪示至少一部分的二個鄰近的鰭狀場效電晶體單元的佈局設計200。如圖所示，佈局200包括第一單元202和第二單元204，此二者沿單元邊界211與另一者(即第一單元202)鄰接。再者，第一單元202的主動 區206和第二單元204的主動區208也沿邊界211彼此鄰接。因此，佈局設計200提供如上述的連續主動區的一個例子。佈局設計200也包括在個別的第一單元202和第二單元204的每一者中的主動鰭210和主動鰭212。為清楚說明，此處所用「主動鰭」的用語可用以指包括鰭狀場效電晶體通道的鰭區。在各種例子中，主動區206和主動區208的每一者可包括N型主動區或P型主動區。因此，在一些實施例中，主動鰭210和主動鰭212可包括N型主動鰭或P型主動鰭。當然，此處所揭露的實施例並非意欲限制任何特定的摻雜配置，此處所提供的例子僅為清楚說明。在一些實施例中，虛設鰭214也可沿著單元邊界211形成在第一單元202和第二單元204之間。舉例而言，此處所使用的「虛設」結構，如虛設鰭，可理解為相當於用來模仿另一結構的物理性質(例如模仿相鄰(adjacent)主動鰭210、212的物理尺寸)的結構，且在最終製得的裝置中，此結構為電路不可操作(circuit inoperable，例如其並非有意地成為電路電流路徑的一部分，雖然可能有非預定的漏電流通過)。橫跨第一單元202和第二單元204的閘極216也繪示於圖中。
請參考圖2B，其繪示實質對應至圖2A的剖面CC’之鰭狀場效電晶體裝置250的剖面圖。圖2B也繪示第一單元202和第二單元204，此二者沿邊界211與另一者鄰接。鰭狀場效電晶體裝置250包括主動鰭210、主動鰭212、虛設鰭214、閘極216、淺溝渠隔離區218和基材220。在一些實施例中，可根據前述圖1所述內容，形成主動鰭210、 主動鰭212和虛設鰭214。在一些例子中，主動鰭210、主動鰭212和虛設鰭214可包括形成於基材220上方的一或多個磊晶層，其中沉積、圖案化並蝕刻此磊晶層，以形成主動鰭210、主動鰭212和虛設鰭214。淺溝渠隔離區218可與淺溝渠隔離區106相似，基材220可與基材102相似，且閘極216可與閘極108相似，淺溝渠隔離區106、基材102和閘極108已於上述說明。在各種實施例中，主動鰭210和主動鰭212可包括N型主動鰭或P型主動鰭，且閘極216可包括一或多個金屬及/或介電層，以提供適當的功函數給特定的裝置類型(例如N型或P型)。然而漏電流通常會發生在包括連續主動區的裝置中，在一些例子中，當鄰接的主動區為相同類型(例如N型或P型)時，此漏電流的情況可能加劇。因此，為清楚說明，將主動區206和主動區208其中每一者視為包括N型主動區(例如使得主動鰭210和主動鰭212其中每一者為N型主動鰭)，或將主動區206和主動區208二者其中每一者視為包括P型主動區(例如使得主動鰭210和主動鰭212其中每一者為P型主動鰭)。在一些例子中，在鄰接主動區為相同類型的裝置中，漏電流的情況可能加劇，例如因為此種裝置可具有相似的臨界電壓。因此，當鄰接主動區為相同類型(例如N型或P型)時，要控制漏電流特別具有挑戰性，尤其是接近單元邊界211者。在各種例子中，此漏電流可導致裝置失效及/或裝置效能的退化。
本揭露的實施例提供優於現有技術的益處，但可以了解的是，其他實施例可提供不同的優點，並非所有優 點都一定要在此處敘述，且並非所有的實施例都需要具備特定的優點。例如：此處所討論的包括減輕包含連續主動區的裝置中的漏電流的方法和結構。同上記，在鄰接主動區為相同類型的裝置中，漏電流加劇，例如：因為此裝置可具有相似的臨界電壓。因此，在各種實施例中，藉由增加單元邊界(例如在虛設鰭214的位置)的臨界電壓，改善鄰近的單元之間的隔離，並因此改善鄰接主動區之間的隔離。在一些例子中，臨界電壓根據相鄰和鄰接的主動區而增加。為清楚說明，可將電晶體臨界電壓(Vt)和平帶電壓(flatband voltage；Vfb)以下示通式表示。
從Vt和Vfb的這兩個通式，可清楚得知影響臨界電壓Vt的因素之一是閘極金屬功函數(例如φms定義為金屬功函數φm和半導體功函數φs的差)、基材摻雜和基材類型(例如NA、φB和є)及閘極介電組成(例如Cox)。因此，在一些實施例中，藉由改變光罩邏輯操作(logic operation；LOP)來反轉單元邊界(例如從N型到P型或從P型到N型)的臨界電壓類型，從而增加單元邊界的臨界電壓。在一些例子中，此臨界電壓的反轉，或廣泛而言為調整，可藉由調整功函數金屬及/或閘極介電層來進行。或者，在一些例子中，藉由在單元邊界和設在單元邊界的虛設閘極中進行臨界電壓植入(例如離子植入)，以增加單元邊界的臨界電壓。再 者，在一些實施例中，在單元邊界使用矽鍺通道區，以增加單元邊界的臨界電壓。在一些例子中，矽鍺可設置在單元邊界的基材中，及/或矽鍺可為設在單元邊界的虛設閘極的一部分。因此，本揭露的實施例改善具有鄰接主動區的鄰近單元之間的隔離效果，且因此減少其之間的漏電流。於本技術領域具有通常知識者可了解此處所述的方法和結構的其他益處和優點，且所述實施例並不限制之後的申請專利範圍所具體主張的內容。
下述將討論各種實施例的例子，包括藉由增加單元邊界的臨界電壓，以改善鄰近的單元之間的隔離的各種方式。在一些實施例中，藉由改變光罩邏輯操作以反轉單元邊界的臨界電壓類型，例如：藉由調整功函數金屬及/或閘極介電層，從而增加單元邊界的臨界電壓。在一些例子中，改變光罩邏輯操作可減少一至二個數量級的單元邊界的漏電流。現在請參考圖3A、圖3B和圖3C，其繪示可用以設置許多對鄰近的N型單元的金屬閘極的功函數的佈局設計，所述鄰近的N型單元具有連續主動區。在一些例子中，所示和所述的佈局設計可用以設置如上述的閘極216或閘極結構108的金屬閘極的功函數。此外，可了解的是，參考圖3A、圖3B和圖3C的佈局設計所繪示和說明的各種特徵(例如其、主動區、開口等等)可使用罩幕組來圖案化。然而，為達到清楚說明的目的，故強調或提及與設置金屬層的功函數相關的佈局設計的態樣。再者，在一些例子中，與設置金屬層的功函數相關的佈局設計的態樣，可使用複數個分開且個 別的罩幕來圖案化，如下所述。請參考圖3A，其繪示佈局設計300、佈局設計302、佈局設計304和佈局設計306。佈局設計300、佈局設計302、佈局設計304和佈局設計306的每一者包括第一單元308和第二單元310，此二者沿單元邊界311與另一者鄰接。在一些例子中，第一單元308可為N型標準臨界電壓單元，且第二單元310可為N型低臨界電壓單元。如圖所示，第一單元308的主動區312和第二單元310的主動區314也可沿單元邊界311與彼此鄰接。在一些例子中，第一單元308包括主動鰭316，第二單元310包括主動鰭318，以及虛設鰭320沿單元邊界311設置於第一單元308和第二單元310之間。為了明確，與佈局設計300所示的特徵實質相同的佈局設計302、佈局設計304和佈局設計306中的特定特徵則不再次標記，但可在下述說明中使用上述的元件符號。
關於設置金屬層的功函數，可使用一組分開且個別的罩幕，達到在單元邊界311的虛設鰭320的目標臨界電壓。例如：一或多個金屬及/或介電層提供適當功函數(給例如閘極216或閘極結構108)，而做為形成上述一或多個金屬及/或介電層的操作的一部分，可沉積、圖案化並蝕刻一或多個層(例如閘極層)的每一者，之後將參考圖5進行更詳細的說明。例如：可沉積第一閘極層，且可使用包括開口322(例如像佈局設計300所示)的圖案的第一罩幕，以圖案化/定義將移除(例如藉由蝕刻製程)的第一閘極層的一部分。為達到清楚說明的目的，此處所述的「開口」可相當於 光阻層中的開口。例如：可沉積並圖案化光阻層(例如藉由使用具有此處所述的佈局的光罩的曝光製程，並接著進行顯影製程)，其中所得的圖案化光阻層包括開口。在一些例子中，接著可移除(例如藉由蝕刻製程)下層(例如從開口暴露出者)。在一些實施例中，第一閘極層可包括如二氧化矽(SiO2)或氮氧化矽(SiON)的介電層，或如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2和La2O3的高介電常數介電層。因此，根據佈局設計300，可從開口322所定義的區域(例如從主動鰭316和虛設鰭320上方)移除第一閘極層。之後，可沉積第二閘極層，並可使用包括開口324和開口326(例如像佈局設計302所示)的圖案的第二罩幕，以圖案化/定義將移除的第二閘極層的一部分。在一些實施例中，第二閘極層可包括P型功函數金屬(P-type work function metal；PWFM)層。在一些例子中，第二閘極層可包括氮化鈦層。在至少一些例子中，第二閘極層可具有約12Å的厚度。因此，根據佈局設計302，可從開口324(例如從主動鰭316上方)和開口326(例如從主動鰭318上方)所定義的區域移除第二閘極層，但留下位於虛設鰭320上方的第二閘極層。相對於本實施例，至少一些現有的製程可額外地從虛設鰭320上方移除第二閘極層。然後，可沉積第三閘極層，並可使用在第一單元308或第二單元310(例如佈局設計304所示)中不具有開口圖案的第三罩幕，以保證第三閘極層可保留於第一單元308和第二單元310上方。在一些實施例中，第三閘極層也可包括P型功函數金屬層。舉例而 言，第三閘極層可包括堆疊於第二層上方的第一層，如堆疊於氮化鉭上方的氮化鈦，或堆疊於氮化鈦上方的氮化鉭。在一些例子中，堆疊的第三閘極層可包括具有約10Å的厚度的氮化鈦層，及具有約15Å的厚度的氮化鉭。因此，根據佈局設計304，可不從第一單元308和第二單元310(例如從主動鰭316和主動鰭318的上方，及虛設鰭320的上方)中移除第三閘極層。當然，在其他例子中，在第三罩幕的其他區域可包括圖案/開口，此其他區域未繪示於佈局設計304中。在一些實施例中，可沉積第四閘極層，並可使用包括開口328和開口330(例如像佈局設計306所示)的圖案的第四罩幕，以圖案化/定義將移除的第四閘極層的一部分。在一些實施例中，第四閘極層可包括P型功函數金屬層。在一些例子中，第四閘極層可包括氮化鈦層。在至少一些例子中，第四閘極層可具有約10Å的厚度。因此，根據佈局設計306，可從開口328(例如從主動鰭316上方)和開口330(例如從主動鰭318上方)所定義的區域移除第四閘極層，但留下位於虛設鰭320上方的第四閘極層。相對於本實施例，至少一些現有的製程可額外地從虛設鰭320上方移除第四閘極層。
因此，圖3A提供複數個罩幕的佈局設計，此些罩幕可用來設置N型標準臨界電壓單元和鄰近的N型低臨界電壓單元的金屬閘極的功函數，其中二個鄰近的單元具有連續主動區。再者，雖然前述的各種閘極層的沉積、相對應的罩幕之圖案化和層的移除(若需要)是根據特定的順序進行，但可以了解的是，上述操作也可使用其他順序進行，且 本揭露並不限定於任何特定的順序。此外，也可移除或取代一些所述的操作，而不脫離本揭露的範圍。再者，進行參考圖3A所述的製程，可藉由改變光罩邏輯操作以反轉在單元邊界311(例如在虛設鰭320)的臨界電壓類型，從而增加在單元邊界311的臨界電壓。
現在請參考圖3B，其繪示佈局設計332、佈局設計334、佈局設計336和佈局設計338。佈局設計332、佈局設計334、佈局設計336和佈局設計338的每一者包括第一單元340和第二單元342，此二者沿單元邊界341與另一者鄰接。在一些例子中，第一單元340可為N型標準臨界電壓單元，且第二單元342可為N型超低臨界電壓單元。第一單元340的主動區344和第二單元342的主動區346也可沿單元邊界341與彼此鄰接。在一些例子中，第一單元340包括主動鰭348，第二單元342包括主動鰭350，以及虛設鰭352沿單元邊界341設置於第一單元340和第二單元342之間。為了明確，與佈局設計332所示的特徵實質相同的佈局設計334、佈局設計336和佈局設計338中的特定特徵則不再次標記，但可在下述說明中使用上述的元件符號。
類似於上述的例子，可使用一組分開且個別的罩幕設置金屬層的功函數，以達到在單元邊界341的虛設鰭352的目標臨界電壓。再者，在一些實施例中，第一閘極層、第二閘極層、第三閘極層和第四閘極層可實質與上述參考圖3A所說明的內容相同。然而，圖3B的例子提供複數個罩幕的佈局設計，此些罩幕可用來設置N型標準臨界電壓單元和 鄰近的N型超低臨界電壓單元金屬閘極的功函數，其中此二個鄰近的單元具有連續主動區。
舉例而言，並參考圖3B，可沉積第一閘極層，且可使用包括開口354(例如像佈局設計332所示)的圖案的第一罩幕，以圖案化/定義將移除(例如藉由蝕刻製程)的第一閘極層的一部分。因此，根據佈局設計332，可從開口354所定義的區域(例如從主動鰭348、主動鰭350和虛設鰭352上方)移除第一閘極層。之後，可沉積第二閘極層，並可使用包括開口356和開口358(例如像佈局設計334所示)的圖案的第二罩幕，以圖案化/定義將移除的第二閘極層的一部分。因此，根據佈局設計334，可從開口356(例如從主動鰭348上方)和開口358(例如從主動鰭350上方)所定義的區域移除第二閘極層，但留下位於虛設鰭352上方的第二閘極層。相對於本實施例，至少一些現有的製程可額外地從虛設鰭352上方移除第二閘極層。然後，可沉積第三閘極層，並可使用包括開口360(例如像佈局設計336所示)的圖案的第三罩幕，以圖案化/定義將移除的第三閘極層的一部分。因此，根據佈局設計336，可從開口360所定義的區域(例如從主動鰭350上方)移除第三閘極層，但留下位於虛設鰭352上方和主動鰭348上方的第三閘極層。在一些實施例中，可沉積第四閘極層，並可使用包括開口362(例如像佈局設計338所示)的圖案的第四罩幕，以圖案化/定義將移除的第四閘極層的一部分。因此，根據佈局設計338，可從開口362所定義的區域(例如從主動鰭348上方)移除第四閘極層，但 留下位於虛設鰭352上方和主動鰭350上方的第四閘極層。相對於本實施例，至少一些現有的製程可額外地從虛設鰭352上方移除第四閘極層。雖然前述的各種閘極層的沉積、相對應的罩幕之圖案化和層的移除(若需要)是根據特定的順序進行，但可以了解的是，上述操作也可使用其他順序進行，且本揭露並不限定於任何特定的順序。此外，也可移除或取代一些所述的操作，而不脫離本揭露的範圍。再者，進行參考圖3B所述的製程，可藉由改變光罩邏輯操作以反轉在單元邊界341(例如在虛設鰭352)的臨界電壓類型，從而增加在單元邊界341的臨界電壓。
請參考圖3C，其繪示佈局設計364、佈局設計366、佈局設計368和佈局設計370。佈局設計364、佈局設計366、佈局設計368和佈局設計370的每一者包括第一單元372和第二單元374，此二者沿單元邊界371與另一者鄰接。在一些例子中，第一單元372可為N型低臨界電壓單元，且第二單元374可為N型超低臨界電壓單元。第一單元372的主動區376和第二單元374的主動區378也可沿單元邊界371與彼此鄰接。在一些例子中，第一單元372包括主動鰭380，第二單元374包括主動鰭382，以及虛設鰭384沿單元邊界371設置於第一單元372和第二單元374之間。為了明確，與佈局設計364所示的特徵實質相同的佈局設計366、佈局設計368和佈局設計370中的特定特徵則不再次標記，但可在下述說明中使用上述的元件符號。
類似於上述的例子，可使用一組分開且個別的 罩幕設置金屬層的功函數，以達到在單元邊界371的虛設鰭384的目標臨界電壓。再者，在一些實施例中，第一閘極層、第二閘極層、第三閘極層和第四閘極層可實質與上述參考圖3A所說明的內容相同。然而，圖3C的例子提供複數個罩幕的佈局設計，此些罩幕可用來設置N型低臨界電壓單元和鄰近的N型超低臨界電壓單元的金屬閘極的功函數，其中此二個鄰近的單元具有連續主動區。
請參考圖3C，可沉積第一閘極層，且可使用包括開口386(例如像佈局設計364所示)的圖案的第一罩幕，以圖案化/定義將移除(例如藉由蝕刻製程)的第一閘極層的一部分。因此，根據佈局設計364，可從開口386所定義的區域(例如從主動鰭382和虛設鰭384上方)移除第一閘極層。之後，可沉積第二閘極層，並可使用包括開口388和開口390(例如像佈局設計366所示)的圖案的第二罩幕，以圖案化/定義將移除的第二閘極層的一部分。因此，根據佈局設計366，可從開口388(例如從主動鰭380上方)和開口390(例如從主動鰭382上方)所定義的區域移除第二閘極層，但留下位於虛設鰭384上方的第二閘極層。相對於本實施例，至少一些現有的製程可額外地從虛設鰭384上方移除第二閘極層。然後，可沉積第三閘極層，並可使用包括開口392(例如像佈局設計368所示)的圖案的第三罩幕，以圖案化/定義將移除的第三閘極層的一部分。因此，根據佈局設計368，可從開口392所定義的區域(例如從主動鰭382上方)移除第三閘極層，但留下位於虛設鰭384上方和主動鰭380 上方的第三閘極層。在一些實施例中，可沉積第四閘極層，並可使用包括開口394(例如像佈局設計370所示)的圖案的第四罩幕，以圖案化/定義將移除的第四閘極層的一部分。因此，根據佈局設計370，可從開口394所定義的區域(例如從主動鰭380上方)移除第四閘極層，但留下位於虛設鰭384上方和主動鰭382上方的第四閘極層。相對於本實施例，至少一些現有的製程可額外地從虛設鰭384上方移除第四閘極層。雖然前述的各種閘極層的沉積、相對應的罩幕之圖案化和層的移除(若需要)是根據特定的順序進行，但可以了解的是，上述操作也可使用其他順序進行，且本揭露並不限定於任何特定的順序。此外，也可移除或取代一些所述的操作，而不脫離本揭露的範圍。再者，進行參考圖3C所述的製程，可藉由改變光罩邏輯操作以反轉在單元邊界371(例如在虛設鰭384)的臨界電壓類型，從而增加在單元邊界371的臨界電壓。
繼續實施例，其中藉由改變光罩邏輯操作以反轉在單元邊界的臨界電壓類型(例如調整金屬及/或閘極介電層的功函數)，從而增加在單元邊界的臨界電壓。現在請參考圖4A、圖4B和圖4C。圖4A、圖4B和圖4C的各種態樣與上述的圖3A、圖3B和圖3C相似。例如：圖4A、圖4B和圖4C所述的第一閘極層、第二閘極層、第三閘極層和第四閘極層可實質與上述參考圖3A所說明的內容相同。因此，為清楚說明，實質與上述繪示和說明的特徵相同的特定特徵僅簡要說明，但專注於圖4A、圖4B和圖4C所提供的不同 處。特別是，圖4A、圖4B和圖4C所繪示的佈局設計，可用來設置許多對鄰近的P型單元的金屬閘極的功函數，所述鄰近的P型單元具有連續主動區。
請參考圖4A，其繪示佈局設計400、佈局設計402、佈局設計404和佈局設計406。佈局設計400、佈局設計402、佈局設計404和佈局設計406的每一者包括第一單元408和第二單元410，此二者沿單元邊界411與另一者鄰接。在一些例子中，第一單元408可為P型標準臨界電壓單元，且第二單元410可為P型低臨界電壓單元。第一單元408的主動區412和第二單元410的主動區414也可沿單元邊界411與彼此鄰接。在一些例子中，第一單元408包括主動鰭416，第二單元410包括主動鰭418，以及虛設鰭420沿單元邊界411設置於第一單元408和第二單元410之間。為了明確，與佈局設計400所示的特徵實質相同的佈局設計402、佈局設計404和佈局設計406中的特定特徵則不再次標記，但可在下述說明中使用上述的元件符號。
請繼續參考圖4A，可沉積第一閘極層，且可使用包括開口422(例如像佈局設計400所示)的圖案的第一罩幕，以圖案化/定義將移除(例如藉由蝕刻製程)的第一閘極層的一部分。因此，根據佈局設計400，可從開口422所定義的區域(例如從主動鰭416上方)移除第一閘極層，但留下位於虛設鰭420上方的第一閘極層。相對於本實施例，至少一些現有的製程可額外地從虛設鰭420上方移除第一閘極層。之後，可沉積第二閘極層，並可使用包括開口424(例 如像佈局設計402所示)的圖案的第二罩幕，以圖案化/定義將移除的第二閘極層的一部分。因此，根據佈局設計402，可從開口424(例如從主動鰭416上方和從虛設鰭420上方)所定義的區域移除第二閘極層。然後，可沉積第三閘極層，並可使用包括開口426(例如像佈局設計404所示)的圖案的第三罩幕，以圖案化/定義將移除的第三閘極層的一部分。因此，根據佈局設計404，可從開口426所定義的區域(例如從虛設鰭420上方)移除第三閘極層，但留下位於主動鰭416和主動鰭418上方的第三閘極層。相對於本實施例，可更換至少一些現有的製程而不從虛設鰭420上方移除第三閘極層。在一些實施例中，然後，可沉積第四閘極層，並可使用包括開口428(例如像佈局設計406所示)的圖案的第四罩幕，以圖案化/定義將移除的第四閘極層的一部分。因此，根據佈局設計406，可從開口428(例如從虛設鰭420上方)所定義的區域移除第四閘極層，但留下位於主動鰭416和主動鰭418上方的第四閘極層。相對於本實施例，可更換為至少一些現有的製程而不從虛設鰭420上方移除第四閘極層。雖然前述的各種閘極層的沉積、相對應的罩幕之圖案化和層的移除(若需要)是根據特定的順序進行，但可以了解的是，上述操作也可使用其他順序進行，且本揭露並不限定於任何特定的順序。此外，也可移除或取代一些所述的操作，而不脫離本揭露的範圍。再者，進行參考圖4A所述的製程，可藉由改變光罩邏輯操作以反轉在單元邊界411(例如在虛設鰭420)的臨界電壓類型，從而增加在單元邊界411的臨界 電壓。
現在請參考圖4B，其繪示佈局設計432、佈局設計434、佈局設計436和佈局設計438。佈局設計432、佈局設計434、佈局設計436和佈局設計438的每一者包括第一單元440和第二單元442，此二者沿單元邊界441與另一者鄰接。在一些例子中，第一單元440可為P型標準臨界電壓單元，且第二單元442可為P型超低臨界電壓單元。第一單元440的主動區444和第二單元442的主動區446也可沿單元邊界441與彼此鄰接。在一些例子中，第一單元440包括主動鰭448，第二單元442包括主動鰭450，以及虛設鰭452沿單元邊界441設置於第一單元440和第二單元442之間。為了明確，與佈局設計432所示的特徵實質相同的佈局設計434、佈局設計436和佈局設計438中的特定特徵則不再次標記，但可在下述說明中使用上述的元件符號。
請繼續參考圖4B，可沉積第一閘極層，且可使用包括開口453和開口454(例如像佈局設計432所示)的圖案的第一罩幕，以圖案化/定義將移除(例如藉由蝕刻製程)的第一閘極層的一部分。因此，根據佈局設計432，可從開口453(例如從主動鰭448上方)和開口454(例如從主動鰭450上方)所定義的區域移除第一閘極層，但留下位於虛設鰭452上方的第一閘極層。相對於本實施例，至少一些現有的製程可額外地從虛設鰭452上方移除第一閘極層。之後，可沉積第二閘極層，並可使用包括開口456(例如像佈局設計434所示)的圖案的第二罩幕，以圖案化/定義將移除的第 二閘極層的一部分。因此，根據佈局設計434，可從開口456(例如從主動鰭448上方和從虛設鰭452上方)所定義的區域移除第二閘極層。然後，可沉積第三閘極層，並可使用包括開口460(例如像佈局設計436所示)的圖案的第三罩幕，以圖案化/定義將移除的第三閘極層的一部分。因此，根據佈局設計436，可從開口460所定義的區域(例如從虛設鰭452上方)移除第三閘極層，但留下位於主動鰭448和主動鰭450上方的第三閘極層。相對於本實施例，可更換為至少一些現有的製程而不從虛設鰭452上方移除第三閘極層。在一些實施例中，可沉積第四閘極層，並可使用包括開口462(例如像佈局設計438所示)的圖案的第四罩幕，以圖案化/定義將移除的第四閘極層的一部分。因此，根據佈局設計438，可從開口462所定義的區域(例如從虛設鰭452上方)移除第四閘極層，但留下位於主動鰭448和主動鰭450上方的第四閘極層。相對於本實施例，可更換為至少一些現有的製程而不從虛設鰭452上方移除第四閘極層。雖然前述的各種閘極層的沉積、相對應的罩幕之圖案化和層的移除(若需要)是根據特定的順序進行，但可以了解的是，上述操作也可使用其他順序進行，且本揭露並不限定於任何特定的順序。此外，也可移除或取代一些所述的操作，而不脫離本揭露的範圍。再者，進行參考圖4B所述的製程，可藉由改變光罩邏輯操作以反轉在單元邊界441(例如在虛設鰭452)的臨界電壓類型，從而增加在單元邊界441的臨界電壓。
請參考圖4C，其繪示佈局設計464、佈局設計 466、佈局設計468和佈局設計470。佈局設計464、佈局設計466、佈局設計468和佈局設計470的每一者包括第一單元472和第二單元474，此二者沿單元邊界471與另一者鄰接。在一些例子中，第一單元472可為P型低臨界電壓單元，且第二單元474可為P型超低臨界電壓單元。第一單元472的主動區476和第二單元474的主動區478也可沿單元邊界471與彼此鄰接。在一些例子中，第一單元472包括主動鰭480，第二單元474包括主動鰭482，以及虛設鰭484沿單元邊界471設置於第一單元472和第二單元474之間。為了明確，與佈局設計464所示的特徵實質相同的佈局設計466、佈局設計468和佈局設計470中的特定特徵則不再次標記，但可在下述說明中使用上述的元件符號。
請繼續參考圖4C，可沉積第一閘極層，且可使用包括開口486(例如像佈局設計464所示)的圖案的第一罩幕，以圖案化/定義將移除(例如藉由蝕刻製程)的第一閘極層的一部分。因此，根據佈局設計464，可從開口486所定義的區域(例如從主動鰭482上方)移除第一閘極層，但留下位於虛設鰭484上方和主動鰭480上方的第一閘極層。之後，可沉積第二閘極層，並可使用包括開口488(例如像佈局設計466所示)的圖案的第二罩幕，以圖案化/定義將移除的第二閘極層的一部分。因此，根據佈局設計466，可從開口488(例如從虛設鰭484上方)所定義的區域移除第二閘極層，但留下位於主動鰭480和主動鰭482上方的第二閘極層。相對於本實施例，可更換為至少一些現有的製程而不從 虛設鰭484上方移除第二閘極層。然後，可沉積第三閘極層，並可使用包括開口490(例如像佈局設計468所示)的圖案的第三罩幕，以圖案化/定義將移除的第三閘極層的一部分。因此，根據佈局設計468，可從開口490所定義的區域(例如從虛設鰭484上方)移除第三閘極層，但留下位於主動鰭480和主動鰭482上方的第三閘極層。相對於本實施例，可更換為至少一些現有的製程而不從虛設鰭484上方移除第三閘極層。在一些實施例中，然後，可沉積第四閘極層，並可使用包括開口492(例如像佈局設計470所示)的圖案的第四罩幕，以圖案化/定義將移除的第四閘極層的一部分。因此，根據佈局設計470，可從開口492所定義的區域(例如從虛設鰭484上方)移除第四閘極層，但留下位於主動鰭480和主動鰭482上方的第四閘極層。相對於本實施例，可更換為至少一些現有的製程而不從虛設鰭484上方移除第四閘極層。雖然前述的各種閘極層的沉積、相對應的罩幕之圖案化和層的移除(若需要)是根據特定的順序進行，但可以了解的是，上述操作也可使用其他順序進行，且本揭露並不限定於任何特定的順序。此外，也可移除或取代一些所述的操作，而不脫離本揭露的範圍。再者，進行參考圖4C所述的製程，可藉由改變光罩邏輯操作以反轉在單元邊界471(例如在虛設鰭484)的臨界電壓類型，從而增加在單元邊界471的臨界電壓。
圖5繪示包含鰭狀場效電晶體裝置的半導體裝置的製造方法500。方法500可用來改變光罩邏輯操作，以 反轉在單元邊界的臨界電壓類型，例如：使用參考圖3A、圖3B、圖3C、圖4A、圖4B和圖4C所述的一或多個光罩或光罩系列。在一些實施例中，方法500可用來製造上述的裝置100或裝置250。因此，上述的一或多個態樣也可應用於方法500。
方法500從方塊502開始，其提供包含鰭和凹陷隔離區的基材。在各種例子中，基材、鰭，和凹陷隔離區可實質相同於上述參考圖1A和圖2B所說明者。方法進行至方塊504，其沉積閘極層。在一些實施例中，沉積的閘極層可包括如上述形成閘極216或閘極結構108過程中所沉積的層。在一些實施例中，沉積的閘極層包括上述參考圖3A、圖3B、圖3C、圖4A、圖4B和圖4C所述的第一閘極層、第二閘極層、第三閘極層或第四閘極層。方法進行至方塊506，其將光阻層沉積於閘極層上方，且使用光罩圖案化上述光阻層。在一些實施例中，可使用具有定義開口(例如在光阻層中)的圖案的光罩，以圖案化(例如藉由光微影製程)光阻層，且其中上述開口定義的沉積閘極層將被移除的一部分。方法進行至方塊508，其從光阻層的圖案化開口所暴露出的區域中，移除沉積閘極層的一部分，以形成圖案化沉積閘極層。在一些例子中，可藉由蝕刻製程(例如濕式蝕刻製程、乾式蝕刻製程或上述的組合)，移除沉積閘極層的一部分。在一些例子中，在蝕刻製程後，可移除圖案化光阻層(例如藉由溶劑)。在一些實施例中，移除沉積閘極層的一部分(方塊508)後，方法500可繼續進行方塊504，如虛線510所 示，其沉積另一閘極層。沉積另一閘極層、使用光罩圖案化形成於閘極層上方的光阻層，以及移除閘極層的一部分的製程可持續進行，直到達到目標功函數，從而達到目標臨界電壓為止。額外的製程操作可於方法500之前、中或之後進行，且根據方法500的各種實施例，可取代或移除上述的一些製程操作。
在一些實施例中，可藉由增加在單元邊界的臨界電壓，以改善鄰近的單元之間的隔離，例如：藉由在單元邊界和設在單元邊界的虛設閘極中，進行臨界電壓植入(例如離子植入)。請參考圖6，其繪示包括鰭狀場效電晶體裝置的半導體裝置的製造方法600。方法600可用來增加在單元邊界的臨界電壓，例如：藉由在單元邊界進行臨界電壓植入。在一些實施例中，方法600可用來製造上述的裝置100或裝置250。因此，上述的一或多個態樣也可應用於方法600。此外，圖7至圖11提供根據圖6的方法600的一或多個操作所製造的示範裝置700的剖面圖。
方法600從方塊602開始，其提供包含鰭和凹陷隔離區的基材。參考圖7的例子，在方塊602的實施例中，裝置700包括主動鰭710、主動鰭712、虛設鰭714、凹陷淺溝渠隔離區718和基材720。在各種例子中，基材720、主動鰭710、主動鰭712、虛設鰭714和凹陷淺溝渠隔離區718可實質相同於上述參考圖1A和圖2B所說明者。圖7亦繪示第一單元702和第二單元704，此二者沿單元邊界711與另一者鄰接。方法進行至方塊604，其沉積並圖案化光阻層。 參考圖8的例子，在方塊604的實施例中，圖案化光阻層715形成於基材720上方。在一些例子中，先沉積光阻層(例如藉由旋轉塗佈法、氣相沉積法或其他適合的方法)。沉積後，可將光阻層曝光至一圖案、進行曝光後烘烤，以及顯影曝光過的光阻層，以形成圖案化光阻層715。在一些實施例中，可使用電子束微影製程、極紫外光微影製程、浸潤式微影製程或其他適合的微影製程，曝光光阻層。如圖8所示，圖案化光阻層715係被圖案化並暴露出沿單元邊界711的虛設鰭714，但主動鰭710和主動鰭712仍被圖案化光阻層715覆蓋。方法進行至方塊606，其進行臨界電壓植入。參考圖9的例子，在方塊606的實施例中，進行臨界電壓(Vt)植入722，以提供離子植入的虛設鰭714A。在各種實施例中，可例如使用離子植入製程並使用適合的N型或P型摻質，以進行Vt植入722。在一些實施例中，N型摻質包括砷、磷、銻或其他N型施體(donor)材料。在一些實施例中，P型摻質包括硼、BF2、鋁、鎵、銦或其他P型受體(acceptor)材料。在一些例子中，N型摻質可做為P-Vt植入，意指當主動鰭710和主動鰭712為P型鰭時，N型摻質可植入虛設鰭714中。相似地，在一些例子中，P型摻質可做為N-Vt植入，意指當主動鰭710和主動鰭712為N型鰭時，P型摻質可植入虛設鰭714中。在一些實施例中，使用劑量大於約3.3×1013的BF2進行Vt植入722。在一些例子中，使用劑量大於約4.5×1013的磷進行Vt植入722。在一些例子中，Vt植入722可增加虛設鰭714的臨界電壓，所增加的臨界電壓大於約70 mV。在一些例子中，Vt植入722可減少一至二個數量級的在單元邊界的漏電流。在各種實施例中，Vt植入722可於通道植入操作、輕摻雜汲極植入操作或其他適合的植入操作中進行。在一些例子中，離子植入製程後，可對半導體裝置700進行高溫退火，以移除缺陷並活化摻質(即將摻質置於取代處)。方法進行至方塊608，其移除圖案化光阻層。參考圖9和圖10的例子，在方塊608的實施例中，例如藉由溶劑移除圖案化光阻層715。方法進行至方塊610，其形成閘極堆疊。參考圖10和圖11，在方塊610的實施例中，閘極堆疊716形成於主動鰭710、主動鰭712上方，和離子植入虛設鰭714A上方。在一些實施例中，閘極堆疊716可相似於上述閘極216或閘極結構108。此外，在一些例子中，閘極堆疊716可包括一或多個金屬及/或介電層，上述層為特定的裝置類型(例如N型或P型)提供適合的功函數。因此，雖然裝置700可包括鄰接且相同類型(例如N型或P型)的主動區，由於離子植入虛設鰭714A的臨界電壓增加，在單元邊界711的漏電流顯著地降低。換言之，離子植入虛設鰭714A有助於改善鄰近的第一單元702和第二單元704之間的隔離。
半導體裝置700可進一步加工以形成本領域公知的各種特徵和區域。例如：後續的加工可形成閘極堆疊、側壁間隙壁、源極/汲極區、基材720上的各種接觸/介層窗/線和多層內連接特徵(例如金屬層和層間介電層)，上述內連接特徵是配置來連接各種特徵以形成功能電路，所述功能電 路可包括一或多個鰭狀場效電晶體裝置。在進一步的例子中，所述多層內連接可包括如介層窗或接觸的垂直內連接，及如金屬線的水平內連接。各種內連接特徵可使用包括銅、鎢，及/或矽化物的各種導電材料。在一個例子中，鑲嵌及/或雙鑲嵌製程可用來形成銅相關的多層內連接結構。再者，可在方法600的前、中或後進行額外的操作，且根據方法600的各種實施例，上述的一些製程操作可被取代或移除。
在一些例子中，藉由增加在單元邊界的臨界電壓，以改善鄰近單元之間的隔離，例如：在單元邊界使用矽鍺通道。在一些例子中，矽鍺可設置於單元邊界的基材中，及/或矽鍺可為設置在單元邊界的虛設鰭的一部分。例如：圖12繪示二個鄰近的鰭狀場效電晶體單元的佈局設計1200。具體而言，第一單元1202和第二單元1204沿單元邊界1211與彼此鄰接。佈局設計1200相似於上述圖2A的佈局設計200。然而，如同圖12所示，矽鍺區1215形成於第一單元1202的主動區1206和第二單元1204的主動區1208之間。佈局設計1200也包括第一單元1202和第二單元1204的每一者中個別的主動鰭1210和主動鰭1212。此外，虛設鰭1214沿著單元邊界1211形成於第一單元1202和第二單元1204之間。在一些實施例中，虛設鰭1214或包括鰭狀場效電晶體通道的虛設鰭的至少一部分，可包括來自於矽鍺區1215的矽鍺。或者，在一些例子中，虛設鰭1214設置於矽鍺基材部分的上方，且虛設鰭1214可包括與矽鍺基材部分不同的材料。也繪示橫跨第一單元1202和第二單元1204的 閘極1216。在一些實施例中，矽鍺區1215可由Si(1-x)Gex所形成，其中x為鍺的比例，且其中x為大於0%至小於100%。舉例而言，且在至少一個實施例中，矽鍺區1215可包括30%的鍺(Si0.7Ge0.3)，造成虛設鰭1214的臨界電壓可增加約52mV。在一些例子中，在單元邊界使用矽鍺可減少約0.36倍(0.36X)之在單元邊界1211的漏電流。當然，此處所揭露的實施例並非意欲限制矽鍺區1215中的任何特定的鍺含量，且此處所提供的例子僅為說明的目的。在各種例子中，可調整矽鍺區1215中的鍺含量，以達到在單元邊界1211的預定(例如虛設鰭1214的)臨界電壓及漏電流。在一些例子中，矽鍺區1215可在鄰近的N型單元的單元邊界1211實施。在一些實施例中，矽鍺區1215具有約48nm的寬度，其在一些例子中可等於約一個多晶矽寬度(poly pitch)。
現在請參考圖13，其繪示包括鰭狀場效電晶體裝置的半導體裝置的製造方法1300。方法1300可用來增加在單元邊界的臨界電壓，例如：在單元邊界使用矽鍺通道。在一些實施例中，方法1300可用來製造上述的裝置100或裝置250。因此，上述的一或多個態樣也可應用於方法1300。此外，圖14至圖19提供根據圖13的方法1300的一或多個操作所製造的示範裝置1400的剖面圖，其實質對應至圖12的剖面DD’。
方法1300從方塊1302開始，其提供基材。參考圖14的例子，在方塊1302的實施例中，提供基材1402。在 一些實施例中，基材1402可實質相同於上述參考圖1和圖2B所說明者。在各種例子中，基材1402可包括第一單元區1404和第二單元區1406，此二者沿單元邊界1411與另一者鄰接。方法進行至方塊1304，其形成凹陷於單元邊界的基材中。參考圖15的例子，在方塊1304的實施例中，凹陷1502形成於單元邊界1411的基材1402中。在一些實施例中，可藉由光微影和蝕刻製程，形成凹陷1502。在一些例子中，凹陷1502定義矽鍺區，以下將更詳細地說明。方法進行至方塊1306，其形成矽鍺層於凹陷中。參考圖15和圖16的例子，在方塊1306的實施例中，矽鍺層1602形成於邊界1411的凹陷1502中。在各種實施例中，矽鍺層1602可磊晶地成長於凹陷1502中。在一些實施例中，矽鍺層1602可由前述之Si(1-x)Gex形成。方法進行至方塊1308，其形成鰭於基材中。參考圖16和圖17的例子，在方塊1308的實施例中，主動鰭1702形成於基材1402中及於第一單元區1404中，主動鰭1704形成於基材1402中及於第二單元區1406中，且虛設鰭1706沿單元邊界1411形成於矽鍺層1602中。在一些實施例中，主動鰭1702、主動鰭1704和虛設鰭1706可參考上述圖1的說明而形成。在一些例子中，用來形成矽鍺層1602中的凹陷以形成矽鍺虛設鰭1706的蝕刻製程，可或可不蝕刻凹陷1502的底表面1604。方法進行至方塊1310，其形成淺溝渠隔離區。參考圖17和圖18的例子，在方塊1310的實施例中，形成淺溝渠隔離區1802。在一些例子中，淺溝渠隔離區1802包括凹陷的淺溝渠隔離區。此外，在一些實施 例中，凹陷的淺溝渠隔離區1802可實質相同於上述參考圖1和圖2B所說明者。方法進行至方塊1312，其形成閘極堆疊。參考圖18和圖19的例子，在方塊1312的實施例中，閘極堆疊1902形成於主動鰭1702、主動鰭1704上方和矽鍺虛設鰭1706上方。在一些實施例中，閘極堆疊1902可相似於上述閘極216或閘極結構108。此外，在一些例子中，閘極堆疊1902可包括一或多個金屬及/或介電層，所述金屬及/或介電層提供適當的功函數給特定的裝置類型(例如N型或P型)。因此，雖然裝置1400可能包括相同類型(例如N型或P型)的鄰接主動區(例如第一單元區1404和第二單元區1406)，由於矽鍺層1602和矽鍺虛設鰭1706的臨界電壓增加，在單元邊界1411的漏電流顯著地減少。換言之，矽鍺層1602和矽鍺虛設鰭1706有助於改善鄰近的第一單元區1404和第二單元區1406之間的隔離。
半導體裝置1400可進一步進行加工，以形成本領域公知的各種特徵。例如：後續加工可形成閘極堆疊、側壁間隙壁、源極/汲極區、基材1402上的各種接觸/介層窗/線和多層內連接特徵(例如金屬層和層間介電層)，上述內連接特徵是配置來連接各種特徵以形成功能電路，所述功能電路可包括一或多個鰭狀場效電晶體裝置。在進一步的例子中，所述多層內連接可包括如介層窗或接觸的垂直內連接，及如金屬線的水平內連接。各種內連接特徵可使用包括銅、鎢，及/或矽化物的各種導電材料。在一個例子中，鑲嵌及/或雙鑲嵌製程可用來形成銅相關的多層內連接結構。再者， 可在方法1300的前、中或後進行額外的操作，且根據方法1300的各種實施例，可取代或移除上述的一些製程操作。
本揭露的實施例提供優於現存技術的益處，但可以了解的是，其他實施例可提供不同的優點，並非所有優點都一定要在此處敘述，且並非所有的實施例都需要具備特定的優點。例如：此處所討論的實施例包括減輕包含連續主動區的裝置中的漏電流的方法和結構。在各種實施例中，鄰近單元之間的隔離，及因此而彼此鄰接的主動區之間的隔離，可藉由增加在單元邊界的臨界電壓來改善。在一些實施例中，藉由改變光罩邏輯操作來反轉在單元邊界(例如從N型到P型或從P型到N型)的臨界電壓類型，從而增加單元邊界的臨界電壓。在一些例子，此臨界電壓的反轉，或廣泛而言為調整，可藉由調整功函數金屬及/或閘極介電層來進行。或者，在一些例子中，藉由在單元邊界和設在單元邊界的虛設閘極中進行臨界電壓植入(例如離子植入)，以增加單元邊界的臨界電壓。再者，在一些實施例中，在單元邊界使用矽鍺通道區，以增加單元邊界的臨界電壓。在一些例子中，矽鍺可設置在單元邊界的基材中，及/或矽鍺可為設在單元邊界的虛設閘極的一部分。因此，本揭露的實施例改善具有鄰接主動區的鄰近單元之間的隔離效果，且因此減少其之間的漏電流。
因此，本揭露的實施例之一說明一種方法，其包含提供包括第一主動區和第二主動區的基材。第二主動區在邊界上鄰接第一主動區。在一些例子中，第一鰭形成於第 一主動區中，第二鰭形成於第二主動區中，以及虛設鰭形成於邊界上。在一些實施例中，複數個閘極層中的一第一閘極層沉積於第一鰭、第二鰭和虛設鰭的上方。舉例而言，第一光阻層沉積於第一閘極層上方，並使用第一罩幕來圖案化第一開口於第一光阻層中。在各種例子中，第一開口暴露出位於第一鰭、第二鰭和虛設鰭其中至少一者上方的第一閘極層的一部分。在一些實施例中，使用蝕刻製程來移除暴露出的第一閘極層的上述部分，以形成圖案化的第一閘極層。
在實施例的另一者中說明一種方法，其包含提供包括第一主動區和第二主動區的基材。第二主動區在邊界上鄰接第一主動區。在一些實施例中，第一鰭形成於第一主動區中，第二鰭形成於第二主動區中，以及虛設鰭形成於邊界上。在各種例子中，沉積並圖案化光阻層，以暴露出虛設鰭但第一鰭和第二鰭仍被圖案化的光阻層所覆蓋。在一些例子中，進行臨界電壓植入至虛設鰭中，以提供離子植入虛設鰭。在一些實施例中，閘極堆疊形成於第一鰭、第二鰭和離子植入虛設鰭的上方。
在實施例的又另一者中說明一種方法，其包含提供包括第一單元區和第二單元區的基材。第二單元區在單元邊界上鄰接第一單元區。在一些實施例中，凹陷形成於單元邊界的基材中。在一些例子中，矽鍺(SiGe)層沉積於單元邊界的凹陷中。在各種例子中，第一主動鰭形成於基材中和於第一單元區中。第二主動鰭形成於基材中和於第二單元區中。虛設鰭形成於沿單元邊界的矽鍺層中。在一些實施例 中，閘極堆疊形成於第一主動鰭、第二主動鰭和虛設鰭的上方。
前述內容概述多個實施例之特徵，以使於本技術領域具有通常知識者可進一步了解本揭露之態樣。本技術領域具通常知識者應可輕易利用本揭露作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦應可了解，上述相等的結構並未脫離本揭露之精神和範圍，且在不脫離本揭露之精神及範圍下，其可經潤飾、取代或替換。

Claims (10)

  1. 一種半導體結構的形成方法，用以減少漏電流，該半導體結構的形成方法包含：提供一基材，該基材包括一第一主動區和一第二主動區，其中該第二主動區在一邊界上鄰接該第一主動區；形成一第一鰭於該第一主動區中、一第二鰭於該第二主動區中，及一虛設鰭(Dummy Fin)於該邊界上；沉積複數個閘極層中的一第一閘極層於該第一鰭、該第二鰭和該虛設鰭的上方；沉積一第一光阻層於該第一閘極層上方，並使用一第一罩幕來圖案化一第一開口於該第一光阻層中，其中該第一開口暴露出位於該第一鰭、該第二鰭和該虛設鰭其中至少一者上方之該第一閘極層的一部分；以及使用一蝕刻製程來移除暴露出的該第一閘極層的該部分，以形成一圖案化的第一閘極層。
  2. 如申請專利範圍第1項所述之半導體結構的形成方法，更包含：沉積該些閘極層的一第二閘極層於該圖案化的第一閘極層上方，且該第二閘極層位於該第一鰭、該第二鰭和該虛設鰭的上方；沉積一第二光阻層於該第二閘極層的上方，並使用一第二罩幕來圖案化一第二開口於該第二光阻層中，其中該第二開口暴露出位於該第一鰭、該第二鰭和該虛設鰭其中至少一者上方的該第二閘極層的一部分；使用該蝕刻製程來移除暴露出的該第二閘極層的該部分，以形成一圖案化的第二閘極層；沉積該些閘極層的一第三閘極層於該圖案化的第二閘極層上方，且該第三閘極層位於該第一鰭、該第二鰭和該虛設鰭的上方；沉積一第三光阻層於該第三閘極層的上方，並使用一第三罩幕來圖案化一第三開口於該第三光阻層中，其中該第三開口暴露出位於該第一鰭、該第二鰭和該虛設鰭其中至少一者上方的該第三閘極層的一部分；使用該蝕刻製程來移除暴露出的該第三閘極層的該部分，以形成一圖案化的第三閘極層；沉積該些閘極層的一第四閘極層於該圖案化的第三閘極層上方，且該第四閘極層位於該第一鰭、該第二鰭和該虛設鰭的上方；沉積一第四光阻層於該第四閘極層的上方，並使用一第四罩幕來圖案化一第四開口於該第四光阻層中，其中該第四開口暴露出位於該第一鰭、該第二鰭和該虛設鰭其中至少一者上方的該第四閘極層的一部分；以及使用該蝕刻製程來移除暴露出的該第四閘極層的該部分，以形成一圖案化的第四閘極層。
  3. 如申請專利範圍第1項所述之半導體結構的形成方法，其中該第一主動區和該第二主動區其中每一者包括一N型主動區，或其中該第一主動區和該第二主動區其中每一者包括一P型主動區。
  4. 如申請專利範圍第3項所述之半導體結構的形成方法，其中該第一主動區包括一N型標準臨界電壓(N-type standard threshold voltage；NSVT)區，且該第二主動區包括一N型低臨界電壓(N-type low threshold voltage；NLVT)區；該第一主動區包括一N型標準臨界電壓區，且該第二主動區包括一N型超低臨界電壓(N-type ultra-low threshold voltage；NULVT)區；或者該第一主動區包括一N型低臨界電壓區，且該第二主動區包括一N型超低臨界電壓區。
  5. 如申請專利範圍第3項所述之半導體結構的形成方法，其中該第一主動區包括一P型標準臨界電壓(P-type standard threshold voltage；PSVT)區，且該第二主動區包括一P型低臨界電壓(P-type low threshold voltage；PLVT)區；該第一主動區包括一P型標準臨界電壓區，且該第二主動區包括一P型超低臨界電壓(P-type ultra-low threshold voltage；PULVT)區；或者該第一主動區包括一P型低臨界電壓區，且該第二主動區包括一P型超低臨界電壓區。
  6. 如申請專利範圍第2項所述之半導體結構的形成方法，其中該第一罩幕、該第二罩幕、該第三罩幕和該第四罩幕組成一罩幕組，配置該罩幕組以在該邊界提供該虛設鰭的一目標臨界電壓。
  7. 一種半導體結構的形成方法，用以減少漏電流，該半導體結構的形成方法包含：提供一基材，該基材包括一第一主動區和一第二主動區，其中該第二主動區在一邊界上鄰接該第一主動區；形成一第一鰭於該第一主動區中、一第二鰭於該第二主動區中，及一虛設鰭於該邊界上；沉積並圖案化一光阻層，以暴露出該虛設鰭但該第一鰭和該第二鰭仍被圖案化的該光阻層覆蓋；進行一臨界電壓植入至該虛設鰭中，以提供一離子植入虛設鰭；以及形成一閘極堆疊於該第一鰭、該第二鰭和該離子植入虛設鰭的上方。
  8. 如申請專利範圍第7項所述之半導體結構的形成方法，其中該第一主動區和該第二主動區其中每一者包括一N型主動區，且進行該臨界電壓植入的操作包括植入一P型摻質，該P型摻質包括硼、BF2、鋁、鎵和銦其中至少一者；或其中該第一主動區和該第二主動區其中每一者包括一P型主動區，且進行該臨界電壓植入的操作包括植入一N型摻質，該N型摻質包括砷、磷和銻其中至少一者。
  9. 一種半導體結構的形成方法，用以減少漏電流，該半導體結構的形成方法包含：提供一基材，該基材包含一第一單元區和一第二單元區，其中該第二單元區在一單元邊界上鄰接該第一單元區；形成一凹陷於該單元邊界的該基材中；沉積矽鍺(SiGe)層於該單元邊界的該凹陷中；形成一第一主動鰭於該基材中和於該第一單元區中，形成一第二主動鰭於該基材中和於該第二單元區中，以及形成一虛設鰭於沿該單元邊界的該矽鍺層中；形成一淺溝渠隔離區於該基材上，該第一主動鰭、該第二主動鰭及該虛設鰭位於該淺溝渠隔離區中，並突出該淺溝渠隔離區；以及形成一閘極堆疊於該第一主動鰭、該第二主動鰭和該虛設鰭的上方。
  10. 如申請專利範圍第9項所述之半導體結構的形成方法，其中該矽鍺層包括約30%的鍺(Si0.7Ge0.3)，該第一單元區和該第二單元區其中每一者包括一N型區，且形成該虛設鰭於沿該單元邊界的該矽鍺層中的操作有助於改善該第一單元區和該第二單元區之間的隔離。
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