TW201820594A - 半導體裝置及其製造方法 - Google Patents

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川嶋祥之
井上真雄
吉冨敦司
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日商瑞薩電子股份有限公司
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Abstract

本發明之課題係防止伴隨高積體化而至之半導體裝置的動作特性之惡化。 記憶單元MC具有隔著閘極絕緣膜GF形成於由半導體基板SB之一部分構成的鰭FA之頂面及側壁上的控制閘極電極CG、在與控制閘極電極CG之單一側面相鄰的位置隔著ONO膜ON形成於控制閘極電極CG之單一側面以及鰭FA之頂面及側壁上的記憶體閘極電極MG。再者，控制閘極電極CG及記憶體閘極電極MG由n型多晶矽構成，第1金屬膜ME1介在閘極絕緣膜GF與控制閘極電極CG之間，第2金屬膜ME2介在ONO膜ON與記憶體閘極電極MG之間，第1金屬膜ME1之功函數大於第2金屬膜ME2之功函數。

Description

半導體裝置及其製造方法
本發明係有關於半導體裝置及其製造方法，可適合利用於具有以例如鰭(Fin)狀半導體部構成之鰭式電晶體(FINFET：Fin Field Effect Transistor：鰭式場效電晶體)的半導體裝置及其製造。
於日本專利公開公報2008-41832號(專利文獻1)揭示有一種非揮發性記憶體之記憶單元，該非揮發性記憶體之記憶單元於半導體基板與選擇閘極電極之間具有絕緣膜，該絕緣膜由以氧化矽或氮氧化矽構成之絕緣膜、及以金屬氧化物或金屬矽酸鹽構成之含金屬元素層構成。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利公開公報2008-41832號
[發明欲解決之問題] 在具有鰭式通道之分裂閘型記憶單元中，由於空乏層之寬度以鰭之寬度決定，故當鰭之寬度縮小時，便有閾值電壓降低之問題。此對策有提高鰭之雜質濃度，但由於通道之電阻增加，移動度降低，故產生驅動力之降低等。
其他問題及新特徵應可從本說明書之記述及附加圖式明瞭。 [解決問題之手段]
一實施形態之半導體裝置包含有隔著第1絕緣膜形成於由半導體基板之一部分構成的鰭之頂面及側壁上的控制閘極電極、與控制閘極電極之單一側面相鄰形成之記憶體閘極電極、具有形成於控制閘極電極與記憶體閘極電極之間及鰭與記憶體閘極電極之間的電荷儲存膜之第2絕緣膜。再者，控制閘極電極及記憶體閘極電極由n型多晶矽構成，第1金屬膜介在第1絕緣膜與控制閘極電極之間，第2金屬膜介在第2絕緣膜與記憶體閘極電極之間，第1金屬膜之功函數大於第2金屬膜之功函數。
一實施形態之半導體裝置之製造方法包含有下列製程：形成由半導體基板之一部分構成之複數的鰭；將絕緣膜填埋於彼此相鄰的鰭之間而形成元件分離區域；於鰭之頂面及側壁上依序積層，形成第1絕緣膜、第1金屬膜、及由n型多晶矽構成之控制閘極電極。更包含有下列製程：在與控制閘極電極之單一側面相鄰的位置，於控制閘極電極之側面以及鰭之頂面及側壁上依序積層，形成具有電荷儲存膜的第2絕緣膜、第2金屬膜、及由n型多晶矽構成的記憶體閘極電極；又，第1金屬膜之功函數大於第2金屬膜之功函數。 [發明的功效]
根據一實施形態，可防止伴隨高積體化而至之半導體裝置的動作特性之惡化。
[用以實施發明之形態] 在以下之實施形態中，為了方便而有其必要時，分割成複數之段或實施形態來說明，除了特別明示之情形外，該等並非彼此無關，有其中一者係另一者之一部分或全部的變形例、細節、補充說明等之關係。
又，在以下之實施形態中，提及要件之數等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上顯而易見限定為特定數之情形等外，並非限定在該特定數，可為特定數以上，亦可為以下。
再者，在以下之實施形態中，其構成要件(亦包含要件步驟等)除了特別明示之情形及認為原理上顯而易見為必要之情形等外，未必為必要是無須贅言的。
又，提及「由A構成」、「以A形成」、「包含有A」、「具有A」時，除了特別明示僅該要件之主旨的情形等外，並非排除其他之要件是無須贅言的。同樣地，在以下之實施形態中，提及構成要件等之形狀、位置關係等時，除了特別明示之情形及認為原理上顯而易見並非如此之情形等外，包含實質上與其形狀等近似或類似者等。此點上述數值及範圍亦相同。
又，在用以說明以下之實施形態的所有圖中，具有同一功能之構件原則上附上同一符號，省略其反覆之說明。又，在截面圖及平面圖中，各部位之大小並不與實際元件對應，為了易理解圖式，有將特定部位顯示為相對較大之情形。又，即使截面圖與平面圖對應時，為了易理解圖式，亦有將特定部位顯示為相對較大之情形。再者，即使為截面圖，為了易觀看圖式，亦有省略剖面線之情形，即使為平面圖，為了易觀看圖式，亦有附上剖面線之情形。
以下，依據圖式，詳細地說明本實施形態。
(本案幾位發明人進行了比較檢討之半導體裝置) 首先，為了使本實施形態之半導體裝置及其製造方法得以更明確，乃就本案幾位發明人進行了比較檢討之半導體裝置的問題詳細說明。
＜比較例1＞ 圖30係比較例1之具有平面式通道的分裂閘型記憶單元的閘極長向之截面圖。圖中，符號CG係控制閘極電極，符號CS係具有電荷儲存膜之絕緣膜，符號IR1係閘極絕緣膜，符號MG係記憶體閘極電極，符號SB係半導體基板，符號SD係源極汲極區域。
於記憶單元RMC1之控制閘極電極CG與半導體基板SB之間形成有由氧化矽或氮氧化矽構成之閘極絕緣膜IR1。
然而，世代不斷進展，當例如閘極絕緣膜IR1之厚度為3nm以下，控制閘極電極CG之閘極長度為100nm以下時，為了提升控制閘極電極CG之閾值電壓，需提高半導體基板SB之雜質濃度。然而，一提高半導體基板SB之雜質濃度，擾動(記憶單元之重寫、讀取動作時儲存電荷因對各節點施加之電壓而變動的現象)、控制閘極電極CG之閾值電壓的偏差及驅動力之惡化等便明顯起來。
＜比較例2＞ 圖31係比較例2之具有平面式通道的分裂閘型記憶單元之閘極長向的截面圖(參照專利文獻1)。圖中，符號CG係控制閘極電極，符號CS係具有電荷儲存膜之絕緣膜，符號IR2係閘極絕緣膜，符號IR2a係絕緣膜，符號IR2b係含金屬元素層，符號MG係記憶體閘極電極，符號SB係半導體基板，符號SD係源極汲極區域。
於記憶單元RMC2之控制閘極電極CG與半導體基板SB之間形成有由以氧化矽或氮氧化矽形成之絕緣膜IR2a與以金屬氧化物或金屬矽酸鹽形成之含金屬元素層IR2b的積層膜構成之閘極絕緣膜IR2。利用在含金屬元素層IR2b與構成控制閘極電極CG之多晶矽膜的接合面產生之費米能階釘扎，可控制控制閘極電極CG之閾值電壓。
此時，由於可在不提高半導體基板SB之雜質濃度下，提升控制閘極電極CG之閾值電壓，故可避免擾動、控制閘極電極CG之閾值電壓的偏差及驅動力之惡化等。
然而，有下列之問題：(1)不易控制含金屬元素層IR2b之厚度；(2)可控制之閾值電壓的範圍小；(3)寫入時及刪除時，含金屬元素層IR2b捕捉電荷而有引起選擇電晶體的特性惡化之虞…等。
＜比較例3＞ 圖32(a)及圖32(b)分別係比較例3之具有鰭式通道的分裂閘型記憶單元之閘極長向的截面圖及閘極寬度方向之截面圖。圖中，符號CG係控制閘極電極，符號CS係具有電荷儲存膜之絕緣膜，符號EI係元件分離區域，符號FA係鰭，符號IR3係閘極絕緣膜，符號MG係記憶體閘極電極，符號SB係半導體基板，符號SD係源極汲極區域。
具有鰭式通道之記憶單元RMC3可進行完全空乏型之動作，而具有S值小、因雜質變動所引起之控制閘極電極CG的閾值電壓之偏差小、驅動力大等優點。
閾值電壓(Vth)以式(1)表示。
Vth=Vfb+2Фf+Qb/Cox 式(1) 在此，Vfb為平能帶電壓，Фf為空乏層電位，Qb為空乏層內之固定電荷量，Cox為閘極電容。
又，空乏層內之固定電荷量(Qb)以式(2)表示。
Qb=q×Na×ts 式(2) 在此，q為電子之電荷量，Na為受主濃度，ts為空乏層之寬度。
為鰭式通道時，由於空乏層之寬度ts以鰭FA之寬度t決定，故當鰭FA之寬度t小時，便有閾值電壓降低之問題。此對策有提高鰭FA之雜質濃度，但由於通道之電阻增加，移動度降低，故產生驅動力之降低等，而失去鰭式通道之效果。
(實施形態) 《半導體裝置之構造》 本實施形態之半導體裝置包含有具有鰭式通道之分裂閘型記憶單元，該記憶單元以彼此共有源極汲極區域之選擇電晶體及記憶體電晶體構成。
就本實施形態之半導體裝置的構造，使用圖1~圖4來說明。圖1係顯示本實施形態之半導體裝置的記憶單元區域之平面圖。圖2係沿著圖1之A-A線的截面圖。圖3係沿著圖1之B-B線的截面圖。圖4係沿著圖1之C-C線的截面圖。
圖2所示之沿著A-A線的截面係沿著鰭之延伸方向的截面。圖3所示之沿著B-B線的截面係沿著鰭上之控制閘極電極的延伸方向之截面。圖4所示之沿著C-C線的截面係沿著鰭上之記憶體閘極電極的延伸方向之截面。此外，在圖1中，省略了源極汲極區域、層間絕緣膜、各閘極電極上之矽化物層等的圖示。
如圖1~圖4所示，記憶單元(非揮發性記憶單元)MC為半導體基板SB之一部分，形成於形成在半導體基板SB之上部的板狀鰭FA之上部。
鰭FA係循著沿著半導體基板SB之主面的x方向延伸之半導體層的圖形，在對x方向直交並沿著半導體基板SB之主面的y方向之鰭FA的寬度明顯小於在x方向之鰭FA的寬度。半導體基板SB由例如單晶矽構成。
鰭FA於y方向彼此拉開間隔排列配置有複數個。在圖1中，僅顯示3個於y方向排列之鰭FA，鰭FA亦可在y方向排列配置更多個。
又，亦可在x方向排列配置複數個鰭FA，只要為具有長度、寬度及高度之突出部，其形狀不拘。亦包含例如俯視時蜿蜒之圖形。又，鰭FA之排列方式亦不拘。
在複數個鰭FA彼此之間，於半導體基板SB之主面側形成有溝D1。元件分離區域EI係填埋溝D1填埋之絕緣膜，由例如氧化矽構成。惟，元件分離區域EI未完全填埋溝D1，鰭FA之一部分從元件分離區域EI之頂面突出。從元件分離區域EI之頂面露出之鰭FA的高度為例如40nm~100nm左右。
在本實施形態中，將板狀半導體層稱為鰭FA，該板狀半導體層為構成基板SB之一部分的圖形而包含從元件分離區域EI露出並於x方向延伸之上層圖形及在該上層圖形之正下方從該上層圖形側到達溝D1之底部的下層圖形。
即，鰭FA係指在半導體基板SB之主面側突出至半導體基板SB之上方的半導體圖形，為於x方向延伸之突出部。在鰭FA，含有p型雜質(例如硼(B))之p型阱PWS形成比後述源極汲極區域深。
如圖1~圖4所示，選擇電晶體之於y方向延伸的控制閘極電極CG及記憶體電晶體之於y方向延伸的記憶體閘極電極MG於在y方向排列之複數個鰭FA的正上方形成為橫跨該等鰭FA。
控制閘極電極CG隔著閘極絕緣膜GF形成於從元件分離區域EI之頂面露出的鰭FA之頂面及側壁。閘極絕緣膜GF由例如氧化矽構成，控制閘極電極CG由例如導入n型雜質之多晶矽構成。
再者，於閘極絕緣膜GF與控制閘極電極CG之間形成有第1金屬膜ME1，選擇電晶體具有閘極構造，該閘極構造由閘極絕緣膜GF、第1金屬膜ME1、以n型多晶矽形成之控制閘極電極CG構成。第1金屬膜ME1由例如氮化鈦(TiN)構成。又，第1金屬膜ME1之厚度以例如5nm~50nm為適切之範圍(因其他條件而不限此範圍是無須贅言的)。又，以5nm~7nm之範圍為最適當。
第1金屬膜ME1之功函數(第1功函數)相對較大，為例如矽(Si)之本質費米能階(4.6eV)以上。藉此，可提高選擇電晶體之閾值電壓(增強型)。此外，關於設有第1金屬膜ME1之選擇電晶體的閘極構造之效果，在後述《半導體裝置之特徵及效果》詳細地說明。
x方向之控制閘極電極CG的其中一側面以側圍間隔件SW覆蓋，另一側面則隔著ONO膜ON形成有記憶體閘極電極MG。側圍間隔件SW由例如氮化矽、氧化矽或該等之積層膜構成。ONO膜ON係從半導體基板SB側及控制閘極電極CG側依序積層有氧化矽膜X1、氮化矽膜N1及氧化矽膜X2之積層膜，記憶體閘極電極MG由例如導入有n型雜質之多晶矽構成。氮化矽膜N1係捕捉性絕緣膜(電荷儲存膜、電荷保持膜)，藉以記憶單元MC之動作使氮化矽膜N1之電荷儲存狀態變化，可使記憶單元MC之閾值電壓變化。
記憶體閘極電極MG隔著ONO膜ON形成於從元件分離區域EI之頂面露出的鰭FA之頂面及側壁。即，ONO膜ON具有沿著鰭FA之頂面與控制閘極電極CG之側面連續地形成之L字型截面。
再者，於ONO膜ON與記憶體閘極電極MG之間形成有第2金屬膜ME2，記憶體電晶體具有閘極構造，該閘極構造由ONO膜ON、第2金屬膜ME2、以n型多晶矽形成之記憶體閘極電極MG構成。第2金屬膜ME2由與第1金屬膜ME1相同之金屬材料、例如氮化鈦(TiN)構成。
惟，第2金屬膜ME2之厚度比第1金屬膜ME1之厚度薄，第2金屬膜ME2之功函數(第2功函數)相對較小，不到例如矽(Si)之本質費米能階(4.6eV)。藉此，可降低記憶體電晶體之閾值電壓(空乏型)。此外，關於設有第2金屬膜ME2之記憶體電晶體之閘極構造的效果，在後述《半導體裝置之特徵及效果》詳細地說明。
x方向之記憶體閘極電極MG的側面、亦是未與ONO膜ON接合之側面以側圍間隔件SW覆蓋。又，記憶體閘極電極MG及第2金屬膜ME2藉ONO膜ON而與控制閘極電極CG及鰭FA絕緣。
於控制閘極電極CG及記憶體閘極電極MG各自之頂面形成有矽化物層SI。矽化物層SI由例如矽化鎳(NiSi)或矽化鈷(CoSi)構成。矽化物層SI係為了減低分別對控制閘極電極CG之頂面及記憶體閘極電極MG之頂面連接的接觸插栓(圖中未示)與控制閘極電極CG或記憶體閘極電極MG之連接電阻而設。
於由x方向之控制閘極電極CG及記憶體閘極電極MG構成的圖形之兩側的鰭FA形成有1對源極汲極區域。源極汲極區域分別以導入有n型雜質(例如磷(P)或砷(As))之2個n型半導體區域、亦即延伸區域EX及擴散層DF構成。延伸區域EX係n型雜質之濃度低於擴散層DF之區域。在此，延伸區域EX形成為比擴散層DF淺。又，延伸區域EX配置於比相鄰之擴散層DF靠近控制閘極電極CG及記憶體閘極電極MG各自之正下方的位置。
如此，該源極汲極區域具有包含雜質濃度低之延伸區域EX及雜質濃度高之擴散層DF的LDD(Lightly Doped Drain，輕摻雜汲極)構造。
又，導入p型雜質而成之環狀區域HA形成為包圍位於控制閘極電極CG側之延伸區域EX。藉設環狀區域HA，可抑制延伸區域EX之空乏層往通道方向擴展。
控制閘極電極CG與形成於鰭FA之1對源極汲極區域構成MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣體半導體場效電晶體)構造的選擇電晶體。又，記憶體閘極電極MG與形成於鰭FA之1對源極汲極區域構成MISFET構造之記憶體電晶體。
本實施形態之1個記憶單元MC係寫入動作及刪除動作皆可電性重寫之非揮發性記憶單元，以彼此共有源極汲極區域之選擇電晶體及記憶體電晶體構成。即，記憶單元MC具有控制閘極電極CG、記憶體閘極電極MG、ONO膜ON、控制閘極電極CG附近之汲極區域、及記憶體閘極電極MG附近之源極區域。再者，控制閘極電極CG及記憶體閘極電極MG各自正下方之鰭FA包含於記憶單元MC運作時形成通道之通道區域，該通道為鰭式通道。
又，如圖2~圖4所示，元件分離區域EI之頂面、鰭FA之頂面及側壁、以及側圍間隔件SW之側壁等以層間絕緣膜IL覆蓋。層間絕緣膜IL由例如氧化矽構成。此外，雖圖中未示，但於層間絕緣膜IL與元件分離區域EI之頂面、鰭FA之頂面及側壁、以及側圍間隔件SW之間形成有薄絕緣膜，該絕緣膜由例如氮化矽構成。層間絕緣膜IL、側圍間隔件SW、ONO膜ON、控制閘極電極CG及記憶體閘極電極MG各自之頂面在大約同一平面平坦化。
雖圖中未示，但層間絕緣膜IL及記憶單元MC各自之上部以層間絕緣膜覆蓋。又，雖圖中未示，但形成有貫穿層間絕緣膜IL與層間絕緣膜IL上之該層間絕緣膜的複數之接觸插栓，該接觸插栓電性連接於控制閘極電極CG、記憶體閘極電極MG及源極汲極區域。再者，雖圖中未示，但該接觸插栓上形成有配線。
《半導體裝置之特徵及效果》 就本實施形態之半導體裝置的主要特徵，以下詳細說明。
圖5(a)及圖5(b)分別係前述比較例3之選擇電晶體的閘極構造之能帶圖及本實施形態之選擇電晶體的閘極構造之能帶圖。
圖5(a)顯示由以p型單晶矽(Si)形成之半導體基板、氧化矽(SiO2 )膜、n型多晶矽(Si)膜構成之比較例3的閘極構造之能帶圖。又，圖5(b)顯示由以p型單晶矽(Si)形成之半導體基板、氧化矽(SiO2 )膜、金屬膜、n型多晶矽(Si)膜(省略圖式)構成之本實施形態的閘極構造之能帶圖。金屬膜為氮化鈦(TiN)膜，其膜厚為例如5nm左右。
如圖5(a)所示，在比較例3中，n型多晶矽膜之功函數接近傳導帶之能階的4.05eV。另一方面，如圖5(b)所示，在本實施形態中，氮化鈦膜之功函數為與矽之本質費米能階大致相同的4.6eV。此時，由於構成半導體基板之矽的能帶彎曲程度小，故不施加高於比較例3之電壓，便不會形成反轉層。藉此，可使本實施形態之選擇電晶體的閾值電壓比比較例3之選擇電晶體的閾值電壓高例如0.5V左右。
圖6係顯示功函數與氮化鈦膜之膜厚的關係之曲線圖。
如圖6所示，氮化鈦膜之功函數取決於膜厚。因而，藉改變氮化鈦膜之膜厚，可控制氮化鈦膜之功函數，而可獲得矽之價能帶至傳導帶的範圍之功函數。在例如氮化鈦之膜厚為5nm左右時，氮化鈦膜之功函數為4.6eV左右。即，藉控制氮化鈦膜之膜厚，可獲得所期之選擇電晶體的閾值電壓。
在鰭式通道，由於空乏層之寬度以鰭之寬度決定，故當鰭之寬度縮小時，便有閾值電壓降低之問題。然而，由於藉形成金屬膜，控制控制閘極電極側之功函數，可在不提高鰭之雜質濃度下，提高閾值電壓，故可維持鰭式通道之特徵、亦即S值小、因雜質變動所引起之控制閘極電極的閾值電壓之偏差小、驅動力大等效果。
此外，在比較例2中，藉使用金屬氧化膜層，控制了選擇電晶體之閾值電壓，為金屬氧化膜層時，由於需要1原子層以下這樣的薄膜，故膜厚控制性有問題。相對於此，在本實施形態中，藉使用金屬膜，控制了選擇電晶體之閾值電壓，例如為氮化鈦膜時，由於只要控制5nm~50nm左右之膜厚即可，故可獲得穩定之膜厚控制性。
截至目前為止，就選擇電晶體之閘極構造作了說明，在記憶體電晶體之閘極構造亦相同。藉形成金屬膜，控制記憶體閘極電極側之功函數，可在不變更鰭之雜質濃度下，獲得所期之記憶體電晶體的閾值電壓。
另外，選擇電晶體為了控制記憶體動作，需啟動/關閉，且需提高閾值電壓。即，選擇電晶體宜為增強型。另一方面，記憶體電晶體進行後述SSI方式之寫入時，需降低閾值電壓。即，記憶體電晶體宜為空乏型。
如前述，氮化鈦膜之功函數取決於膜厚(參照圖6)。因而，在圖2所示之記憶單元MC，令選擇電晶體為增強型，令記憶體電晶體為空乏型時，在選擇電晶體，以功函數為例如4.6eV以上之膜厚的氮化鈦膜形成第1金屬膜ME1，在記憶體電晶體，以功函數不到例如4.6eV之膜厚的氮化鈦膜形成第2金屬膜ME2。藉此，可在不變更鰭之雜質濃度下，在選擇電晶體，使閾值電壓提高，在記憶體電晶體，將閾值電壓設定為低。
此外，在本實施形態中，記憶單元MC係n通道型MISFET，以n型多晶矽構成控制閘極電極CG及記憶體閘極電極MG。因此，以功函數為例如4.6eV以上之相對較厚的氮化鈦膜形成控制閘極電極CG側之第1金屬膜ME1，以功函數為例如不到4.6eV之相對較薄的氮化鈦膜形成記憶體閘極電極MG側之第2金屬膜ME2。
然而，記憶單元MC為以p型多晶矽膜構成控制閘極電極CG及記憶體閘極電極MG之p通道型MISFET時，則與上述組合不同。即，以功函數為例如4.6eV以下之相對較薄的氮化鈦膜形成控制閘極電極CG側之第1金屬膜ME1，以功函數為大於例如4.6eV之相對較厚的氮化鈦膜形成記憶體閘極電極MG側之第2金屬膜ME2。此時，第1金屬膜ME1之膜厚以例如1nm~5nm為適當之範圍(因其他條件而不限此範圍是無須贅言的)。
《半導體裝置之動作》 在本實施形態之半導體裝置中，主要就非揮發性記憶單元之動作作說明。
本實施形態之記憶單元具有MISFET構造，其將MISFET之閘極電極內的捕捉性絕緣膜之電荷儲存狀態作為記憶資訊，讀取該記憶資訊作為MISFET之閾值。捕捉性絕緣膜係指可儲存電荷之絕緣膜，一例可舉氮化矽膜等為例。藉對此種電荷儲存區域之電荷的注入、釋放，使MISFET之閾值改變，而作為記憶元件來運作。使用捕捉性絕緣膜之非揮發性半導體記憶裝置如本實施形態之記憶單元般有分裂閘型MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金屬氧氮氧半導體)記憶體。
進行記憶單元之「寫入」及「刪除」的動作方式有例如SSI(Source Side Injection：源極側注入)方式、BTBT(Band To Band Tunneling：帶間穿隧)方式及FN(Fowler Nordheim：富爾諾罕)方式等。
SSI方式可視為藉將熱電子注入至捕捉性絕緣膜而進行記憶單元之寫入的動作方式，BTBT方式可視為藉將熱電洞注入至捕捉性絕緣膜而進行記憶單元之刪除的動作方式，FN方式可視為藉電子或電洞之穿隧而進行寫入或刪除之動作方式。關於FN方式，若以另一表達方式而言，FN方式之寫入可視為藉以FN穿隧效應將電子注入至捕捉性絕緣膜而進行記憶單元之寫入的動作方式，FN方式之刪除可視為藉以FN穿隧效應將電洞注入至捕捉性絕緣膜而進行記憶單元之刪除的動作方式。
以下，就進行SSI方式之寫入，進行FN方式之刪除的情形，一面參照圖2，一面說明。即，將對捕捉性絕緣膜(例如圖2所示之ONO膜ON中的電荷儲存部亦即氮化矽膜N1)之離子注入定義為「寫入」，電洞注入定義為「刪除」。
在SSI方式之寫入，對進行寫入之選擇記憶單元的各部位分別施加寫入動作電壓，將熱電子注入至選擇記憶單元之捕捉性絕緣膜中，藉此，進行寫入。
此時，熱電子在2個閘極電極(記憶體閘極電極及控制閘極電極)間之下方的通道區域(源極、汲極間)產生，而將熱電子注入至記憶體閘極電極之下方的捕捉性絕緣膜。所注入之熱電子被捕捉性絕緣膜中之陷阱能階所補獲，結果，選擇記憶單元之閾值電壓上升。即，選擇記憶單元形成為寫入狀態。
在FN方式之刪除，對進行刪除之選擇細胞的各部位分別施加刪除動作電壓，在選擇記憶單元，從記憶體閘極電極使電洞穿隧，將電洞注入至捕捉性絕緣膜，藉此，進行刪除。此時，電洞從記憶體閘極電極以FN穿隧(FN穿隧效應)注入至捕捉性絕緣膜中，而被捕捉性絕緣膜中之陷阱能階所捕獲，結果，選擇記憶單元之閾值電壓降低。即，選擇記憶單元形成為刪除狀態。
讀取時，對進行讀取之選擇記憶單元的各部位分別施加讀取動作電壓。藉使對讀取時之記憶體閘極電極施加的電壓為寫入狀態之閾值電壓與刪除狀態之閾值電壓之間的值，可判別寫入狀態與刪除狀態。
《半導體裝置之製造方法》 就本實施形態之半導體裝置的製造方法，使用圖7~圖23來說明。圖7~圖23係說明本實施形態之半導體裝置的製造製程之截面圖。
於圖7~圖23顯示沿著圖1所示之記憶單元區域1A的A-A線之截面圖、沿著B-B線之截面圖及沿著C-C線之截面圖、以及沿著形成於邏輯區域1B且具有MISFET構造之低耐受電壓的n通道型MIS電晶體之閘極長向的截面圖及沿著閘極寬度方向之截面圖。
首先，如圖7所示，準備半導體基板SB。接著，在記憶單元區域1A，形成由包含半導體基板SB之主面的一部分構成之鰭FA及鰭FA周圍之溝D1，在邏輯區域1B，形成由包含半導體基板SB之主面的一部分構成之鰭FB及鰭FB周圍之溝D2。溝D1、D2各自之深度為例如120nm~250nm左右。即，形成在半導體基板SB之主面側突出至半導體基板SB之上方的板狀鰭FA、FB。在此，記憶單元區域1A之鰭FA的y方向之寬度為例如20nm~50nm左右，元件分離區域EI之y方向的寬度為例如90nm。
接著，使用例如CVD(Chemical Vapor Deposition：化學氣相沉積)法，以絕緣膜填埋溝D1、D2各自之內側。該絕緣膜由例如氧化矽構成。之後，使用例如CMP(Chemical Mechanical Polishing：化學機械研磨)法，研磨該絕緣膜。藉此，使記憶單元區域1A及邏輯區域1B之該絕緣膜的頂面平坦化，而構成分別填埋在溝D1、D2之元件分離區域EI。
接著，如圖8所示，藉使用等向性乾蝕刻，使元件分離區域EI之頂面後退，而使於x方向延伸之鰭FA、FB各自之側壁從元件分離區域EI露出。從元件分離區域EI之頂面露出的鰭FA、FB之高度為例如40nm~60nm左右。此外，對元件分離區域EI之頂面進行的等向性乾蝕刻亦可對記憶單元區域1A及邏輯區域1B各區域個別進行。此時，在不進行蝕刻之區域以抗蝕圖形覆蓋之狀態下進行蝕刻。
接著，如圖9所示，將p型雜質(例如硼(B))植入至包含記憶單元區域1A之鰭FA及邏輯區域1B之鰭FB的半導體基板SB。藉此，於記憶單元區域1A形成p型阱PWS，於邏輯區域1B形成p型阱PW。
然後，如圖10所示，形成覆蓋從元件分離區域EI之頂面露出的鰭FA、FB各自之頂面及側壁的絕緣膜IF1。絕緣膜IF1可使用例如熱氧化法形成，由例如氧化矽構成。絕緣膜IF1覆蓋鰭FA、FB各自之頂面及側壁，元件分離區域EI之頂面從絕緣膜IF1露出。絕緣膜IF1之厚度為例如1nm~2nm左右。
接著，如圖11所示，於元件分離區域EI及絕緣膜IF1上形成例如第1金屬膜ME1。第1金屬膜ME1係例如氮化鈦膜，其厚度為例如5nm~50nm左右。
然後，如圖12所示，使用例如CVD法於第1金屬膜ME1上形成多晶矽膜PS1後，以CMP法等研磨多晶矽膜PS1之頂面。從鰭FA、FB各自之頂面至多晶矽膜PS1之頂面的多晶矽膜PS1之厚度為例如60nm~150nm左右。
接著，如圖13所示，藉以抗蝕圖形(圖中未示)作為遮罩之乾蝕刻，將記憶單元區域1A之多晶矽膜PS1、第1金屬膜ME1及絕緣膜IF1加工。此時，在邏輯區域1B以該抗蝕圖形覆蓋之狀態下，進行圖形化。藉此，於鰭FA之正上方形成由多晶矽膜PS1、第1金屬膜ME1及絕緣膜IF1構成之積層圖形。藉此圖形化，形成由多晶矽膜PS1構成之控制閘極電極CG，並形成由絕緣膜IF1構成之閘極絕緣膜GF。之後，去除該抗蝕圖形。
由第1金屬膜ME1及控制閘極電極CG構成之積層圖形配置成於y方向延伸並隔著閘極絕緣膜GF橫跨複數之鰭FA的上部(參照圖1)。在記憶單元區域1A，在形成有該積層圖形之處以外的區域，以上述乾蝕刻去除記憶單元區域1A之多晶矽膜PS1、第1金屬膜ME1及絕緣膜IF1，藉此，鰭FA之頂面及側壁以及元件分離區域EI之頂面露出。
接著，如圖14所示，使用熱氧化法，將露出之鰭FA的頂面及側壁以及控制閘極電極CG之頂面及側面氧化。藉此，形成覆蓋露出之鰭FA的頂面及側壁以及控制閘極電極CG之頂面及側面的氧化矽膜(底層氧化膜)X1。在圖14，顯示了從鰭FA之頂面延亙至控制閘極電極CG之側面而連續形成的氧化矽膜X1，亦可不於閘極絕緣膜GF之側面形成氧化矽膜X1。
然後，使用例如CVD法，於氧化矽膜X1及元件分離區域EI上形成氮化矽膜N1。氮化矽膜N1具有用以在之後形成的記憶單元儲存電荷之捕捉性絕緣膜的功能。此外，在此，就形成氮化矽膜N1作為捕捉性絕緣膜之情形作了說明，捕捉性絕緣膜不限氮化矽膜N1，亦可形成由例如矽酸鉿(HfSiO)構成之絕緣膜。接著，使用例如CVD法，於氮化矽膜N1上形成氧化矽膜(頂層氧化膜)X2。
由依序從半導體基板SB側積層之氧化矽膜X1、氮化矽膜N1及氧化矽膜X2構成之積層膜構成ONO膜ON。接合於控制閘極電極CG之側面的ONO膜ON由從控制閘極電極CG側依序於x方向形成之氧化矽膜X1、氮化矽膜N1及氧化矽膜X2構成。在此，ONO膜ON之最上層的頂層氧化膜之材料不限氧化矽，亦可為氧化鋁(Al2 O3 )。
此外，ONO膜ON原則上係指由氧化矽膜X1、氮化矽膜N1及氧化矽膜X2構成之積層膜，為方便說明，亦有將由氮化矽膜N1及氧化矽膜X2構成之積層膜稱為ONO膜ON。
接著，如圖15所示，於ONO膜ON上形成例如第2金屬膜ME2。第2金屬膜ME2為例如氮化鈦膜，其厚度為例如2nm左右。
然後，於第2金屬膜ME2上使用例如CVD法，形成多晶矽膜PS2。多晶矽膜PS2之厚度具有至少控制閘極電極CG之厚度以上的大小。在此，藉以大於控制閘極電極CG之膜厚的膜厚形成多晶矽膜PS2，而覆蓋包含控制閘極電極CG、ONO膜ON及第2金屬膜ME2之積層膜。
之後，如圖16所示，以異向性乾蝕刻將多晶矽膜PS2加工。藉此，於控制閘極電極CG之兩側隔著ONO膜ON及第2金屬膜ME2形成由多晶矽膜PS2構成之記憶體閘極電極MG。惟，與控制閘極電極CG之其中一側面相鄰的記憶體閘極電極MG係以之後的製程去除之圖形，不致殘留於完成後之半導體裝置。第2金屬膜ME2露出至未形成控制閘極電極CG及記憶體閘極電極MG之鰭FA的頂面及側壁以及元件分離區域EI之頂面。
然後，藉以抗蝕圖形作為遮罩之乾蝕刻去除與控制閘極電極CG之其中一側面相鄰之記憶體閘極電極MG。藉此，殘留與控制閘極電極CG之另一側面相鄰的記憶體閘極電極MG。接著，去除露出至由控制閘極電極CG及記憶體閘極電極MG構成之圖形的兩側以及控制閘極電極CG之頂面的第2金屬膜ME2，進一步，去除ONO膜ON。
即，ONO膜ON及第2金屬膜ME2僅殘留於記憶體閘極電極MG與鰭FA之間及記憶體閘極電極MG與控制閘極電極CG之間。因而，在記憶單元區域1A，在由控制閘極電極CG及記憶體閘極電極MG構成之圖形的兩側之區域，鰭FA之頂面及側壁以及元件分離區域EI之頂面露出。又，在邏輯區域1B，多晶矽膜PS1之頂面露出。接著，在之後對鰭FA進行之雜質注入製程，為了防止鰭FA受到損傷等，亦可對鰭FA之頂面及側壁進行氧化處理。
藉此，於鰭FA之頂面及側壁形成具有控制閘極電極CG以及隔著ONO膜ON及第2金屬膜ME2與該控制閘極電極CG相鄰之記憶體閘極電極MG。又，在此，沿著鰭FA之頂面、亦即半導體基板SB之主面延伸的ONO膜ON及第2金屬膜ME2與沿著控制閘極電極CG之側面延伸的ONO膜ON及第2金屬膜ME2分別連續形成，而具有L字型截面。
接著，如圖17所示，形成覆蓋記憶區域1A且露出邏輯區域1B之一部分的抗蝕圖形(圖中未示)後，藉以該抗蝕圖形作為遮罩之乾蝕刻，將邏輯區域1B之多晶矽膜PS1加工。藉此，於鰭FB之正上方形成由多晶矽膜PS1構成之假性閘極電極DG。在假性閘極電極DG之兩側的區域，鰭FB之頂面及側壁以及元件分離區域EI之頂面露出。即，假性閘極電極DG隔著絕緣膜IF1及第1金屬膜ME1形成於鰭FB之頂面及側壁。假性閘極電極DG係在之後的製程去除之假的閘極電極，並不會殘留於完成之半導體裝置。之後，去除該抗蝕圖形。
然後，將n型雜質(例如磷(P)或砷(As))植入至鰭FA、FB。藉此，形成雜質濃度較低之n型半導體區域亦即延伸區域EX。記憶單元區域1A之延伸區域EX形成於由控制閘極電極CG及記憶體閘極電極MG構成之圖形的兩側之鰭FA。又，邏輯區域1B之延伸區域EX形成於假性閘極電極DG之兩側的鰭FB。進一步，對鰭FA、FB分別植入p型雜質(例如硼(B))，形成環狀區域HA。
接著，使用例如CVD法於半導體基板SB上形成絕緣膜。該絕緣膜由例如氧化矽、氮化矽或該等之積層膜構成。接著，以乾蝕刻使鰭FA、FB各自之頂面及側壁從該絕緣膜露出。藉此，在記憶單元區域1A，於由控制閘極電極CG及記憶體閘極電極MG構成之圖形的兩側之側面形成由該絕緣膜構成之側圍間隔件SW。又，在邏輯區域1B，於假性閘極電極DG之兩側的側面形成由該絕緣膜構成之側圍間隔件SW。
接著，將n型雜質(例如磷(P)或砷(As))植入至鰭FA、FB各自之頂面。藉此，形成雜質濃度較高之n型半導體區域亦即擴散層DF。記憶單元區域1A之擴散層DF形成於由控制閘極電極CG及記憶體閘極電極MG構成之圖形的兩側之鰭FA。又，邏輯區域1B之擴散層DF形成於假性閘極電極DG之兩側的鰭FB。
擴散層DF形成於比接合於該擴散層DF之延伸區域EX在x方向離控制閘極電極CG、記憶體閘極電極MG或假性閘極電極DG更遠之位置。比起延伸區域EX，擴散層DF之形成深度較深，n型雜質濃度較高。彼此接合之延伸區域EX及擴散層DF構成電晶體之源極汲極區域。此後，為使延伸區域EX及擴散層DF之雜質活性化，而依需要，進行熱處理。
此外，在此，就以同一製程形成記憶單元區域1A及邏輯區域1B各自之源極汲極區域的情形作了說明，在形成耐受電壓比形成於邏輯區域1B之電晶體高的記憶單元之記憶單元區域1A，可使源極汲極區域之雜質濃度大於邏輯區域1B之源極汲極區域的雜質濃度。是故，亦可個別進行記憶單元區域1A之延伸區域EX及擴散層DF的形成製程、及邏輯區域1B之延伸區域EX及擴散層DF的形成製程。又，在此，就以離子注入形成源極汲極區域之情形作了說明，亦可使用磊晶成長法於各閘極電極兩側之鰭FA、FB各自的頂面及側壁形成導入有雜質之磊晶層來取代進行離子注入。
接著，如圖18所示，使用例如濺鍍法於半導體基板SB上形成由鎳(Ni)或鈷(Co)構成之金屬膜。之後，進行熱處理，使該金屬膜與控制閘極電極CG及記憶體閘極電極MG各自之頂面、以及該金屬膜與構成記憶單元區域1A之源極汲極區域的擴散層DF之頂面反應。
藉此，形成覆蓋控制閘極電極CG及記憶體閘極電極MG各自之頂面以及構成記憶單元區域1A之源極汲極區域的擴散層DF之頂面且由矽化鎳(NiSi)或矽化鈷(CoSi)構成之矽化物層SI1。接著，以濕蝕刻等去除未反應之金屬膜。
接著，如圖19所示，使用例如CVD法於半導體基板SB上依序形成由具有例如5nm~20nm之膜厚的氮化矽構成之絕緣膜(圖中未示)、及由例如氧化矽構成之層間絕緣膜IL。層間絕緣膜IL具有至少大於控制閘極電極CG之膜厚，在此，具有大於由閘極絕緣膜GF、第1金屬膜ME1及控制閘極電極CG構成之積層膜的膜厚。
然後，如圖20所示，藉使用例如CMP法，研磨層間絕緣膜IL之頂面而使其平坦化。在上述研磨製程中，使控制閘極電極CG、記憶體閘極電極MG及假性閘極電極DG各自之頂面露出。亦即，控制閘極電極CG、記憶體閘極電極MG及假性閘極電極DG、以及ONO膜ON、第2金屬膜ME2、側圍間隔件SW及層間絕緣膜IL各自之頂面在大約同一平面平坦化，對齊於相同之高度。此時，去除覆蓋控制閘極電極CG及記憶體閘極電極MG各自之頂面的矽化物層SI1。
藉此，形成由控制閘極電極CG、記憶體閘極電極MG、及形成於以控制閘極電極CG及記憶體閘極電極MG形成之圖形的兩側之1對源極汲極區域構成的分裂閘型記憶單元MC。即，形成由包含控制閘極電極CG之選擇電晶體及包含記憶體閘極電極MG之記憶體電晶體構成的MONOS型非揮發性記憶單元。
記憶單元區域1A之控制閘極電極CG形成為在鰭FA及元件分離區域EI各自之正上方於y方向延伸成橫跨複數之鰭FA的上部，並填埋從元件分離區域EI突出之複數的鰭FA彼此之間(參照圖1)。又，邏輯區域1B之假性閘極電極DG形成為在鰭FB及元件分離區域EI各自之正上方於y方向延伸成橫跨複數之鰭FB的上部，並填埋從元件分離區域EI突出之複數的鰭FB彼此之間。
接著，如圖21所示，在以抗蝕圖形(圖中未示)保護記憶單元區域1A之控制閘極電極CG及記憶體閘極電極MG之狀態下，以濕蝕刻去除邏輯區域1B之假性閘極電極DG。接著，去除第1金屬膜ME1及絕緣膜IF1。此外，絕緣膜IF1亦可不去除，而在之後的製程使用作為形成於邏輯區域1B之閘極絕緣膜GI的一部分。藉上述去除製程，在邏輯區域1B，於去除了假性閘極電極DG及絕緣膜IF1之區域形成溝。之後，去除該抗蝕圖形。
然後，使用例如ALD(Atomic layer Deposition：原子層沉積)於半導體基板SB上形成絕緣膜IF2後，使用例如濺鍍法於絕緣膜IF2上形成金屬膜ME，藉此，以由絕緣膜IF2及金屬膜ME構成之積層膜填埋該溝內。
接著，如圖22所示，藉使用例如CMP法，進行研磨，去除層間絕緣膜IL上之多餘的絕緣膜IF2及金屬膜ME，使層間絕緣膜IL、控制閘極電極CG及記憶體閘極電極MG各自之頂面露出。藉此，於邏輯區域1B形成由填埋在該溝內之絕緣膜IF2構成之閘極絕緣膜GI、及隔著閘極絕緣膜GI填埋在該溝內之金屬膜ME構成的閘極電極GE。
藉此，形成由閘極電極GE及形成於閘極電極GE之兩側的鰭FB之1對源極汲極區域構成的電晶體Q1。電晶體Q1係以低於選擇電晶體或記憶體電晶體任一者之電壓驅動的低耐受電壓之MISFET，具有金屬閘極電極。構成閘極絕緣膜GI之絕緣膜可使用例如氧化鉿(HfO2 )膜、氧化鋯(ZrO2 )膜、氧化鋁(Al2 O3 )膜、氧化鉭(Ta2 O5 )膜或氧化鑭(La2 O3 )膜等金屬氧化物膜。即，閘極絕緣膜GI係介電常數高於氧化矽(SiO2 )膜之high-k膜(高介電常數膜)。
構成閘極電極GE之金屬膜ME以例如2層之積層膜構成。該積層膜具有從半導體基板SB側依序積層之下層金屬膜及上層金屬膜。該下層金屬膜由例如鈦鋁(TiAl)膜構成，該上層金屬膜由例如鋁(Al)構成。又，亦可使鈦(Ti)膜、氮化鈦(TiN)膜或該等之積層膜介於該下層金屬膜及該上層金屬膜之間，而調整電晶體Q1之閾值電壓。此外，在圖21及圖22中，將該下層金屬膜與該上層金屬膜顯示為1個金屬膜。
閘極絕緣膜GI在該溝內，覆蓋閘極電極GE之底面及側面。此外，在使用圖21所說明之製程中去除絕緣膜IF1時，亦可藉著於形成閘極絕緣膜GI前進行氧化處理，而於該溝之底面形成新的絕緣膜，而將該絕緣膜使用作為閘極絕緣膜GI之一部分。又，在此，就去除假性閘極電極DG後形成high-k膜之情形作了說明，亦可於使用圖12所說明之形成構成假性閘極電極DG的多晶矽膜PS1之製程前，使用圖8所說明之製程後，形成high-k膜，而殘留該high-k膜作為邏輯區域1B之閘極絕緣膜GI。
接著，如圖23所示，以絕緣膜IF3覆蓋邏輯區域1B之閘極電極GE的頂面後，形成覆蓋控制閘極電極CG及記憶體閘極電極MG各自之頂面的矽化物層SI2。
絕緣膜IF3由以例如CVD法形成之氧化矽構成。在此，將絕緣膜IF3形成為覆蓋記憶單元1A及邏輯區域1B後，藉進行圖形化，而去除記憶單元區域1A之絕緣膜IF3。藉此，殘留覆蓋邏輯區域1B之層間絕緣膜IL、側圍間隔件SW及閘極電極GE各自之頂面的絕緣膜IF3。
接著，使用例如濺鍍法，於半導體基板SB上形成由鎳(Ni)或鈷(Co)構成之金屬膜。之後，進行熱處理，使該金屬膜與控制閘極電極CG及記憶體閘極電極MG各自之頂面反應。藉此，形成覆蓋控制閘極電極CG及記憶體閘極電極MG各自之頂面且由矽化鎳(NiSi)或矽化鈷(CoSi)構成之矽化物層SI2。
接著，以濕蝕刻等去除未反應之金屬膜。藉此，層間絕緣膜IL及絕緣膜IF3露出。在此，由於以絕緣膜IF3覆蓋閘極電極GE，故可防止以上述濕蝕刻去除金屬閘極電極亦即閘極電極GE。又，不於閘極電極GE之頂面上形成矽化物層SI2。
之後，雖圖中未示，但於層間絕緣膜IL上再形成層間絕緣膜，並形成貫穿該等層間絕緣膜而連接於控制閘極電極CG、記憶體閘極電極MG、源極汲極區域或閘極電極GE等之複數的接觸插栓(連接部)，藉此，完成本實施形態之半導體裝置。
此外，在前述半導體裝置之製造方法中，就以n通道型MISFET構成之記憶單元MC的製造方法作了說明，以p通道型MISFET構成之記憶單元亦是同樣地形成。此時，以p型多晶矽膜形成控制閘極電極CG及記憶體閘極電極MG，以相對較薄之氮化鈦膜形成控制閘極電極CG側之第1金屬膜ME1，以相對較厚之氮化鈦膜形成記憶體閘極電極MG側的第2金屬膜ME2。構成第1金屬膜ME1之氮化鈦膜的厚度為例如1nm~5nm左右。
如此，根據本實施形態，由於可在不提高鰭FA之雜質濃度下，提高控制閘極電極CG之閾值電壓，故可維持鰭式通道之特徵、亦即S值小、因雜質變動所引起之控制閘極電極CG的閾值電壓之偏差小、驅動力大等效果。
《第1變形例》 就本實施形態之第1變形例的半導體裝置，使用圖24及圖25來說明。圖24係本實施形態之第1變形例的記憶單元之截面圖。圖25係顯示金屬之功函數的曲線圖。
在前述實施形態之以n通道型MISFET構成的記憶單元MC中，在選擇電晶體，於控制閘極電極CG與閘極絕緣膜CF之間形成具有第1功函數之第1金屬膜ME1，在記憶體電晶體，於記憶體閘極電極MG與ONO膜ON之間形成具有小於第1功函數之第2功函數的第2金屬膜ME2(參照圖2~圖4)。在此，第1金屬膜ME1及第2金屬膜ME2由同一金屬材料、例如氮化鈦膜形成，使第1金屬膜ME1之膜厚比第2金屬膜ME2之膜厚更厚，藉此，使第1功函數大於第2功函數。
在本實施形態之第1變形例的以n通道型MISFET構成之記憶單元MC1中，如圖24所示，與記憶單元MC大致相同。即，在選擇電晶體，於控制閘極電極CG與閘極絕緣膜GF之間形成具有第3功函數之第3金屬膜ME3，在記憶體電晶體，於記憶體閘極電極MG與ONO膜ON之間形成具有小於第3功函數之第4功函數的第4金屬膜ME4。然而，藉以互異之金屬材料形成第3金屬膜ME3及第4金屬膜ME4，而使第3功函數大於第4功函數。
如圖24所示，在選擇電晶體，控制閘極電極CG隔著閘極絕緣膜GF形成於從元件分離區域EI之頂面露出的鰭FA之頂面及側壁。再者，於閘極絕緣膜GF與控制閘極電極CG之間形成有具有第3功函數之第3金屬膜ME3，選擇電晶體具有由閘極絕緣膜GF、第3金屬膜ME3、及以n型多晶矽形成之控制閘極電極CG構成的閘極構造。
第3金屬膜ME3具有例如矽之本質費米能階(4.6eV)以上的相對較大之第3功函數。藉此，由於半導體基板SB側之能帶彎曲程度小，故可提高選擇電晶體之閾值電壓(增強型)。
又，如圖24所示，在記憶體電晶體，記憶體閘極電極MG隔著ONO膜ON形成於從元件分離區域EI之頂面露出的鰭FA之頂面及側壁。再者，於ONO膜ON與記憶體閘極電極MG之間形成有具有第4功函數之第4金屬膜ME4，記憶體電晶體具有由ONO膜ON、第4金屬膜ME4、及以n型多晶矽形成之記憶體閘極電極MG構成的閘極構造。
第4金屬膜ME4具有不到例如矽之本質費米能階(4.6eV)的相對較小之第4功函數。藉此，由於半導體基板SB側之能帶彎曲程度大，故可降低選擇電晶體之閾值電壓(空乏型)。
如圖25所示，金屬之功函數互異。第3金屬膜ME3使用功函數為4.6eV以上之例如鉬(Mo)、釕(Ru)、鈦(Ti)、銠(Rh)、銥(Ir)、或鉑(Pt)等。又，第4金屬膜ME4使用功函數不到4.6eV之例如鉻(Cr)、錫(Sn)、鋅(Zn)、釩(V)、鈮(Nb)、鋁(Al)、銀(Ag)、鎘(Cd)、銦(In)、鋯(Zr)、鉭(Ta)、鉿(Hf)或鑭(La)等。惟，由於第3金屬膜ME3及第4金屬膜ME4之功函數亦根據其膜厚而改變，故需要其膜厚之最適當化。
此外，在本實施形態之第1變形例中，記憶單元MC1為n通道型MISFET，以n型多晶矽構成控制閘極電極CG及記憶體閘極電極MG。因此，如前述，控制閘極電極CG側之第3金屬膜ME3選擇了功函數相對較大之金屬材料(例如4.6eV以上)，記憶體閘極電極MG側之第4金屬膜ME4選擇了功函數相對較小之金屬材料(不到例如4.6eV)。
然而，記憶單元MC1為以p型多晶矽膜構成控制閘極電極CG及記憶體閘極電極MG之p通道型MISEFET時，則與上述組合不同。即，控制閘極電極CG側之第3金屬膜ME3選擇功函數相對較小之金屬材料(不到例如4.6eV)，記憶體閘極電極MG側之第4金屬膜ME4選擇功函數相對較大之金屬材料(例如4.6eV以上)。
又，本實施形態之第1變形例的半導體裝置可與使用圖7~圖23所說明之半導體裝置的製造方法同樣地形成。即，在記憶單元MC1，分別形成第3金屬膜ME3及第4金屬膜ME4取代記憶單元MC之第1金屬膜ME1及第2金屬膜ME2。
如此，根據本實施形態之第1變形例，除了可維持鰭式通道之效果，藉第3金屬膜ME3之第3功函數及第4金屬膜ME4之第4功函數的選擇幅度大，還可獲得閾值電壓之控制性提高等效果。
《第2變形例》 就本實施形態之第2變形例的半導體裝置，使用圖26及圖27來說明。圖26係本實施形態之第2變形例的沿著鰭之延伸方向的記憶單元之截面圖。圖27(a)及圖27(b)分別係本實施形態之第1變形例的選擇電晶體之閘極構造的能帶圖及記憶體電晶體之閘極構造的能帶圖。
本實施形態之第2變形例的記憶體細胞MC2與前述實施形態之記憶體細胞MC不同之點係記憶體電晶體之閘極構造。
如圖26所示，在選擇電晶體，控制閘極電極CG隔著閘極絕緣膜GF形成於從元件分離區域EI之頂面露出的鰭FA之頂面及側壁。再者，於閘極絕緣膜GF與控制閘極電極CG之間形成有具有第5功函數之第5金屬膜ME5，選擇電晶體具有由閘極絕緣膜GF、第5金屬膜ME5、以n型多晶矽形成之控制閘極電極CG構成的閘極構造。
如圖27(a)所示，第5金屬膜ME5具有大於例如矽之傳導帶的能階(4.05eV)、例如4.6eV以上之第5功函數。藉此，由於半導體基板SB側之能帶彎曲程度小，故可提高選擇電晶體之閾值電壓(增強型)。以例如氮化鈦膜形成第5金屬膜ME5時，其厚度宜為例如5nm~50nm左右。
又，如圖26所示，在記憶體電晶體，記憶體閘極電極MG隔著ONO膜ON形成於從元件分離區域EI之頂面露出的鰭FA之頂面及側壁。然而，ONO膜ON與記憶體閘極電極MG之間未形成金屬膜，記憶體電晶體具有由ONO膜ON、以n型多晶矽形成之記憶體閘極電極MG構成的閘極構造。
如圖27(b)所示，構成記憶體閘極電極MG之n型多晶矽的功函數因接近矽之傳導帶的能階(4.05eV)，故可降低記憶體電晶體之閾值電壓(空乏型)。
此外，在本實施形態之第2變形例中，記憶單元MC2為n通道型MISFET，以n型多晶矽構成控制閘極電極CG及記憶體閘極雷極MG。因此，如前述，控制閘極電極CG側之第5金屬膜ME5選擇了功函數大於矽之傳導帶的能階(4.05eV)、例如4.6eV左右之金屬材料。
然而，記憶單元MC2為以p型多晶矽膜構成控制閘極電極CG及記憶體閘極電極MG之p通道型MISEFET時，控制閘極電極CG側之第5金屬膜ME5選擇功函數小於矽之價能帶的能階(5.16eV)、例如4.6eV以下之金屬材料。以例如氮化矽膜形成第5金屬膜ME5時，其厚度宜為例如1nm~5nm左右。
如此，根據本實施形態之第2變形例，除了可維持鰭式通道之效果，因ONO膜ON與記憶體閘極電極MG之間不形成金屬膜，故還可獲得可謀求半導體裝置之製造製程的縮短等效果。
《第3變形例》 就本實施形態之第3變形例的半導體裝置，使用圖28來說明。圖28係本實施形態之第3變形例的記憶單元之截面圖。
前述實施形態之記憶單元MC為半導體基板SB之一部分，形成於形成在半導體基板SB之上部的板狀鰭FA之上部(參照圖2~圖4)，而本實施形態之第3變形例的記憶單元MC3則形成於SOI(Silicon on Insulator：矽絕緣體)基板。
如圖28所示，第3變形例之記憶單元MC3形成於SOI基板之主面，該SOI基板由以例如p型單晶矽形成之半導體基板SUB、形成於半導體基板SUB上且以例如氧化矽形成之BOX(Buried Oxide：埋入式氧化物)層BX、形成於BOX層BX上且以p型單晶矽形成之半導體層(亦稱為SOI層)SL構成。
在選擇電晶體，控制閘極電極CG隔著閘極絕緣膜GF形成於半導體層SL上。再者，於閘極絕緣膜GF與控制閘極電極CG之間形成有具有第6功函數之第6金屬膜ME6，選擇電晶體具有由閘極絕緣膜GF、第6金屬膜ME6、以n型多晶矽形成之控制閘極電極CG構成的閘極構造。
第6金屬膜ME6具有大於例如矽之傳導帶的能階(4.05eV)、例如4.6eV以上之第6功函數。藉此，由於半導體基板SUB側之能帶彎曲程度縮小，故可提高選擇電晶體之閾值電壓(增強型)。以例如氮化鈦膜形成第6金屬膜ME6時，其厚度宜為例如5nm~50nm左右。
又，在記憶體電晶體，記憶體閘極電極MG隔著ONO膜ON形成於半導體層SL上。然而，於ONO膜ON與記憶體閘極電極MG之間未形成金屬膜，記憶體電晶體具有由ONO膜ON、以n型多晶矽形成之記憶體閘極電極MG構成的閘極構造。
構成記憶體閘極電極MG之n型多晶矽的功函數因接近矽之傳導帶的能階(4.05eV)，故可降低記憶體電晶體之閾值電壓(空乏型)。
如此，根據本實施形態之第3變形例，由於即使於SOI基板形成記憶單元MC3時，亦可在不提高半導體層SL之雜質濃度下，控制記憶單元MC3之閾值電壓，故可易謀求記憶單元MC3之動作特性的最適當化。
《第4變形例》 就本實施形態之第4變形例的半導體裝置，使用圖29來說明。圖29係本實施形態之第4變形例的記憶單元之截面圖。
前述實施形態之記憶單元MC為半導體基板SB之一部分，形成於形成在半導體基板SB之上部的板狀鰭FA之上部(參照圖2~圖4)，本實施形態之第4變形例的記憶單元與前述第3變形例同樣地形成於SOI基板。
如圖29所示，第4變形例之記憶單元MC4與第3變形例之記憶單元MC3同樣地，形成於SOI基板之主面。
在選擇電晶體，控制閘極電極CG隔著閘極絕緣膜GF形成於半導體層SL上。再者，於閘極絕緣膜GF與控制閘極電極CG之間形成有具有第7功函數的第7金屬膜ME7，選擇電晶體具有由閘極絕緣膜GF、第7金屬膜ME7、以n型多晶矽形成之控制閘極電極CG構成的閘極構造。
第7金屬膜ME7具有例如矽之本質費米能階(4.6eV)以上的相對較大之第7功函數。藉此，由於半導體基板SUB側的能帶彎曲程度縮小，故可提高選擇電晶體之閾值電壓(增強型)。
又，在記憶體電晶體，記憶體閘極電極MG隔著ONO膜ON形成於半導體層SL上。再者，於ONO膜ON與記憶體閘極電極MG之間形成有具有第8功函數之第8金屬膜ME8，記憶體電晶體具有由ONO膜ON、第8金屬膜ME8、以n型多晶矽形成之記憶體閘極電極MG構成的閘極構造。
第8金屬膜ME8具有例如不到矽之本質費米能階(4.6eV)的相對較小之第8功函數。藉此，由於半導體基板SUB側的能帶彎曲程度增大，故可降低記憶體電晶體之閾值電壓(空乏型)。
第7金屬膜ME7與第8金屬膜ME8可以相同之金屬材料、例如氮化鈦膜形成，或亦可以互異之金屬材料形成。以氮化鈦膜形成第7金屬膜ME7及第8金屬膜ME8時，第7金屬膜ME7之膜厚比第8金屬膜ME8之膜厚更厚，例如5nm~50nm左右。
如此，根據本實施形態之第4變形例，由於即使於SOI基板形成記憶單元MC4時，亦可在不提高半導體層SL之雜質濃度下，控制記憶單元MC4之閾值電壓，故可易謀求記憶單元MC4之動作特性的最適當化。
以上，依據實施形態，具體地說明了由本案發明人所創作之發明，本發明不限於前述實施形態，可在不脫離其要旨之範圍進行各種變更是無須贅言的。
本發明至少包含以下之實施形態。
[附註1] 一種半導體裝置，其於p型半導體基板之第1區域具有記憶單元，該記憶單元由下列構件構成： 複數之第1突出部，其為該半導體基板之一部分，於沿著該半導體基板之主面的第1方向延伸； 第1閘極電極，其隔著第1絕緣膜形成於該第1突出部之頂面及側壁上，且於沿著該半導體基板之該主面並與該第1方向直交之第2方向延伸； 第2閘極電極，其與該第1閘極電極之單一側面相鄰形成，並於該第2方向延伸； 第2絕緣膜，其具有形成於該第1閘極電極與該第2閘極電極之間及該第1突出部與該第2閘極電極之間的電荷儲存膜；及 n型第1源極汲極區域，其形成於位在該第1閘極電極之該第1方向的單側且在該第2閘極電極之相反側的該第1突出部及位在該第2閘極電極之該第1方向的單側且在該第1閘極電極之相反側的該第1突出部； 該第1閘極電極及該第2閘極電極由n型多晶矽構成， 金屬膜介在該第1絕緣膜與該第1閘極電極之間， 該金屬膜之功函數大於4.05eV。
[附註2] 如附註1之半導體裝置，其中， 該金屬膜由氮化鈦構成， 該金屬膜之膜厚為5nm以上且為50nm以下。
[附註3] 一種半導體裝置，其於n型半導體基板之第1區域具有記憶單元，該記憶單元由下列構件構成： 複數之第1突出部，其為該半導體基板之一部分，於沿著該半導體基板之主面的第1方向延伸； 第1閘極電極，其隔著第1絕緣膜形成於該第1突出部之頂面及側壁上，且於沿著該半導體基板之該主面並與該第1方向直交之第2方向延伸； 第2閘極電極，其與該第1閘極電極之單一側面相鄰形成，並於該第2方向延伸； 第2絕緣膜，其具有形成於該第1閘極電極與該第2閘極電極之間及該第1突出部與該第2閘極電極之間的電荷儲存膜；及 p型第1源極汲極區域，其形成於位在該第1閘極電極之該第1方向的單側且在該第2閘極電極之相反側的該第1突出部及位在該第2閘極電極之該第1方向的單側且在該第1閘極電極之相反側的該第1突出部； 該第1閘極電極及該第2閘極電極由p型多晶矽構成， 金屬膜介在該第1絕緣膜與該第1閘極電極之間， 該金屬膜之功函數小於5.16eV。
[附註4] 如附註3之半導體裝置，其中， 該金屬膜由氮化鈦構成， 該金屬膜之膜厚為1nm以上且為5nm以下。
[附註5] 一種半導體裝置，其於由半導體基板、該半導體基板上之埋入式絕緣膜、該埋入式絕緣膜上之p型半導體層構成的SOI基板之第1區域具有記憶單元，該記憶單元由下列構件構成： 第1閘極電極，其隔著第1絕緣膜形成於該半導體層之頂面上，並沿著該半導體層之主面，於第1方向延伸； 第2閘極電極，其與該第1閘極電極之單一側面相鄰形成並於該第1方向延伸； 第2絕緣膜，其具有形成於該第1閘極電極與該第2閘極電極之間及該半導體層與該第2閘極電極之間的電荷儲存膜；及 n型第1源極汲極區域，其形成於位在該第1閘極電極之單側且在該第2閘極電極之相反側的該半導體層及位在該第2閘極電極之單側且在該第1閘極電極之相反側的該半導體層； 該第1閘極電極及該第2閘極電極由n型多晶矽構成， 金屬膜介在該第1絕緣膜與該第1閘極電極之間， 該金屬膜之功函數大於4.05eV。
[附註6] 如附註5之半導體裝置，其中， 該金屬膜由氮化鈦構成， 該金屬膜之膜厚為5nm以上且為50nm以下。
[附註7] 一種半導體裝置，其於由半導體基板、該半導體基板上之埋入式絕緣膜、該埋入式絕緣膜上之p型半導體層構成的SOI基板之第1區域具有記憶單元，該記憶單元由下列構件構成： 第1閘極電極，其隔著第1絕緣膜形成於該半導體層之頂面上，並沿著該半導體層之主面，於第1方向延伸； 第2閘極電極，其與該第1閘極電極之單一側面相鄰形成並於該第1方向延伸； 第2絕緣膜，其具有形成於該第1閘極電極與該第2閘極電極之間及該半導體層與該第2閘極電極之間的電荷儲存膜；及 n型第1源極汲極區域，其形成於位在該第1閘極電極之單側且在該第2閘極電極之相反側的該半導體層及位在該第2閘極電極之單側且在該第1閘極電極之相反側的該半導體層； 該第1閘極電極及該第2閘極電極由n型多晶矽構成， 第1金屬膜介在該第1絕緣膜與該第1閘極電極之間，第2金屬膜介在該第2絕緣膜與該第2閘極電極之間， 該第1金屬膜之第1功函數大於該第2金屬膜之第2功函數。
[附註8] 如附註7之半導體裝置，其中， 該第1金屬膜及該第2金屬膜由氮化鈦構成， 該第1金屬膜之膜厚比該第2金屬膜之膜厚更厚。
[附註9] 如附註8之半導體裝置，其中， 該第1金屬膜之膜厚為5nm以上且為50nm以下。
[附註10] 如附註7之半導體裝置，其中， 該第1金屬膜由鉬、釕、鈦、銠、銥、或鉑構成，該第2金屬膜由鉻、錫、鋅、鈮、鋁、銀、銦、鋯、鉭、鉿、或鑭構成。
1A‧‧‧記憶單元區域
1B‧‧‧邏輯區域
A-A‧‧‧線
B-B‧‧‧線
BX‧‧‧BOX層
C-C‧‧‧線
CG‧‧‧控制閘極電極
CS‧‧‧具有電荷儲存膜之絕緣膜
D1‧‧‧溝
D2‧‧‧溝
DF‧‧‧擴散層
DG‧‧‧假性閘極電極
EI‧‧‧元件分離區域
EX‧‧‧延伸區域
FA‧‧‧鰭
FB‧‧‧鰭
GE‧‧‧閘極電極
GF‧‧‧閘極絕緣膜
GI‧‧‧閘極絕緣膜
HA‧‧‧環狀區域
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
IF3‧‧‧絕緣膜
IL‧‧‧層間絕緣膜
IR1‧‧‧閘極絕緣膜
IR2‧‧‧閘極絕緣膜
IR2a‧‧‧絕緣膜
IR2b‧‧‧含金屬元素層
IR3‧‧‧閘極絕緣膜
MC‧‧‧記憶單元
MC1‧‧‧記憶單元
MC2‧‧‧記憶單元
MC3‧‧‧記憶單元
MC4‧‧‧記憶單元
ME‧‧‧金屬膜
ME1‧‧‧第1金屬膜
ME2‧‧‧第2金屬膜
ME3‧‧‧第3金屬膜
ME4‧‧‧第4金屬膜
ME5‧‧‧第5金屬膜
ME6‧‧‧第6金屬膜
ME7‧‧‧第7金屬膜
ME8‧‧‧第8金屬膜
MG‧‧‧記憶體閘極電極
N1‧‧‧氮化矽膜
ON‧‧‧ONO膜
PS1‧‧‧多晶矽膜
PS2‧‧‧多晶矽膜
PW‧‧‧p型阱
PWS‧‧‧p型阱
Q1‧‧‧電晶體
RMC1‧‧‧記憶單元
RMC2‧‧‧記憶單元
RMC3‧‧‧記憶單元
SB‧‧‧半導體基板
SD‧‧‧源極汲極區域
SI‧‧‧矽化物層
SI1‧‧‧矽化物層
SI2‧‧‧矽化物層
SL‧‧‧半導體層
SUB‧‧‧半導體基板
SW‧‧‧側圍間隔件
t‧‧‧鰭
x‧‧‧方向
X1‧‧‧氧化矽膜
X2‧‧‧氧化矽膜
y‧‧‧方向
圖1係顯示實施形態之半導體裝置的記憶單元區域之平面圖。 圖2係沿著圖1之A-A線的截面圖。 圖3係沿著圖1之B-B線的截面圖。 圖4係沿著圖1之C-C線的截面圖。 圖5(a)及圖5(b)分別係比較例3之選擇電晶體的閘極構造之能帶圖及實施形態之選擇電晶體的閘極構造之能帶圖。 圖6係顯示功函數與氮化鈦膜之膜厚的關係之曲線圖。 圖7係說明實施形態之半導體裝置(記憶單元區域及邏輯區域)的製造製程之截面圖。 圖8係說明接續圖7之半導體裝置的製造製程之截面圖。 圖9係說明接續圖8之半導體裝置的製造製程之截面圖。 圖10係說明接續圖9之半導體裝置的製造製程之截面圖。 圖11係說明接續圖10之半導體裝置的製造製程之截面圖。 圖12係說明接續圖11之半導體裝置的製造製程之截面圖。 圖13係說明接續圖12之半導體裝置的製造製程之截面圖。 圖14係說明接續圖13之半導體裝置的製造製程之截面圖。 圖15係說明接續圖14之半導體裝置的製造製程之截面圖。 圖16係說明接續圖15之半導體裝置的製造製程之截面圖。 圖17係說明接續圖16之半導體裝置的製造製程之截面圖。 圖18係說明接續圖17之半導體裝置的製造製程之截面圖。 圖19係說明接續圖18之半導體裝置的製造製程之截面圖。 圖20係說明接續圖19之半導體裝置的製造製程之截面圖。 圖21係說明接續圖20之半導體裝置的製造製程之截面圖。 圖22係說明接續圖21之半導體裝置的製造製程之截面圖。 圖23係說明接續圖22之半導體裝置的製造製程之截面圖。 圖24係實施形態之第1變形例的記憶單元之截面圖。 圖25係顯示金屬之功函數的曲線圖。 圖26係實施形態之第2變形例的記憶單元之截面圖。 圖27(a)及圖27(b)分別係實施形態之第2變形例的選擇電晶體之閘極構造的能帶圖及記憶體電晶體之閘極構造的能帶圖。 圖28係實施形態之第3變形例的記憶單元之截面圖。 圖29係實施形態之第4變形例的記憶單元之截面圖。 圖30係比較例1之記憶單元的截面圖。 圖31係比較例2之記憶單元的截面圖。 圖32(a)及圖32(b)分別係比較例3之記憶單元的閘極長向之截面圖及閘極寬度方向之截面圖。

Claims (20)

  1. 一種半導體裝置，其於第1導電型之半導體基板的第1區域具有記憶單元，該記憶單元包含： 複數之第1突出部，其為為該半導體基板之一部分，於沿著該半導體基板之主面的第1方向延伸； 第1閘極電極，其隔著第1絕緣膜形成於該第1突出部之頂面及側壁上，且於沿著該基板之該主面並與該第1方向直交之第2方向延伸； 第2閘極電極，其與該第1閘極電極之單一側面相鄰形成，並於該第2方向延伸； 第2絕緣膜，其形成於該第1閘極電極與該第2閘極電極之間、及該第1突出部與該第2閘極電極之間，並具有電荷儲存膜；及 第1源極汲極區域，其為與該第1導電型不同之第2導電型，形成於位在該第1閘極電極之該第1方向的單側且在該第2閘極電極之相反側的該第1突出部及位在該第2閘極電極之該第1方向的單側且在該第1閘極電極之相反側的該第1突出部； 該第1閘極電極及該第2閘極電極由該第2導電型之多晶矽構成， 於該第1絕緣膜與該第1閘極電極之間介在有第1金屬膜，於該第2絕緣膜與該第2閘極電極之間介在有第2金屬膜， 該第1金屬膜之第1功函數與該第2金屬膜之第2功函數互異。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1導電型為p型，該第2導電型為n型， 該第1功函數大於該第2功函數。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第1金屬膜及該第2金屬膜係由氮化鈦構成， 該第1金屬膜之膜厚比該第2金屬膜之膜厚更厚。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該第1金屬膜之膜厚為5nm以上且為50nm以下。
  5. 如申請專利範圍第2項之半導體裝置，其中， 該第1金屬膜由鉬、釕、鈦、銠、銥、或鉑構成，該第2金屬膜由鉻、錫、鋅、釩、鈮、鋁、銀、鎘、銦、鋯、鉭、鉿、或鑭構成。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該第1導電型為n型，該第2導電型為p型， 該第1功函數小於該第2功函數。
  7. 如申請專利範圍第6項之半導體裝置，其中， 該第1金屬膜及該第2金屬膜由氮化鈦構成， 該第1金屬膜之膜厚比該第2金屬膜之膜厚更薄。
  8. 如申請專利範圍第7項之半導體裝置，其中， 該第1金屬膜之膜厚為1nm以上且為5nm以下。
  9. 如申請專利範圍第6項之半導體裝置，其中， 該第1金屬膜由鉻、錫、鋅、釩、鈮、鋁、銀、鎘、銦、鋯、鉭、鉿、或鑭構成，該第2金屬膜由鉬、釕、鈦、銠、銥、或鉑構成。
  10. 如申請專利範圍第1項之半導體裝置，其中， 於該半導體基板之不同於該第1區域的第2區域具有電晶體，該電晶體包含： 複數之第2突出部，其為該半導體基板之一部分，於沿著該半導體基板之該主面的第3方向延伸； 第3閘極電極，其隔著第3絕緣膜形成於該第2突出部之頂面及側壁上，且於沿著該半導體基板之該主面並與該第3方向直交之第4方向延伸；及 第2源極汲極區域，其形成於位在該第3閘極電極之該第3方向的兩側之該第2突出部； 該第3絕緣膜係介電常數高於SiO2 之絕緣膜， 該第3閘極電極含有金屬。
  11. 一種半導體裝置之製造方法，其包含有下列製程： (a)準備於主面具有第1區域及第2區域之第1導電型的半導體基板； (b)藉著於該第1區域之該半導體基板的該主面形成第1溝，而形成於沿著該半導體基板之該主面的第1方向延伸且為該半導體基板之一部分的複數之第1突出部； (c)藉著於該第2區域之該半導體基板的該主面形成第2溝，而形成於沿著該半導體基板之該主面的第2方向延伸且為該半導體基板之一部分的複數之第2突出部； (d)形成填埋該第1溝內之第1元件分離區域及填埋該第2溝內之第2元件分離區域； (e)於該第1突出部之頂面及側壁上依序積層，形成於沿著該半導體基板之該主面並與該第1方向直交之第3方向延伸的第1絕緣膜、第1金屬膜、及由不同於該第1導電型之第2導電型的多晶矽構成之第1閘極電極； (f)在與該第1閘極電極之單一側面相鄰的位置，於該第1閘極電極之該單一側面以及該第1突出部之頂面及側壁上依序積層，形成於該第3方向延伸之具有電荷儲存膜的第2絕緣膜、第2金屬膜、及由該第2導電型之多晶矽構成的第2閘極電極； (g)於位在該第1閘極電極之該第1方向的單側且在該第2閘極電極之相反側的該第1突出部、及位在該第2閘極電極之該第1方向的單側且在該第1閘極電極之相反側的該第1突出部，形成該第2導電型之第1源極汲極區域； (h)於該第2突出部之頂面及側壁上依序積層，形成於沿著該半導體基板之該主面並與該第2方向直交之第4方向延伸的第3絕緣膜及第3閘極電極；及 (i)於位在該第3閘極電極之該第2方向的兩側之該第2突出部，形成第2源極汲極區域； 該第1金屬膜之第1功函數與該第2金屬膜之第2功函數互異。
  12. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 該第1導電型為p型，該第2導電型為n型， 該第1功函數大於該第2功函數。
  13. 如申請專利範圍第12項之半導體裝置之製造方法，其中， 該第1金屬膜及該第2金屬膜由氮化鈦構成， 該第1金屬膜之膜厚比該第2金屬膜之膜厚更厚。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中， 該第1金屬膜之膜厚為5nm以上且為50nm以下。
  15. 如申請專利範圍第12項之半導體裝置之製造方法，其中， 該第1金屬膜由鉬、釕、鈦、銠、銥、或鉑構成，該第2金屬膜由鉻、錫、鋅、釩、鈮、鋁、銀、鎘、銦、鋯、鉭、鉿、或鑭構成。
  16. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 該第1導電型為n型，該第2導電型為p型， 該第1功函數小於該第2功函數。
  17. 如申請專利範圍第16項之半導體裝置之製造方法，其中， 該第1金屬膜及該第2金屬膜由氮化鈦構成， 該第1金屬膜之膜厚比該第2金屬膜之膜厚更薄。
  18. 如申請專利範圍第17項之半導體裝置之製造方法，其中， 該第1金屬膜之膜厚為1nm以上且為5nm以下。
  19. 如申請專利範圍第16項之半導體裝置之製造方法，其中， 該第1金屬膜由鉻、錫、鋅、釩、鈮、鋁、銀、鎘、銦、鋯、鉭、鉿、或鑭構成，該第2金屬膜由鉬、釕、鈦、銠、銥、或鉑構成。
  20. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 該第3絕緣膜係介電常數高於SiO2 之絕緣膜， 該第3閘極電極含有金屬。
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