JPS6029229B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6029229B2 JPS6029229B2 JP51154606A JP15460676A JPS6029229B2 JP S6029229 B2 JPS6029229 B2 JP S6029229B2 JP 51154606 A JP51154606 A JP 51154606A JP 15460676 A JP15460676 A JP 15460676A JP S6029229 B2 JPS6029229 B2 JP S6029229B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】
この発明は半導体集積回路装置に関し、特にｒ金属Ｍ−
絶縁物１一半導体Ｓ」構造の素子を構成要素として持つ
半導体集積回路装置に関する。
絶縁物１一半導体Ｓ」構造の素子を構成要素として持つ
半導体集積回路装置に関する。
従来、特に半導体Ｓを桂素とし、絶縁物１を二酸化珪素
あるいはそれに類する酸化物ＣとしたＭＯＳ構造の電界
効果トランジスタを用いた半導体集積回路装置は、広く
使用されている。特にその高密度化し易いという特徴を
生かし、大容量メモリー素子としての進出も著しい。こ
の大容量メモリーとして用いる場合は、ゲートに貯えら
れる電荷を時間的にどの位保持できるかという点が、そ
のトランジスタを構成要素としてメモリー用集積回路を
設計する場合、重要な鍵の一つとなる。然し乍ら、例え
ば従来の「３トランジスタ／メモリセル一方式の集積回
路では基板へ電流が流れ込み、それによりある電流値に
達すると急激にゲートに貯えていた電荷が放電されてし
まう結果ゲートの電荷蓄積時間が短くなる欠点があった
。すなわち記憶するために電荷を保持しているトランジ
スタのゲート電圧は、‘１’接合のリーク電流でさまる
緩やかに低下する領域と‘２）ある電位に達すると急激
に低下するという２段階の挙動を示し、このようなゲー
トの電位の変化は基板に流れ込む電流により生成された
電子が隣接しているｐｎ接合へ飛び込む現象で説明され
る。本発明の目的は、上述のような欠点を改善し、ゲー
トの電荷蓄積時間の長い半導体集積回路装置を提供する
ことにある。
あるいはそれに類する酸化物ＣとしたＭＯＳ構造の電界
効果トランジスタを用いた半導体集積回路装置は、広く
使用されている。特にその高密度化し易いという特徴を
生かし、大容量メモリー素子としての進出も著しい。こ
の大容量メモリーとして用いる場合は、ゲートに貯えら
れる電荷を時間的にどの位保持できるかという点が、そ
のトランジスタを構成要素としてメモリー用集積回路を
設計する場合、重要な鍵の一つとなる。然し乍ら、例え
ば従来の「３トランジスタ／メモリセル一方式の集積回
路では基板へ電流が流れ込み、それによりある電流値に
達すると急激にゲートに貯えていた電荷が放電されてし
まう結果ゲートの電荷蓄積時間が短くなる欠点があった
。すなわち記憶するために電荷を保持しているトランジ
スタのゲート電圧は、‘１’接合のリーク電流でさまる
緩やかに低下する領域と‘２）ある電位に達すると急激
に低下するという２段階の挙動を示し、このようなゲー
トの電位の変化は基板に流れ込む電流により生成された
電子が隣接しているｐｎ接合へ飛び込む現象で説明され
る。本発明の目的は、上述のような欠点を改善し、ゲー
トの電荷蓄積時間の長い半導体集積回路装置を提供する
ことにある。
本発明は、半導体基板内にソース、ドレィン、導電路又
は抵抗体を形成するために、該半導体基板の電気伝導形
とは反対の電気伝導形不純物を添加しｐｎ接合を作る際
、基板と同じ電気伝導形を示す不純物を添加して形成さ
れた領域内に該ｐｎ接合を形成する事を特徴とする。
は抵抗体を形成するために、該半導体基板の電気伝導形
とは反対の電気伝導形不純物を添加しｐｎ接合を作る際
、基板と同じ電気伝導形を示す不純物を添加して形成さ
れた領域内に該ｐｎ接合を形成する事を特徴とする。
従って、ここで得られるｐｎ接合は基板内より高濃度の
基板と同じ電気伝導形をしている井戸型領域内に形成さ
れしかも談ｐｎ接合と結線されている他のトランジスタ
のゲート容量に電荷を蓄積して記憶素子としての機能を
果たすことを特徴とする。上記の構造をとることにより
ｐｎ接合の不純物濃度分布の傾斜を階段型（ａｂｒｕｐ
ｔ）から傾斜型（ｑｒａｄｅｄ）にできるので、【１｝
空乏層にかかる電界が緩くなるため、発生する電子の数
を押えられることになり、かつ【２｝隣接したｐｎ接合
から電子が飛び込んで来てもその影響を少なくできる。
基板と同じ電気伝導形をしている井戸型領域内に形成さ
れしかも談ｐｎ接合と結線されている他のトランジスタ
のゲート容量に電荷を蓄積して記憶素子としての機能を
果たすことを特徴とする。上記の構造をとることにより
ｐｎ接合の不純物濃度分布の傾斜を階段型（ａｂｒｕｐ
ｔ）から傾斜型（ｑｒａｄｅｄ）にできるので、【１｝
空乏層にかかる電界が緩くなるため、発生する電子の数
を押えられることになり、かつ【２｝隣接したｐｎ接合
から電子が飛び込んで来てもその影響を少なくできる。
本発明によれば、記憶保持時間の長いメモリセルを構成
することができるほか、更に第２の効果として、メモリ
以外の素子でも、隣接する接合で発生した電荷が飛び込
むことにより生ずる特性変動、素子の破壊が防げるので
、半導体集積回路装置の安定性や信頼性を高めることが
できる。次に図面を参照して本発明を詳細に説明する。
先ず、本発明の理解を助けるため第１図に従来の絶縁物
ゲート電界効果トランジスタの典型的な断面図を示した
。即ち、従釆のこの種のトランジスタは、例えばｐ型蛙
素基板１０１にソース又はドレィンになるｎ型領域１０
２を形成し、ゲート絶縁膜１０３を介してゲート電極（
例えば多結晶シリコンで形成されるシリコンゲート電極
）１０４を設けて構成されたものであり隣接するトラン
ジスタのソース又はドレインと、トランジスタ作用をし
ないようにチャンネルストツパ１０５が通常形成されて
いる。それに対し、本発明の一実施例であるトランジス
タの構造を示したのが第２図である。
することができるほか、更に第２の効果として、メモリ
以外の素子でも、隣接する接合で発生した電荷が飛び込
むことにより生ずる特性変動、素子の破壊が防げるので
、半導体集積回路装置の安定性や信頼性を高めることが
できる。次に図面を参照して本発明を詳細に説明する。
先ず、本発明の理解を助けるため第１図に従来の絶縁物
ゲート電界効果トランジスタの典型的な断面図を示した
。即ち、従釆のこの種のトランジスタは、例えばｐ型蛙
素基板１０１にソース又はドレィンになるｎ型領域１０
２を形成し、ゲート絶縁膜１０３を介してゲート電極（
例えば多結晶シリコンで形成されるシリコンゲート電極
）１０４を設けて構成されたものであり隣接するトラン
ジスタのソース又はドレインと、トランジスタ作用をし
ないようにチャンネルストツパ１０５が通常形成されて
いる。それに対し、本発明の一実施例であるトランジス
タの構造を示したのが第２図である。
即ち、例えばｐ型珪素基板２０１に、予めそのＰ型桂素
基板２０１の不純物濃度よりも濃くなるようにしたｐ型
領域２０２を設け、そのｐ型領域２０２内に、ソース又
はドレィンになるｎ型領域２０３を形成している点が従
来のトランジスタと著しく異なる点である。その他の構
造、例えばゲート絶縁膜２０４及びゲート電極２０５、
更にチャンネルストッパ２０６は従来通りの構成でよい
。第３図Ａ〜Ｃは本発明の一実施例であるトランジスタ
を得るための製造工程を順次説明するための断面図であ
る。
基板２０１の不純物濃度よりも濃くなるようにしたｐ型
領域２０２を設け、そのｐ型領域２０２内に、ソース又
はドレィンになるｎ型領域２０３を形成している点が従
来のトランジスタと著しく異なる点である。その他の構
造、例えばゲート絶縁膜２０４及びゲート電極２０５、
更にチャンネルストッパ２０６は従来通りの構成でよい
。第３図Ａ〜Ｃは本発明の一実施例であるトランジスタ
を得るための製造工程を順次説明するための断面図であ
る。
先ず第３図Ａのように１ぴ５／地のｐ型不純物を持つ、
Ｐ型蛙素基板３０１上に通常のシランとアンモニアの反
応を利用し窒化桂黍膜３０２を付着して、その窒化珪素
膜３０２を選択的に除去し、該窒化珪素膜３０２を除去
した場合に基板と同じ電気伝導型つまりｐ型不純物を添
加してチャンネルストツパ３０３を形成する。チャンネ
ルストッパ３０３の濃度としては、以後の加熱工程を考
慮して、例えば完成時に１び６／塊程度になるようにす
ればよい。次いで、通常の熱酸化法を用い、窒化珪素膜
３０２をマスクとして約１仏の厚さの二酸化建素膜をフ
ィールド酸化膜３０４として形成する。
Ｐ型蛙素基板３０１上に通常のシランとアンモニアの反
応を利用し窒化桂黍膜３０２を付着して、その窒化珪素
膜３０２を選択的に除去し、該窒化珪素膜３０２を除去
した場合に基板と同じ電気伝導型つまりｐ型不純物を添
加してチャンネルストツパ３０３を形成する。チャンネ
ルストッパ３０３の濃度としては、以後の加熱工程を考
慮して、例えば完成時に１び６／塊程度になるようにす
ればよい。次いで、通常の熱酸化法を用い、窒化珪素膜
３０２をマスクとして約１仏の厚さの二酸化建素膜をフ
ィールド酸化膜３０４として形成する。
この時、マスクとして用いた窒化樟素膜３０２の表面も
酸化され、薄い二酸化珪素膜が形成されるが、その厚さ
はフィールド酸化膜３０４に比較して無視できる。その
後このマスクとして用いた窒化珪素膜３０２を除去し、
再度熱酸化を行ってそこに約５００Ａの二酸化珪素膜を
ゲート絶縁膜３０５として形成する。次いで例えばシラ
ンを７０ぴ０で熱分解し、多結晶珪素膜のゲート電極３
０６を形成し、更にその上に、例えばシランを酸素と４
００℃で反応させて二酸化珪素３０７を形成し、通常の
フオトレジスト法でこの二酸化珪素３０７を選択的に除
去し、その選択的に除去された二酸化珪素３０７をマス
クにして多結晶珪素膜を３０６をエッチングしてゲート
電極３０６を形成する。次いで、この上から例えば４０
０ｋｅＶでｌＩＢ十イオンを１び３／洲ほど注入し、次
いでそのホウ素を１０００℃の窒素雰囲気中で拡散させ
ｐ型珪素基板中のＰ型不純物濃度より濃いｐ型領域３０
８を形成する。以上の工程を終了した試料の断面図を示
したのが第３図Ｂである。この時第３図Ａのチャンネル
ストッパ３０３として入れておいた領域は当然その後の
加熱工程で図のように深くなっているが、これは本発明
とは直接関係は無い。更にその後、例えばこのまま界酸
の中に浸して、ゲート電極３０６で被覆されていないゲ
ート絶縁膜３０５を除去して桂素面を露出し、９００℃
でリンを酸化性雰囲気中で拡散してｎ型領域３０９を形
成する。
酸化され、薄い二酸化珪素膜が形成されるが、その厚さ
はフィールド酸化膜３０４に比較して無視できる。その
後このマスクとして用いた窒化珪素膜３０２を除去し、
再度熱酸化を行ってそこに約５００Ａの二酸化珪素膜を
ゲート絶縁膜３０５として形成する。次いで例えばシラ
ンを７０ぴ０で熱分解し、多結晶珪素膜のゲート電極３
０６を形成し、更にその上に、例えばシランを酸素と４
００℃で反応させて二酸化珪素３０７を形成し、通常の
フオトレジスト法でこの二酸化珪素３０７を選択的に除
去し、その選択的に除去された二酸化珪素３０７をマス
クにして多結晶珪素膜を３０６をエッチングしてゲート
電極３０６を形成する。次いで、この上から例えば４０
０ｋｅＶでｌＩＢ十イオンを１び３／洲ほど注入し、次
いでそのホウ素を１０００℃の窒素雰囲気中で拡散させ
ｐ型珪素基板中のＰ型不純物濃度より濃いｐ型領域３０
８を形成する。以上の工程を終了した試料の断面図を示
したのが第３図Ｂである。この時第３図Ａのチャンネル
ストッパ３０３として入れておいた領域は当然その後の
加熱工程で図のように深くなっているが、これは本発明
とは直接関係は無い。更にその後、例えばこのまま界酸
の中に浸して、ゲート電極３０６で被覆されていないゲ
ート絶縁膜３０５を除去して桂素面を露出し、９００℃
でリンを酸化性雰囲気中で拡散してｎ型領域３０９を形
成する。
この時、リン拡散で形成されたｐｎ接合３１川まｐ型領
域３０８を突き抜けないようにする。尚、弗酸中の処理
で二酸化珪素膜を３０７は除去され、多結晶珪素３０６
が露出されるのでリン拡散時にはこの多結晶桂素３０６
中にもリンが添加される。酸化性の雰囲気でリン拡散を
行うためｎ型領域３０９上には新たに二酸化桂素膜３１
１が形成され、かつ多結晶珪素膜３０６上にも二酸化桂
素膜３１２が出来て、第３図Ｃに示すような断面図のト
ランジスタが出来上る。必要ならば闇値電圧を制御する
ためイオン注入法でチャンネル領域３１３に不純物を所
望の量だけ入れてもよい。第４図Ａ〜Ｃは本発明の効果
の一例を具体的に説明するための図である。
域３０８を突き抜けないようにする。尚、弗酸中の処理
で二酸化珪素膜を３０７は除去され、多結晶珪素３０６
が露出されるのでリン拡散時にはこの多結晶桂素３０６
中にもリンが添加される。酸化性の雰囲気でリン拡散を
行うためｎ型領域３０９上には新たに二酸化桂素膜３１
１が形成され、かつ多結晶珪素膜３０６上にも二酸化桂
素膜３１２が出来て、第３図Ｃに示すような断面図のト
ランジスタが出来上る。必要ならば闇値電圧を制御する
ためイオン注入法でチャンネル領域３１３に不純物を所
望の量だけ入れてもよい。第４図Ａ〜Ｃは本発明の効果
の一例を具体的に説明するための図である。
第４図Ａの実線は第４図Ｂに示すような回路で、クロッ
クパルス■Ｇを同図Ｃのようにｌｍｓ、８Ｖとして与え
た時の入力信号Ｖ，Ｎをａｈｓ、８Ｖとして、出力信号
ＶｏＵＴの時間変化を見たものである。ここでは負荷Ｒ
Ｌとして球○の抵抗を用いＶｏｏとしては１０Ｖ印加し
、ＶｓｕＢとして−２Ｖを印加した例を示した。それに
対し、従来のトランジスタを用いた場合は第４図Ａの破
線のような特性になる。実線と破線を比較すれば明らか
なように、記憶を保持している時間すなわちゲートの電
荷蓄積時間は格段に長くなっている。以上の実施例では
メモリセル内での現象に関して本発明の効果を説明した
。しかし通常のトランジスタを用いた場合この現象は単
にメモリセル内に止まらず、隣接するメモリセル内のｐ
ｎ接合にまで影響を及ぼし、例えば５０ム間隔で隣接し
ている隣のメモリセルの記憶まで減衰させてしまう。本
発明を用いるとこのような隣接するメモリセルへの影響
も減ずることが出来る。
クパルス■Ｇを同図Ｃのようにｌｍｓ、８Ｖとして与え
た時の入力信号Ｖ，Ｎをａｈｓ、８Ｖとして、出力信号
ＶｏＵＴの時間変化を見たものである。ここでは負荷Ｒ
Ｌとして球○の抵抗を用いＶｏｏとしては１０Ｖ印加し
、ＶｓｕＢとして−２Ｖを印加した例を示した。それに
対し、従来のトランジスタを用いた場合は第４図Ａの破
線のような特性になる。実線と破線を比較すれば明らか
なように、記憶を保持している時間すなわちゲートの電
荷蓄積時間は格段に長くなっている。以上の実施例では
メモリセル内での現象に関して本発明の効果を説明した
。しかし通常のトランジスタを用いた場合この現象は単
にメモリセル内に止まらず、隣接するメモリセル内のｐ
ｎ接合にまで影響を及ぼし、例えば５０ム間隔で隣接し
ている隣のメモリセルの記憶まで減衰させてしまう。本
発明を用いるとこのような隣接するメモリセルへの影響
も減ずることが出来る。
第１図は本発明の実施例と比較するための従釆の絶縁物
ゲート電界効果トランジスタの構造を示す断面図、第２
図は本発明の一実施例の絶縁物ゲート電界効果トランジ
スタの構造を示す断面図、第３図Ａ〜Ｃは本発明の実施
例の構造を得るための製造工程を順次説明する断面図で
あり、更に第４図Ａ〜Ｃは本発明の実施例の効果を説明
するための図である。 １０１，２０１，３０１・・・・・・ｐ型珪素基板、１
０２，２０３，３０９・…・・ｎ型領域、１０３，２０
４，３０５・・…・ゲート絶縁膜、１０４，２０５，３
０６・・・・・・ゲート電極、１０５，２０６，３０３
，３０３′……チヤンネルストツパ、２０２，３０８・
・・・・・ｐ型領域、３０２・・…・窒化珪素膜、３０
４……フィールド酸化膜、３０７，３１１，３１２・・
・・・・二酸化珪素膜、３１０・・・・−・ｐｎ接合。 符丁図多ｚ図 豹乙図 第４図 菊４図
ゲート電界効果トランジスタの構造を示す断面図、第２
図は本発明の一実施例の絶縁物ゲート電界効果トランジ
スタの構造を示す断面図、第３図Ａ〜Ｃは本発明の実施
例の構造を得るための製造工程を順次説明する断面図で
あり、更に第４図Ａ〜Ｃは本発明の実施例の効果を説明
するための図である。 １０１，２０１，３０１・・・・・・ｐ型珪素基板、１
０２，２０３，３０９・…・・ｎ型領域、１０３，２０
４，３０５・・…・ゲート絶縁膜、１０４，２０５，３
０６・・・・・・ゲート電極、１０５，２０６，３０３
，３０３′……チヤンネルストツパ、２０２，３０８・
・・・・・ｐ型領域、３０２・・…・窒化珪素膜、３０
４……フィールド酸化膜、３０７，３１１，３１２・・
・・・・二酸化珪素膜、３１０・・・・−・ｐｎ接合。 符丁図多ｚ図 豹乙図 第４図 菊４図
Claims (1)
- １ 絶縁物ゲート電界効果型トランジスタで構成される
半導体集積回路装置において、ソース領域又はドレイン
領域の少なくとも一つは、半導体基板内に選択的に該半
導体基板と同じ電気伝導型不純物を添加した井戸型領域
内に該電気伝導型とは反対の電気伝導型不純物を選択的
に添加して形成され、しかも該ソース又はドレインと結
線されている他のトランジスタのゲート電極と基板との
間に電荷を蓄積する記憶機能を有することを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51154606A JPS6029229B2 (ja) | 1976-12-21 | 1976-12-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51154606A JPS6029229B2 (ja) | 1976-12-21 | 1976-12-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5377476A JPS5377476A (en) | 1978-07-08 |
| JPS6029229B2 true JPS6029229B2 (ja) | 1985-07-09 |
Family
ID=15587846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51154606A Expired JPS6029229B2 (ja) | 1976-12-21 | 1976-12-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029229B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187804U (ja) * | 1986-05-21 | 1987-11-30 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727054A (en) * | 1980-06-19 | 1982-02-13 | Rockwell International Corp | Selective access array circuit |
| US4771014A (en) * | 1987-09-18 | 1988-09-13 | Sgs-Thomson Microelectronics, Inc. | Process for manufacturing LDD CMOS devices |
-
1976
- 1976-12-21 JP JP51154606A patent/JPS6029229B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187804U (ja) * | 1986-05-21 | 1987-11-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5377476A (en) | 1978-07-08 |
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