JPH07321340A - 薄膜トランジスタの構造及びその製造方法 - Google Patents

薄膜トランジスタの構造及びその製造方法

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Abstract

(57)【要約】 【目的】 自己整合法を利用して工程を単純化しセルサ
イズを最小化すること。 【構成】 本発明薄膜トランジスタは基板上に基板から
突出するように形成させたゲート電極の周囲に半導体層
を形成させ、その半導体層のゲート電極の垂直な側壁の
一方に沿った部分にチャネルを形成させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子である薄膜
トランジスタに係り、特にＳＲＡＭのメモリセルに適し
た薄膜トランジスタの構造及びその製造方法に関するも
のである。
【０００２】
【従来の技術】一般に薄膜トランジスタは、１Ｍ級以上
のＳＲＡＭ素子で負荷抵抗の代わりに使用されたり、液
晶表示素子で各画素領域の画像データ信号をスイッチン
グするスイッチング素子として広く使用されている。
【０００３】このように広く使用される高品質のＳＲＡ
Ｍを作るためには、薄膜トランジスタのオフ電流を減少
させ、オン電流を増加させて、ＳＲＡＭセルの消費電力
を減少させ、かつ記憶特性を向上させなければならな
い。そのためオン／オフ電流比を向上させるための研究
が活発に行われている。
【０００４】このようにオン／オフ電流比を向上させる
ための従来の薄膜トランジスタの製造方法を、添付図面
を参照して説明すると次のようである。図１は従来の薄
膜トランジスタの工程断面図である。従来のＭＯＳ薄膜
トランジスタの製造方法は、ボトムゲート（Ｂｏｔｔｏ
ｍ Ｇａｔｅ）を基本にしたボディポリシリコン（Ｂｏ
ｄｙ Ｐｏｌｉｓｉｌｉｃｏｎ）の固相成長によって結
晶粒径を大きくして製造するものである。この時の固相
成長法とは、６００℃付近で２４時間ほどの長時間熱処
理を行うことをいう。
【０００５】図１ａのように、絶縁基板１または絶縁膜
上にポリシリコンを蒸着し、ゲートマスクを用いたフォ
トエッチング工程によりポリシリコンをパターニングし
てゲート電極２を形成する。そして図１ｂのように、そ
の全面にＣＶＤ法によりゲート絶縁膜３とボディポリシ
リコン４を順次蒸着する。その後、６００℃付近で２４
時間ほどの長時間熱処理を行う固相成長法を通じてボデ
ィポリシリコンの結晶粒径を大きくする。
【０００６】次に、図１ｃのように、前記ボディポリシ
リコン４上に感光膜５を蒸着し、露光及び現像工程でチ
ャネル領域をマスキングする。この時、ソース領域６ａ
がゲート電極２にオーバーラップし、ドレーン領域６ｂ
がゲート電極２とオフセットになるようにチャネル領域
をマスキングする。そして露出されたボディポリシリコ
ン４にｐ型不純物ＢＦ2 イオンを注入して、図１ｄのよ
うにソース及びドレーン領域６ａ、６ｂを形成して、従
来のｐ型ＭＯＳ薄膜トランジスタを完成していた。図に
おいて、ａ：ソース領域、ｂ：チャネル領域、ｃ：オフ
セット領域、ｄ：ドレーン領域である。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来の薄膜トランジスタの製造方法においては、次のよう
な問題点がある。 １．フォトマスク工程でチャネル領域を形成すると共に
オフセット領域を形成するために、工程が複雑で再現性
が難しく、整列程度によってオフ電流の変化が激しいた
めに、薄膜トランジスタの信頼性が低下する。 ２．薄膜トランジスタのチャネルが平面的に構成される
のでセルサイズを小さくするとチャネルの長さも小さく
なって薄膜トランジスタの漏れ電流の増加及びセルサイ
ズに影響がおよぶので、セルサイズを小さくできず、集
積度を高めるのに困難があった。
【０００８】本発明は、上記問題点を解決するためのも
のであり、本発明の目的は、自己整合法を利用して工程
を単純化し、セルサイズを最小にすることにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の薄膜トランジスタの構造は、基板と、前記
基板上に形成されるゲート電極と、前記ゲート電極の一
側に形成される絶縁膜のサイドウォールと、前記基板、
ゲート電極及びサイドウォールの上に設けたゲート絶縁
膜と、前記ゲート絶縁膜上に形成される半導体層と、前
記ゲート電極及びサイドウォールの上側とそのサイドウ
ォールに続く基板上側の半導体層に選択的に形成される
不純物拡散領域と、前記ゲート電極のサイドウォールを
設けた側と反対側の側面に沿う半導体層に形成されるチ
ャネル領域と、を含んでいる。また、本発明の薄膜トラ
ンジスタの製造方法は、基板上にゲート電極用の半導体
層を形成する工程と、ゲート電極となる領域外の一方の
側の前記半導体層を選択的に除去する工程と、ゲート電
極となる部分の前記ゲート絶縁膜と半導体層とを除去し
た側に絶縁膜サイドウォールを形成する工程と、ゲート
電極領域外の前記サイドウォールを形成した側と反対側
の半導体層を選択的に除去してゲート電極を形成する工
程と、その全面にゲート絶縁膜と半導体層を順次に形成
する工程と、前記半導体層に垂直に不純物イオン注入し
てソース及びドレーン領域を形成する工程とを有する。
【００１０】
【実施例】上記本発明は、添付図面を参照して詳細に説
明すると次のようである。図２は本発明の１実施例薄膜
トランジスタの工程断面図で、図３は本発明の薄膜トラ
ンジスタの斜視図で、図４は本発明によるイオン注入濃
度の説明図である。また、図５は本発明方法の他の実施
例の薄膜トランジスタの工程断面図である。
【００１１】本発明の薄膜トランジスタの構造は、絶縁
基板１１上にゲート電極１２が形成され、前記ゲート電
極１２上にキャップゲート絶縁膜１３が形成され、ゲー
ト電極１２とキャップゲート絶縁膜１３の一方の側壁に
絶縁膜のサイドウォール１６が形成され、前記絶縁基板
１１、ゲート電極１２及び絶縁膜のサイドウォール１６
の上にゲート絶縁膜１４と半導体層１５とを順次形成
し、ゲート電極１２及びその上の絶縁膜の上側、サイド
ウォール１６の上側、さらにサイドウォールに続く絶縁
基板１１の上側に不純物拡散層を形成するとともに、並
びにゲート電極１２のサイドウォールを形成させた側と
反対側の絶縁基板１１上にも選択的に不純物拡散層を形
成し、前記ゲート電極１２のサイドウォールを形成させ
た側と反対側の側壁に沿う半導体層１５に垂直にチャネ
ル領域を形成させてある。上記中、オフセット領域を形
成させる必要がない場合はキャップゲート絶縁膜１３を
形成しなくてもよい。
【００１２】このように構成される本発明の薄膜トラン
ジスタの製造方法は、次のようである。まず、図２ａの
ように、絶縁基板１１または絶縁膜７上にゲート電極用
の半導体層（ポリシリコン）７、キャップゲート用の第
１絶縁膜（酸化膜）８、第１感光膜９を順次蒸着する。
第１感光膜９のゲートとなる領域外の一方を除去して第
１絶縁膜８を露出させる。露光及び現像工程でその露出
されたゲート電極用の半導体層７とキャップゲート用の
第１絶縁膜８とをエッチングして除去する。そして前記
第１感光膜９を除去した後、全面に第２絶縁膜を蒸着し
てそれを異方性エッチングでエッチバックして、前記ゲ
ート電極用の半導体層７及びキャップゲート用の第１絶
縁膜８の側壁に第２絶縁膜のサイドウォール１６を図２
ｂのように形成する。ゲート電極用半導体７と第１絶縁
膜８とはゲートとなる領域の前記サイドウォールを形成
させた側と反対側は除去されずに残っているので、この
サイドウォール１６はゲート電極の一方の側壁だけに形
成される。
【００１３】図２ｃのように、第２感光膜１０を蒸着
し、露光及び現像工程によりゲート電極として残す部分
とサイドウォール１６の右側（図面上）の部分とを残し
て第２感光膜１０を除去する。その後その残された第２
感光膜１０をマスクとして用いたエッチング工程で露出
されたゲート電極用の半導体層７とキャップゲート用の
第１絶縁膜８を除去してゲート電極１２とキャップゲー
ト絶縁膜１３を形成する。次に、前記第２感光膜１０を
除去して、図２ｄに示すように、全面にＣＶＤ法でゲー
ト絶縁膜１４と２００〜５００Å程度の半導体層（ポリ
シリコン）１５を順次蒸着する。
【００１４】最後に、図２ｅに示すように、マスキング
工程なしに前記半導体層（ポリシリコン）１５に垂直方
向に不純物イオンを注入してソース及びドレーン領域を
形成して本発明の薄膜トランジスタを完成する。この
時、ｐ型薄膜トランジスタを形成する場合は、１×１０
14 〜１×１０16atoms／cm2 程度の濃度のｐ型不純物
（Ｂｏｒｏｎ）を５kev 〜２０kev のイオン注入エネル
ギーでイオンを注入する。そしてｎ型薄膜トランジスタ
を形成する場合は、１×１０14 〜１×１０16atoms／cm
2 程度の濃度のｎ型不純物（Ａｓ）を１０kev 〜５０ke
v のイオン注入エネルギーでイオンを注入する。この注
入エネルギーは半導体層の奥深くまでは不純物が入って
いかない強さである。
【００１５】図４は本発明によるイオン注入濃度の説明
図である。前記のようにして不純物をイオン注入する
と、不純物は半導体層には充分に注入されるが、ゲート
電極及びキャップゲート絶縁膜の図面上の左側の側壁に
沿う部分は順次薄くなり、さらにその下側には不純物が
注入されない部分が生じる。したがって、ゲート電極の
一方の側壁に沿ってドレーン領域とゲート電極１２の間
にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
領域と、オフセット（Ｏｆｆ Ｓｅｔ）領域と、チャネ
ル領域とが形成されが形成される。
【００１６】すなわち、前記条件でイオン注入をする
と、イオン注入の深さによってイオン注入される濃度差
が発生するので、ゲート電極１２の一方の側壁に沿う半
導体層１５に深さによる自己整合的（Ｓｅｌｆ Ａｌｉ
ｇｎ）なＬＤＤ構造をもつ。
【００１７】そして、キャップゲート絶縁膜１３の厚さ
によって自己整合的にドレーン領域とゲート電極の間に
オフセットが形成される。従って、キャップゲート絶縁
膜１３を厚く形成すればオフセットの深さも増加するの
で、オフセットの長さはマスク工程なしにキャップゲー
ト絶縁膜１３の厚さによって決められる。このように、
簡単な工程によりオフセットの長さを調節してオフ電流
を減少させることができる。
【００１８】図５は、オフセット領域を形成させない場
合の薄膜トランジスタの製造方法を示す図であって、キ
ャップゲート用絶縁膜８を形成させない以外は前記図２
の実施例と特に変わるところはない。同じ要素には同じ
符号を付けて示してある。
【００１９】
【発明の効果】以上説明したように本発明の薄膜トラン
ジスタの構造及びその製造方法においては、次のような
効果がある。薄膜トランジスタのゲート電極の一方の側
壁にのみサイドウォールを形成するためにソース側のオ
フセット領域が自動的になくなり、これによりオン電流
をさらに改善することができる。マスク工程なしに自己
整合的にソース及びドレーンが形成されると同時にＬＤ
Ｄ構造が形成されるので、素子特性が向上しかつ安定す
るばかりでなく、工程が単純化されて歩留まりが向上す
る。
【００２０】薄膜トランジスタのチャネル長さがゲート
電極の高さによって決められ、従来のようにゲート電極
の線幅によってチャネル長さが決められることがないの
で、セルサイズを小さくすることができ、集積度を向上
させることができる。キャップゲート絶縁膜の厚さによ
ってオフセット領域の長さを調節することができるので
希望のオフセット長さを得ることができ、またキャップ
ゲート絶縁膜を形成しなければオフセット領域を形成し
ないこともできるので、マスク工程なしに使用される目
的に適した薄膜トランジスタを形成することができる。
【図面の簡単な説明】
【図１】 従来の薄膜トランジスタの工程断面図であ
る。
【図２】 本発明の１実施例薄膜トランジスタの工程断
面図である。
【図３】 本発明の１実施例薄膜トランジスタの斜視図
である。
【図４】 本発明によるイオン注入濃度の説明図であ
る。
【図５】 他の実施例薄膜トランジスタの工程の断面図
である。
【符号の説明】
７…半導体層、９，１０…感光膜、１１…絶縁基板、１
２…ゲート電極、１３…キャップゲート絶縁膜、１４…
ゲート絶縁膜、１５…半導体層、１６…サイドウォー
ル。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板上に形成されるゲート電極と、 前記ゲート電極の一方の側壁に沿って形成された絶縁膜
    のサイドウォールと、 前記基板、ゲート電極、サイドウォールの上に形成され
    たゲート絶縁膜と、 前記ゲート絶縁膜上に形成される半導体層と、 前記ゲート電極の上側、サイドウォールの上側、及び基
    板の上側の半導体層に形成された不純物拡散領域と、 前記ゲート電極のサイドウォールを設けた側壁と反対側
    の側壁に沿う半導体層に形成されるチャネル領域と、を
    有することを特徴とするトランジスタの構造。
  2. 【請求項２】 前記ゲート電極とゲート絶縁膜の間にキ
    ャップゲート絶縁膜を配置させたことを特徴とする請求
    項１記載の薄膜トランジスタの構造。
  3. 【請求項３】 前記キャップゲート絶縁膜の厚さに相当
    する不純物拡散領域とゲート電極との間がチャネル領域
    中でオフセットになることを特徴とする請求項２記載の
    薄膜トランジスタの構造。
  4. 【請求項４】 前記基板上に絶縁膜がさらに形成される
    ことを特徴とする請求項１記載の薄膜トランジスタの構
    造。
  5. 【請求項５】 基板上にゲート電極用の半導体層を形成
    する工程と、 ゲート電極領域を限定して、そのゲート電極となるであ
    ろう部分の一方の側の前記半導体層を除去する工程と、 前記半導体層を除去して形成されたゲート電極となる部
    分の側壁に絶縁膜のサイドウォールを形成する工程と、 ゲート電極となる部分の前記サイドウォールを形成させ
    た側と反対側の前記半導体層を除去してゲート電極を形
    成する工程と、 ゲート電極を形成させた基板全面にゲート絶縁膜と半導
    体層を順次に形成する工程と、 前記半導体層に垂直に、ほぼその半導体層の厚さに注入
    される注入エネルギーで不純物をイオン注入してソース
    及びドレーン領域を形成する工程と、を有することを特
    徴とする薄膜トランジスタの製造方法。
  6. 【請求項６】 前記ゲート電極の形成ののち、ゲート電
    極上にキャップゲート絶縁膜をさらに形成することを特
    徴とする請求項５記載の薄膜トランジスタの製造方法。
  7. 【請求項７】 前記不純物イオン注入は、ｐチャネルト
    ランジスタの場合、１×１０14 〜１×１０16atoms／cm
    2 の濃度のｐ型不純物イオンを５kev 〜２０kev のエネ
    ルギーでイオン注入することを特徴とする請求項５記載
    の薄膜トランジスタの製造方法。
  8. 【請求項８】 前記不純物イオン注入は、ｎチャネルト
    ランジスタの場合、１×１０14 〜１×１０16atoms／cm
    2 の濃度のｎ型不純物イオンを１０kev 〜５０kev のエ
    ネルギーでイオン注入することを特徴とする請求項５記
    載の薄膜トランジスタの製造方法。
  9. 【請求項９】 前記半導体層は、ポリシリコンを使用す
    ることを特徴とする請求項５記載の薄膜トランジスタの
    製造方法。
  10. 【請求項１０】 前記半導体層は、２００〜５００Å厚
    に形成することを特徴とする請求項５または請求項９記
    載の薄膜トランジスタの製造方法。
  11. 【請求項１１】 キャップゲート絶縁膜の厚さは、ゲー
    ト電極と不純物拡散領域間のオフセットになる長さによ
    って決められることを特徴とする請求項６記載の薄膜ト
    ランジスタの製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0565231A3 (en) * 1992-03-31 1996-11-20 Sgs Thomson Microelectronics Method of fabricating a polysilicon thin film transistor
DE4417154C2 (de) * 1993-05-20 1998-07-02 Gold Star Electronics Dünnfilmtransistor und Verfahren zu deren Herstellung
US5716879A (en) * 1994-12-15 1998-02-10 Goldstar Electron Company, Ltd. Method of making a thin film transistor
US5640023A (en) * 1995-08-31 1997-06-17 Sgs-Thomson Microelectronics, Inc. Spacer-type thin-film polysilicon transistor for low-power memory devices
KR100205306B1 (ko) 1995-12-26 1999-07-01 구본준 박막트랜지스터의 제조방법
US5753543A (en) * 1996-03-25 1998-05-19 Micron Technology, Inc. Method of forming a thin film transistor
KR100298438B1 (ko) 1998-01-26 2001-08-07 김영환 박막트랜지스터및이의제조방법
KR100491141B1 (ko) * 2001-03-02 2005-05-24 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법
GB0111424D0 (en) * 2001-05-10 2001-07-04 Koninkl Philips Electronics Nv Electronic devices comprising thin film transistors
JP4247377B2 (ja) * 2001-12-28 2009-04-02 独立行政法人産業技術総合研究所 薄膜トランジスタ及びその製造方法
US6995053B2 (en) * 2004-04-23 2006-02-07 Sharp Laboratories Of America, Inc. Vertical thin film transistor
US9224655B2 (en) 2013-03-11 2015-12-29 Globalfoundries Inc. Methods of removing gate cap layers in CMOS applications
CN107068694B (zh) * 2017-04-26 2019-10-01 厦门天马微电子有限公司 半导体器件结构及其制作方法、阵列基板和显示装置
KR102639314B1 (ko) * 2020-04-13 2024-02-21 고려대학교 세종산학협력단 수직 구조 전계효과 트랜지스터 및 그 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6333870A (ja) * 1986-07-23 1988-02-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造体
JPH0230147A (ja) * 1988-07-19 1990-01-31 Nec Corp 薄膜トランジスタ及びその製造方法
JPH0425076A (ja) * 1990-05-16 1992-01-28 Sony Corp 薄膜トランジスタ
JPH04109630A (ja) * 1990-08-29 1992-04-10 Nippon Steel Corp Ｍｏｓ型半導体装置の製造方法
JPH04321271A (ja) * 1991-04-19 1992-11-11 Mitsubishi Electric Corp 半導体装置
JPH0521461A (ja) * 1991-07-15 1993-01-29 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1197628A (en) * 1984-01-05 1985-12-03 Thomas W. Macelwee Fabrication of stacked mos devices
US4581623A (en) * 1984-05-24 1986-04-08 Motorola, Inc. Interlayer contact for use in a static RAM cell
JPH0824144B2 (ja) * 1987-06-10 1996-03-06 三菱電機株式会社 半導体装置の製造方法
JPH01291467A (ja) * 1988-05-19 1989-11-24 Toshiba Corp 薄膜トランジスタ
JPH01293566A (ja) * 1988-05-20 1989-11-27 Mitsubishi Electric Corp 半導体装置
JPH02237149A (ja) * 1989-03-10 1990-09-19 Sony Corp 半導体装置とその製造方法
US4997785A (en) * 1989-09-05 1991-03-05 Motorola, Inc. Shared gate CMOS transistor
US5057888A (en) * 1991-01-28 1991-10-15 Micron Technology, Inc. Double DRAM cell
JP2602132B2 (ja) * 1991-08-09 1997-04-23 三菱電機株式会社 薄膜電界効果素子およびその製造方法
KR960012587B1 (ko) * 1991-10-01 1996-09-23 니뽄 덴끼 가부시끼가이샤 비대칭적으로 얇게 도핑된 드레인-금속 산화물 반도체 전계효과 트랜지스터(ldd-mosfet) 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6333870A (ja) * 1986-07-23 1988-02-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造体
JPH0230147A (ja) * 1988-07-19 1990-01-31 Nec Corp 薄膜トランジスタ及びその製造方法
JPH0425076A (ja) * 1990-05-16 1992-01-28 Sony Corp 薄膜トランジスタ
JPH04109630A (ja) * 1990-08-29 1992-04-10 Nippon Steel Corp Ｍｏｓ型半導体装置の製造方法
JPH04321271A (ja) * 1991-04-19 1992-11-11 Mitsubishi Electric Corp 半導体装置
JPH0521461A (ja) * 1991-07-15 1993-01-29 Fujitsu Ltd 半導体装置の製造方法

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Publication number Publication date
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DE4428312A1 (de) 1995-11-23
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