DE4428312C2 - Dünnfilmtransistor und Verfahren zu seiner Herstellung - Google Patents

Dünnfilmtransistor und Verfahren zu seiner Herstellung

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Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf einen Dünnfilmtran­ sistor und insbesondere auf einen solchen Dünnfilmtransistor, der sich zur Bil­ dung von SRAM-Zellen eignet (Zellen eines statischen Speichers mit wahlfreiem Zugriff). Ferner bezieht sich die Erfindung auf ein Verfahren zur Herstellung ei­ nes derartigen Dünnfilmtransistors.
Dünnfilmtransistoren der genannten Art kommen üblicherweise in SRAMs mit einer Speicherkapazität von 1 Megabyte oder mehr zum Einsatz. Sie werden dort als Lastwiderstände eingesetzt. Dünnfilmtransistoren der genannten Art kön­ nen aber auch dazu verwendet werden, in Pixelbereichen einer Flüssigkristall­ anzeige Bilddatensignale zu schalten.
Um eine qualitativ hochwertige SRAM-Einrichtung zu erhalten, müssen Dünn­ filmtransistoren mit sehr kleinem Ausschaltstrom einerseits und mit vergrößertem Einschaltstrom andererseits verwendet werden. Dadurch läßt sich einer­ seits elektrische Energie einsparen, während sich andererseits die Speicherei­ genschaften der SRAM-Zelle verbessern lassen. In den letzten Jahren wurde das Augenmerk im wesentlichen auf eine Verbesserung des EIN/AUS-Stromverhält­ nisses gerichtet.
Zum besseren Verständnis des Hintergrunds der Erfindung wird nachfolgend ein Verfahren zur Herstellung eines Dünnfilmtransistors mit verbessertem EIN/AUS-Stromverhältnis beschrieben. Hierzu wird Bezug auf die Fig. 1a bis 1d genommen. Bei einem MOS-Dünnfilmtransistor, wie er in den Figuren darge­ stellt ist, erfolgt eine Vergrößerung der Korngröße durch ein Feststoff-Phasen- Wachstum eines Siliciumkörpers, der ein Bodengate als Einheit enthält. Das Feststoff-Phasen-Wachstum wird ausgeführt durch Temperung bei etwa 600°C über einen Zeitraum von 24 Stunden.
Zunächst wird auf ein isolierendes Substrat 1 oder auf einen isolierenden Film Polysilicium aufgebracht, das anschließend durch einen Photoätzprozeß struk­ turiert wird, und zwar unter Verwendung einer Gatemaske. Auf diese Weise wird eine Gateelektrode 2 erhalten, wie sie in Fig. 1a dargestellt ist.
Danach werden auf die gesamte Oberfläche der so erhaltenen Struktur der Reihe nach und aufeinanderliegend ein Gateisolationsfilm 3 und ein Polysiliciumfilm 4 aufgebracht. Dies erfolgt mit Hilfe eines sogenannten Blanket Chemical Vapor Deposition-Verfahrens (Blanket-CVD-Verfahren). Das Polysilicium 4 wird so­ dann einem Feststoff-Phasen-Wachstumsprozeß unterworfen, um die Kristall­ körner im Polysilicium zu vergrößern. Die resultierende Struktur ist in Fig. 1b gezeigt.
Der Polysiliciumfilm 4 wird in einem weiteren Schritt mittels eines photoemp­ findlichen Films 5 abgedeckt, der anschließend in gewünschter Weise belichtet und entwickelt wird, so daß durch ihn nur ein Kanalbereich maskiert wird, wie in Fig. 1c zu erkennen ist. Dabei wird die Maskierung des Kanalbereichs so aus­ geführt, daß ein im nächsten Schritt zu bildender Sourcebereich sich mit der Gateelektrode 2 überlappt, während ein später zu bildender Drainbereich ge­ genüber der Gateelektrode 2 versetzt ist.
Schließlich werden P-Typ Dotierungsionen (z. B. BF2-Ionen) in die nicht abgedeckten Bereiche des Polysiliciums implantiert, wie durch die Pfeile in Fig. 1c zu erkennen ist, um auf diese Weise den Sourcebereich 6a und den Drainbereich 6b zu erhalten, die in Fig. 1d gezeigt sind. In dieser Fig. 1d sind mit den Bezugszeichen a, b, c und d der Reihe nach der Sourcebe­ reich, ein Kanalbereich, ein Offset-Bereich (Versetzungsbereich) und der Drainbereich versehen.
Bei der konventionellen Herstellung des Dünnfilmtransistors treten je­ doch einige Probleme auf. So werden der Kanalbereich und der Offset-Be­ reich gleichzeitig definiert, was schwierig zu reproduzieren ist. Darüber hinaus ergibt sich nur eine geringe Betriebszuverlässigkeit des konventio­ nellen Dünnfilmtransistors, da sich sein AUS-Strom in Abhängigkeit des Ausrichtungsgrads erheblich ändert. Der Kanal beim konventionellen Dünnfilmtransistor liegt darüber hinaus in der Substratebene, so daß sich bei einer Miniaturisierung der Zelle eine Verkürzung der Kanallänge er­ gibt, was zu einem Ansteigen des Leckstroms führt und somit einer Minia­ turisierung entgegensteht. Mit derart aufgebauten Dünnfilmtransistoren läßt sich daher kein hoher Integrationsgrad erzielen.
Aus der DE 42 24 793 A1 ist ein Dünnfilmtransistor bekannt, der eine auf einem Substrat angeordnete Gateelektrode aufweist, die von einem Gate­ isolationsfilm überdeckt ist. Auf dem Gateisolationsfilm ist eine Halblei­ terschicht aufgebracht, deren parallel zur Substratoberfläche verlaufen­ den Bereiche mittels einer Selbstausrichtungstechnik dotiert sind, um Source- und Drainbereiche zu bilden. Die neben den Seitenwänden der Gateelektrode liegenden Bereiche der Halbleiterschicht bilden die Kanal­ bereiche des bekannten Dünnfilmtransistors.
Die DE 42 24 793 A1 zeigt einen weiteren Dünnfilmtransistor, bei dem auf der Gateelektrode ein Gatekappen-Isolationsfilm unter dem Gateisola­ tionsfilm vorgesehen ist. Seitenwandstücke sind auf der auf dem Gate­ isolationsfilm aufgebrachten Halbleiterschicht benachbart zu den Seiten­ wänden der Gateelektrode ausgebildet und dienen während eines ersten schrägen Rotations-Ionenimplantationsverfahren als Maske zur Erzeu­ gung leicht dotierter Bereiche. Die hochdotierten Source- und Drainberei­ che werden in einem weiteren Schritt durch senkrechte Ionenimplantation ausgebildet.
Der Erfindung liegt die Aufgabe zugrunde, einen weiteren Dünnfilmtran­ sistor bereitzustellen, der insbesondere ein verbessertes Ein/Aus-Strom­ verhältnis aufweist und sich mit guter Reproduzierbarkeit herstellen läßt, sowie ein geeignetes Verfahren zur Herstellung eines derartigen verbes­ serten Dünnfilmtransistors anzugeben.
Vorrichtungsseitig wird diese Aufgabe durch den Dünnfilmtransistor nach Anspruch 1 gelöst, während die verfahrensseitige Lösung der gestell­ ten Aufgabe im Anspruch 7 angegeben ist. Vorteilhafte Ausgestaltungen der Erfindung sind den jeweils nachgeordneten Unteransprüchen zu ent­ nehmen.
Der erfindungsgemäße Dünnfilmtransistor weist nicht nur ein verbesser­ tes Ein/Aus-Stromverhältnis auf, das mit guter Reproduzierbarkeit her­ gestellt werden kann, sondern eignet sich auch zur weiteren Miniaturisie­ rung und besitzt eine hohe Betriebszuverlässigkeit.
Ein bei einer vorteilhaften Weiterbildung der Erfindung vorgesehener Ga­ tekappen-Isolationsfilm auf der Oberseite der Gateelektrode dient zur Einstellung eines Versetzungs- oder Offsetbereichs zwischen der Gateelektrode und dem durch Ionenimplantation erhaltenen Diffusions­ bereich, der als LDD-Bereich verwendbar ist. Die Ionenimplantation er­ folgt wenigstens annähernd senkrecht zur Substratoberfläche, so daß in den vertikal, also in den im wesentlichen senkrecht zur Substratoberflä­ che stehenden Bereich der Halbleiterschicht von oben hinein Ionen im­ plantiert werden. Je nach Eindringtiefe des Dotierungsprofils in diesen vertikal stehenden Bereich hinein oder nach Dicke des Gatekappen-Isola­ tionsfilms wird der Offset-Bereich zwischen der Gateelektrode und dem Drainbereich (LDD-Be­ reich) erhalten.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher be­ schrieben. Es zeigen:
Fig. 1a bis 1d Querschnittsdarstellungen zur Erläuterung eines konventionel­ len Verfahrens zur Herstellung eines Dünnfilmtransistors;
Fig. 2a bis 2e Querschnittsdarstellungen zur Erläuterung eines Verfahrens nach der Erfindung zur Herstellung eines erfindungsgemäßen Dünn­ filmtransistors;
Fig. 3 eine schematische Perspektivansicht eines Dünnfilmtransistors nach der Erfindung; und
Fig. 4 eine Querschnittstruktur eines erfindungsgemäßen Dünnfilmtransis­ tors mit Angabe der Konzentration der implantierten Ionen.
Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfin­ dung unter Bezugnahme auf die Zeichnung im einzelnen beschriebenen, wobei gleiche Teile mit den gleichen Bezugszeichen versehen sind.
Die Fig. 2a bis 2e zeigen ein Verfahren nach der Erfindung zur Herstellung eines erfindungsgemäßen Dünnfilmtransistors.
In Fig. 2a ist mit dem Bezugszeichen 11 ein isolierendes Substrat oder ein isolie­ render Film bezeichnet. Darauf wird eine halbleitende Schicht 7 aufgebracht, die zur Bildung einer Gateelektrode dient. Bei der halbleitenden Schicht 7 kann es sich um Polysilicium handeln. Sodann wird auf die halbleitende Schicht 7 ein erster Isolationsfilm 8 aufgebracht, der ein Oxidfilm sein kann. Dieser erste Iso­ lationsfilm dient zur Bildung einer Gatekappe. Auf den ersten Isolationsfilm 8 wird schließlich ein erster photoempfindlicher Film 9 aufgebracht, wie die Fig. 2a erkennen läßt.
Anschließend erfolgt ein Belichtungs- und Entwicklungsprozeß, um eine Seite zu definieren, an der später eine Gateelektrode gebildet wird. Mit anderen Wor­ ten wird der erste photoempfindliche Film 9 bereichsweise wieder entfernt, so daß der erste Isolationsfilm 8 teilweise freiliegt. Unter Verwendung des ersten photoempfindlichen Films 9 als Ätzmaske werden dann die unter ihm liegenden Filme 8 und 7 selektiv weggeätzt, also der erste Isolationsfilm 8 und dann die halbleitende Schicht 7, bis das Substrat 11 freiliegt. Anschließend wird der er­ ste photoempfindliche Film 9 vollständig entfernt. Danach wird auf die so erhal­ tene Struktur ein zweiter Isolationsfilm aufgebracht, der anschließend durch anisotropes Ätzen zurückgeätzt wird, um ein aus dem Material des zweiten Iso­ lationsfilms bestehendes Seitenwandstück 16 an einer Seitenwand zu erhalten, die durch die freigelegten Stirnseiten der halbleitenden Schicht 7 und des ersten Isolationsfilms 8 gebildet wird. Das Seitenwandstück 16 liegt dabei in seinem unteren Bereich auf dem Substrat 11 auf und ist nach außen konvex ausgebil­ det.
Anschließend wird die gesamte so erhaltene Struktur durch eine zweite photo­ empfindliche Schicht 10 abgedeckt, die dann so belichtet und entwickelt wird, daß sie nur noch in einem bestimmten Bereich stehen bleibt. Diese zweite photo­ empfindliche Schicht 10 überdeckt dann nur noch einen Teil des ersten Isola­ tionsfilms 8, das Seitenwandstück 16 und einen sich daran anschließenden Teil des Substrats 11. Durch die so strukturierte Schicht 10 wird die andere Seite des Gateelektrodenbereichs festgelegt, also die dem Seitenwandstück 16 gegen­ überliegende Seite, wie die Fig. 2c erkennen läßt.
Danach erfolgt ein Ätzprozeß unter Verwendung des zweiten photoempfindli­ chen Films 10 als Ätzmaske, um den ersten Isolationsfilm 8 und danach die halbleitende Schicht 7 bereichsweise zu entfernen, und zwar so weit, bis das Substrat 11 wieder freiliegt. Durch den verbleibenden Teil der halbleitenden Schicht 7 wird eine Gateelektrode 12 gebildet, während der verbleibende Teil des ersten Isolationsfilms 8 einen Gatekappen-Isolationsfilm 13 bildet, wie in Fig. 2d zu erkennen ist. Die Fig. 2d zeigt ebenfalls, daß nach Entfernen des zwei­ ten photoempfindlichen Films 10 auf die gesamte Oberfläche der so erhaltenen Struktur ein Gateisolationsfilm 14 aufgebracht wird, auf den anschließend eine Halbleiterschicht 15 (z. B. aus Polysilicium) mit einer Dicke von etwa 20 bis etwa 50 nm (200 bis etwa 500 Å) aufgebracht wird. Das Aufbringen dieser Schichten kann wiederum mit Hilfe eines CVD-Prozesses erfolgen, beispielsweise mittels eines sogenannten Blanket-CVD-Prozesses (abgedeckter bzw. abgeschirmter CVD-Prozeß).
Ohne weitere Maskierung werden dann Dotierungsionen in die z. B. aus Polysili­ cium bestehende Halbleiterschicht 15 implantiert, wie durch die vertikalen Pfeile in Fig. 2e angedeutet ist. Die Ionen werden also vorzugsweise senkrecht zur Substratoberfläche implantiert. Auf diese Weise werden ein Sourcebereich und ein Drainbereich erhalten, wie ebenfalls in Fig. 2e gezeigt. Zur Bildung ei­ nes p-Typ Dünnfilmtransistors werden p-Typ Dotierungsionen (z. B. Borionen) mit einer Beschleunigungsenergie von 5 bis 20 KeV implantiert sowie mit einer Verunreinigungsdichte von etwa 1 × 1014 bis etwa 1 × 1016 Atomen pro cm2. Soll dagegen ein n-Typ Dünnfilmtransistor gebildet werden, so werden n-Typ Dotierungsionen (z. B. As-Ionen) mit einer Beschleunigungsenergie von 10 bis 50 KeV implantiert, wobei eine Verunreinigungsdichte von etwa 1 × 1014 bis et­ wa 1 × 1016 Atomen pro cm2 eingestellt wird.
Die Fig. 3 zeigt die Struktur eines nach dem erfindungsgemäßen Verfahren her­ gestellten Dünnfilmtransistors. Dieser Dünnfilmtransistor nach der Erfindung enthält ein isolierendes Substrat 11, eine Gatestruktur in einem vorbestimmten Bereich auf dem isolierenden Substrat 11, zu der eine Gateelektrode 12, ein die Gateelektrode 12 oben abdeckender Gatekappen-Isolationsfilm 13 und ein aus einem isolierenden Film bestehendes Seitenwandstück 16 gehören, einen Gate­ isolationsfilm 14, der sowohl den anderen bzw. verbleibenden Bereich des iso­ lierenden Substrats 11 und die freiliegende Oberfläche der Gatestruktur ab­ deckt, und eine Halbleiterschicht 15, die den Gateisolationsfilm 14 abdeckt. Das Seitenwandstück 16 ist, wie bereits erwähnt, sowohl an einer Seitenwand der Gateelektrode 12 als auch an der mit dieser fluchtenden Seitenwand des Ga­ tekappen-Isolationsfilms 13 vorhanden und steht andererseits auf dem Sub­ strat. In der Halbleiterschicht 15 an der dem Seitenwandstück 16 gegenüberlie­ genden Seite der Gatestruktur, also in dem vertikal verlaufenden Teil der Halb­ leiterschicht 15 in der Nähe der anderen Seitenwand der Elektrodenstruktur be­ findet sich der Kanalbereich, dessen Längsrichtung senkrecht zur Substrato­ berfläche 11 steht. In dieses vertikal stehende Stück der Halbleiterschicht 15 sind von oben die Verunreinigungsionen hineindotiert worden, die jetzt in Rich­ tung zum Kanalbereich diffundieren. Das sich einstellende Verunreinigungs- bzw. Dotierungsprofil ist in Fig. 4 zu erkennen.
Es sei noch darauf hingewiesen, daß bei der Dünnfilm-Transistorstruktur nach der Erfindung der Gatekappen-Isolationsfilm 13 auch entfallen kann.
Die Fig. 4 zeigt genauer den Verlauf der Ionenkonzentration im vertikalen Teil der Halbleiterschicht 15 beim erfindungsgemäßen Dünnfilmtransistor. Die Im­ plantation der Dotierungsionen führt dazu, daß der Drainbereich gegenüber der Gateelektrode 12 versetzt ist und daß der Kanalbereich im vertikalen Teil der Halbleiterschicht 15 liegt, also in demjenigen Bereich, der senkrecht zur Ober­ fläche des Substrats 11 steht. Dieser vertikale Bereich der Halbleiterschicht 15 liegt an der dem Seitenwandstück 16 gegenüberliegenden Seite der Gatestruk­ tur. Wie zu erkennen ist, bildet sich im vertikalen Stück der Halbleiterschicht 15 oben ein "LDD"-Bereich aus, also ein Drainbereich mit leichter Dotierung, wobei diese Drainbereich gegenüber der Gateelektrode 12 in Vertikalrichtung nach oben versetzt ist, und zwar um den in Fig. 4 gezeichneten Offset-Bereich. In Fig. 4 ist auch der leicht dotierte Drainbereich mit LDD angegeben. Da sich die Dich­ te der implantierten Dotierungsionen mit zunehmender Tiefe des vertikal ste­ henden Stücks der Halbleiterschicht 15 ändert, bildet sich ein Dichtegradient bezüglich der dotierten Ionen aus. Die LDD-Struktur ergibt sich daher in selbst­ ausrichtender Weise innerhalb einer vorbestimmten Tiefe im vertikalen Teil der Halbleiterschicht 15.
Der sich ausbildende Offset-Bereich liegt zwischen dem Drainbereich LDD und des Gateelektrode und ergibt sich ebenfalls in selbstausrichtender Weise sowie unter Berücksichtigung der Dicke des Gatekappen-Isolationsfilms 13. Ist kein Gatekappen-Isolationsfilm 13 vorhanden, bildet sich im wesentlichen auch kein Offset-Bereich. Ist dagegen ein dicker Gatekappen-Isolationsfilm vorhan­ den, so wird ein relativ tiefer bzw. langer Offset-Bereich erhalten. Nach der Er­ findung läßt sich somit der AUS-Strom reduzieren, und zwar ohne einen Ma­ skierungsprozeß, da die Tiefe bzw. Länge des Offset-Bereichs oder des Offsets durch die Dicke des Gatekappen-Isolationsfilms 13 bestimmt wird.
Mit der Erfindung werden einige Vorteile erzielt.
Zunächst ergibt sich ein verbesserter EIN-Strom, da infolge des Seitenwand­ stücks 16 an einer Seitenwand der Gateelektrode der Offset-Bereich an der Source-Seite verschwindet.
Andererseits werden nicht nur verbesserte Vorrichtungseigenschaften erhal­ ten, sondern es ergibt sich auch eine erhöhte Produktionsrate infolge der einfa­ cheren Herstellung des Dünnfilmtransistors, bei der kein weiterer Maskie­ rungsprozeß mehr erforderlich ist, da sich Source und Drain bzw. LDD in selbst­ ausrichtender Weise bilden.
Auch der Integrationsgrad läßt sich bei Verwendung des erfindungsgemäßen Dünnfilmtransistors erhöhen, da jetzt die Kanallänge des Dünnfilmtransistors durch die Höhe der Gateelektrode bestimmt wird. Die Zelle selbst kann sehr viel kleiner werden als im konventionellen Fall, bei welchem sich die Kanallänge durch die Breite der Gateelektrode bestimmt. Andererseits läßt sich die Zellen­ größe beim Dünnfilmtransistor nach der Erfindung auch dadurch weiter redu­ zieren, weil die Tiefe des Offsets durch die Dicke des Gatekappen-Isolations­ films bestimmt wird.
Nicht zuletzt läßt sich der Dünnfilmtransistor nach der Erfindung ohne weite­ ren Maskierungsprozeß herstellen, da die Dicke des Gatekappen-Isolations­ films die Offset-Länge bestimmen kann. Ist kein Gatekappen-Isolationsfilm vor­ handen, wird kein Offset-Bereich erhalten.

Claims (12)

1. Dünnfilmtransistor mit
einem Substrat (11);
einer in einem vorbestimmten Bereich auf dem Substrat (11) vorgese­ henen Gateelektrode (12), die zwei Seitenwände und eine Oberseite auf­ weist;
einem Isolationsseitenwandstück (16) an einer Seitenwand der Ga­ teelektrode (12);
einem Gateisolationsfilm (14) auf dem Isolationsseitenwandstück (16), der Oberseite und der anderen Seitenwand der Gateelektrode (12) so­ wie auf dem Substrat (11);
einer Halbleiterschicht (15) auf dem Gateisolationsfilm (14), wobei die Halbleiterschicht (15) einen Kanalbereich an der anderen Seitenwand der Gateelektrode (12) aufweist; und
einem Sourcebereich sowie einem Drainbereich in der Halbleiter­ schicht (15).
2. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß ein Gatekappen-Isolationsfilm (13) auf der Oberseite der Gateelektro­ de (12) zwischen dieser und dem Gateisolationsfilm (14) vorgesehen ist.
3. Dünnfilmtransistor nach Anspruch 2, dadurch gekennzeichnet, daß der Drainbereich auf der Oberseite der Gateelektrode (12) ausgebildet ist und daß ein Offsetbereich in der Halbleiterschicht (15) zwischen dem Drain- und dem Kanalbereich vorgesehen ist.
4. Dünnfilmtransistor nach Anspruch 1, 2 oder 3, dadurch gekenn­ zeichnet, daß die Halbleiterschicht (15) im wesentlichen aus Polysilizium oder amorphem Silizium besteht.
5. Dünnfilmtransistor nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß zwischen dem Kanalbereich und dem auf der Oberseite der Gateelektrode (12) angeordneten Drainbereich ein leicht do­ tierter Drainbereich vorgesehen ist.
6. Dünnfilmtransistor nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß das Substrat (11) eben ist und die andere Sei­ tenwand der Gateelektrode (12) senkrecht zur Substratoberfläche ist.
7. Verfahren zur Herstellung eines Dünnfilmtransistors mit folgenden Schritten:
  • - Bilden einer zwei Seitenwände und einer Oberseite aufweisenden Ga­ teelektrode (12) auf einem vorbestimmten Bereich eines Substrats, an de­ ren einer Seitenwand ein Isolationsseitenwandstück (16) vorgesehen ist;
  • - Bilden eines Gateisolationsfilms (14) auf dem Isolationsseitenwand­ stück (16), der Oberseite und der anderen, dem Isolationsseitenwand­ stück (16) gegenüberliegenden Seitenwand der Gateelektrode (12) sowie auf dem Substrat (11);
  • - Bilden einer Halbleiterschicht (15) auf dem Gateisolationsfilm (14), die einen Kanalbereich an der anderen Seitenwand der Gateelektrode (12) aufweist; und
  • - Bilden von Source- und Drainbereichen in der Halbleiterschicht (15).
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß auf der Oberseite der Gateelektrode (12) ein Gatekappen-Isolationsfilm (13) gebil­ det wird, bevor der Gateisolationsfilm (14) gebildet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß ein Off­ setbereich zwischen dem auf der Oberseite der Gateelektrode (12) ange­ ordneten Drainbereich und dem Kanalbereich gebildet wird.
10. Verfahren nach Anspruch 7, 8 oder 9, dadurch gekennzeichnet, daß die Halbleiterschicht (15) aus Polysilizium oder amorphem Silizium herge­ stellt wird.
11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekenn­ zeichnet, daß zwischen dem Kanal- und dem Drainbereich ein leicht do­ tierter Drainbereich gebildet wird.
12. Verfahren nach einem der Ansprüche 7 bis 11, dadurch gekenn­ zeichnet, daß die andere Seitenwand der Gateelektrode (12) senkrecht zur ebenen Substratoberfläche ausgebildet wird.
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