DE4215010C2 - Halbleitereinrichtung und Verfahren zu deren Herstellung - Google Patents
Halbleitereinrichtung und Verfahren zu deren HerstellungInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Halbleiterein
richtung der im Patentanspruch 1, 6 oder 7 genannten Gattung
und ein Verfahren zur Herstellung einer Halbleitereinrichtung
der im Patentanspruch 18 oder 23 genannten Gattung.
Mit der Zunahme der Integrationsdichte von integrierten Halb
leiterschaltungseinrichtungen vom MOS-Typ wird die Kanallänge
der MOS-Feldeffekttransistoren, die die Einrichtungen bilden,
signifikant verringert. Auch die Kanalbreite (Transistorbreite)
wurde kleiner.
Im folgenden wird ein Verfahren zur Herstellung eines
MOS-Feldeffekttransistors, wie er bei der Anmelderin entwickelt wurde, unter Bezugnahme auf die Fig.
19A bis 19C beschrieben.
Ein Elementisolationsgebiet 2 wird mittels des sogenannten
LOCOS (lokale Oxidation von Silizium)-Verfahrens auf der Haupt
oberfläche eines p-Halbleitersubstrates 1 gebildet. Dann wird
durch thermische Oxidation auf einem durch das Elementisola
tionsgebiet 2 umgebenen aktiven Gebiet eine Oxidschicht 3a ge
bildet. Auf dem gesamten Halbleitersubstrat 1 werden eine poly
kristalline Siliziumschicht 4a, die mit Verunreinigungen do
tiert ist, und dann eine Oxidschicht 5a mittels CVD (chemischer
Gasphasenabscheidung) abgeschieden, worauf das Mustern einer
Resistschicht 6 folgt (Fig. 19A).
Mit der Resistschicht 6 als Maske wird ein anisotropes Ätzen
zum Ausbilden einer Gateisolierschicht 3, einer
Gateelektrode 4 und einer Isolierschicht 5 ausgeführt. Unter
Verwendung der Gateelektrode 4 und der Isolierschicht 5 als
Maske werden n-Verunreinigungen implantiert, um eine Störstel
lenschicht 7 niedriger Konzentration zu bilden (Fig. 19B).
Mittels des CVD-Verfahrens wird eine Oxidschicht auf dem gesam
ten Halbleitersubstrat abgeschieden, die anschließend anisotrop
geätzt wird, um Seitenwand-Abstandshalter oder -Bedeckungen 8
auf den Seiten der Gateelektrode 4 und der Isolierschicht 5 zu
bilden. Dann werden n-Verunreinigungen unter Nutzung der Isolierschicht
5 und der Seitenwand-Abstandshalter 8 als Maske im
plantiert, um eine Störstellenschicht 9 hoher Konzentration zu
bilden (Fig. 19C).
Wenn die Kanallänge eines solchen, auf die oben beschriebene
Weise gebildeten MOS-Feldeffekttransistors entscheidend ver
ringert wird, wird die Erzeugung "heißer" Elektronen infolge
des starken elektrischen Feldes zwischen Source und Drain
wichtig. Diese "heißen" Elektronen werden in die Gateisolier
schicht eingeführt und dort angesammelt, so daß die Bauelement
charakteristiken sich verschlechtern. Damit gibt es bei inte
grierten MOS-Schaltungseinrichtungen, die durch MOS-Feldeffekt
transistoren mit herkömmlicher Planarstruktur ausgeführt
werden, das Problem, daß der Erhöhung der Integrationsdichte
durch das Auseinanderklaffen der Bedürfnisse nach minimaler Ka
nallänge und Vermeidung einer Degradation der Transistorcha
rakteristiken Grenzen gesetzt sind.
Außerdem gibt es das Problem, daß die
Leitfähigkeit des Transistors infolge einer Verringerung
seiner Kanalbreite absinkt.
Es wurde ein MOS-Feldeffekttransistor vom vertikalen Typ vor
geschlagen, bei dem ein (in Tiefenrichtung) projiziertes Muster
aus einkristallinem Silizium auf der Hauptoberfläche des Sili
ziumsubstrates gebildet ist, wobei die Flanke des Musters als
Kanalgebiet zur Erreichung einer hinreichenden Kanallänge ohne
Verschlechterung der Bauelementcharakteristiken auch dann
dient, wenn die Fläche des Transistors entsprechend den Anfor
derungen einer Erhöhung des Integrationsgrades der MOS-Schal
tungseinrichtung drastisch verringert wird.
Ein herkömmliches, in der JP 63-153 864 A offenbartes, Verfahren zur Herstellung eines solchen MOS-
Feldeffekttransistors vom vertikalen Typ wird im folgenden
unter Bezugnahme auf die Fig. 20A bis 20F beschrieben.
Eine Isolierschicht 12 z. B. aus Siliziumdioxid wird mit einer
Dicke von etwa 0,5 bis 2 µm auf einem p-Siliziumsubstrat 11 ge
bildet. Eine rechteckige Öffnung 13 mit einer Abmessung von
etwa 3 µm für eine Seite wird entsprechend dem Draingebiet je
des Transistors in der Isolierschicht 12 mittels Fotolithogra
fie gebildet. Unter Nutzung eines Mischgases aus beispielsweise
Dichlorsilan als Materialgas für das Silizium, Chlorwasserstoff
als Reaktionsgas und Wasserstoff als Trägergas wird eine ein
kristalline Siliziumschicht 104 mit einer Dicke von etwa 0,5
bis 2 µm, die im wesentlichen gleich derjenigen der Isolier
schicht 12 ist, innerhalb der Öffnung 13 der Isolierschicht 12
auf der Vorderseite des freigelegten Siliziumsubstrates 11
mittels einer herkömmlichen Technik des selektiven epitaxialen
Aufwachsens von Silizium aufgewachsen, wobei das Dichlorsilan
bei einer Temperatur von etwa 1100 bis 1200°C thermisch
zersetzt wird (Fig. 20A).
Die Isolierschicht 12 wird dann durch Naßätzen aufgelöst, um
ein einkristallines Silizium-Projektionsmuster 14 von 0,5 bis
2 µm Höhe auf der Oberfläche des Siliziumsubstrates 1 zu bilden
(Fig. 20B).
Eine Gateisolierschicht 15 wird auf der gesamten Oberfläche des
einkristallinen Silizium-Projektionsmusters 14 und der freige
legten Vorderseite des Siliziumsubstrates 11 gebildet. Dann
wird auf dem Siliziumsubstrat 11 durch Bedampfen eine poly
kristalline Siliziumschicht 106 gebildet, in die z. B. Verunrei
nigungen vom n-Typ implantiert werden (Fig. 20C).
Danach wird die polykristalline Siliziumschicht 106 durch ein
herkömmliches reaktives Ionenätzverfahren geätzt, bis die Ober
fläche der Gateisolierschicht 15 freigelegt ist, um eine Gate
elektrode 16 zu bilden. Das Ätzen wird weiter fortgesetzt, bis
die freigelegte Gateisolierschicht 15 entfernt ist (20D).
Eine durchgehende Oxidschicht 17 wird auf der freigelegten Si
liziumoberfläche gebildet, wonach n-Verunreinigungen mit hoher
Konzentration durch diese hindurch unter Nutzung der Gateelek
trode 16 als Maske ionenimplantiert werden. Die implantierten
Ionen werden einem Aktivierungsschritt unterzogen, um ein n⁺-
Draingebiet 18 in der Oberfläche des einkristallinen Silizium-
Projektionsmusters 14 und ein n⁺-Sourcegebiet 19 in der Ober
fläche des Siliziumsubstrates 11 zu bilden (Fig. 20E).
Die durchgehende Oxidschicht 17 wird anschließend auf herkömm
liche Weise entfernt und eine Oxidschicht 20 zum Absperren ge
genüber Verunreinigungen wird auf der freigelegten Silizium
oberfläche ausgebildet. Dann wird ein Zwischenschichtisolier
film 21 auf dem Halbleitersubstrat mit einem Kontaktloch 22
darin für das Draingebiet 18 gebildet. Danach wird eine sich
über das Kontaktloch 22 und den Zwischenschichtisolierfilm 21
erstreckende Verbindung 23 ausgebildet (Fig. 20F). Eine
Draufsicht des Layout-Diagramms des Aufbaus nach Fig. 7F ist
in Fig. 21 gezeigt.
Bei den oben beschriebenen Herstellungsverfahren wird in der genannten japa
nischen Patent-Offenlegungsschrift Nr. 63-1 53 864
ausgeführt, daß die die Seitenflanke des einkristal
linen Silizium-Projektionsmusters enthaltende Oberflächen
schicht durch thermische Oxidation aufgebracht wird, worauf die
gebildete thermische Oxidschicht entfernt wird, um die Auf
wachs-Defekte, die in der Seitenflanke des einkristallinen Si
lizium-Projektionsmusters erzeugt wurden, zu entfernen.
Da ein MOS-Feldeffekttransistor vom vertikalen Typ, der durch
die oben beschriebenen Herstellungsschritte erzeugt wurde, eine
epitaxiale Siliziumschicht von rechteckigem Querschnitt auf
einem Siliziumsubstrat aufweist, taucht das Problem auf, daß
infolge der Verringerung der Breite der im Stufenabschnitt
gebildeten Gateelektrode bei einer Verkleinerung des Musters im
Rahmen der Hochintegration die Schwellspannung erhöht wird
(Schmalkanal- bzw. "Narrow Channel"-Effekt).
Der "Narrow Channel"-Effekt ist eine Erscheinung, bei der der
Absolutwert der Schwellspannung bei Verringerung der Kanalbrei
te in Richtung senkrecht zur Richtung der Kanallänge höher
wird. Die Ursache dafür wird im folgenden unter Bezugnahme auf
die Fig. 22A und 22B beschrieben.
Wenn das Verhältnis der Breite des durch die Elementisolations
gebiete 102 eingeschlossenen bzw. begrenzten, in der Oberfläche
des Siliziumsubstrates 101 gebildeten Kanalgebietes 103 (in der
Abbildung w) zur Tiefe des Kanalgebietes 103 das unter dem Ein
fluß des elektrischen Feldes von der Gateelektrode 104 steht
(in der Abbildung d), d. h. w/d relativ groß ist, wie in Fig.
22A gezeigt, ist die Größenordnung des Gebietes s2, das unter
dem Elementisolationsgebiet 102 liegt, im Vergleich zum Gebiet
s1 direkt unterhalb des durch die Elementisolationsgebiete 102
eingeschlossenen aktiven Gebietes relativ klein. Dies bedeutet,
daß die Schwellspannung unabhängig vom Einfluß des Gebietes s2
ist und von der Größe des Gebietes s1 abhängt. Wenn w/d relativ
klein ist, wie in Fig. 22B gezeigt, ist die Größe des Gebietes
s2 im Vergleich zur Größe des Gebietes s1 relativ groß und kann
nicht vernachlässigt werden. Damit wird die zur Umkehrung des
Leitungstyps des Gebietes s1 benötigte Gatespannung im Falle
der Fig. 22B größer als im Falle der Fig. 22A, was zu einer
höheren Schwellspannung führt.
Außerdem gibt es das Problem, daß das Muster von rechteckiger
Gestalt sich leicht einer kreisförmigen Gestalt annähert bzw.
abgerundet wird, so daß ein rechteckiges Muster entsprechend
dem früheren Entwurf infolge der Beugung des Lichts im Schritt
der Lithografie bei der Musterbildung einer epitaktischen Sili
ziumschicht mit fortschreitender Miniaturisierung zunehmend
schwer zu erhalten ist.
Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung mit
einem MOS-Feldeffekttransistor mit hoher Integrationsdichte und
hinreichend niedriger Schwellspannung sowie ein Verfahren zu
deren Herstellung bereitzustellen. Bei dieser Halbleiterein
richtung soll insbesondere der "Narrow Channel"-Effekt unter
drückt sein.
Zur Lösung der genannten Aufgabe weist eine erfindungsgemäße
Halbleitereinrichtung die Merkmale des Patentanspruches 1, 6 oder 7 auf.
Bei diesem Aufbau erstreckt sich das Kanalgebiet als solches
auf gekrümmte oder gebogene Weise in seiner Breitenrichtung.
Damit kann eine Kanalbreite gewährleistet werden, die größer
als diejenige eines linear in Breitenrichtung gebildeten Kanal
gebietes ist. Im Ergebnis dessen kann ein durch den "Narrow
Channel"-Effekt bewirktes Ansteigen der Schwellspannung unter
drückt werden.
Genauer enthält eine Halbleitereinrichtung gemäß bevorzugter Ausgestaltungen
der Erfindung ein Elementtrenngebiet auf der Hauptoberfläche
eines Halbleitersubstrates, das ein aktives Gebiet umgibt, um
dieses von anderen Gebieten zu trennen, und eine aktive Schicht
aus einer Halbleiterschicht vorbestimmter Dicke mit einer Öff
nung mit einer inneren Seitenwand mit einer gebogenen Ober
fläche, die die Hauptoberfläche des Halbleitersubstrates im die
aktive Schicht enthaltenden Gebiet freilegt. Eine Gateelektrode
ist in der unteren Ecke der inneren Seitenwand der Öffnung mit
einer Gateisolierschicht dazwischen gebildet. Eine Störstel
lenschicht, die das Source-/Drain-Gebiet wird, ist in der
Hauptoberfläche des Halbleitersubstrates innerhalb der Öffnung
und in den entsprechenden aktiven Gebieten der Oberfläche der
aktiven Schicht gebildet.
Da die Halbleitereinrichtung einen Aufbau hat, bei dem die
Öffnung in der aktiven Schicht mit einer inneren Seitenwandung
mit einer gekrümmten Oberfläche gebildet ist, ist die innere
Oberfläche der Öffnung, wo die Gateelektrode gebildet ist, d. h.
die Kanaloberfläche, dementsprechend gekrümmt. Da eine größere
Kanalbreite, verglichen mit dem Fall, daß die Oberfläche eine
Ebene ist, gewährleistet wird, kann ein Ansteigen der Schwell
spannung infolge des "Narrow-Channel"-Effekts unterdrückt
werden.
Die Öffnung in der aktiven Schicht ist vorzugsweise in kreis
förmiger oder ovaler Säulengestalt ausgebildet. Diese säulen-
bzw. zylinderförmige Öffnung hat den Vorteil, daß sie eine
Strukturierung mit hohem Miniaturisierungsgrad ermöglicht. Eine
ovale säulenförmige Öffnung erlaubt weiterhin eine größere
Krümmung der inneren Seitenwand, wo die Gateelektrode gebildet
ist, als im Falle einer säulenförmigen Öffnung mit kreisför
migem Querschnitt. Dies ergibt eine größere Kanalbreite,
wodurch der "Narrow-Channel"-Effekt weiter unterdrückt werden
kann.
Die Aufgabe wird auch gelöst durch ein Verfahren mit den Merkmalen
des Patentanspruches 18 oder 23.
Bei dem Verfahren zur Herstellung einer Halbleitereinrichtung
wird insbesondere eine Oxidschicht in kreisförmi
ger oder ovaler Säulengestalt mit vorbestimmter Ebenenkonfigu
ration und Dicke auf der Hauptfläche eines Halbleitersubstrates
gemustert. Unter Verwendung dieser Oxidschicht als Maske wird
eine aktive Schicht aus einer Halbleiterschicht in epitaxialer
Weise auf der Hauptoberfläche des Halbleitersubstrates aufge
wachsen. Die Oxidschicht wird dann entfernt, um eine Öffnung
mit einer inneren Seitenwand mit gekrümmter Oberfläche zu bil
den. Ein Elementisolationsgebiet wird im die aktive Schicht um
gebenden Gebiet auf der Hauptoberfläche des Halbleitersubsta
tes, wo die Öffnung gebildet ist, und auf der Hauptoberfläche
der aktiven Schicht gebildet. Eine Gateoxidschicht wird durch
thermische Oxidation auf der gesamten Oberfläche, wo das
Halbleitersubstrat freigelegt ist, gebildet. Dann wird eine
Polysiliziumschicht auf diese Gateoxidschicht abgeschieden. Ein
anisotropes Ätzen wird auf die Polysiliziumschicht angewendet,
um eine Gateelektrode auf der Seitenwand innerhalb des aktiven
Gebietes in der Öffnung zu bilden. Eine Oxidschicht wird auf
das gesamte Halbleitersubstrat abgeschieden, worauf ein aniso
tropes Ätzen angewandt wird, um eine die Gateelektrode be
deckende Isolierschicht zu bilden. Unter Verwendung dieser
Isolierschicht als Maske werden Verunreinigungen in die Ober
fläche der aktiven Schicht und in die Oberfläche des Halblei
tersubstrates in der Öffnung implantiert, um eine Störstellen
schicht auszubilden.
Beim Verfahren zur Herstellung einer Halbleitereinrichtung
gemäß der Erfindung kann eine effektive Bildung einer aktiven
Schicht mit einer Öffnung, die eine innere Seitenwandung mit
gekrümmter Oberfläche aufweist, sowie einer Gateelektrode in
selbstausrichtender Weise auf der inneren Seitenwand der
Öffnung erfolgen.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den jeweils
zugehörigen Unteransprüchen.
Es folgt die Erläuterung von Ausführungsbeispielen anhand der
Figuren.
Von den Figuren zeigen
Fig. 1A eine Querschnittsdarstellung des Aufbaus
einer DRAM-Speicherzelle längs der Linie
B-B in Fig. 1B entsprechend einer Aus
führungsform,
Fig. 1B die Draufsicht des Layoutdiagramms ent
sprechend Fig. 1A,
Fig. 1C eine Querschnittsdarstellung der Spei
cherzelle nach Fig. 1A längs der Linie
C-C in Fig. 1B,
Fig. 2A und 2B Querschnittsdarstellungen der Speicher
zelle nach den Fig. 1A bis 1C, die
einen ersten Schritt des Verfahrens zu
deren Herstellung zeigen, wobei die Fig. 2A
und 2B Querschnitte längs der
Linien C-C und B-B nach Fig. 1B dar
stellen,
Fig. 3A und 3B Querschnittsdarstellungen der Speicher
zelle der Fig. 1A bis 1C, die einen
zweiten Schritt des Verfahrens zu deren
Herstellung zeigen, wobei Fig. 3A und
3B Querschnitte längs der Linien C-C und
B-B in Fig. 1B sind,
Fig. 4A bis 4C Darstellungen der Speicherzelle der Fig. 1A
bis 1C, die einen dritten Schritt
des Verfahrens zu deren Herstellung zei
gen, wobei Fig. 4A und 4B Quer
schnittsdarstellungen längs der Linien
C-C und B-B in Fig. 1B sind und Fig. 4C
eine Draufsicht zeigt,
Fig. 5A und 5B Querschnittsdarstellungen der Speicher
zelle nach Fig. 1A bis 1C, die einen
vierten Schritt des Verfahrens zu deren
Herstellung zeigen, wobei Fig. 5A und
5B Querschnitte längs der Linien C-C und
B-B nach Fig. 1B zeigen,
Fig. 6A und 6B Querschnittsdarstellungen der Speicher
zelle nach den Fig. 1A bis 1C, die ei
nen fünften Schritt des Verfahrens zu de
ren Herstellung zeigen, wobei Fig. 6A
und 6B Querschnittsdarstellungen längs
der Linien C-C und B-B nach Fig. 1B
sind,
Fig. 7A und 7B Querschnittsdarstellungen der Speicher
zellen nach den Fig. 1A bis 1C, die
einen sechsten Schritt des Verfahrens zu
deren Herstellung zeigen, wobei Fig.
7A und 7B Querschnittsdarstellungen längs
der Linien C-C und B-B nach Fig. 1B
sind,
Fig. 8 eine Draufsicht, die die Muster-Konfigu
ration der Resistmaske 63 im Schritt nach
den Fig. 7A und 7B zeigt,
Fig. 9 eine perspektivische Darstellung einer
Speicherzelle zur Verdeutlichung der Kon
figuration der Gateelektrode 36 und der
Wortleitung 36b, nachdem diese einem an
isotropen Ätzen im Schritt nach den Fig. 7A
und 7B ausgesetzt wurden,
Fig. 10A und 10B Querschnittsdarstellungen der Speicher
zelle nach Fig. 1A bis 1C, die einen
siebenten Schritt des Verfahrens zu deren
Herstellung zeigen, wobei Fig. 10A und
10B Querschnitte längs der Linien C-C und
B-B nach Fig. 1B darstellen,
Fig. 11A und 11B Querschnittsdarstellungen der Speicher
zelle nach den Fig. 1A bis 1C, die ei
nen achten Schritt des Verfahrens zu deren
Herstellung zeigen, wobei Fig. 11A und
11B Querschnitte längs der Linien C-C und
B-B nach Fig. 1B darstellen,
Fig. 12A und 12B Querschnittsdarstellungen der Speicher
zelle nach Fig. 1A und 1C, die einen
neunten Schritt des Verfahrens zu deren
Herstellung zeigen, wobei Fig. 12A und 12B
Querschnitte längs der Linien C-C und
B-B nach Fig. 1B zeigen,
Fig. 13 eine Draufsicht des Layout-Diagramms, das
den Aufbau einer Speicherzelle nach einer
zweiten Ausführungsform zeigt,
Fig. 14 eine vergrößerte Querschnittsdarstellung
des Hauptteiles der Speicherzelle nach
einer dritten Ausführungsform,
Fig. 15 eine vergrößerte Querschnittsdarstellung
des Hauptteiles einer Speicherzelle nach
einer vierten Ausführungsform,
Fig. 16 eine Querschnittsdarstellung einer Spei
cherzelle nach einer fünften Ausfüh
rungsform,
Fig. 17A eine Querschnittsdarstellung einer Spei
cherzelle nach einer sechsten Ausfüh
rungsform längs der Linie B-B in Fig.
17B,
Fig. 17B eine Draufsicht der Speicherzelle nach
Fig. 17A,
Fig. 18A bis 18D Draufsichten des Kanalgebietes, die sche
matisch verschiedene Ausführungsformen
darstellen,
Fig. 19A bis 19C Querschnittsdarstellungen eines
MOS-Feldeffekttransistors, die
Schritte des Verfahrens zu seiner Her
stellung zeigen,
Fig. 20A bis 20F Querschnittsdarstellungen eines herkömm
lichen MOS-Feldeffekttransistors vom
vertikalen Typ, die Schritte eines Ver
fahrens zu deren Herstellung zeigen, wo
bei Fig. 20F eine Querschnittsdarstel
lung längs der Linie A-A in Fig. 21 ist,
Fig. 21 die Draufsicht eines Layout-Diagramms des
Aufbaus nach Fig. 20F,
Fig. 22 eine Querschnittsdarstellung einer Spei
cherzelle zur Beschreibung des Mechanis
mus des "Narrow Channel"-Effekts, wobei
die Fig. 22A und 22B die Fälle zeigen,
daß das Verhältnis der Kanalbreite w zur
Kanaltiefe d groß bzw. klein ist,
Fig. 23A bis 23D Querschnittsdarstellungen, die dem Quer
schnitt längs der Linie B-B nach Fig. 1B
entsprechen und ein Herstellungsverfahren
nach einer siebenten Ausführungsform ver
deutlichen, und
Fig. 24A bis 24D Querschnittsdarstellungen, die dem Quer
schnitt längs der Linie C-C in Fig. 1B
entsprechen und ein Herstellungsverfahren
nach der siebenten Ausführungsform zei
gen.
Nachfolgend wird unter Bezugnahme auf die Fig. 1A bis 1C und
2A und 2B eine erste Ausführungsform der Erfindung beschrieben.
Wie die Fig. 1A bis 1C zeigen, ist bei einer Halbleiterein
richtung nach der Ausführungsform eine aktive Schicht 33 aus
einer einkristallinen epitaxialen Siliziumschicht mit einer
zylindrischen Öffnung 32 auf der Oberfläche eines p-Silizium
substrates 31 gebildet. Ein Elementtrenn- und -isolationsgebiet
34 ist auf der Oberfläche der aktiven Schicht 33 und auf der
Oberfläche, die das Innere der Öffnung 32 umschließt, das ak
tive Gebiet (das durch den Pfeil E in Fig. 1B bezeichnete Ge
biet) umgebend, gebildet (siehe Fig. 1C). Eine Gateelektrode
36 aus Polysilizium mit Dotierungen in Art eines Seitenwand-
Abstandshalters ist im unteren Abschnitt der Innenwandung der
Öffnung 32 auf dem aktiven Gebiet in der Öffnung 32 mit einer
Gateisolierschicht 35 darunter gebildet. Die Oberfläche der
Gateelektrode 36 ist mit einer Isolierschicht 37 in Art eines
Seitenwand-Abstandshalters bedeckt. Die Oberfläche der
Isolierschicht 37 ist mit einer Isolierschicht 38 bedeckt. Eine
Dotierungsschicht 39 vom n-Typ ist auf der Oberfläche des
Siliziumsubstrates 31 auf dem Boden der Öffnung 32 gebildet.
Eine Dotierungsschicht 40 vom n-Typ ist auf der Oberfläche der
aktiven Schicht 33 gebildet. Diese Dotierungsschichten 39 und
40 bilden das Source- bzw. Drain-Gebiet des Transistors.
Ein Speicherknoten 41 aus dotiertem polykristallinem Silizium
ist in Verbindung mit der Oberfläche der Dotierungsschicht 40
gebildet. Eine Zellplatte 43 ist darauf mit einer Kondensator
isolierschicht 42 dazwischen gebildet. Der Speicherknoten 41
und die Zellplatte 43 bilden den Kondensator einer Speicher
zelle. Die Zellplatte 43 ist mit einer Isolierschicht 44 be
deckt. Eine Bitleitung 45 aus einer leitenden Schicht - etwa
Aluminium - ist über der Isolierschicht 44 ausgebildet. Die
Bitleitung 45 ist elektrisch mit der Dotierungsschicht 39 auf
dem Boden des Kontaktlochs 46 verbunden.
Nachfolgend wird unter Bezugnahme auf die Fig. 2A bis 12B
ein Ausführungsbeispiel für die Herstellung einer DRAM-Spei
cherzelle des oben beschriebenen Aufbaus erklärt.
Eine Oxidschicht mit etwa 200,0 nm Dicke wird beispielsweise
mittels des CVD-Verfahrens auf dem Siliziumsubstrat 31 abge
schieden. Diese Oxidschicht wird einem fotolithografischen und
einem Ätzschritt ausgesetzt, was zu einer zylinderförmigen
Oxidschicht 47 führt (Fig. 2A und 2B).
Unter Verwendung der Oxidschicht 47 als Maske wird eine ein
kristalline epitaxiale Siliziumschicht 33 bis zu einer Dicke
von etwa 200,0 nm z. B. mittels des CVD-Verfahrens auf dem Sili
ziumsubstrat 31 ausgebildet (Fig. 3A und 3B). Die Oxid
schicht 47 wird dann durch Ätzen z. B. mittels Fluorwasserstoff
vollständig entfernt.
Als nächstes wird in dem Gebiet mit Ausnahme des aktiven Gebie
tes durch das LOCOS-Verfahren ein Elementtrenngebiet 34
ausgebildet. In diesem Verfahrensabschnitt wird auf der gesam
ten Oberfläche des Siliziumsubstrates 31 einschließlich der
Innenfläche der Öffnung 32 eine thermische Oxidschicht 61 von
etwa 40,0 nm Dicke gebildet, nachdem die Oxidschicht 14 entfernt
wurde. Eine Siliziumnitridschicht 62 mit etwa 100,0 nm Dicke wird
auf der thermischen Oxidschicht 61 gebildet. Ein Mustern bzw.
ein Strukturieren wird mittels Fotolithografie und Ätzen so
ausgeführt, daß die Siliziumnitridschicht 62 und die thermische
Oxidschicht 61 nur dasjenige Gebiet bedecken, das das aktive
Gebiet wird, was zu dem Aufbau nach den Fig. 4A bis 4C
führt. Dann wird eine thermische Oxidation angewandt, um ein
Elementtrenn- bzw. -isolationsgebiet 34 aus einer thermischen
Oxidschicht auf dem einkristallinen epitaxialen Siliziumfilm 33
und dem Siliziumsubstrat 31 zu bilden, die nicht durch die
Nitridschicht 62 bedeckt sind. Dann werden die thermische Oxid
schicht 61 und die Nitridschicht 62 entfernt, was zu dem in Fig. 5A
und 5B in Querschnittsdarstellung gezeigten Aufbau
führt.
Als nächstes wird eine thermische Oxidation angewandt, um eine
Gateisolierschicht 35 mit einer Dicke von etwa 15,0 nm auf der
Oberfläche des aktiven Gebietes einschließlich des Inneren der
Öffnung 32 zu bilden (Fig. 6A und 6B).
Eine Polysiliziumschicht 36a wird mit einer Dicke von etwa
200,0 nm auf dem gesamten Siliziumsubstrat 31 gebildet (Fig.
7A und 7B). Die Gateelektrode 36 in der Art eines Seitenwand-
Abstandshalters wird auf der Seitenwand der Öffnung 32 der
aktiven Schicht 33 durch anisotropes Ätzen auf selbstausrich
tende Weise gebildet. Bei diesem anisotropen Ätzen wird eine
Resistmaske 63 mit dem in Fig. 9 gezeigten Muster gebildet,
wobei die Polysiliziumschicht 36a übrigbleibt, die die Wortlei
tung 36 wird (vgl. Fig. 10B). Die Umgebung der Gateelektrode
36 nach dem anisotropen Ätzen ist in einer perspektivischen
Darstellung in Fig. 9 gezeigt. Eine Querschnittsdarstellung
davon ist in den Fig. 10A und 10B gegeben.
Wenn das anisotrope Ätzen zur Bildung der Gateelektrode 36 be
endet ist, muß die gesamte Polysiliziumschicht 36a mit Ausnah
me der Gateelektrode 36 und der Wortleitung 36b entfernt wer
den. Zu diesem Zweck muß der Abschnitt 34a (vgl. Fig. 11A) des
Elementisolationsgebietes 34, der sich in die Öffnung 32 hinein
erstreckt, eine glatte Oberfläche mit einem geeigneten Verlauf
haben. Dieser Verlauf des Abschnitts 34a kann durch Steuern der
Temperatur bei der Wärmebehandlung zur Zeit der Bildung des
Elementisolationsgebietes 34 mittels des LOCOS-Verfahrens er
zielt werden. Genauer gesagt, kann eine glatte, abgeschrägte
Oberfläche mit dem LOCOS-Verfahren durch Ausführen eines ther
mischen Oxidationsschrittes in einem Gas zur Oxidation bei
einer Temperatur von mindestens 1000°C zur Erweichung der
thermischen Oxidschicht erreicht werden. Es ist möglich, die
Schräge im Abschnitt 34a in der Öffnung 32 des Elementisola
tionsgebietes 34 durch angemessene Einstellung der Temperatur
der thermischen Oxidation zu steuern.
Dann wird eine Oxidschicht 37a bis zu einer Dicke von etwa
200,0 nm mittels des CVD-Verfahrens auf der gesamten Oberfläche
des Siliziumsubstrates 31 abgeschieden (11A und 11B). Ein an
isotropes Ätzen wird auf die Oxidschicht 37a angewandt, um eine
Isolierschicht 37 in der Art von Seitenwand-Abstandshaltern
bzw. -Spacern zu bilden. Unter Verwendung der Isolierschicht 37
und des Elementisolationsgebietes 34 als Masken werden die
Dotierungsgebiete 39 und 40, die als Source- bzw. Drain-Gebiete
des MOS-Transistors dienen, gebildet (Fig. 12A und 12B).
Bei der DRAM-Speicherzelle nach der vorliegenden Ausführungs
form ist die Gateelektrode 36 in selbstausrichtender Weise in
der "Ecke" der Öffnung 32 derart gebildet, daß der Aufbau eines
verkleinerten Gateabschnittes ausgeführt werden kann, ohne daß
die Notwendigkeit einer kritischen Resistmasken-Strukturierung
besteht. Die innere Seitenwand bzw. Innenwandung der Öffnung
32, wo die Gateelektrode 36 gebildet ist, hat infolge der
zylindrischen Konfiguration der Öffnung 32 eine gekrümmte Ober
fläche. Dies bedeutet, daß zwischen der Gateelektrode 36 und
der aktiven Schicht 33, wenn die Innenwandung der Öffnung 32
eine gekrümmte Oberfläche hat, im Vergleich zu dem Falle einer
ebenen Oberfläche bei konstanter Breite der Gateelektrode 36
eine größere Kontaktfläche erreicht werden kann. Damit kann ein
Anwachsen der Schwellspannung infolge des "Narrow Channel"-Ef
fekts unterdrückt werden.
Die vorliegende Ausführungsform hat den Vorteil, daß eine
zylindrische Öffnung 32 entsprechend dem früheren Entwurf im
Schritt des Strukturierens der Oxidschicht 47 zur Bildung der
Öffnung 37, bei dem im herkömmlichen Falle der Eckenabschnitt
infolge des Effekts der Lichtbeugung während der Belichtung im
lithografischen Verfahren auch dann abgerundet worden war, wenn
die Konfiguration als eine rechteckige entworfen worden war,
leicht gebildet werden kann.
Nachfolgend wird unter Bezugnahme auf Fig. 13 eine zweite Aus
führungsform beschrieben. Die DRAM-Speicherzelle nach dieser
Ausführungsform unterscheidet sich von derjenigen nach der er
sten Ausführungsform darin, daß die Öffnung 32 eine ovale Säu
lengestalt aufweist. Bei dieser Ausführungsform ist die Gate
elektrode 36 im unteren Abschnitt der inneren Seitenwand der
Öffnung 32, wo die Krümmung maximal ist, gebildet.
Die Krümmung der inneren Seitenwand der Öffnung 32, wo die
Gateelektrode 36 gebildet werden soll, kann bei dem Aufbau
dieser Ausführungsform im Vergleich zum Falle einer zylinder
förmigen Öffnung 32 vergrößert werden. Dadurch wird der oben
beschriebene "Narrow Channel"-Effekt noch besser unterdrückt.
Nachfolgend wird unter Bezugnahme auf Fig. 14 eine dritte
Ausführungsform beschrieben.
Die DRAM-Speicherzelle nach dieser Ausführungsform hat eine
aktive Schicht 33 aus einer einkristallinen epitaxialen Sili
ziumschicht, die auf dem Siliziumsubstrat 31 ausgebildet ist,
eine darauf gebildete Isolierschicht 48 und eine in selbstaus
richtender Weise auf den Seitenwänden der aktiven Schicht 33
und der Isolierschicht 48 gebildete Gateelektrode 36 mit der
Gestalt von Seitenwand-Abstandshaltern.
Diese Ausführungsform hat den Vorteil, daß die Gateelektrode 36
mit geeigneter Höhe gebildet werden kann, ohne daß eine Notwen
digkeit zur Bildung einer dicken aktiven Schicht 33 aus einer
einkristallinen epitaxialen Siliziumschicht besteht, deren
Bildung im allgemeinen eine gewisse Zeit beansprucht. Bei die
ser Ausführungsform kann die Gateelektrode 36 so gebildet wer
den, daß ihre Höhe der Summe aus den Dicken der aktiven Schicht
33 und der Isolierschicht 48 entspricht.
Unter Bezugnahme auf Fig. 15 wird nachfolgend eine vierte Aus
führungsform beschrieben.
Beim Aufbau nach dieser Ausführungsform ist die Gateelektrode
36 von der Gestalt eines Seitenwand-Abstandshalters nur auf der
Seitenwand der Isolierschicht 51 und nicht auf der Seitenwand
der aktiven Schicht 33 gebildet. Dotierungsschichten 49 und 50,
die Source- bzw. Drain-Gebiete werden, sind in der Oberfläche
des Siliziumsubstrates 31 derart, daß sie die Gateelektrode 36
zwischen sich einschließen, gebildet. Die Dotierungsschicht 49
ist mit einem Elektrodenanschluß 52 in einem in der Isolier
schicht 38 angeordneten Kontaktloch verbunden. Die Dotierungs
schicht 50 ist mit einem Elektrodenanschluß 53 in einem in der
Isolierschicht 51 angeordneten Kontaktloch verbunden.
Bei dieser Ausführungsform ist die Kanallänge verringert, da
nicht die senkrechte Seitenwand der Gateelektrode 36 als Kanal
gebiet dient. Vielmehr ist das in der Oberfläche des Silizium
substrates 31 direkt unterhalb des Bodens der Gateelektrode 36
gelegene Kanalgebiet in Richtung der Breite (einer Richtung
rechtwinklig zur Papierebene nach Fig. 15) gekrümmt und hat
eine sehr große Kanalbreite, was zu einer guten Unterdrückung
des "Narrow Channel"-Effekts führt.
Unter Bezugnahme auf Fig. 16 wird eine fünfte Ausführungsform
beschrieben. Bei dieser Ausführungsform ist die Öffnung 32
direkt in der Oberfläche des Siliziumsubstrates 31 gebildet,
während bei der oben erwähnten ersten Ausführungsform die
Öffnung 32 in der durch eine einkristalline epitaxiale Sili
ziumschicht gebildeten aktiven Schicht 33 gebildet ist. Weil
die Öffnung direkt im Siliziumsubstrat 31 gebildet ist, hat
diese Ausführungsform den Vorteil, daß durch selektives Ätzen
unter Anwendung einfacher Herstellungsschritte leicht eine
Öffnung 32 mit relativ kleinem Durchmesser gebildet werden
kann.
Eine sechste Ausführungsform wird unter Bezugnahme auf die
Fig. 17A und 17B beschrieben. Bei dieser Ausführungsform
sind zwei Öffnungen 32a und 32b mit vorbestimmtem Durchmesser
mittels Fotolithografie und Ätzen in der Oberfläche des Sili
ziumsubstrates 31 ausgebildet, wobei der Boden der Öffnungen
32a und 32b und das Gebiet auf dem Siliziumsubstrat 31 zwischen
den Öffnungen 32a und 32b als aktives Gebiet (das durch den
Pfeil E in Fig. 17B bezeichnete Gebiet) dient. Bei dieser Aus
führungsform ist die Dotierungsschicht 39, die das Source-/Drain-Gebiet
wird, in der Oberfläche des Siliziumsubstrates 31
gebildet, und die Dotierungsschicht 40 ist auf dem Boden der
Öffnungen 32a und 32b gebildet. Die Richtung der Krümmung der
Gateelektrode 36 ist derjenigen bei der ersten Ausführungsform
entgegengesetzt. Das wesentliche Anwachsen der Breite des Ka
nalgebietes infolge der Krümmung der Gateelektrode 36 ist je
doch ähnlich wie bei der ersten Ausführungsform. Deshalb hat
auch die vorliegende Ausführungsform - wie die erste Ausfüh
rungsform - den Vorteil, daß bei ihr der "Narrow Channel"-
Effekt unterdrückt wird.
Die Fig. 18A bis 18D zeigen verschiedene Abwandlungen des
Kanalgebietes - in der Draufsicht gesehen - zur Gewährleistung
einer größeren Kanalbreite. Die Gestalt der planaren Konfigura
tion des Kanalgebietes ist zur Erfüllung der Aufgabe der Erfin
dung nicht auf einen Kreis oder ein Oval begrenzt, wie sie in
den oben beschriebenen Ausführungsformen erläutert wurden. Wie
in Fig. 18A und 18B gezeigt, können die direkt unterhalb der
Gateelektroden 101a bzw. 101b gebildeten Kanalgebiete 102a und
102b geradlinig abgewinkelt sein und auf einander gegenüberlie
genden Seiten Source-Gebiete 103a und 103b und Drain-Gebiete
104a und 104b haben. Wie Fig. 18C zeigt, kann auch eine pa
rallel verlaufende Serpentinen-Konfiguration ausgewählt werden,
wobei Source- und Draingebiet 103c und 104c auf den einander
gegenüberliegenden Seiten gebildet sind. Des weiteren kann, wie
in Fig. 18D gezeigt, das Kanalgebiet 102d das aktive Gebiet
bezüglich der Richtung der Längsausdehnung der Gateelektrode
101d geneigt kreuzen, wobei das Source-Gebiet 103d und Drain-
Gebiet 104d auf den gegenüberliegenden Seiten gebildet sind.
Diese Konfiguration ergibt eine wesentlich größere Kanalbreite
im Vergleich zu dem Fall, daß das Kanalgebiet 102d das aktive
Gebiet rechtwinklig schneidet. Modifikationen des Kanalgebietes
in der planaren Konfiguration führen zu dem Vorteil einer Un
terdrückung des "Narrow Channel"-Effekts.
Unter Bezugnahme auf die Fig. 23A bis 23D und 24A bis 24D
wird eine siebente Ausführungsform beschrieben. Bei dieser Aus
führungsform wird das Elementtrenngebiet 34 durch ein CVD-Ver
fahren und Ätzen gebildet, während es bei den anderen Ausfüh
rungsformen durch thermische Oxidation unter Anwendung des
LOCOS-Verfahrens gebildet wurde.
Bei dieser Ausführungsform wird nach der Bildung der aktiven
Schicht 33 mit der Öffnung 47 auf dem Siliziumsubstrat 31 - wie
in den Fig. 3A und 3B gezeigt - eine Siliziumoxidschicht 71
mit einer Dicke von 50,0 bis 500,0 nm mittels des CVD-Verfahrens
auf dem gesamten Siliziumsubstrat 31 unter Einschluß der in
neren Oberfläche der Öffnung 47 abgeschieden, wie in den Fig.
23A und 24A gezeigt. Dann wird, wie die Fig. 23B und 24B
zeigen, eine Resistschicht 72 mit einem vorbestimmten Muster
durch einen lithografischen Schritt auf der Oberfläche der
Siliziumoxidschicht 71 so gebildet, daß dadurch ein Gebiet,
welches das Elementtrenn- bzw. -isolationsgebiet werden soll,
bedeckt wird.
Dann wird unter Nutzung der Resistschicht 72 als Maske die
Siliziumoxidschicht 71 durch anisotropes Ätzen selektiv ent
fernt (vgl. Fig. 23C und 24C). Dann, nach dem Entfernen der
Resistschicht 72, wird durch Ausführen eines Naßätzens auf der
Oberfläche der verbleibenden Siliziumoxidschicht 71 eine Ele
mentisolationsschicht 71a mit glatter und gekrümmter Oberfläche
gebildet.
Die vorliegende Variante der Bildung der Elementtrennschicht
71a mittels CVD und Ätzen ist dadurch gekennzeichnet, daß sie
die Bildung eines feinen Musters und die Steuerung der Konfi
guration der Elementisolationsschicht 71a im Vergleich zu einem
Verfahren auf der Grundlage einer thermischen Oxidation - etwa
des LOCOS-Verfahrens - erleichtert.
Zusammenfassend führt bei den beschriebenen Ausführungsformen
die Bildung eines gekrümmten oder gebogenen Kanalgebietes zu
einer gekrümmten Oberfläche des Kanalgebietes, womit eine grö
ßere effektive Breites des Kanalgebietes bei konstanter Breite
der Gateelektrode gewährleistet wird. Dies führt zu einer Un
terdrückung eines Anwachsens der Schwellspannung infolge des
"Narrow Channel"-Effekts, und eine Degradation der Transistor
charakteristiken infolge einer fortschreitenden Miniaturisie
rung wird verhindert.
Claims (27)
1. Halbleitereinrichtung mit
einem Source-Gebiet (39) mit einer Grenze,
einem Drain-Gebiet (40) mit einer zur Grenze des Source-Gebie tes (39) parallelen Grenze,
einem zwischen den parallelen Grenzen des Source- und des Drain-Gebietes (39, 40) bestimmten Kanalgebiet,
einer auf dem Kanalgebiet mit einem dazwischen gelegten Gate isolierfilm ausgebildeten Gateelektrode (36),
wobei die parallelen Grenzen des Source- und des Drain-Gebietes nicht linear sind.
einem Source-Gebiet (39) mit einer Grenze,
einem Drain-Gebiet (40) mit einer zur Grenze des Source-Gebie tes (39) parallelen Grenze,
einem zwischen den parallelen Grenzen des Source- und des Drain-Gebietes (39, 40) bestimmten Kanalgebiet,
einer auf dem Kanalgebiet mit einem dazwischen gelegten Gate isolierfilm ausgebildeten Gateelektrode (36),
wobei die parallelen Grenzen des Source- und des Drain-Gebietes nicht linear sind.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeich
net, daß die effektive Breite des Kanalgebietes der Nichtlinea
rität der einander parallelen Grenzen des Source- und Drain-Ge
bietes (39, 40) entspricht.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß die Oberfläche der Gateelektrode (36) in
einem oberen Abschnitt einander benachbarte entgegengesetzte
Seiten hat, die der Nichtlinearität der zueinander parallelen
Grenzen des Source- und Drain-Gebietes (39, 40) entsprechen.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, da
durch gekennzeichnet, daß die parallelen Grenzen des Source-
und Drain-Gebietes (39, 40) in einer Ebene parallel zur Ober
fläche des Kanalgebietes gekrümmt sind.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, da
durch gekennzeichnet, daß die einander parallelen Grenzen des
Source- und Drain-Gebietes (39, 40) in einer Ebene parallel zur
Oberfläche des Kanal- und Drain-Gebietes gefaltet sind.
6. Halbleitereinrichtung mit
einem Halbleitersubstrat (31) mit einer Hauptoberfläche,
einer auf der Hauptoberfläche des Halbleitersubstates (31) mit einem dazwischen gelegten Isolierfilm (35) gebildeten Gateelek trode (36), die gegenüberliegende Seiten hat, von denen jede in einer Richtung parallel zur Hauptoberfläche des Halbleitersub strates (31) gekrümmt ist, und
Source- und Drain-Gebieten (39, 40), die so gebildet sind, daß jedes eine zu gegenüberliegenden Seiten der Gateelektrode (36) benachbarte Grenze hat, wobei mindestens eines der Source- und Drain-Gebiete (39, 40) in der Hauptoberfläche des Halbleitersub strates (31) gebildet ist.
einem Halbleitersubstrat (31) mit einer Hauptoberfläche,
einer auf der Hauptoberfläche des Halbleitersubstates (31) mit einem dazwischen gelegten Isolierfilm (35) gebildeten Gateelek trode (36), die gegenüberliegende Seiten hat, von denen jede in einer Richtung parallel zur Hauptoberfläche des Halbleitersub strates (31) gekrümmt ist, und
Source- und Drain-Gebieten (39, 40), die so gebildet sind, daß jedes eine zu gegenüberliegenden Seiten der Gateelektrode (36) benachbarte Grenze hat, wobei mindestens eines der Source- und Drain-Gebiete (39, 40) in der Hauptoberfläche des Halbleitersub strates (31) gebildet ist.
7. Halbleitereinrichtung mit
einer Halbleiterschicht (31, 33) mit einer Öffnung (32) mit einer inneren Seitenwand mit gekrümmter Oberfläche, die darin mit einer vorbestimmten Tiefe gebildet ist,
einer in der unteren Ecke der inneren Seitenwand der Öffnung (32) mit einem Gateisolierfilm (35) dazwischen gebildeten Gate elektrode (36) und
Dotierungsschichten (39, 40), die Source-/Drain-Gebiete werden, die auf der Bodenfläche der Öffnung (32) und auf der Oberfläche der Halbleiterschicht (31,33) gebildet sind.
einer Halbleiterschicht (31, 33) mit einer Öffnung (32) mit einer inneren Seitenwand mit gekrümmter Oberfläche, die darin mit einer vorbestimmten Tiefe gebildet ist,
einer in der unteren Ecke der inneren Seitenwand der Öffnung (32) mit einem Gateisolierfilm (35) dazwischen gebildeten Gate elektrode (36) und
Dotierungsschichten (39, 40), die Source-/Drain-Gebiete werden, die auf der Bodenfläche der Öffnung (32) und auf der Oberfläche der Halbleiterschicht (31,33) gebildet sind.
8. Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeich
net, daß die Öffnung (32) von säulenförmiger Gestalt mit kreis
förmigem Querschnitt ist.
9. Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeich
net, daß die Öffnung (32) von säulenförmiger Gestalt mit ovalem
Querschnitt ist.
10. Halbleitereinrichtung nach Anspruch 7 oder 9, dadurch ge
kennzeichnet, daß die Krümmung der inneren Seitenwand der
Öffnung (32) dort, wo die Gateelektrode (36) gebildet ist,
größer ist als die Krümmung anderer Gebiete der inneren Seiten
wand.
11. Halbleitereinrichtung nach einem der Ansprüche 7 bis 10,
dadurch gekennzeichnet, daß die Halbleiterschicht (31, 33) ein
Halbleitersubstrat (31) und eine auf dem Halbleitersubstrat
(31) gebildete aktive Schicht (33) einschließt.
12. Halbleitereinrichtung nach Anspruch 11, dadurch gekenn
zeichnet, daß das Halbleitersubstrat (31) ein Siliziumsubstrat,
daß die aktive Schicht (33) eine einkristalline epitaxiale Si
liziumschicht und daß die Gateelektrode (36) polykristallines
Silizium aufweist.
13. Halbleitereinrichtung nach einem der Ansprüche 7 bis 12,
dadurch gekennzeichnet, daß die Gateelektrode (36) und die
Dotierungsgebiete (39, 40) einen MOS-Feldeffekttransistor bil
den, und daß der MOS-Feldeffekttransistor und ein darüber ge
bildeter Kondensator eine Speicherzelle eines DRAM bildet.
14. Halbleitereinrichtung nach Anspruch 13, dadurch gekenn
zeichnet, daß der Kondensator aufweist:
einen Speicherknoten (41), der so gebildet ist, daß er die Oberfläche einer Dotierungsschicht (40), die das Drain-Gebiet wird, bedeckt,
eine Kondensatorisolierschicht (42), die so gebildet ist, daß sie die Oberfläche des Speicherknotens (41) bedeckt, und eine Zellplatte (43), die so gebildet ist, daß sie die Konden satorisolierschicht (42) gemeinsam mit dem Speicherknoten (41) einschließt.
einen Speicherknoten (41), der so gebildet ist, daß er die Oberfläche einer Dotierungsschicht (40), die das Drain-Gebiet wird, bedeckt,
eine Kondensatorisolierschicht (42), die so gebildet ist, daß sie die Oberfläche des Speicherknotens (41) bedeckt, und eine Zellplatte (43), die so gebildet ist, daß sie die Konden satorisolierschicht (42) gemeinsam mit dem Speicherknoten (41) einschließt.
15. Halbleitereinrichtung nach einem der Ansprüche 9 bis 14,
dadurch gekennzeichnet, daß die Richtung der Hauptachse des
ovalen Abschnitts der Öffnung (32) im wesentlichen senkrecht zu
derjenigen Richtung ist, in der sich die Gateelektrode (36) er
streckt.
16. Halbleitereinrichtung nach einem der Ansprüche 7 bis 15,
gekennzeichnet durch eine Isolierschicht (48) vorbestimmter
Dicke, die auf der aktiven Schicht (33) gebildet ist, wobei die
Öffnung (32) durch die Isolierschicht (48) und die aktive
Schicht (33) hindurchgeht.
17. Halbleitereinrichtung nach einem der Ansprüche 7 bis 16,
dadurch gekennzeichnet, daß die Halbleiterschicht (31, 33) ein
Siliziumsubstrat (31) mit einer Hauptoberfläche aufweist, und
daß die Öffnung (32) in der Hauptoberfläche des Siliziumsub
strates (31) gebildet ist.
18. Verfahren zur Herstellung einer Halbleitereinrichtung mit
den Schritten:
Bilden einer Halbleiterschicht (31, 33) mit einer Hauptober fläche,
Bilden einer Öffnung (32) mit vorbestimmter Tiefe mit einer ge krümmten inneren Seitenwand in der Hauptoberfläche der Halblei terschicht (31, 33),
Abscheiden einer polykristallinen Siliziumschicht (36a) auf der Halbleiterschicht (31, 33) unter Einschluß der inneren Ober fläche der Öffnung (32) mit einem dazwischen gelegten Gateoxid film (35),
anisotropes Ätzen der polykristallinen Siliziumschicht (36a) derart, daß im Boden-Winkel der Öffnung (32) eine Gateelektrode (36) gebildet wird, und
Implantieren von Dotierungsstoffen in die Hauptoberfläche der Halbleiterschicht (31, 33) und in die Bodenfläche der Öffnung (32) derart, daß Source- und Drain-Gebiete (39, 40) gebildet werden.
Bilden einer Halbleiterschicht (31, 33) mit einer Hauptober fläche,
Bilden einer Öffnung (32) mit vorbestimmter Tiefe mit einer ge krümmten inneren Seitenwand in der Hauptoberfläche der Halblei terschicht (31, 33),
Abscheiden einer polykristallinen Siliziumschicht (36a) auf der Halbleiterschicht (31, 33) unter Einschluß der inneren Ober fläche der Öffnung (32) mit einem dazwischen gelegten Gateoxid film (35),
anisotropes Ätzen der polykristallinen Siliziumschicht (36a) derart, daß im Boden-Winkel der Öffnung (32) eine Gateelektrode (36) gebildet wird, und
Implantieren von Dotierungsstoffen in die Hauptoberfläche der Halbleiterschicht (31, 33) und in die Bodenfläche der Öffnung (32) derart, daß Source- und Drain-Gebiete (39, 40) gebildet werden.
19. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 18, dadurch gekennzeichnet, daß die Öffnung in säulen
förmiger Gestalt mit kreisförmigem Querschnitt gebildet wird.
20. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 18, dadurch gekennzeichnet, daß die Öffnung in säulen
förmiger Gestalt mit ovalem Querschnitt gebildet wird.
21. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 20, dadurch gekennzeichnet, daß die Richtung der
Hauptachse des ovalen Schnittes der Öffnung (32) so vorgegeben
wird, daß sie im wesentlichen senkrecht zu der Richtung, in der
sich die Gateelektrode erstreckt, verläuft.
22. Verfahren zur Herstellung einer Halbleitereinrichtung nach
einem der Ansprüche 18 bis 21, dadurch gekennzeichnet,
daß der Schritt des Bildens der Halbleiterschicht (31, 33) durch
Präparieren eines Halbleitersubstrates (31) mit einer Haupt
oberfläche ausgeführt wird und
der Schritt des Bildens der Öffnung (32) durch selektives Ätzen
der Hauptoberfläche des Halbleitersubstrates (31) ausgeführt
wird.
23. Verfahren zur Herstellung einer Halbleitereinrichtung mit
den Schritten:
Mustern einer Oxidschicht (47) mit einer gekrümmten äußeren Seitenwand mit einer vorbestimmten Gestalt in der Draufsicht sowie Dicke auf der Hauptoberfläche eines Halbleitersubstrates (31),
Aufwachsen einer aktiven Schicht (33) aus einer Halbleiter schicht in epitaxialer Weise auf der Hauptoberfläche des Halb leitersubstrates (31) unter Verwendung der Oxidschicht (47) als Maske,
Entfernen der Oxidschicht (47) zur Ausbildung einer Öffnung (32) mit einer gekrümmten inneren Seitenwandung,
Bilden eines Elementtrenngebietes (34) in einem ein aktives Ge biet auf der Hauptoberfläche des Halbleitersubstrates (31) des jenigen Gebietes, wo die Öffnung (32) gebildet ist, umschlie ßenden Gebiet und der Hauptoberfläche der aktiven Schicht (33),
Ausbilden eines Gateoxidfilmes (35) durch thermische Oxidation auf der gesamten Oberfläche des freigelegten Halbleitersubstra tes,
Abscheiden einer Polysiliziumschicht (36a) auf dem Gateoxidfilm (35),
Bilden einer Gateelektrode (36) auf der Seitenwandung im akti ven Gebiet der Öffnung (32) durch anisotropes Ätzen der Poly siliziumschicht (36a),
Abscheiden einer Oxidschicht (37a) auf dem gesamten Halbleiter substrat (31) zur Bildung einer die Gateelektrode (36) bedeck enden Isolierschicht (37) durch Anwendung eines anisotropen Ätzens und
Bilden von Source- und Drain-Gebieten (39, 40) durch Implan tieren von Dotierungsstoffen in die Oberfläche der aktiven Schicht (33) und die Hauptoberfläche des Halbleitersubstrates (31) in der Öffnung (32) unter Nutzung der Isolierschicht (37) als Maske.
Mustern einer Oxidschicht (47) mit einer gekrümmten äußeren Seitenwand mit einer vorbestimmten Gestalt in der Draufsicht sowie Dicke auf der Hauptoberfläche eines Halbleitersubstrates (31),
Aufwachsen einer aktiven Schicht (33) aus einer Halbleiter schicht in epitaxialer Weise auf der Hauptoberfläche des Halb leitersubstrates (31) unter Verwendung der Oxidschicht (47) als Maske,
Entfernen der Oxidschicht (47) zur Ausbildung einer Öffnung (32) mit einer gekrümmten inneren Seitenwandung,
Bilden eines Elementtrenngebietes (34) in einem ein aktives Ge biet auf der Hauptoberfläche des Halbleitersubstrates (31) des jenigen Gebietes, wo die Öffnung (32) gebildet ist, umschlie ßenden Gebiet und der Hauptoberfläche der aktiven Schicht (33),
Ausbilden eines Gateoxidfilmes (35) durch thermische Oxidation auf der gesamten Oberfläche des freigelegten Halbleitersubstra tes,
Abscheiden einer Polysiliziumschicht (36a) auf dem Gateoxidfilm (35),
Bilden einer Gateelektrode (36) auf der Seitenwandung im akti ven Gebiet der Öffnung (32) durch anisotropes Ätzen der Poly siliziumschicht (36a),
Abscheiden einer Oxidschicht (37a) auf dem gesamten Halbleiter substrat (31) zur Bildung einer die Gateelektrode (36) bedeck enden Isolierschicht (37) durch Anwendung eines anisotropen Ätzens und
Bilden von Source- und Drain-Gebieten (39, 40) durch Implan tieren von Dotierungsstoffen in die Oberfläche der aktiven Schicht (33) und die Hauptoberfläche des Halbleitersubstrates (31) in der Öffnung (32) unter Nutzung der Isolierschicht (37) als Maske.
24. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 23, dadurch gekennzeichnet, daß die auf der Hauptober
fläche des Halbleitersubstrates (31) gemusterte Oxidschicht
(47) eine säulenförmige Gestalt mit kreisförmigem Querschnitt
aufweist und die Öffnung (32), die nach Entfernung der Oxid
schicht (47) gebildet ist, ebenfalls von kreisförmiger Gestalt
ist.
25. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 23, dadurch gekennzeichnet, daß die auf der Hauptober
fläche des Halbleitersubstrates (31) gemusterte Oxidschicht
eine säulenförmige Gestalt mit ovalem Querschnitt aufweist und
die Öffnung (32), die nach Entfernung der Oxidschicht (47) ge
bildet ist, ebenfalls ovalen Querschnitt aufweist.
26. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 25, dadurch gekennzeichnet, daß die Richtung der
Hauptachse des ovalen Querschnitts der Öffnung (32) so vorgege
ben ist, daß sie im wesentlichen senkrecht zur Richtung, in der
sich die Gateelektrode (36) ausdehnt, liegt.
27. Verfahren zur Herstellung einer Halbleitereinrichtung nach
einem der Ansprüche 23 bis 26, gekennzeichnet durch den Schritt
des Bildens einer Isolierschicht (48) einer vorbestimmten Dicke
auf der aktiven Schicht (33) nach dem Schritt des epitaxialen
Aufwachsens der aktiven Schicht (33) auf der Hauptoberfläche
des Halbleitersubstrates (31) und vor dem Schritt des Entfer
nens der Oxidschicht (47).
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