KR20210127102A - 수직 구조 전계효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 수직 구조 전계효과 트랜지스터는, 기판 상에 형성되며 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지는, 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 높이 방향으로 채널이 형성되는 수직 채널; 상기 수직 채널의 일 단에 접촉하도록 형성되는 소스 전극; 및 상기 수직 채널의 타 단에 접촉하도록 형성되며, 상기 소스 전극와 서로 다른 높이 레벨(level)에 형성되는 드레인 전극;을 포함하되, 상기 게이트 전극의 수직 면에서 상기 수직 채널로 형성되는 전계에 의하여, 상기 수직 채널의 채널 온오프가 제어되며, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 전극은, 상기 게이트 전극과 상기 게이트 전극의 높이 방향으로 비-중첩(non-overlap) 될 수 있다.

Description

수직 구조 전계효과 트랜지스터 및 그 제조방법{Vertical field effect transistor and the Manufacturing Method thereof}
본 발명은, 수직 구조 전계효과 트랜지스터 및 그 제조방법에 관련된 것으로 보다 구체적으로는, 게이트 전극의 높이 방향의 수직 방향으로 전계가 형성되는, 수직 구조 전계효과 트랜지스터 및 그 제조방법에 관련된 것이다.
최근 다양한 반도체 디바이스의 경우 제한된 영역에 더 많은 트렌지스터를 넣어서 집적도를 높이는 기술이 요구되고 있다. 평면상에 더 작은 소자들을 형성하기 위하여 보다 미세한 페턴을 만드는 기술을 개발하여 집적도를 높이며, 소자들을 다층으로 쌓아 올리는 방법을 사용하고 있다. 또한 소자를 평면이 아닌 수직면을 활용하여 만드는 방법이 제안되고 있다.
이전의 반도체 박막을 활용한 수직구조 전계효과 트렌지스터는 수직구조의 절연체를 먼저 형성하고 그 수직면에 채널을 소스 전극과 드레인 전극에 연결되도록 형성하고 이후 게이트 절연막과 게이트 전극을 형성하는 구조이다. 이때 엑티브의 길이는 구직구조 절연체의 두께에 따라 조절할 수 있으며 1마이크로미터 이내의 매우 작은 엑티브 길이를 가지는 트렌지스터를 제작할 수 있는 장점이 있다.
그러나 게이트 전극의 길이는 기존 공정의 한계에 제한되어 있어 그 길이가 적어도 수 마이크로미터 이상이 되기 때문에 게이트 전극과 소스전극 및 드레인 전극 사이에 상대적으로 큰 겹침이 생기게 된다. 여기서 발생하는 문제는 크게 기생 커페시턴스와 누설전류의 문제가 될 수 있다. 기생 커페시턴스는 공정상 원인으로 원하지 않는 커페시턴스가 형성되어 설계된 회로의 성능을 저하시키는 문제를 발생시킬 수 있다. 누설전류는 채널의 길이에 비 하여 드레인전극과 게이트전극이 과도하게 겹쳐있어 드레인전극의 전위가 게이트 전극의 전계효과에 영향을 주어 엑티브의 오프상태를 유지하는 것을 방해하여 누설전류의 원인이 될 수 있다.
이에 본 발명자들은 누설전류 및 기생 커페시턴스를 최소화할 수 있는, 수직 구조 전계효과 트랜지스터 및 그 제조방법을 발명하게 되었다.
본 발명이 해결하고자 하는 일 기술적 과제는, 누설전류를 최소화화는, 수직 구조 전계효과 트랜지스터 및 그 제조방법를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 기생 커패시턴스를 최소화하는, 수직 구조 전계효과 트랜지스터 및 그 제조방법를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 기존 공정이 변경을 최소화하는, 수직 구조 전계효과 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
본 발명의 일 실시 예에 따른 수직 구조 전계효과 트랜지스터는, 기판 상에 형성되며 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지는, 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 높이 방향으로 채널이 형성되는 수직 채널; 상기 수직 채널의 일 단에 접촉하도록 형성되는 소스 전극; 및 상기 수직 채널의 타 단에 접촉하도록 형성되며, 상기 소스 전극와 서로 다른 높이 레벨(level)에 형성되는 드레인 전극;을 포함하되, 상기 게이트 전극의 수직 면에서 상기 수직 채널로 형성되는 전계에 의하여, 상기 수직 채널의 채널 온오프가 제어되며, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 전극은, 상기 게이트 전극과 상기 게이트 전극의 높이 방향으로 비-중첩(non-overlap) 될 수 있다.
일 실시 예에 따르면, 상기 소스 전극, 상기 수직 채널 및 상기 드레인 전극은, 서로 동일한 반도체 성분을 포함하며, 상기 소스 전극 및 상기 드레인 전극은, 전기 전도도를 높이는 이온을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 게이트 전극 상에는 상기 게이트 전극 보다 에칭비가 낮은 하드막이 더 형성될 수 있다.
일 실시 예에 따르면, 상기 소스 전극은, 상기 수직 채널의 일 단보다 더 아래에 형성되고, 상기 드레인 전극은, 상기 수직 채널의 타 단보다 더 아래에 형성될 수 있다.
일 실시 예에 따르면, 상기 소스 전극은, 상기 수직 채널의 일 단보다 더 위에 형성되고, 상기 드레인 전극은, 상기 수직 채널의 타 단보다 더 위에 형성될 수 있다.
제1 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법은, 기판을 준비하는 단계; 상기 예비 게이트 전극 층을 형성하는 단계; 상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계; 상기 하드막을 패터닝하는 단계; 상기 하드막을 마스크로 하여 상기 게이트 전극을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지도록 패터닝하는 단계; 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체 층을 형성하고, 상기 형성된 반도체 층이 상기 면 방향으로 연장하는 수평부와 상기 높이 방향으로 연장하는 수직부를 가지도록 패터닝하는 단계; 및 상기 높이 방향으로 전기 전도도 높은 이온을 주입하여, 상기 수평부의 일 단을 소스 전극으로 형성하고, 상기 수평부의 타 단을 드레인 전극으로 형성하는 단계를 포함하여 이루어질 수 있다.
제1 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법에 따르면, 상기 소스 전극과 상기 드레인 전극 중 어느 하나의 전극은 상기 게이트 전극과 상기 높이 방향으로 비-중첩할 수 있다.
제2 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법은, 기판을 준비하는 단계; 상기 기판 상에 예비 게이트 전극 층을 형성하는 단계; 상기 상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계; 상기 하드막을 패터닝하는 단계; 상기 하드막을 마스크로 하여 상기 예비 게이트 전극 층을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지도록 패터닝하는 단계; 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에, 예비 전극 층을 형성하고, 상기 형성된 예비 전극 층을, 상기 면 방향으로 연장하는 수평부와 상기 높이 방향으로 연장하는 수직부를 가지도록 제1 패터닝하는 단계; 상기 제1 패터닝된 예비 전극 층에서, 상기 수평부와 상기 수직부 중 상기 수직부만 선택적으로 제거하는 제2 패터닝하여 소스 및 드레인 전극을 형성하는 단계; 및 상기 소스 및 드레인 전극 상에, 반도체 층을 형성하고, 상기 형성된 반도체 층을 패터닝하여 상기 소스 전극과 상기 드레인 전극을 상기 높이 방향으로 연결하는 수직 채널을 형성하는 단계를 포함하여 이루어질 수 있다.
제2 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법에 따르면, 상기 소스 전극과 상기 드레인 전극 중 어느 하나의 전극은 상기 게이트 전극과 상기 높이 방향으로 비-중첩할 수 있다.
제2 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법에 따르면,
상기 제1 패터닝하는 단계의 상기 수직부의 두께는 상기 수평부의 두께보다 얇을 수 있다.
제3 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법은, 기판을 준비하는 단계; 상기 기판 상에 예비 게이트 전극 층을 형성하는 단계; 상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계; 상기 하드막을 패터닝하는 단계; 상기 하드막을 마스크로 하여 상기 예비 게이트 전극 층을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지는 게이트 전극으로 패터닝하는 단계; 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체 층을 형성하고, 상기 반도체 층 상에 예비 전극 층을 연속적으로 형성하는 단계; 동일한 마스크로 반도체 층을 패터닝하여, 상기 높이 방향으로 연장하는 수직 채널을 형성하고, 상기 예비 전극 층을, 상기 높이 방향으로 연장하는 수직부와 상기 면 반향으로 연장하는 수평부를 가지는 중간 전극 층으로 형성하는 단계; 및 상기 중간 전극 층의 수직부를 제거하여, 소스 및 드레인 전극을 형성하는 단계를 포함하여 이루어질 수 있다.
제3 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법에 따르면, 상기 소스 전극과 상기 드레인 전극 중 어느 하나의 전극은 상기 게이트 전극과 상기 높이 방향으로 비-중첩할 수 있다.
제3 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법에 따르면, 상기 중간 전극 층으로 형성하는 단계의 상기 수직부의 두께는 상기 수평부의 두께보다 얇을 수 있다.
본 발명의 일 실시 예에 따른 수직 구조 전계효과 트랜지스터는, 기판 상에 형성되며 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지는, 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 높이 방향으로 채널이 형성되는 수직 채널; 상기 수직 채널의 일 단에 접촉하도록 형성되는 소스 전극; 및 상기 수직 채널의 타 단에 접촉하도록 형성되며, 상기 소스 전극와 서로 다른 높이 레벨(level)에 형성되는 드레인 전극;을 포함하되, 상기 게이트 전극의 수직 면에서 상기 수직 채널로 형성되는 전계에 의하여, 상기 수직 채널의 채널 온오프가 제어되며, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 전극은, 상기 게이트 전극과 상기 게이트 전극의 높이 방향으로 비-중첩(non-overlap) 될 수 있다.
상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 전극은, 상기 게이트 전극과 상기 게이트 전극의 높이 방향으로 비-중첩(non-overlap) 되기 때문에, 기생 커패시턴스 및 누설 전류가 최소화될 수 있다.
또한 일 실시 예에 따른 트랜지스터는 수직 구조를 가지기 때문에 소형화가 가능케 될 수 있다. 또한 게이트 절연막을 먼저 형성하고 채널을 형성할 수 있기 때문에 고품질의 게이트 절연막을 형성하기 위한 높은 공정 온도 등의 공정 조건을 확보할 수 있어 높은 신뢰성을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 수직 구조 전계효과 트랜지스터를 설명하기 위한 도면이다.
도 2 및 도 3은 본 발명의 제1 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법을 설명하기 위한 순서도이다.
도 4 내지 도 20은 본 발명의 제1 실시 예에 따른 수직 구조 전계효과 트랜지스터 제조방법의 각 단계를 구체적으로 설명하기 위한 도면이다.
도 21 및 도 22는 본 발명의 제2 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법을 설명하기 위한 순서도이다.
도 23 내지 도 40은 본 발명의 제2 실시 예에 따른 수직 구조 전계효과 트랜지스터 제조방법의 각 단계를 구체적으로 설명하기 위한 도면이다.
도 41 및 도 42는 본 발명의 제3 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법을 설명하기 위한 순서도이다.
도 43 내지 도 58은 본 발명의 제3 실시 예에 따른 수직 구조 전계효과 트랜지스터 제조방법의 각 단계를 구체적으로 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 수직 구조 전계효과 트랜지스터를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 수직 구조 전계효과 트랜지스터(100)는, 기판(100), 하부 절연막(101), 게이트 전극(102), 게이트 절연막(103), 수직 채널(104), 소스/드레인 전극(105, 106), 상부 절연막(107) 중 적어도 하나를 포함하여 이루어질 수 있다. 이하 각 구성에 대해 상술하기로 한다.
상기 기판(100)은, 유리(glass), 및 플라스틱(plastic) 계열의 물질 중 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 플라스틱 계열인 경우, 상기 기판(100)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 중 적어도 하나의 물질을 포함하여 이루어질 수 있다. 만약 상기 기판(100)이 플라스틱 계열로 이루어지는 경우, 유연한 특성을 가질 수 있다. 다만, 상기 기판(100)이 유리 계열로 이루어진 경우에도, 유연한 특성을 가질 수 있음은 물론이다.
상기 기판(100) 상에는 하부 절연막(101)이 마련될 수 있다. 상기 하부 절연막(101)은 유기물 및 무기물 중 적어도 하나의 물질을 포함하여 이루어질 수 있다. 만약 상기 하부 절연막(101)이 무기물인 경우, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)로 이루어질 수 있으며, 하부 절연막(101)의 물질이 이에 한정되는 것은 아니다. 또한, 하부 절연막(101)은 생략될 수 있다.
상기 하부 절연막(101) 상에는 상기 게이트 전극(102)가 마련될 수 있다. 상기 게이트 전극(102)는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W) 중 적어도 하나의 금속으로 이루어질 수 있고, 단층 또는 복수의 금속이 적층하는 구조를 가질 수 있다.
상기 게이트 전극(102) 상에는, 게이트 절연막(103)이 마련될 수 있다. 상기 게이트 절연막(103)은 후술하는 수직 채널(104)과 상기 게이트 전극(102) 간에 전계는 형성시키되, 전류의 흐름을 차단하는 절연막으로 기능할 수 있다.
상기 수칙 채널(104)은, 예를 들어, 아모포러스 실리콘, 단결정 실리콘, 산화물 반도체 중 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 상기 수직 채널(104)이 산화물 반도체로 이루어진 경우, 상기 수직 채널(104)은, 인듐-갈륨-아연-산화물(Indium-Galium-Zinc Oxide; IGZO)로 이루어질 수 있다. 다만, 상기 수직 채널(104)이 특정 산화물 반도체에 제한되는 것은 아니다.
상기 소스 및 드레인 전극(105. 106)은, 상기 수직 채널(104)을 전류 경로로 하여 통전될 수 있다. 상기 소스 및 드레인 전극(105. 106)은 상기 수직 채널(104)의 일 부분으로 이루어질 수도 있고, 상기 수직 채널(104)과 층을 달리 하여 형성될 수도 있다. 상기 소스 및 드레인 전극(105. 106)의 구체적인 내용은 이하 제1 내지 3 실시 예에 대한 설명에서 언급하기로 한다.
소스 및 드레인 전극(105,106)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나의 물질 또는 이들의 합금으로 이루어질 수 있다. 만약, 상기 소스 및 드레인 전극(105,106)이 다층으로 이루어지는 경우, 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄, 티타늄/알루미늄, 구리/몰리티타늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/ 알루미늄/몰리브덴, 티타늄/알루미늄/티타늄, 또는 몰리티타늄/구리/몰리티타늄의 3중층으로 이루어질 수 있다.
일 실시 예에 따르면, 상기 소스 전극(105)과 상기 드레인 전극(106)은 서로 다른 높이 레벨 즉 도 1의 Y 축 방향으로 다른 높이에 마련될 수 있다.
상기 소스 및 드레인 전극(105, 106) 상에는 상부 절연막(107)이 마련될 수 있으며, 상기 상부 절연막(107)은 관통홀이 있어, 상기 관통홀을 통하여 상기 소스 및 드레인 전극(105, 106)과 전기적으로 연결되는 연결 전극(08)이 마련될 수 있다.
본 발명의 일 실시 예에 따르면, 상기 게이트 전극(102)은, 면 방향(도 1의 X 축 방향)으로 연장하는 수평면(102a)과 높이 방향(도 1의 Y 축방)으로 연장하는 수직면(102b)을 가질 수 있다.
이 때, 상기 수직 채널(104)은 상기 게이트 전극(102)으로부터 전계에 따른 전기적인 온/오프(on/off)가 제어되되, 상기 게이트 전극(102)으로부터의 전계(도 1의 E)는 방향은, 상기 게이트 전극(102)의 면 방향일 수 있다.
이에 따라 상기 수직 채널(104)에서의 전류의 이동 방향(도 1의 I)은, 상기 수직 채널(104)의 면 방향인 높이 방향(도 1의 Y 축 방향)일 수 있다.
나아가 일 실시 예에 따르면, 상기 소스 전극(105) 및 상기 드레인 전극(106) 중 적어도 하나의 전극은, 상기 게이트 전극(102)과 비-중첩(non-overlap) 할 수 있다. 도 1을 참조하면, 상기 소스 전극(105)이 상기 게이트 전극(102)과, 도 1의 Y 축 방향으로 비-중첩할 수 있다.
즉, 상기 수직 채널(104)이 수직 채널(104)의 높이 방향(도 1의 Y 방향)으로 전류를 흐르게 하므로, 상기 소스 전극(105)이 상기 게이트 전극(102)이 비-중첩할 수 있는 공간이 마련될 수 있는 것이다.
따라서, 상기 소스 및 드레인 전극(105, 106) 중 적어도 하나의 전극이 상기 게이트 전극(102)이 비-중첩하므로, 기생 커패시턴스 및 누설 전류가 최소화될 수 있다.
본 발명의 일 실시 예른, 수직 구조 전계효과 트랜지스터는 다양한 방법에 의하여 제조될 수 있는 바, 제1 내지 제3 실시 예에 대해 이하 도 2 내지 도 58을 참조하여 설명하기로 한다.
참고로, 각 제조방법을 설명함에 있어서, 사용되는 도면 부호는 상술한 실시 예에서의 구성과 이름이 동일한 경우, 대응되는 기능을 수행하는 것이므로, 구체적인 설명을 생략하기로 한다.
도 2 및 도 3은 본 발명의 제1 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법을 설명하기 위한 순서도이고, 도 4 내지 도 20 본 발명의 제1 실시 예에 따른 수직 구조 전계효과 트랜지스터 제조방법의 각 단계를 구체적으로 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 제1 실시 예에 따른 수직 구조 전계효과 트랜지스터은, 기판을 준비하는 단계(S100), 상기 기판 상에 예비 게이트 전극 층을 형성하는 단계(S102), 상기 게이트 전극 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계(S104), 상기 하드막을 패터닝하는 단계(S106), 상기 하드막을 마스크로 하여 상기 게이트 전극을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지도록 패터닝하는 단계(S108), 게이트 절연막을 형성하는 단계(S110), 상기 게이트 절연막 상에 반도체 층을 형성하고, 상기 형성된 반도체 층이 상기 면 방향으로 연장하는 수평부와 상기 높이 방향으로 연장하는 수직부를 가지도록 패터닝하는 단계(S112), 상기 높이 방향으로 전기 전도도 높은 이온을 주입하여, 상기 수평부의 일 단을 소스 전극으로 형성하고, 상기 수평부의 타 단을 드레인 전극으로 형성하는 단(S114), 보호층을 형성하고, 보호층에 컨택홀을 형성한 후, 컨태홀 내에 연결 전극을 형성하는 단계(S116) 중 적어도 하나의 단계를 포함하여 이루어질 수 있다.
이하 각 단계에 대해 상술하기로 한다.
S100
기판(200)이 준비되고, 기판(200) 상에, 하부 절연막(201)이 형성될 수 있다(도 4 및 도 5 참조).
S102 및 S104
상기 하부 절연막(201) 상에, 예비 게이트 전극 층(202) 및 하드막(203)이 형성될 수 있다(도 6 참조). 상기 하드막(203)은 게이트 전극(202)을 수직(도 1의 Y 축 방향)으로 식각 예를 들어, 건식 식각할 때, 하드 마스크로 기능할 수 있다. 상기 하드막(203)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물 중 적어도 하나의 물질을 포함하여 이루어질 수 있다.
S106
상기 하드막(203)이 패터닝될 수 있다. 이를 위하여 상기 하드막(203) 상에 포토 리지스터(photo resistor; 203-1)가 형성될 수 있다(도 7 참조). 이 후 포토 마스크를 통하여 게이트 전극 형상 부분만, 포토 리지스터(203-1)이 잔존하도록 선택적으로 제거할 수 있다(도 8 참조). 이후 하드막(203)이 상기 잔존하는 포토 리지스터(203-1)의 형상에 대응하도록 패터닝되루 수 있다(도 9 참조). 이후, 상기 잔존하는 포토 리지스터(203-1)이 제거될 수 있다(도 10 참조)
S108
상기 예비 게이트 전극 층(202)이 게이트 전극(202)으로 패터닝될 수 있다. 이 때, 잔존하는 하드막(203)은 마스크로써 기능할 수 있다. 예를 들어, 에칭 플라즈마(203-2) 공정을 통하여 게이트 전극(202)이 형성될 수 있다(도 11 참조). 이 때, 게이트 전극(202) 상의 하드막(203)은 식각 선택비가 매우 높으므로, 상기 게이트 전극(202)의 수직면(도 1의 Y 축 방향)의 형상 프로파일이 우수하게 형성될 수 있다.
S110
게이트 절연막(204)이 형성될 수 있다.
상기 게이트 절연막(204)은 상기 수직면을 가지는 게이트 전극(202)의 형상을 따라서 형성될 수 있다(도 12 참조).
S112
수직 채널(205)이 형성될 수 있다.
이를 위하여, 상기 게이트 절연막(204) 상에 반도체 층(205)이 형성될 수 있다(도 13 참조).
상기 반도체 층(205)이 패터닝되어, 수직 채널로 형성될 수 있다(도 14 참조). 상기 형성된 수직 채널(205)은 높이 방향으로 연장하는 수직부와 면 방향으로 연장하는 수평부를 가질 수 있다. 일 예에 따르면, 수직부는 상기 게이트 전극과 면 방향(도 1의 X 축 방향)으로 중첩될 수 있다.
S114
소스 및 드레인 전극이 형성될 수 있다.
이를 위하여, 상기 수직 채널(205)의 수평부에 기판을 기준으로 수직 방향(도 1의 Y 축 방향)으로 이온이 가속되는 이온 주입(205-1) 공정이 수행될 수 있다(도 15 참조). 이를 통해, 수평부에는 높은 밀도로 이온이 주입되어 전기 전도도가 높아지게 되며, 따라서, 소스 및 드레인 전극(207)이 형성될 수 있다(도 16 참조). 이 경우, 소스 및 드레인 전극(207)이 반도체 층을 기반으로 제조될 수 있는 것이다.
또한 수직 방향으로 이온이 주입되기 때문에 수직 채널(205)의 수직부에는 이온이 주입이 최소로 억제될 수 있다. 이는, 게이트 전극(20)의 수직면 프로파일이 우수하기 때문에, 더 더욱 수직 채널(205)의 수직부가 수직한 형태를 가질 수 있기 때문이다. 이에 따라, 수직 채널(205)의 수직부는 진성 반도체 특성을 그대로 유지할 수 있다.
S116
상부 절연막(208)이 형성될 수 있다(도 17 참조). 상부 절연막(208)의 일 측에는 소스 및 드레인 전극과의 콘택을 위한 콘택홀(206-1, 207-1)이 형성될 수 있다(도 18 참조). 상기 형성된 콘택홀(206-1, 207-1)을 통하여 연결 전극(209)이 각각 소스 및 드레인 전극(206, 207)과 전기적으로 접촉하도록 형성될 수 있다.
이상의 공정에 의하여 제1 실시 예에 따라 제조된 수직 구조 전계효과 트랜지스터(200)가 제조될 수 있다(도 20 참조).
도 20을 참조하면, 수직 채널(205)이 정확히 높이 방향(도 20의 Y 축 방향)으로 형성될 수 있고, 이에 따라 수직 채널(205)은 소스 및 드레인 전극(206, 207) 형성을 위한 이온 주입 공정에도 불구하고, 여전히 진성 반도체 특성을 유지할 수 있다. 나아가, 앞서 도 1을 참조하여 설명한 바와 같이, 소스 및 드레인 전극(206, 207) 중 적어도 하나의 전극은 게이트 전극(202)과 높이 방향(도 20의 Y 축 방향)으로 비-중첩하므로, 누설 전류 및 기생 커패시턴스가 최소화될 수 있다.
이하, 도 21 내지 도 40을 참조하여, 본 발명의 제2 실시 예에 따른 수직 구조 전계효과 트랜지스터(300)가 설명된다.
도 21 및 도 22는 본 발명의 제2 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법을 설명하기 위한 순서도이고, 도 23 내지 도 40은 본 발명의 제2 실시 예에 따른 수직 구조 전계효과 트랜지스터 제조방법의 각 단계를 구체적으로 설명하기 위한 도면이다.
도 21 및 도 22를 참조하면, 본 발명의 제2 실시 예에 따른 수직 구조 전계효과 트랜지스터는, 기판을 준비하는 단계(S200), 상기 기판 상에 예비 게이트 전극 층을 형성하는 단계(S202), 상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계(S204), 상기 하드막을 패터닝하는 단계(S206), 상기 하드막을 마스크로 하여 상기 예비 게이트 전극 층을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지도록 패터닝하는 단계(S208), 게이트 절연막을 형성하는 단계(S210), 상기 게이트 절연막 상에, 예비 전극 층을 형성하고, 상기 형성된 예비 전극 층을, 상기 면 방향으로 연장하는 수평부와 상기 높이 방향으로 연장하는 수직부를 가지도록 제1 패터닝하는 단계(S212), 상기 제1 패터닝된 예비 전극 층에서, 상기 수평부와 상기 수직부 중 상기 수직부만 선택적으로 제거하는 제2 패터닝하여 소스 및 드레인 전극을 형성하는 단계(S214), 상기 소스 및 드레인 전극 상에, 반도체 층을 형성하고, 상기 형성된 반도체 층을 패터닝하여 상기 소스 전극과 상기 드레인 전극을 상기 높이 방향으로 연결하는 수직 채널을 형성하는 단계(S216), 보호층을 형성하고, 보호층에 컨택홀을 형성한 후, 컨태홀 내에 연결 전극을 형성하는 단계(S218) 중 적어도 하나의 단계를 포함하여 이루어질 수 있다.
이하 각 단계에 대해 상술하기로 한다. 다만 설명의 편의를 위하여, 앞서 설명한 제1 실시 예에 따른 제조방법과 중복되는 부분은 설명을 생략하기로 한다.
단계 S200, S202, S204, S206, S208, S210
단계 S200에서, 기판(300)이 준비되고(도 23 참조), 기판 상에 하부 절연막(301)이 형성되고(도 24 참조), 단계 S202에서 예비 게이트 전극 층(302)이 형성되고 및 단계 S204에서 하드막(303)이 적층될 수 있다(도 25 참조), 단계 S206에서 포토 리지스터(303-1)이 형성되고(도 26 참조), 포토 리지스터(303-1)가 패터닝되고(도 27 참조), 하드막(303)이 패터닝될 수 있다(도 28 참조). 패터닝된 잔존 포토 리지스터(303-1)이 제거될 수 있다(도 29 참조). 단계 S208에서 에칭 플라즈마(303-2)를 통하여 예비 게이트 전극 층(302)이 수직면을 가지도록 게이트 전극으로 패터닝될 수 있다(도 30 참조). 단계 S210에서 게이트 절연막(304)이 형성될 수 있다(도 31 참조).
단계 S212
단계 S212에서, 예비 전극 층(305)이 형성될 수 있다(도 32 참조). 이 때, 예비 전극 층은 스퍼터링 공법이나 열 증착법을 이용하여 형성될 수 있다. 이에 따라 높이 방향으로 예비 전극 층이 형성되므로, 예비 전극 층(305)이 기판에 평행한 면 방향으로는 다소 두껍게 형성되고, 기판에 수직한 높이 방향으로는 다소 얇게 형성될 수 있다.
이 후, 포토 마스크 공정을 이용하여 상기 예비 전극 층(305)이 기판에 평행한 수평부와 기판에 수직한 수직부를 가지도록 제1 패터닝할 수 있다(도 33 참조).
단계 S214
단계 S214에서, 제2 패터닝 공정으로, 등방성 특성이 강한 플라즈마 모드 건식식각 또는 습식식각 공정(305-1)을 이용하여 제1 패터닝된 예비 전극 층(305)의 수직부를 제거할 수 있다(도 34 참조). 이를 통해 상대적으로 얇은 상기 예비 전극 층(305)의 수직부가 제거되므로, 소스 및 드레인 전극(306, 307)이 형성될 수 있다(도 35 참조). 예를 들어, 상기 소스 전극(306)은 상기 드레인 전극(307) 보다 낮은 높이 레벨에 형성될 수 있다.
단계 S216
단계 S216에서, 반도체 층(308)이 형성될 수 있다(도 36 참조). 상기 반도체 층(308)은 포토 마스크 공정을 활용하여 선택적으로 식각될 수 있다(도 37 참조). 이에 따라 수직 채널(308)으로 패터닝될 수 있다. 제2 실시 예에 따른 경우, 수직 채널(308)이 소스 및 드레인 전극(306, 307) 상에 위치하는 것이다.
단계 S218
상부 절연막(309)이 형성될 수 있다(도 38 참조). 상부 절연막(309)의 일 측에는 소스 및 드레인 전극과의 콘택을 위한 콘택홀(309-1)이 형성될 수 있다(도 39 참조). 상기 형성된 콘택홀(309-1)을 통하여 연결 전극(310)이 각각 소스 및 드레인 전극(306, 307)과 전기적으로 접촉하도록 형성될 수 있다.
이상의 공정에 의하여 제2 실시 예에 따라 제조된 수직 구조 전계효과 트랜지스터(300)가 제조될 수 있다(도 40 참조). 앞서 도 1을 참조하여 설명한 바와 같이, 소스 및 드레인 전극(306, 307) 중 적어도 하나의 전극은 게이트 전극(302)과 높이 방향(도 40의 Y 축 방향)으로 비-중첩하므로, 누설 전류 및 기생 커패시턴스가 최소화될 수 있다.
이하 도 41 내지도 도 58을 참조하여 본 발명의 제3 실시 예에 따른 수직 구조 전계효과 트랜지스터(300)이 설명된다.
도 41 및 도 42는 본 발명의 제3 실시 예에 따른 수직 구조 전계효과 트랜지스터의 제조방법을 설명하기 위한 순서도이고, 도 43 내지 도 58은 본 발명의 제3 실시 예에 따른 수직 구조 전계효과 트랜지스터 제조방법의 각 단계를 구체적으로 설명하기 위한 도면이다.
도 41 및 도 42를 참조하면 본 발명의 제3 실시 예에 따른 수직 구조 전계효과 트랜지스터(400)는, 기판을 준비하는 단계(S300), 상기 기판 상에 예비 게이트 전극 층을 형성하는 단계(S302), 상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계(S304), 상기 하드막을 패터닝하는 단계(S306), 상기 하드막을 마스크로 하여 상기 예비 게이트 전극 층을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지도록 패터닝하는 단계(S308), 게이트 절연막을 형성하는 단계(S310), 상기 게이트 절연막 상에 반도체 층을 형성하고, 상기 반도체 층 상에 예비 전극 층을 연속적으로 형성하는 단계(S312), 동일한 마스크로 반도체 층을 패터닝하여, 상기 높이 방향으로 연장하는 수직 채널을 형성하고, 상기 예비 전극 층을, 상기 높이 방향으로 연장하는 수직부와 상기 면 반향으로 연장하는 수평부를 가지는 중간 전극 층으로 형성하는 단계(S314) 및 상기 중간 전극 층의 수직부를 제거하여, 소스 및 드레인 전극을 형성하는 단계(S316), 보호층을 형성하고, 보호층에 컨택홀을 형성한 후, 컨태홀 내에 연결 전극을 형성하는 단계(S318) 중 적어도 하나의 단계를 포함하여 이루어질 수 있다.
이하 각 단계에 대해 상술하기로 한다. 다만 설명의 편의를 위하여, 앞서 설명한 제1 및 제2 실시 예에 따른 제조방법과 중복되는 부분은 설명을 생략하기로 한다.
단계 S300, S302, S304, S306, S308, S310
단계 S300에서, 기판(400)이 준비되고(도 43 참조), 기판 상에 하부 절연막(401)이 형성되고(도 44 참조), 단계 S302에서 예비 게이트 전극 층(320)이 형성되고 및 단계 S304에서 하드막(403)이 적층될 수 있다(도 45 참조), 단계 S306에서 포토 리지스터(403-1)이 형성되고(도 46 참조), 포토 리지스터(403-1)가 패터닝되고(도 47 참조), 하드막(403)이 패터닝될 수 있다(도 47 참조). 패터닝된 잔존 포토 리지스터(403-1)이 제거될 수 있다(도 48 참조). 단계 S308에서 에칭 플라즈마(403-2)를 통하여 예비 게이트 전극 층(402)이 수직면을 가지도록 게이트 전극으로 패터닝될 수 있다(도 50 참조). 단계 S310에서 게이트 절연막(404)이 형성될 수 있다(도 51 참조).
단계 S312
상기 게이트 절연막(404) 상에 반도체 층(405)이 형성될 수 있다(도 52 참조). 상기 반도체 층(405) 상에 연속적으로 예비 전극 층(406)이 형성될 수 있다(도 53 참조). 상기 예비 전극 층(406)은 그 수직부의 두께가 수평부의 두께보다 얇도록 스퍼터링 공정이나 열증착 공정으로 형성될 수 있다.
단계 S314
동일한 마스크를 이용하여 상기 반도체 층(405)과 상기 예비 전극 층(406)을 식각할 수 있다(도 54 참조). 이에 따라 상기 반도체 층(405)은 수직부를 가지도록 패터닝될 수 있다. 또한 상기 예비 전극 층(406)도 수직부를 가지도록, 중간 전극 층으로 패터닝될 수 있다.
단계 S316
등방성 특성이 강한 플라즈마 모드 건식식각 또는 습식식각 공정(406-1)을 이용하여 중간 전극 층(405)의 수직부를 제거할 수 있다(도 55 참조). 이는 단계 S312에서 형성된 중간 전극 층(405)의 수직부의 두께가 수평부보다 얇기 때문에 보다 원활히 수직부만 선택적으로 식각할 수 있음을 의미할 수 있다. 이에 따라, 소스 및 드레인 전극(407, 408)이 형성되고, 상기 소스 및 드레인 전극(407, 408)은 상기 수직 채널(405) 상에 형성될 수 있다(도 56 참조).
단계 S318
상부 절연막(409)이 형성될 수 있다(도 57 참조). 상부 절연막(409)의 일 측에는 소스 및 드레인 전극과의 콘택을 위한 콘택홀이 형성될 수 있다. 상기 형성된 콘택홀을 통하여 연결 전극(410)이 각각 소스 및 드레인 전극(407, 408)과 전기적으로 접촉하도록 형성될 수 있다(도 58 참조).
이상의 공정에 의하여 제3 실시 예에 따라 제조된 수직 구조 전계효과 트랜지스터(300)가 제조될 수 있다(도 40 참조). 앞서 도 1을 참조하여 설명한 바와 같이, 소스 및 드레인 전극(407, 408) 중 적어도 하나의 전극은 게이트 전극(402)과 높이 방향(도 58의 Y 축 방향)으로 비-중첩하므로, 누설 전류 및 기생 커패시턴스가 최소화될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.

Claims (13)

  1. 기판 상에 형성되며 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지는, 게이트 전극;
    상기 게이트 전극을 덮는 게이트 절연막;
    상기 게이트 절연막 상에 형성되며, 상기 높이 방향으로 채널이 형성되는 수직 채널;
    상기 수직 채널의 일 단에 접촉하도록 형성되는 소스 전극; 및
    상기 수직 채널의 타 단에 접촉하도록 형성되며, 상기 소스 전극와 서로 다른 높이 레벨(level)에 형성되는 드레인 전극;을 포함하되,
    상기 게이트 전극의 수직 면에서 상기 수직 채널로 형성되는 전계에 의하여, 상기 수직 채널의 채널 온오프가 제어되며,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 전극은, 상기 게이트 전극과 상기 게이트 전극의 높이 방향으로 비-중첩(non-overlap)되는, 수직 구조 전계효과 트랜지스터.
  2. 제1 항에 있어서,
    상기 소스 전극, 상기 수직 채널 및 상기 드레인 전극은, 서로 동일한 반도체 성분을 포함하며,
    상기 소스 전극 및 상기 드레인 전극은, 전기 전도도를 높이는 이온을 더 포함하는, 수직 구조 전계효과 트랜지스터.
  3. 제2 항에 있어서,
    상기 게이트 전극 상에는 상기 게이트 전극 보다 에칭비가 낮은 하드막이 더 형성된, 수직 구조 전계효과 트랜지스터.
  4. 제1 항에 있어서,
    상기 소스 전극은, 상기 수직 채널의 일 단보다 더 아래에 형성되고,
    상기 드레인 전극은, 상기 수직 채널의 타 단보다 더 아래에 형성되는, 수직 구조 전계효과 트랜지스터.
  5. 제1 항에 있어서,
    상기 소스 전극은, 상기 수직 채널의 일 단보다 더 위에 형성되고,
    상기 드레인 전극은, 상기 수직 채널의 타 단보다 더 위에 형성되는, 수직 구조 전계효과 트랜지스터.
  6. 기판을 준비하는 단계;
    상기 예비 게이트 전극 층을 형성하는 단계;
    상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계;
    상기 하드막을 패터닝하는 단계;
    상기 하드막을 마스크로 하여 상기 게이트 전극을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지도록 패터닝하는 단계;
    게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 반도체 층을 형성하고, 상기 형성된 반도체 층이 상기 면 방향으로 연장하는 수평부와 상기 높이 방향으로 연장하는 수직부를 가지도록 패터닝하는 단계; 및
    상기 높이 방향으로 전기 전도도 높은 이온을 주입하여, 상기 수평부의 일 단을 소스 전극으로 형성하고, 상기 수평부의 타 단을 드레인 전극으로 형성하는 단계를 포함하는, 수직 구조 전계효과 트랜지스터 제조방법.
  7. 제6 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 중 어느 하나의 전극은 상기 게이트 전극과 상기 높이 방향으로 비-중첩하는, 수직 구조 전계효과 트랜지스터 제조방법.
  8. 기판을 준비하는 단계;
    상기 기판 상에 예비 게이트 전극 층을 형성하는 단계;
    상기 상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계;
    상기 하드막을 패터닝하는 단계;
    상기 하드막을 마스크로 하여 상기 예비 게이트 전극 층을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지도록 패터닝하는 단계;
    게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에, 예비 전극 층을 형성하고, 상기 형성된 예비 전극 층을, 상기 면 방향으로 연장하는 수평부와 상기 높이 방향으로 연장하는 수직부를 가지도록 제1 패터닝하는 단계;
    상기 제1 패터닝된 예비 전극 층에서, 상기 수평부와 상기 수직부 중 상기 수직부만 선택적으로 제거하는 제2 패터닝하여 소스 및 드레인 전극을 형성하는 단계; 및
    상기 소스 및 드레인 전극 상에, 반도체 층을 형성하고, 상기 형성된 반도체 층을 패터닝하여 상기 소스 전극과 상기 드레인 전극을 상기 높이 방향으로 연결하는 수직 채널을 형성하는 단계를 포함하는, 수직 구조 전계효과 트랜지스터 제조방법.
  9. 제8 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 중 어느 하나의 전극은 상기 게이트 전극과 상기 높이 방향으로 비-중첩하는, 수직 구조 전계효과 트랜지스터 제조방법.
  10. 제8 항에 있어서,
    상기 제1 패터닝하는 단계의 상기 수직부의 두께는 상기 수평부의 두께보다 얇은, 수직 구조 전계효과 트랜지스터 제조방법.
  11. 기판을 준비하는 단계;
    상기 기판 상에 예비 게이트 전극 층을 형성하는 단계;
    상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계;
    상기 하드막을 패터닝하는 단계;
    상기 하드막을 마스크로 하여 상기 예비 게이트 전극 층을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지는 게이트 전극으로 패터닝하는 단계;
    게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 반도체 층을 형성하고, 상기 반도체 층 상에 예비 전극 층을 연속적으로 형성하는 단계;
    동일한 마스크로 반도체 층을 패터닝하여, 상기 높이 방향으로 연장하는 수직 채널을 형성하고, 상기 예비 전극 층을, 상기 높이 방향으로 연장하는 수직부와 상기 면 반향으로 연장하는 수평부를 가지는 중간 전극 층으로 형성하는 단계; 및
    상기 중간 전극 층의 수직부를 제거하여, 소스 및 드레인 전극을 형성하는 단계를 포함하는, 수직 구조 전계효과 트랜지스터 제조방법.
  12. 제11 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 중 어느 하나의 전극은 상기 게이트 전극과 상기 높이 방향으로 비-중첩하는, 수직 구조 전계효과 트랜지스터 제조방법.
  13. 제11 항에 있어서,
    상기 중간 전극 층으로 형성하는 단계의 상기 수직부의 두께는 상기 수평부의 두께보다 얇은, 수직 구조 전계효과 트랜지스터 제조방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0136931B1 (ko) * 1994-05-12 1998-04-24 문정환 박막 트랜지스터의 구조 및 제조방법
JP2006032410A (ja) * 2004-07-12 2006-02-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR20130011966A (ko) * 2011-07-22 2013-01-30 동국대학교 산학협력단 그라핀 옥사이드를 이용한 전계효과 트랜지스터 및 그 제조방법
KR20130039945A (ko) * 2011-10-13 2013-04-23 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP2017130691A (ja) * 2010-12-28 2017-07-27 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0136931B1 (ko) * 1994-05-12 1998-04-24 문정환 박막 트랜지스터의 구조 및 제조방법
JP2006032410A (ja) * 2004-07-12 2006-02-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2017130691A (ja) * 2010-12-28 2017-07-27 株式会社半導体エネルギー研究所 半導体装置
KR20130011966A (ko) * 2011-07-22 2013-01-30 동국대학교 산학협력단 그라핀 옥사이드를 이용한 전계효과 트랜지스터 및 그 제조방법
KR20130039945A (ko) * 2011-10-13 2013-04-23 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법

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