KR20130067273A - 분리된 반도체 부분을 갖는 마이크로 전자 장치 및 그 장치를 제조하는 방법 - Google Patents

분리된 반도체 부분을 갖는 마이크로 전자 장치 및 그 장치를 제조하는 방법 Download PDF

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꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
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Abstract

마이크로 전자 장치(100)로서,
- 반도체 층(102)을 형성하고 서로 전기적으로 고립되며, 다른 반도체 부분들과 유사한 모양으로 일정 거리만큼 간격을 두는, 다수의 분리된 반도체 부분(104);
- 두 개의 전극을 분리하는 최대 거리가 반도체 부분들 중 하나의 최대 길이보다 작도록, 상기 반도체 층과 접촉하여 배열된 두 개의 전극(108a, 108b, 108c, 108d);을 포함하며,
상기 반도체 부분 중 적어도 하나는 상기 두 개의 전극과 서로 전기적으로 연결되도록, 상기 반도체 부분들의 모양과 길이들, 상기 반도체 부분들 사이의 간격, 전극들의 모양과 길이들 및, 상기 반도체 부분들과 관련된 전극들의 레이아웃이 존재하며, 상기 최대 길이의 반도체 부분들은 최대 길이의 전극들에 수직이며, 상기 전극들은 유사하다.

Description

분리된 반도체 부분을 갖는 마이크로 전자 장치 및 그 장치를 제조하는 방법{MICROELECTRONIC DEVICE HAVING DISCONNECTED SEMICONDUCTOR PORTIONS AND METHOD FOR PRODUCING SUCH A DEVICE}
본 발명은 분리된 반도체 부분들을 포함하는 마이크로 전자 장치에 관한 것으로, 특히, 활성영역(active zone)과 같이 그 분리된 반도체 부분들로부터 형성된 하나 또는 여러 개의 트랜지스터를 포함하는 마이크로 전자 장치에 관한 것이다.
본 발명은 박막 트랜지스터(TFT) 및, 특히 유기 박막 트랜지스터(OFET 또는 OTFT) 분야에 적용된다.
예로써 유기 물질에 근거한, 얇은 반도체 층을 포함하는 박막 트랜지스터와 같은 박막 소자의 제조는 이 반도체 층의 모양을 암시한다. 그래서 전극들은 전기적 소스 및 드레인 접점들을 형성하는 것으로 구성될 수 있지만, 얻어진 트랜지스터는 작은 전류 Ioff(VGS = 0 및 VDS = Valim 에 대한 전류 IDS에 대응) 및 가능한 최소 기생 용량을 갖는다.
상기 반도체 층을 퇴적하는데 사용하는 장비는 반도체 층을 형성할 수 있도록 얼라인먼트 시스템(alignment system)을 구비해야 한다. 얼라인먼트 장비의 타입은 예로써 보통 좋지 않은 얼라인먼트 정밀도 성능을 갖는 롤-투-롤 처리기(roll-to-roll processing machine)와 같은 종래의 프린팅 장비로부터 유래되었다.
이렇게 좋지 않은 얼라인먼트 정밀도 때문에, 이 박막 트랜지스터들은 트랜지스터들에 대해 얻어질 수 있는 집적도(integration density)를 매우 많이 제한하는 최소 장비 얼라인먼트 허용오차보다 큰 (길이(dimension) 상) 범위를 갖도록 크기가 정해진다.
본 발명의 하나의 목적은 새로운 반도체 장치 및 그 반도체 장치를 제조하는 새로운 방법을 제안하는데 있으며, 그 반도체 장치의 구조는 종래 기술에 따라 박막 반도체 장치를 제조할 때 적용되는 얼라인먼트 단계들을 제거할 수 있다.
이를 달성하기 위해, 본 발명은 다음을 포함하는 마이크로 전자 장치를 제안한다.
- 반도체 층을 형성하고, 서로 전기적으로 고립되며, 유사한 길이들(LSC, WSC)과 유사한 모양을 갖는 다수의 분리된 반도체 부분, 각 반도체 부분은 대략 일정 거리(ESCH, ESCV)로 인접한 반도체 부분과 간격을 둔다;
- 두 개의 전극을 분리하는 최대 거리(Lchannel)가 반도체 부분들 중 하나의 최대 길이(LSC)보다 작도록 상기 반도체 층에 인접하거나 접촉하여 배열된 적어도 두 개의 전극;
상기 반도체 부분들 중 적어도 하나는 상기 두 개의 전극과 서로 전기적으로 연결되도록, 상기 반도체 부분들의 모양과 길이들(LSC, WSC), 상기 반도체 부분들 사이의 간격(ESCH, ESCV), 전극들의 모양과 길이들(LSD, WSD) 및 상기 반도체 부분과 관련된 전극들의 레이아웃이 존재한다.
그러므로, 본 발명은 반도체 부분들과 관련하여 특별한 얼라인먼트 없이 이들 반도체 부분과 접촉한 장치의 적어도 두 개의 전극을 가지고 얻어진 통계적 결과가 예로써, 그 장치의 하나 또는 여러 개의 활성영역(active zone)이 형성될 때, 적어도 하나의 반도체 표면은 전극들에 관하여 "자기 정렬(self-aligned)" 다시 말해, 두 개의 전극 사이에서 전기 전도(electrical conduction)를 설치(setting up)할 수 있도록, 예를 들면, 균일하게 분산되어 길이와 간격을 갖는 작은 반도체 부분들의 한 세트 형태로 마이크로 전자 장치의 반도체 층을 제조하는 것을 제안한다. 그래서, 그런 장치는 적어도 하나의 반도체 부분이 그 반도체 부분과 관련된 전극들의 얼라인먼트에 대한 어떤 필요없이 두 개의 전극 사이에서 전기 전도를 설치할 수 있도록 제조될 수 있다.
게다가, 그런 반도체 층은 여러 개의 반도체 장치를 만드는데 이용될 수 있다. 예를 들어 반도체 부분들이 처음에 서로 전기적으로 고립되고, 각 장치의 전극들만 하나 또는 여러 개의 반도체 부분에 의해 서로 전기적으로 연결되는 것을 고려하면, 그 장치들의 전극들 사이에서 적절한 최소 간격을 선택함으로써, 자동적으로 서로 전기적으로 고립되는, 서로 인접하는 트랜지스터들이 있다.
바람직하게는, 상기 반도체 층은 얇은 막일 수 있다. 다시 말해 반도체가 유기 물질(organic material)일 때에는 약 100 nm 또는 그 이하의 층일 수 있고, 그 반도체가 무기 물질(inorganic material)일 때에는 예로써 약 50nm인 수십 나노미터 또는 그 이하이거나 약 100nm의 층일 수 있다.
청구항 1에서 정의된 장치는, 두 개의 전극에 전기적으로 연결된 반도체 부분들의 수에 관한 분산이 작기 때문에, 그 장치의 전기적 특성상 작은 분산을 갖는다는 또 다른 이점이 있다.
각 반도체 부분은, 그 반도체 부분의 최대 길이(LSC)가 다른 반도체 부분들의 최대 길이(LSC)와 대략 유사하도록, 가늘고 긴 모양 또는 길쭉(oblong)한 모양을 갖는다.
바람직한 일 실시 예에 따라, 각각의 반도체 부분은 대략 직사각형 모양을 가질수 있다.
상기 반도체 부분들은 평행선의 규정 패턴(regular pattern)에 따라, 배열된 전극들과 접촉하는 반도체 층의 주면(principal face)에 평면 평행하게 배열될 수 있다. 패턴의 그런 특별한 이점은 반도체 부분들의 몇몇 라인(line)들로부터 형성될 수 있는 패턴의 반복성으로 인해 쉽게 이루어질 수 있다. 이 패턴은 한 번 또는 여러 번 반복된다.
이 경우, 인접한 라인의 반도체 부분들 사이의 간격과 관련되고, 라인들과 평행한 방향을 따라, 단일 라인 상의 반도체 부분들 사이의 간격(ESCH)은, n 분할된 반도체 부분들의 대략 최대 길이(LSC)와 동일한 거리(D)에 의해, 옵셋(offset)될 수 있다. 여기서, n은 1 보다 큰 실수이다. 그래서, 얻어진 결과는, 상기 선들의 규칙적인 반복 패턴을 형성하는 반도체 부분의 선간 옵셋(line to line offset)이다.
이 경우, 반도체 부분들의 최대 길이(LSC)는 두 개의 전극을 분리하는 최대 거리(Lchannel)의 n배와 대략 같을 수 있고, 및/또는 전극들의 최대 길이(WSD)는 그 반도체 부분들의 최소 길이(WSC)의 대략 n 배보다 클 수 있다.
그 반도체 부분들의 최대 길이(LSC)는 전극들의 최대 길이(WSD)에 대략 수직이며, 그 전극들은 가능한 한 유사한 모양과 길이(WSD, LSD)를 갖는다.
그 장치는 적어도 하나의 트랜지스터를 포함할 수 있다. 그 트랜지스터의 활성영역은 두 개의 전극들과 서로 전기적으로 연결되는 적어도 하나의 반도체 부분에 의해 형성될 수 있다. 상기 전극들은 상기 트랜지스터의 소스 및 드레인 전극을 형성한다.
그 장치는 다수의 트랜지스터들을 포함할 수 있다. 각 트랜지스터는 가능한 한 다음을 포함할 수 있다.
- 하나의 트랜지스터의 두 개의 전극을 분리하는 최대 거리(Lchannel)가 하나의 반도체 부분의 대략 최대 길이(LSC)보다 작도록, 반도체 층과 접촉하여 배열된 소스 및 드레인 전극을 형성하는 적어도 2개의 전극; 그리고,
- 상기 트랜지스터의 두 개의 전극들 모두 전기적으로 연결하는 적어도 하나의 반도체 부분에 의해 형성된 활성영역;
그리고,
- 상기 최대 길이(LSC)의 반도체 부분은 최대 길이(WSD)의 전극들에 대략 수직일 수 있으며, 그 전극들은 가능한 한 유사한 모양과 길이(WSD, LSD)를 갖는다.
- 상기 최대 길이의 반도체 부분에 평행한 방향을 따라, 두 개의 트랜지스터의 전극들을 분리하는 거리(ETR)는, 상기 반도체 부분의 대략 최대 길이보다 클 수 있다. 또한,
- 전극들의 최대 길이(WSD)에 대략 평행한 방향을 따라 상기 두 개의 트랜지스터의 전극들은, 상기 반도체 부분들의 대략 최소 길이(WSC)보다 큰 거리(ECO)에 의해, 옵셋될 수 있다.
또한, 상기 트랜지스터 또는 각 트랜지스터는, 상기 트랜지스터의 활성영역을 마주보게 배열된, 게이트 유전체(gate dielectric) 및 게이트를 포함할 수 있다.
상기 반도체 부분들은 적어도 하나의 유기 반도체를 포함할 수 있다.
또한, 본 발명은 적어도 다음의 단계을 포함하는 마이크로 전자 장치를 제조하는 방법에 관한 것이다.
- 반도체 층을 형성하고, 서로 전기적으로 고립되며, 유사한 길이(LSC, WSC) 및 모양을 갖는 다수의 분리된 반도체 부분들을 제조하는 단계;
상기 각 반도체 부분은 대략 일정 거리(ESCH, ESCV)에 의해 인접한 반도체 부분들과 간격을 둔다.
- 두 개의 전극을 분리하는 최대 거리(Lchannel)가 상기 반도체 부분들 중 하나의 대략 최대 길이(LSC)보다 작도록, 상기 반도체 층에 접촉하는 적어도 두 개의 전극을 제조하는 단계;
상기 반도체 부분들 중 적어도 하나는 상기 두 개의 전극과 서로 전기적으로 연결되도록, 상기 반도체 부분들의 모양과 길이들(LSC, WSC), 상기 반도체 부분들 사이의 간격(ESCH, ESCV), 전극들의 모양과 길이들(LSD, WSD) 및 상기 반도체 부분들과 관련된 전극들의 배열이 존재한다.
상기 반도체 부분들은 스크린 프린팅(screen printing), 스탬핑(stamping) 혹은 헬리오그래피(heliography) 타입의 반도체 퇴적 단계를 사용하거나, 또는, 반도체 층의 스탬핑 혹은 포토리소그래피(photolithography) 혹은 레이저에 의한 제거 단계(ablation step)에 뒤이어 상기 반도체 층을 퇴적하는 단계를 사용하여 형성될 수 있다.
상기 반도체 부분들은 기판 상에 우선 형성될 수 있고, 그 다음 전극들이 상기 반도체 부분들 상에 형성될 수 있다. 변형예로서, 전극들이 기판 상에 먼저 형성될 수 있고, 그 다음 상기 반도체 부분들이 상기 전극들 상에 형성될 수 있다.
본 발명은 다음의 첨부된 도면들을 참조함으로써, 제한하기 위한 것이 아닌 오직 설명을 위해 주어진 실시 형태들의 이해를 도울 것이다.
- 도 1 내지 도 3은 본 발명의 일 실시 형태에 따른 마이크로 전자 장치의 구성들의 일부를 나타내는 개략적 평면도이다.
- 도 4 및 도 5는 본 발명의 다른 실시 형태에 따른 마이크로 전자 장치의 개략적인 단면도이다.
여기서, 아래에 설명된 다른 도면들의 동일, 유사 또는 동등한 부분은 다른 도면들 사이의 비교를 용이하게 하기 위해, 같은 도면부호를 갖는다.
상기 도면들에서 보여지는 다른 부분들은 보다 쉽게 이해될 수 있는 도면들을 제공하기 위해, 반드시 모두 같은 길이로 보여지는 것은 아니다.
다른 경우들(변형들 및 실시형태들)은 상호 배타적이 아닌 것으로 이해되어야 하며, 그것들은 함께 조합될 수도 있다.
도 1은 다수의 분리된 반도체 부분(104)들에 의해 형성된 반도체 층(102)을 포함하는 마이크로 전자 장치(microelectronic device; 100)를 개략적이고 부분적으로 보여준다.
이들 분리된 반도체 부분(104)은 모두 도 1의 실시예에서와 같이, 직사각형 모양을 가지며, 다른 부분들의 길이와 유사하다. 그 반도체 부분(104)들이 분리된 것, 다시 말해 그것들이 서로 접촉하지 않는 것을 고려하면, 그것들은 전기적으로 서로 고립되어 있다.
도 1은 반도체 부분(104)들이 모두 서로 평행한 라인(line)들을 형성하는, 상기 반도체 부분(104)들이 (X, Y) 평면에서 직사각형의 개별적 규정 패턴(discrete regular pattern)을 형성하는 것을 보여준다. 게다가, 상기 반도체 부분(104)들을 분리하는 간격(space)들은 모든 반도체 부분(104)들 사이에서 대략 일정 길이들을 갖는다. 변형예로서, 상기 반도체 부분(104)들은 균일하게 분배되는 반면, 직사각형과 다른 모양을 가질 수 있다.
인접한 선들에서 상기 반도체 부분(104)들은 (Y축을 따라) 서로 수직적으로 나란하지 않다. 인접한 선들에서 상기 반도체 부분(104)은 (X축을 따라) 수평적으로 옵셋(offset)된다. 게다가, 이 수평적 옵셋에서는 규칙성이 있다. 상기 반도체 부분(104)들에 의해 형성된 패턴(pattern)은 각각 다르게 배열된 반도체 부분의 선들의 여러 개의 유사한 그룹들로 구성된다. 그래서, 도 1에서는, 한 세트의 반도체 부분(104)으로 형성된 패턴이 각각 다르게 배열된 4개 선들의 유사한 그룹들로 구성되는 것이 보여준다. 다시 말해, 반도체 부분(104)은 라인 아래로 4개의 라인들이 라인 및 라인 위에 4개의 라인들이 있는 라인의 반도체 부분(104)과 (Y 축을 따라) 수직적으로 나란하게 된다.
도 2는 반도체 층(layer; 102)에서 반도체 부분(104)으로 형성된 패턴의 다른 예를 보여준다. 이 실시예에서는, 반도체 부분(104)들이, 한 라인(line)으로부터 다음 라인까지, 거리(D)에 의해 수평으로, 옵셋(offset)되는 것을 보여준다. 게다가, 이 실시예에서는, 한 라인의 반도체 부분(104)들이 그 라인의 위 및 아래로 다섯번째 라인의 반도체 부분(104)들과 (Y축을 따라) 수직적으로 나란하게 된다.
한 라인으로부터 다음 라인까지의, 옵셋(D)이 동일한 경우, 그 결과는 다음과 같다.
LSC + ESCH = n * D
여기서, LSC　는 반도체 부분(104)의 길이(또는 더 일반적으로 최대 길이)를 나타내고, ESCH 는 두 개의 반도체 부분(104) 사이의 수평적 간격 즉, 동일 라인에서 두 개의 인접한 반도체 부분(104)들을 분리하는 거리를 나타내며, n은 1보다 크고, 반복적인 스텝(repetition step) 형성하는 반도체 부분(104)들의 수를 나타낸다.
도 2의 실시예에서, 한 라인의 반도체 부분(104)들의 초기 얼라인먼트(initial alignment)가 5 라인 떨어져 배치되므로, n = 5 이다.
도 2의 실시예에서 ESCV을 나타낸, 반도체 부분(104)들의 두 개의 라인 사이의 간격은, ESCV = ESCH 와 같이, 두 개의 반도체 부분(104) 사이의 수평적 간격과 대략 유사할 수 있다.
비록 도 1 및 도 2의 실시예에서는 반도체 부분(104)들이 각각 직사각형이지만, 이 부분들은 다른 모양을 가질 수 있으며, 바람직하게는 그것들이 길쭉(oblong)하거나 가늘고 긴 모양(elongated shape)을 가질 수 있다.
분리된 반도체 부분(104)들의 몇몇은 마이크로 전자 장치(100)의 활성영역(active zone)(들)을 형성하고, 상기 마이크로 전자 장치(100)의 전극들과 접촉한다.
도 1의 실시예에서, 상기 마이크로 전자 장치(100)는 2 개의 트랜지스터들(106a, 106b)를 포함하고, 각 트랜지스터는 각각 도면부호 108a, 108b 및 도면부호 108c, 108d로 참조되는, 두 개의 전극을 포함한다. 이 전극들(108a-108d)은 트랜지스터들(106a, 106b)의 소스 및 드레인 전극에 대응하고, 반도체 부분(104)들로 형성된 반도체 층(102)과 접촉하여 배열된다. 이 전극들(108a-108d)의 각각은 반도체 부분(104)의 길이에 대략 수직한 길이(최대 길이)를 갖는 모양으로 대략 직사각형이다.
또한, 각 트랜지스터(106a, 106b)의 두 개의 전극들(108a, 108b 및, 108c, 108d)은, LSC 보다 작고, 트랜지스터 채널의 길이에 해당하는, 거리(Lchannel)만큼 서로 간격을 둔다. 그래서, 트랜지스터들(106a, 106b) 중 하나의 두 개의 전극들(108a, 108b, 또는 108c, 108d)과 접촉하는 반도체 부분(104)들은 이 전극들 사이에서 전기 전도 경로(electrical conduction path)를 형성할 수 있다. 그러므로, 이들 반도체 부분(104)은 그 트랜지스터의 활성영역(소스 + 드레인 + 채널)을 형성한다. 도 1의 실시예 상에서는, 트랜지스터들(106a 및 106b)의 각 활성영역이, 상기 트랜지스터의 2 개의 전극들(108a, 108b 또는 108c, 108d)과 접촉하는, 9개의 반도체 부분(104)에 의해 형성되는 것을 볼 수 있다.
반도체 부분(104)들과 전극들(108a-108d)이 Lchannel 　<　LSC을 만족하는 길이를 가지며, 전극들(108a-108d)은 각 전극(108a-108d)의 길이가 반도체 부분(104)들의 길이에 대략 수직으로 위치하는 경우, 반도체 층(102)과 관련된 전극들(108a-108d)의 어떤 사전 얼라인먼트(prior alignment) 없이, 반도체 부분(104)들에 의해 형성된 반도체 층(102) 상의 어디에도 전극들(108a-108d)을 형성하는 것이 가능하다. 전극들(108a-108d)의 위치(location)에 상관없는 경우에는, 하나 또는 여러 개의 반도체 부분(104)은 각 트랜지스터(106a, 106b)의 두 개의 전극(108a, 108b 및 108c, 108d)과 반드시 접촉하여, 트랜지스터들(106a, 106b)의 활성영역들을 형성한다.
두 개의 트랜지스터들(106a, 106b) 사이의 수평적 간격에 대응하는, 트랜지스터들(106a, 106b)에 가장 가까운 전극들(108a-108d) 사이(도 1의 실시예에서 전극들 108b 및 108c 사이)의 거리(ETR)는, 트랜지스터들(106a, 106b) 간의 단락(short circuit)을 막기 위해, 반도체 부분(104)들의 길이(LSC) 보다 크게 설정된다. 그래서, 조건 ETR > LSC 을 준수함으로써, 반도체 층(102) 상의 트랜지스터들(106a, 106b)의 위치에 상관없이, 반도체 부분(104)들 중 어떤 것도, 각 트랜지스터(106a, 106b)의 가장 가까운 전극들과 단락되지 않는다.
WSD로 나타낸, 전극들(108a-108d)의 길이는, 가급적 WSD >> WSC 또는 WSD > n.WSC 을 만족하도록 설정된다. 여기서, WSC 는 반도체 부분(104)들의 폭(width)에 해당하거나, 또는 보다 일반적으로 반도체 부분(104)이 직사각형 모양과 다른 모양을 가지는 것을 고려할 때 반도체 부분(104)의 최소 길이(the smallest dimension)에 해당한다. 전극들(108a-108d)이 반도체 층(102)과 관련된 얼라인먼트 없이 형성되는 경우, 조건 WSD　>> WSC 또는 WSD > n.WSC를 준수하는 것은, 반도체 부분(104)으로부터 형성된 다른 트랜지스터들의 활성영역들을 형성하는 반도체 부분(104)들의 수의 낮은 통계적 분산(statistical dispersion)을 초래할 수 있으며, 또한, 이로 인해, 다른 트랜지스터들 사이 전류(ION)의 작은 분산을 초래할 수 있다. 따라서, 그 분산은 반도체 부분(104)에 의해 형성된 패턴의 수(n)가 증가하는 만큼 줄어든다고 볼 수 있다.
얻어질 수 있는 트랜지스터들의 밀도(density)는 두 개의 트랜지스터들 사이의 간격(ETR)에 의해 결정되고, 또한, 그러므로 (ETR > LSC 때문에) LSC 의 값에 의해 결정된다.
따라서, 파라미터 n은 마이크로 전자 장치(100)의 구성들의 특성의 분산(dispersion)과 이들 구성들의 밀도 사이에서 적절하게 조정된 파라미터이다.
또한, 트랜지스터들(106a, 106b)은 접속 라인(connection line)들, 또는 반도체 층(102) 상에 형성되고 전극들(108a-108d)에 전기적으로 연결된 전기 라인(electrical line ; 110)들을 포함한다. 그런 전기 라인들(110)은 도 3의 실시예에서 보여진다. 이 전기 라인들(110)은, 그것들이 인접한 트랜지스터들의 다른 전극들 및/또는, 다른 접점(contact)들 혹은 전기 라인들의 위나 아래에 위치하도록, 반도체 층(102) 상에서 연장될 수 있는 경우, 이 전기 라인들(110)은, 두개의 개별적 트랜지스터들의 2개의 도전성 소자(conducting element)들 사이의 간격에 해당하는 거리(ECO)가 WSC 다시 말해 반도체 부분(104)들의 폭보다 크도록, 배치된다. 그래서, 조건 ECO > WSC 을 준수함으로써, 하나 위에 다른 하나가 위치하는 두 개의 전기적 도전성 소자들(전기 라인 또는 전극) 중 하나와 접촉하는, 반도체 부분(104)이 두 개의 도전성 소자들 중 다른 하나와 접촉되지 않는 것을 보장한다.
따라서, 마이크로 전자 장치(100)의 활성영역(들)에 관한 어떤 특별한 얼라인먼트 없이 전극들(108a-108d)을 형성하는 것이 가능하게 된다.
여기서, 기술된 실시예에서, 두 개의 트랜지스터들(106a, 106b)은 같은 타입이며, 예로써, 그것들은 모두 도핑된 n 또는 p 이다. 그러나, 두 개의 트랜지스터들(106a, 106b)은, CMOS 소자를 형성가능한, 다른 타입의 트랜지스터들일 수도 있다. 그런 소자는 도핑의 다른 타입(예로써, n 과 p)들을 갖는 도핑된 반도체 영역들을 퇴적함으로써, 또는 두 개의 트랜지스터 사이에 혹은 단일 트랜지스터 내에 다른 전극 물질들을 퇴적함으로써 얻어질 수 있다.
이제, 마이크로 전자 장치(100)의 제1 실시형태의 단면도를 나타내는 도 4를 참조한다.
마이크로 전자 장치(100)는, 예로써, 유리 또는 어느 다른 절연체(insulating material) 또는, 반도체 층(102)을 형성하도록 배치된 반도체 부분(104)들 상에, 절연막으로 덮인 어떤 물질을 포함하는, 기판(112)을 포함한다. 반도체 부분(104)들은, 유기물 또는 무기물의 어느 반도체 물질을 포함할 수 있다. 상기 반도체 부분(104)들이 유기 물질을 포함할 때, 이 물질은 예로써, 펜타센(pentacene)이나 폴리(트리아릴아민; triarylamine)일 수 있다. 또한, 반도체 부분(104)들이 무기 물질을 포함할 때, 이 물질은 예로써, 산화 아연(ZnO), 비정질 실리콘(amorphous silicon) 또는 폴리실리콘(polysilicon)일 수 있다. 전극들(108a-108d)은 반도체 부분(104)들 상에 형성되며, 전기적으로 도전성 물질, 예로써 금(gold)과 같은 금속을 포함한다.
도 4에서 파선으로 정해지는 반도체 부분(104)들의 영역들(114a, 114b)은 트랜지스터들(106a, 106b)의 활성영역을 형성한다.
반도체 부분(104)들과 전극들(108a-108d)은, 예로써 SiO2, Si3N4 또는 폴리스티렌(polystyrene)과 같은 절연성 폴리머 또는 CYTOP®과 같은 불소계 폴리머(fluorided polymer)를 포함하는 유전체 층(115)으로 덮여진다. 그 위에 트랜지스터들(106a, 106b)의 게이트들(116a, 116b)이 형성되며, 예로써, 금, 은 또는 금속 잉크(metallic ink) 또는 폴리실리콘과 같은 금속을 포함한다. 게이트들(116a, 116b)과 활성영역들(114a, 114b) 사이의 유전체 층(115)의 부분들(118a, 118b)은 트랜지스터들(106a, 106b)의 게이트 절연체(gate dielectric)를 형성한다.
제1 실시 형태의 한 변형으로서, 전극들(108a-108d)은 기판(112)에 접촉하거나 직접적으로 대향하여 배열될 수 있고, 또한 그 다음 반도체 부분(104)들이, 전극들(108a-108d)을 덮도록 형성될 수 있다. 이 경우, 반도체 부분(104)들은 유전체 층(115)으로 덮여지고, 그 위에 게이트들(116a, 116b)이 위치할 것이다.
이제 마이크로 전자 장치(100)의 제2 실시 형태의 단면도를 나타내는 도 5를 참조한다.
도 4의 제1 실시 형태와 달리, 게이트들(116a, 116b)은 우선적으로 기판(112)과 접촉하도록 배치된다. 이 게이트들(116a, 116b)은 유전체 층(115)으로 덮여진다. 그 다음 전극들(108a-108d)이 유전체 층(115) 상에 형성된다.
마지막으로, 반도체 부분(104)들이 유전체 층(115)과 전극들(108a-108d) 상에 형성된다.
제2 실시 형태의 변형으로서, 반도체 부분(104)들이 유전체 층(115)과 접촉하도록 배치되고, 그 다음 전극들(108a-108d)이 반도체 부분(104) 상에 형성되는 것도 가능하다.
위에서 기술된 실시예들에서, 마이크로 전자 장치(100)는 여러 개의 트랜지스터를 포함한다. 그러나, 반도체 장치(100)가 트랜지스터들 대신에, 다이오드와 같이 적어도 2개의 전극을 각각 포함하는, 다른 전자 부품들을 포함하는 것도 가능하다.
분리된 반도체 부분(104)들을 포함하는 반도체 층(102)을 만들기 위해 다른 제조 기술들이 사용될 수 있다. 사용될 기술의 선택은 특히, 반도체 부분(104)들의 길이들의 기능(function)에 따라 이루어 질 수 있다.
그래서, 보통 대략 10㎛ 보다 작고 대략 1㎛ 또는 그 이상의 폭(WSC)을 갖는 반도체 부분(104)들에 대해, 이 반도체 부분(104)들은 바람직하게는 나노임프린트 리소그래피(Nanoimprint lithography)나 스탬핑에 의해 만들어질 수 있고, 또는 반도체 층의 레이저 어블레이션(laser ablation)이나 포토리소그래피에 뒤이어 완전한 반도체 층의 퇴적에 의해 만들어질 수 있다. 대략 10　㎛와 같거나 그보다 큰 폭(WSC)을 갖는 반도체 부분(104)에 대해, 이 반도체 부분(104)들은 바람직하게는 헬리오그래피(heliography)나 앞서 언급된 기술들에 의해 만들어질 수 있다.
n은, 반도체 장치(100)의 구성들의 전기적 특성상 작은 분산(약 10%)을 얻기 위해, 대략 10, 또는 10과 20의 사이에서와 같이, 비교적 크게 설정될 수 있다. 그래서, n이 10과 같고, 폭(WSC)이 대략 1㎛와 같을 때, 전극들의 길이(WSD)는 대략 10㎛ 보다 크게 설정된다.
예를 들어, 채널 길이(Lchannel)는 대략 5㎛와 같다. 이 경우, 반도체 부분(104)의 길이(LSC)는 예로써, 대략 n*Lchannel 즉, 대략 50　㎛와 같다. 그러므로, 트랜지스터들 사이의 간격(ETR)은, 예로써 대략 60㎛와 같이, 50㎛보다 크게 설정될 수 있다.
반도체 부분(104)들 사이의 전기적 절연이 잘 유지된다면, 반도체 부분들의 사이의 길이들(ESCH 및 ESCV)은 가능한 한 작게 설정될 수 있다. 이 길이들은, 반도체 부분(104)들이 헬리오그래피에 의해 만들어질 경우 대략 마이크로 미터일 수 있고, 또는 반도체 부분(104)들이 스탬핑에 의해 만들어질 경우 대략 100 nm일 수 있으며, 또는, 반도체 부분(104)들이 포토리소그래피나 레이저 어블레이션에 의해 만들어질 경우 대략 수십 나노미터일 수 있다. 보통, 얻어질 수 있는 최소 길이들은 반도체 층(102)을 만드는데 사용된 기술(들)에 달려있다.
앞서 제시된 길이들은, 상기 반도체 층(102)으로부터 만들어진 전자 부품의 집적도(integration density)가 증가할 수 있다는 사실을 분명히 보여준다. 왜냐하면, 반도체 장치(100)의 제조는 얼라인먼트 스텝을 요구하지 않기 때문이다. 그래서, 앞서 언급한 바와 같이, 트랜지스터들 중 하나의 채널 길이는, 얼라인먼트 스텝이 필수적이고 일반적 실행에 따라 만들어진 트랜지스터들의 채널 길이보다 훨씬 작은, 약 5 ㎛와 같을 수 있다. 또한, 앞서 제시된 실시예에서, 전극들의 길이(WSD)는, 예로써 대략 10 ㎛와 같이, 얼라인먼트 스텝이 요구되고 보통 1mm와 같은 트랜지스터들의 전극들의 길이보다 훨씬 작다.

Claims (11)

  1. 마이크로 전자 장치(100)로서,
    - 반도체 층(102)을 형성하고, 서로 전기적으로 고립되며, 유사한 길이들(LSC, WSC)과 유사한 모양을 갖는 다수의 분리된 반도체 부분(104);
    - 두 개의 전극(108a, 108b, 108c, 108d)을 분리하는 최대 거리(Lchannel)가 상기 반도체 부분(104) 중 하나의 최대 길이(LSC)보다 작도록, 상기 반도체 층과 접촉하여 배열된 적어도 두 개의 전극(108a, 108b, 108c, 108d);
    을 포함하고,
    각 반도체 부분(104)은 대략 일정 거리(ESCH, ESCV)로 인접한 반도체 부분(104)들과 간격을 두며, 그 최대 길이(LSC)가 다른 반도체 부분(104)들의 최대 길이(LSC)와 대략 유사하도록 가늘고 긴 모양(elongated shape)을 가지며,
    상기 반도체 부분(104) 중 적어도 하나는 상기 두 개의 전극(108a, 108b, 108c, 108d)과 서로 전기적으로 연결되도록, 상기 반도체 부분(104)의 모양과 길이들(LSC, WSC), 상기 반도체 부분(104) 사이의 간격(ESCH, ESCV), 전극들(108a, 108b, 108c, 108d)의 모양과 길이들(LSD, WSD) 및 상기 반도체 부분(104)들과 관련된 전극들(108a, 108b, 108c, 108d)의 레이아웃이 존재하고,
    상기 최대 길이(LSC)의 반도체 부분(104)은 최대 길이(WSD)의 전극들(108a, 108b, 108c, 108d)에 대략 수직이며, 상기 전극들(108a, 108b, 108c, 108d)은 유사한 모양과 길이(WSD, LSD)를 갖는 마이크로 전자 장치.
  2. 제 1 항에 있어서,
    각각의 반도체 부분(104)은 대략 직사각형 모양을 갖는 마이크로 전자 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 부분(104)은 평행선들의 규정 패턴(regular pattern)에 따라, 배열된 전극들(108a, 108b, 108c, 108d)과 접촉하고, 반도체 층(102)의 주면(principal face)에 평면 평행하게 배열되는 마이크로 전자 장치.
  4. 제 3 항에 있어서,
    인접한 라인의 반도체 부분(104)들 사이의 간격과 관련되고, 라인들과 평행한 방향을 따라, 단일 라인 상의 반도체 부분(104)들 사이의 간격(ESCH)은,
    n 분할된 반도체 부분(104)의 대략 최대 길이(LSC)와 동일한 거리(D)에 의해, 옵셋(offset)되는 마이크로 전자 장치.
    여기서, n은 1 보다 큰 실수이다.
  5. 제 4 항에 있어서,
    상기 반도체 부분(104)의 최대 길이(LSC)는 두 개의 전극(108a, 108b, 108c, 108d)을 분리하는 최대 거리(Lchannel)의 n배와 대략 동일하고, 및/또는 전극들(108a, 108b, 108c, 108d)의 최대 길이(WSD)는 상기 반도체 부분(104)의 최소 길이(WSC)의 대략 n 배보다 큰 마이크로 전자 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 두 개의 전극(108a, 108b, 108c, 108d)과 서로 전기적으로 연결된 적어도 하나의 반도체 부분(104)에 의해 활성영역(active zone; 114a, 114b)이 형성되는 적어도 하나의 트랜지스터(106a, 106b)를 포함하고,
    상기 전극들(108a, 108b, 108c, 108d)은 상기 트랜지스터(106a, 106b)의 소스 및 드레인 전극을 형성하는 마이크로 전자 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    다수의 트랜지스터(106a, 106b)를 포함하며,
    각 트랜지스터(106a, 106b)는,
    - 트랜지스터(106a, 106b)들 중 하나의 두 개의 전극(108a, 108b, 108c, 108d)을 분리하는 최대 거리(Lchannel)가 상기 반도체 부분(104)들 중 하나의 대략 최대 길이(LSC)보다 작도록, 상기 반도체 층(102)과 접촉하여 배열된 소스 및 드레인 전극을 형성하는 적어도 2개의 전극(108a, 108b, 108c, 108d);
    - 상기 트랜지스터(106a, 106b)의 두 개의 전극들(108a, 108b, 108c, 108d) 모두 전기적으로 연결하는 상기 반도체 부분(104)들 중 적어도 하나에 의해 형성된 활성영역(114a, 114b)을 포함하고,
    상기 최대 길이(LSC)의 반도체 부분(104)은 상기 최대 길이(WSD)의 전극들(108a, 108b, 108c, 108d)에 대략 수직이며, 상기 전극들(108a, 108b, 108c, 108d)은 유사한 모양과 길이(WSD, LSD)를 가지며,
    상기 반도체 부분(104)들의 최대 길이(LSC)에 평행한 방향을 따라, 두 개의 트랜지스터(106a, 106b)의 전극들(108b, 108c)을 분리하는 거리(ETR)는, 상기 반도체 부분(104)의 대략 최대 길이(LSC)보다 크고,
    상기 전극들(108a, 108b, 108c, 108d)의 최대 길이(WSD)에 대략 평행한 방향을 따라, 두 개의 트랜지스터(106a, 106b)의 전극들(108a, 108b, 108c, 108d)은, 상기 반도체 부분(104)의 대략 최소 길이(WSC)보다 큰 거리(ECO)에 의해, 옵셋되는 마이크로 전자 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 트랜지스터 또는 각 트랜지스터(106a, 106b)는 상기 트랜지스터(106a, 106b)의 활성영역(114a, 114b)과 마주보게 배열된, 게이트 유전체(gate dielectric; 118a, 118b) 및 게이트(116a, 116b)를 포함하는 마이크로 전자 장치.
  9. 마이크로 전자 장치(100)를 제조하는 방법으로서,
    - 반도체 층(102)을 형성하고, 서로 전기적으로 고립되며, 유사한 길이(LSC, WSC)와 모양을 갖는 다수의 분리된 반도체 부분(104)을 제조하는 단계;
    - 두 개의 전극(108a, 108b, 108c, 108d)을 분리하는 최대 거리(Lchannel)가 상기 반도체 부분(104)들 중 하나의 최대 길이(LSC)보다 작도록, 상기 반도체 층(102)에 접촉하여 배열된 적어도 두 개의 전극(108a, 108b, 108c, 108d)을 제조하는 단계를 포함하고,
    각 반도체 부분(104)은 대략 일정 거리(ESCH, ESCV)로 인접한 반도체 부분(104)들과 간격을 두며, 그 최대 길이(LSC)가 다른 반도체 부분(104)의 최대 길이(LSC)와 대략 유사하도록 가늘고 긴 모양을 가지며,
    상기 반도체 부분(104)들 중 적어도 하나는 상기 두 개의 전극(108a, 108b, 108c, 108d)과 서로 전기적으로 연결되도록, 상기 반도체 부분(104)의 모양과 길이들(LSC, WSC), 상기 반도체 부분(104)들 사이의 간격(ESCH, ESCV), 전극들(108a, 108b, 108c, 108d)의 모양과 길이(LSD, WSD) 및, 상기 반도체 부분(104)과 관련된 전극들(108a, 108b, 108c, 108d)의 레이아웃이 존재하며,
    상기 최대 길이(LSC)의 반도체 부분(104)은 최대 길이(WSD)의 전극들(108a, 108b, 108c, 108d)에 대략 수직이며, 상기 전극들(108a, 108b, 108c, 108d)은 유사한 모양과 길이(WSD)를 갖는 마이크로 전자 장치를 제조하는 방법.
  10. 제 9 항에 있어서,
    상기 반도체 부분(104)들은 스크린 프린팅(screen printing), 스탬핑(stamping) 혹은 헬리오그래피(heliography) 타입의 반도체 퇴적 단계를 사용하거나, 또는, 상기 반도체 층의 스탬핑 혹은 포토리소그래피(photolithography) 혹은 레이저에 의한 제거 단계(ablation step)에 뒤이어 상기 반도체 층을 퇴적하는 단계를 사용하여 제조되는 마이크로 전자 장치를 제조하는 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 반도체 부분(104)들은 기판(112) 상에 우선적으로 형성되며, 그 다음 전극들(108a, 108b, 108c, 108d)이 상기 반도체 부분(104)들 상에 형성되거나, 또는, 상기 전극들(108a, 108b, 108c, 108d)이 기판(112) 상에 먼저 형성되고, 그 다음 상기 반도체 부분(104)들이 상기 전극들(108a, 108b, 108c, 108d) 상에 형성되는 마이크로 전자 장치를 제조하는 방법.
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