JP2013528938A - 途切れ途切れの半導体部分を有するマイクロエレクトロニックデバイスおよびかかるデバイスを製造するための方法 - Google Patents

Abstract

本発明は、互いに電気的に分離され且つ半導体層（１０２）を形成する複数の同等な途切れ途切れの半導体部分（１０４）であって、前記部分が一定の距離のところに離れて間隔を空けて設けられ、別の半導体部分に平行である形状から成る、複数の途切れ途切れの半導体部分と、２つの電極を隔てる最大距離が半導体部分のうちの１つの最大寸法よりも小さくなるように半導体層と接触して配置された２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）とを備え、半導体部分の形状および寸法、半導体部分間の間隔、電極の形状および寸法ならびに半導体部分に対する電極の配置は、半導体部分のうちの少なくとも１つが２つの電極を互いに電気的に接続するようになされており、半導体部分の最大寸法が、電極の最大寸法に対して垂直であり、電極が同等である、マイクロエレクトロニックデバイス（１００）に関係する。

Description

本発明は、途切れ途切れの半導体部分を備えたマイクロエレクトロニックデバイスに関係し、特に、能動ゾーンとしてかかる途切れ途切れの半導体部分から形成された１つまたは複数のトランジスタを備えたマイクロエレクトロニックデバイスに関係する。

本発明は、薄膜トランジスタ（ＴＦＴ）の分野、とりわけ有機薄膜トランジスタ（ＯＦＥＴまたはＯＴＦＴ）の分野に特に適合する。

例えば、有機材料に基づいた薄い半導体層を含む薄膜トランジスタなどの薄膜デバイスを製造することは、電気的なソースコンタクトおよびドレインコンタクトを形成する電極を形成することができるように、また、得られるトランジスタが小さな電流Ｉ_ｏｆｆ（Ｖ_ＧＳ＝０およびＶ_ＤＳ＝Ｖ_ａｌｉｍに対するＩ_ＤＳに対応する電流）ならびに最小の可能な寄生容量を有するようにこの半導体層を成形することを意味する。

半導体層を堆積するために使用する装置は、半導体層を成形することができるようにアライメントシステムを持たなければならない。このタイプのアライメント装置は、例えば、通常は貧弱なアライメント精度性能を有するロールツーロール処理装置などの従来型の印刷装置から得られる。

この貧弱なアライメント精度のために、これらの薄膜トランジスタは、最小装置アライメント許容誤差よりも大きな（寸法上の）余裕でサイズを決められ、これがこれらのトランジスタについて得ることができる集積密度を著しく制限する。

本発明の１つの目的は、新しい半導体デバイスおよびその半導体デバイスを作る新しい方法を提案することであり、その構造は、先行技術に従って薄膜半導体デバイスを作るときに適用するアライメントステップを省略することができる。

この目的を実現するために、本発明は、
−同等の寸法Ｌ_ＳＣ、Ｗ_ＳＣおよび同等の形状を有し、互いに電気的に分離され、且つ半導体層を形成する複数の途切れ途切れの半導体部分であって、半導体部分の各々が、隣接する半導体部分からほぼ一定の距離Ｅ_ＳＣＨ、Ｅ_ＳＣＶだけ間隔を空けたところにある、複数の途切れ途切れの半導体部分と、
−２つの電極を隔てる最大距離Ｌ_{ｃｈａｎｎｅｌ}が半導体部分のうちの１つの最大寸法Ｌ_ＳＣよりも小さくなるように半導体層と接触してまたは隣接して設置された少なくとも２つの電極と
を備え、
半導体部分の形状および寸法Ｌ_ＳＣ、Ｗ_ＳＣ、半導体部分間の間隔Ｅ_ＳＣＨ、Ｅ_ＳＣＶ、電極の形状および寸法Ｌ_ＳＤ、Ｗ_ＳＤ、ならびに半導体部分に対する電極のレイアウトは、半導体部分のうちの少なくとも１つが２つの電極を互いに電気的に接続するようになされている、
マイクロエレクトロニックデバイスを提案する。

これゆえに、本発明は、例えば、一様に分散され、以下のように大きさを決められ間隔を空けられた小さな半導体部分のセットの形式に半導体デバイスの半導体層を作ることを提案する。すなわち、これらの半導体部分に対する特定のアライメントを用いずにこれらの半導体部分と接触するデバイスの少なくとも２つの電極を用いて得られる統計的な結果として、例えば、デバイスの１つまたは複数の能動ゾーンがその上に形成される少なくとも１つの半導体表面が電極に対して「セルフアライン」され、つまり、２つの電極間の電気伝導を設定することが可能であるように、大きさが決められ間隔が空けられる。したがって、半導体部分のうちの少なくとも１つが、半導体部分に対する電極のアライメントを何も必要とせずに２つの電極間の電気伝導を設定することが可能であるように、かかるデバイスを作ることができる。

その上、半導体部分が初期に互いに電気的に分離され、各デバイスの電極だけが１つまたは複数の半導体部分によって互いに電気的に接続されることが与えられると、デバイスの電極間の適切な最小スペースを選択することによって、互いに自動的に電気的に分離され互いに隣接する複数の半導体デバイス、例えば、トランジスタを作るために、かかる半導体層を使用することができる。

都合のよいことに、半導体層を薄い層とすることができ、言い換えると、半導体が有機材料であるときには、約１００ｎｍ以下の層、または半導体が無機材料であるときには、約１００ｎｍもしくは数十ナノメートル以下、例えば、約５０ｎｍとすることができる。

請求項１に規定されるようなデバイスは、デバイスの電気的な特性について小さなばらつきを有するというもう１つの利点を有し、その理由は、２つの電極を電気的に接続するは半導体部分の数に関するばらつきがやはり小さいためである。

各半導体部分は、最大寸法Ｌ_ＳＣが、別の半導体部分の最大寸法Ｌ_ＳＣにほぼ平行である細長い形状または横長の形状を有する。

有利な一実施形態によれば、半導体部分の各々は、ほぼ長方形の形状を有することができる。

半導体部分を、平行ラインの規則的なパターンに従って電極が配置され接触する半導体層の主面に平行な面内に配置することができる。パターンのそのようなものの特有の利点は、半導体部分の複数のラインから形成することができるパターンの反復によって容易に行うことができることであり、このパターンを１回または数回繰り返す。

このケースでは、１つのライン上の半導体部分間のスペースＥ_ＳＣＨを、隣接するラインの間のスペースと相対的に且つラインに平行な方向に沿って、ｎで割り算した半導体部分のほぼ最大寸法Ｌ_ＳＣに等しい距離Ｄだけオフセットすることができ、ここでは、ｎが１よりも大きな実数である。したがって、得られる結果は、前記ラインの規則的な繰返しパターンを形成する半導体部分のライン毎のオフセットである。

このケースでは、半導体部分の最大寸法Ｌ_ＳＣを、２つの電極を隔てる最大距離Ｌ_{ｃｈａｎｎｅｌ}のｎ倍にほぼ等しくすることができ、および／または電極の最大寸法Ｗ_ＳＤを、半導体部分の最小寸法Ｗ_ＳＣの約ｎ倍よりも大きくすることができる。

半導体部分の最大寸法Ｌ_ＳＣが、電極の最大寸法Ｗ_ＳＤに対してほぼ垂直であり、電極は、おそらく同等の形状および寸法Ｗ_ＳＤ、Ｌ_ＳＤを有する。

デバイスは、少なくとも１つのトランジスタを含むことができ、そのトランジスタの能動ゾーンを、２つの電極を互いに電気的に接続する半導体部分のうちの前記少なくとも１つによって形成することができ、前記電極がトランジスタのソース電極およびドレイン電極を形成する。

デバイスは、複数のトランジスタを備え、各トランジスタは、おそらく、
−トランジスタのうちの１つの２つの電極を隔てる最大距離Ｌ_{ｃｈａｎｎｅｌ}が半導体部分のうちの１つのほぼ最大寸法Ｌ_ＳＣよりも小さくなるように半導体層と接触して配置されたソース電極およびドレイン電極を形成する少なくとも２つの電極と、
−前記トランジスタの２つの電極を一緒に電気的に接続する半導体部分のうちの少なくとも１つによって形成される能動ゾーンと
を備え、
−半導体部分の最大寸法Ｌ_ＳＣを、電極の最大寸法Ｗ_ＳＤに対してほぼ垂直にすることができ、電極がおそらく同等の形状および寸法Ｗ_ＳＤ、Ｌ_ＳＤを有し、
−距離Ｅ_ＴＲが、半導体部分の最大寸法Ｌ_ＳＣに平行な方向に沿って、２つのトランジスタの電極を隔て、距離Ｅ_ＴＲを半導体部分のほぼ最大寸法Ｌ_ＳＣよりも大きくすることができ、
−２つのトランジスタの電極を、電極の最大寸法Ｗ_ＳＤにほぼ平行な方向に沿って、半導体部分のほぼ最小寸法Ｗ_ＳＣよりも大きな距離Ｅ_ＣＯだけオフセットすることができる。

トランジスタまたは各トランジスタが、前記トランジスタの能動ゾーンに面して配置されたゲート絶縁膜およびゲートをやはり含むことができる。

半導体部分が、少なくとも１つの有機半導体を含むことができる。

本発明は、マイクロエレクトロニックデバイスを作る方法に関係し、
−同等の寸法Ｌ_ＳＣ、Ｗ_ＳＣおよび形状を有し、互いに電気的に分離され、且つ半導体層を形成する複数の途切れ途切れの半導体部分を作るステップであって、各半導体部分が、隣接する半導体部分からほぼ一定の距離Ｅ_ＳＣＨ、Ｅ_ＳＣＶだけ間隔を空けて設けられ、
−２つの電極を隔てる最大距離Ｌ_{ｃｈａｎｎｅｌ}が半導体部分のうちの１つのほぼ最大寸法Ｌ_ＳＣよりも小さくなるように半導体層と接触する少なくとも２つの電極を作るステップと
を少なくとも含み、
半導体部分の形状および寸法Ｌ_ＳＣ、Ｗ_ＳＣ、半導体部分間のスペースＥ_ＳＣＨ、Ｅ_ＳＣＶ、電極の形状および寸法Ｌ_ＳＤ、Ｗ_ＳＤ、ならびに半導体部分に対する電極の配置は、半導体部分の少なくとも１つが２つの電極を互いに電気的に接続するようになされている。

半導体部分を、スクリーンプリンティング、スタンピングもしくはヘリオグラフィタイプの半導体堆積ステップを使用して、または前記半導体の層を堆積するステップに続いて半導体層のレーザによるもしくはフォトリソグラフィによるもしくはスタンピングによるアブレーションステップを使用して作ることができる。

半導体部分を基板上に最初に作ることができ、電極を半導体部分上に次に作る。一変形形態では、電極を基板上に最初に作ることができ、半導体部分を電極上に次に作ることができる。

本発明は、添付した図面を参照して、純粋に指針として与えられ、決して限定的ではない例の実施形態の説明を読んだ後で良く理解されるであろう。

本発明の特定の実施形態によるマイクロエレクトロニックデバイスの素子の一部の図式的な上面図である。 本発明の特定の実施形態によるマイクロエレクトロニックデバイスの素子の一部の図式的な上面図である。 本発明の特定の実施形態によるマイクロエレクトロニックデバイスの素子の一部の図式的な上面図である。 本発明の１つの特定の実施形態によるマイクロエレクトロニックデバイスの図式的な断面図である。 本発明の１つの特定の実施形態によるマイクロエレクトロニックデバイスの図式的な断面図である。

以下に説明する異なる図の同一の部品、同等な部品または等価な部品は、異なる図の間での比較を容易にするために同じ参照番号を有する。

図をより容易に読み取れるようにするために、図に示した異なる部品をすべて同じ縮尺で示す必要は必ずしもない。

様々な可能な選択肢（変形形態および実施形態）を、相互に排他的でないとして理解しなければならず、これらを一緒に組み合わせることができる。

複数の途切れ途切れの半導体部分１０４によって形成された半導体層１０２を含むマイクロエレクトロニックデバイス１００を図式的且つ部分的に示す図１を参照して始める。

これらの途切れ途切れの半導体部分１０４は、図１の例では長方形形状をすべてが有し、異なる部分の寸法は同等である。部分１０４が途切れ途切れであること、言い換えるとこれらが互いに接触していないことを考えると、部分１０４は、互いに電気的に分離される。

図１は、半導体部分１０４が（Ｘ、Ｙ）平面内で長方形の別々の規則的なパターンを形成し、半導体部分１０４の互いにすべてが平行なラインを形成することを示す。さらにその上、半導体部分１０４を隔てるスペースは、すべての半導体部分１０４間でほぼ一定の寸法を有する。変形形態として、半導体部分１０４は、一様に分布したままで長方形以外の形状を有することができる。

隣接するライン内の半導体部分１０４は、（Ｙ軸に沿って）互いに上方に垂直に整列していない。隣接するライン内の半導体部分１０４は、（Ｘ軸に沿って）水平方向にオフセットする。その上、この水平方向のオフセットに規則性がある。部分１０４によって形成されるパターンは、互いに上方に配列した半導体部分のラインのいくつかの同等のグループから成る。したがって、図１の例では、半導体部分１０４のセットによって形成されるパターンが互いに上方に配列した４つのラインの同等のグループから成ることを理解することができる。言い換えると、ラインのうちの１つの中の半導体部分１０４は、その４ライン下方のライン内の半導体部分１０４およびその４ライン上方のライン内の半導体部分１０４と（Ｙ軸に沿って）垂直に整列している。

層１０２内に半導体部分１０４によって形成される別の一例のパターンを図２に示す。この例では、半導体部分１０４がライン毎に距離Ｄだけ水平方向にオフセットしていることを理解することができる。その上、この例では、１つのラインの半導体部分１０４が、このラインの５ライン上方および下方のライン内の半導体部分１０４と（Ｙ軸に沿って）垂直に整列している。

このオフセットＤがライン毎に同じであることを考えると、結果は、したがって、
Ｌ_ＳＣ＋Ｅ_ＳＣＨ＝ｎ＊Ｄ
ここでは、Ｌ_ＳＣは、半導体部分１０４の長さ（より一般的には最大寸法）であり、
Ｅ_ＳＣＨは、２つの半導体部分１０４間の水平方向のスペース、言い換えると、同じライン内の２つの隣接する半導体部分１０４を隔てる距離であり、
ｎは、繰返しステップを形成する半導体部分１０４の数であり、１よりも大きい。

図２の例では、半導体部分１０４のラインの最初の配置が、５ライン離れて設けられているために、ｎ＝５である。

図２の例ではＥ_ＳＣＶで記された半導体部分１０４の２つのライン間のスペースを、２つの半導体部分１０４間の水平方向のスペースとほぼ同じにすることができ、その結果、Ｅ_ＳＣＶ＝Ｅ_ＳＣＨである。

図１および図２の例における半導体部分１０４はそれぞれ長方形であるが、これらの部分は、別の形状を有することができる、しかし都合よくは、横長の形状または細長い形状を有する。

途切れ途切れの半導体部分１０４の一部は、マイクロエレクトロニックデバイス１００の能動ゾーンを形成し、マイクロエレクトロニックデバイス１００の電極と接触する。

図１の例では、マイクロエレクトロニックデバイス１００は、２つのトランジスタ１０６ａ、１０６ｂを含み、それぞれ１０８ａ、１８０８ｂ、および１０８ｃ、１０８ｄと参照される２つの電極を各々が含む。これらの電極１０８ａ〜１０８ｄは、トランジスタ１０６ａ、１０６ｂのソース電極およびドレイン電極に対応し、半導体部分１０４によって形成される半導体層１０２と接触して配置される。これらの電極１０８ａ〜１０８ｄの各々は、半導体部分１０４の長さにほぼ垂直である長さ（最大寸法）を有する形状がほぼ長方形である。

さらにその上、各トランジスタ１０６ａ、１０６ｂの２つの電極１０８ａ、１８０８ｂおよび１０８ｃ、１０８ｄは、互いに、Ｌ_ＳＣよりも小さくトランジスタチャネルの長さに対応する距離Ｌ_{ｃｈａｎｎｅｌ}に等しい間隔のところにある。したがって、トランジスタ１０６ａ、１０６ｂのうちの１つの２つの電極１０８ａ、１８０８ｂ、または１０８ｃ、１０８ｄと接触している半導体部分１０４は、それゆえ、これらの２つの電極間の電気的な伝導経路を形成することができる。それゆえに、これらの半導体部分１０４は、トランジスタの能動ゾーン（ソース＋ドレイン＋チャネル）を形成する。図１の例では、トランジスタ１０６ａ、１０６ｂの能動ゾーンの各々が、前記トランジスタの２つの電極１０８ａ、１８０８ｂ、または１０８ｃ、１０８ｄと接触している９個の半導体部分１０４によって形成される。

半導体部分１０４および電極１０８ａ〜１０８ｄがＬ_{ｃｈａｎｎｅｌ}＜Ｌ_ＳＣになるような大きさに形成され、各電極１０８ａ〜１０８ｄの長さが半導体部分１０４の長さに対してほぼ垂直であるように電極１０８ａ〜１０８ｄが設置されることを考え、電極１０８ａ〜１０８ｄの位置とは無関係に、１つまたは複数の半導体部分１０４が各トランジスタ１０６ａ、１０６ｂの２つの電極１０８ａ、１８０８ｂおよび１０８ｃ、１０８ｄと接触する必要があり、トランジスタ１０６ａ、１０６ｂの能動ゾーンを形成することを考えると、半導体層１０２に対して電極１０８ａ〜１０８ｄの何らかの事前のアライメントを行わずに、半導体部分１０４によって形成される層１０２上の任意の場所に電極１０８ａ〜１０８ｄを作ることが、これゆえ可能である。

２つのトランジスタ１０６ａ、１０６ｂ間の水平方向の間隔に対応するトランジスタ１０６ａ、１０６ｂに最も近い電極１０８ａ〜１０８ｄ間の（図１の例では、電極１０８ｂと１０８ｃとの間の）距離Ｅ_ＴＲを、トランジスタ１０６ａ、１０６ｂ間の短絡を防止するために、半導体部分１０４の長さＬ_ＳＣよりも大きくなるように選択する。したがって、条件Ｅ_ＴＲ＞Ｌ_ＳＣを尊重することによって、半導体層１０２上のトランジスタ１０６ａ、１０６ｂの位置とは無関係に、半導体部分１０４のどれもが、各トランジスタ１０６ａ、１０６ｂの最も近い電極と短絡しない。

Ｗ_ＳＤと記した電極１０８ａ〜１０８ｄの長さを、Ｗ_ＳＤ＞＞Ｗ_ＳＣであるようにまたはＷ_ＳＤ＞ｎ．Ｗ_ＳＣであるように好ましくは選択する、ここでは、Ｗ_ＳＣは、半導体部分１０４の幅に対応する、またはより一般的には、半導体部分１０４が長方形形状以外の形状を有することができることを考えて部分１０４の最小寸法に対応する。電極１０８ａ〜１０８ｄが半導体層１０２に対してアライメントを行わずに作られることを考えると、条件Ｗ_ＳＤ＞＞Ｗ_ＳＣまたはＷ_ＳＤ＞ｎ．Ｗ_ＳＣを尊重することは、半導体部分１０４から作られる異なるトランジスタの能動ゾーンを形成する半導体部分１０４の数の小さな統計的ばらつきという結果をもたらす、それゆえ、これらの異なるトランジスタ間での電流Ｉ_ＯＮの小さなばらつきという結果をもたらすことができる。これゆえに、半導体部分１０４によって形成されるパターンの数ｎが増加するにつれて、ばらつきが減少することを、理解することができる。

得ることができるトランジスタの密度は、２つのトランジスタ間の間隔Ｅ_ＴＲに、それゆえ、（Ｅ_ＴＲ＞Ｌ_ＳＣであるために）Ｌ_ＳＣの値に依存する。

このために、パラメータｎは、マイクロエレクトロニックデバイス１００の素子の特性のばらつきとこれらの素子の密度との間の妥協を制御するパラメータである。

トランジスタ１０６ａ、１０６ｂは、また、接続配線、すなわち電極１０８ａ〜１０８ｄに電気的に接続され半導体層１０２上に形成された電気配線１１０を含む。かかる電気配線１１０を、例えば、図３に示す。これらの電気配線１１０が他のコンタクトもしくは電気配線および／または隣接するトランジスタの他の電極の上方または下方に設置されるように、これらの電気配線１１０が半導体層１０２上を延伸できることを考えると、２つの別々のトランジスタの２つの導電性要素間のスペースに対応する距離Ｅ_ＣＯがＷ_ＳＣよりも大きくなるように、言い換えると、半導体部分１０４の幅よりも大きくなるように、これらの配線１１０を配置する。したがって、条件Ｅ_ＣＯ＞Ｗ_ＳＣを尊重することによって、他方の電気的に導電性の要素の上方に一方が設置された２つの電気的に導電性の要素（電気配線または電極）のうちの一方と接触している半導体部分１０４が、２つの要素のうちの他方と接触しないことを保証する。

したがって、マイクロエレクトロニックデバイス１００の能動ゾーンに対して何らかの特定のアライメントを用いずに電極１０８ａ〜１０８ｄを作ることが可能である。

本明細書において説明する例では、２つのトランジスタ１０６ａ、１０６ｂは、同じタイプである、例えば、両方ともｎドープまたはｐドープである。しかしながら、２つのトランジスタ１０６ａ、１０６ｂを異なるタイプのトランジスタとすることができることが、やはり可能であり、このようにして、おそらくＣＭＯＳデバイスを形成する。異なるタイプのドーピング（例えば、ｎおよびｐ）を用いてドープした半導体ゾーンを堆積することによって、または１つのトランジスタ内でまたは２つのトランジスタ間で異なる電極材料を堆積することによってのいずれかで、かかるデバイスを得ることができる。

マイクロエレクトロニックデバイス１００の第１の実施形態の断面図を示す図４をここで参照する。

マイクロエレクトロニックデバイス１００は、例えば、ガラスまたは任意の他の絶縁性材料または絶縁性膜によって覆われた任意の材料から成る基板１１２を含み、その上に半導体層１０２を形成する半導体部分１０４が設けられる。半導体部分１０４は、有機または無機のどちらかの任意の半導体材料を含むことができる。半導体部分１０４が有機材料から成るときには、この材料を、例えば、ペンタセンまたはポリ（トリアリルアミン）とすることができる。半導体部分１０４が無機材料から成るときには、この材料を、例えば、酸化亜鉛（ＺｎＯ）、非晶質シリコンまたはポリシリコンとすることができる。電極１０８ａ〜１０８ｄは、半導体部分１０４上に作られ、電気的導電性材料、例えば、金などの金属から構成される。

図４において破線によって範囲を定めた部分１０４のゾーン１１４ａ、１１４ｂは、トランジスタ１０６ａ、１０６ｂの能動ゾーンを形成する。

半導体部分１０４および電極１０８ａ〜１０８ｄは、例えば、ＳｉＯ_２、Ｓｉ_３Ｎ_４または、ポリスチレンもしくはＣＹＴＯＰ（登録商標）などのフッ素化ポリマ（ｆｌｕｏｒｉｄｅ ｐｏｌｙｍｅｒ）などの絶縁性ポリマから成る誘電体層１１５によって覆われ、その上に、例えば、金、銀、もしくは金属粉インクなどの金属またはポリシリコンから成るトランジスタ１０６ａ、１０６ｂのゲート１１６ａ、１１６ｂが作られる。ゲート１１６ａ、１１６ｂと能動ゾーン１１４ａ、１１４ｂとの間の誘電体層１１５の部分１１８ａ、１１８ｂは、トランジスタ１０６ａ、１０６ｂのゲート絶縁膜を形成する。

この第１の例の実施形態の一変形形態では、電極１０８ａ〜１０８ｄを基板１１２に直接または接触させて配置することができ、半導体部分１０４が電極１０８ａ〜１０８ｄを覆うように、半導体部分１０４を次に形成することができる。このケースでは、半導体部分１０４が、誘電体層１１５によって覆われ、この上にゲート１１６ａ、１１６ｂを設置する。

マイクロエレクトロニックデバイス１００の第２の例の実施形態の断面図を示す図５をここで参照する。

図４の第１の例の実施形態とは違って、ゲート１１６ａ、１１６ｂを、基板１１２と接触させて最初に設置する。これらのゲート１１６ａ、１１６ｂを、誘電体層１１５によって覆う。電極１０８ａ〜１０８ｄを、次に誘電体層１１５上に作る。

最後に、半導体部分１０４を、誘電体層１１５上および電極１０８ａ〜１０８ｄ上に作る。

この第２の例の実施形態の１つの変形形態では、半導体部分１０４を誘電体層１１５と接触させて設置し、電極１０８ａ〜１０８ｄを次に半導体部分１０４上に作ることが可能である。

上に説明した例では、マイクロエレクトロニックデバイス１００は、複数のトランジスタを含む。しかしながら、マイクロエレクトロニックデバイス１００がトランジスタの代わりに、各々が少なくとも２つの電極を含む別の電子部品、例えば、ダイオードを含むことが、十分に可能である。

途切れ途切れの半導体部分１０４を含む半導体層１０２を作るために、様々な製造技術を使用することができる。使用する技術の選択を、特に半導体部分１０４の寸法に応じて行う。

したがって、１μｍ程度以上または一般的には約１０μｍよりも小さい幅Ｗ_ＳＣを有する半導体部分１０４について、これらの部分１０４を、ナノインプリントリソグラフィによってもしくはスタンピングによってまたは完全な半導体層の堆積に続いてこの層のレーザアブレーションもしくはフォトリソグラフィによって都合よく作ることができる。約１０μｍ以上の幅Ｗ_ＳＣを有する半導体部分１０４について、これらの部分１０４をヘリオグラフィ（ｈｅｌｉｏｇｒａｐｈｙ）によってまたは前に述べた技術によって都合よく作ることができる。

半導体デバイス１００の素子の電気的な特性についての小さなばらつき（約１０％）を得るために、数ｎを、比較的大きく、例えば、１０程度、または１０と２０との間で選択することができる。したがって、１０に等しい数ｎおよび約１μｍに等しい幅Ｗ_ＳＣを用いて、電極の長さＷ_ＳＤを、約１０μｍよりも大きくなるように選択する。

例えば、チャネル長Ｌ_{ｃｈａｎｎｅｌ}は、約５μｍに等しい。このケースでは、部分１０４の長さＬ_ＳＣは、例えば、約ｎ＊Ｌ_{ｃｈａｎｎｅｌ}に等しく、言い換えると、約５０μｍに等しい。このために、トランジスタ間のスペースＥ_ＴＲを、５０μｍよりも大きくなるように、例えば、約６０μｍに等しくなるように選択する。

半導体部分１０４間の電気的な絶縁が十分に維持されるならば、半導体部分間の寸法Ｅ_ＳＣＨおよびＥ_ＳＣＶを、可能な限り小さくなるように選択することができる。これらの寸法を、部分１０４がヘリオグラフィによって作られるときには、マイクロメートル程度とすることができ、または部分１０４がスタンピングによって作られるときには、約１００ｎｍ程度とすることができ、または部分１０４がフォトリソグラフィによってまたはレーザアブレーションによって作られるときには、数十ナノメートル程度とすることができる。一般に、実現することができる最小寸法は、半導体層１０２を作るために使用する技術に依存する。

上に与えられた寸法は、半導体デバイス１００の製造がアライメントステップを必要としないという理由で、半導体層１０２から作られる電子素子の集積密度を増加させることができるという事実を明確に説明する。したがって、上に述べたように、トランジスタのうちの１つのチャネル長を、約５μｍに等しくすることができ、この寸法は、アライメントステップが必要であり一般慣行に従って作ったトランジスタのチャネル長よりもはるかに小さい。例えば、上に与えた例では約１０μｍに等しい電極の長さＷ_ＳＤは、アライメントステップが必要であり、通常約１ｍｍに等しいトランジスタの電極の長よりも、やはりはるかに小さい。

１００ マイクロエレクトロニックデバイス
１０２ 半導体層
１０４ 途切れ途切れの半導体部分
１０６ａ、１０６ｂ トランジスタ
１０８、１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ 電極
１１０ 配線
１１２ 基板
１１４ａ、１１４ｂ 能動ゾーン
１１５ 誘電体層
１１６ａ、１１６ｂ ゲート
１１８ａ、１１８ｂ 誘電体層の部分
Ｄ オフセット距離
Ｅ_ＣＯ ２つのトランジスタの電極間のオフセット距離
Ｅ_ＳＣＨ 半導体部分間の間隔
Ｅ_ＳＣＶ 半導体部分間の間隔
Ｅ_ＴＲ 最も近い電極間の距離
Ｌ_{ｃｈａｎｎｅｌ} チャネル長
Ｌ_ＳＣ 半導体部分の寸法
Ｌ_ＳＤ 電極の寸法
Ｗ_ＳＣ 半導体部分の寸法
Ｗ_ＳＤ 電極の寸法
Ｘ Ｘ軸
Ｙ Ｙ軸
Ｚ Ｚ軸

Claims (11)

1. −同等の寸法Ｌ_ＳＣ、Ｗ_ＳＣおよび同等の形状を有し、互いに電気的に分離され、且つ半導体層（１０２）を形成する複数の途切れ途切れの半導体部分（１０４）であって、前記半導体部分（１０４）の各々が、隣接する半導体部分（１０４）からほぼ一定の距離Ｅ_ＳＣＨ、Ｅ_ＳＣＶだけ間隔を空けたところにあり、最大寸法Ｌ_ＳＣが別の半導体部分（１０４）の最大寸法Ｌ_ＳＣにほぼ平行である細長い形状を有する、複数の途切れ途切れの半導体部分（１０４）と、
   −２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）を隔てる最大距離Ｌ_{ｃｈａｎｎｅｌ}が前記半導体部分（１０４）のうちの１つの前記最大寸法Ｌ_ＳＣよりも小さくなるように前記半導体層（１０２）と接触して配置された少なくとも２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）と
   を備え、
   前記半導体部分（１０４）の前記形状および寸法Ｌ_ＳＣ、Ｗ_ＳＣ、前記半導体部分（１０４）間の間隔Ｅ_ＳＣＨ、Ｅ_ＳＣＶ、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）の前記形状および寸法Ｌ_ＳＤ、Ｗ_ＳＤ、ならびに前記半導体部分（１０４）に対する前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）のレイアウトは、前記半導体部分（１０４）のうちの少なくとも１つが前記２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）を互いに電気的に接続するようになされており、
   前記半導体部分（１０４）の前記最大寸法Ｌ_ＳＣが、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）の前記最大寸法Ｗ_ＳＤに対してほぼ垂直であり、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）が同等の形状および寸法Ｗ_ＳＤ、Ｌ_ＳＤを有する、
   マイクロエレクトロニックデバイス（１００）。
2. 前記半導体部分（１０４）の各々がほぼ長方形の形状を有する、請求項１に記載のデバイス（１００）。
3. 前記半導体部分（１０４）は、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）が平行ラインの規則的なパターンに従って配置され接触する前記半導体層（１０２）の主面に平行な面内に配置される、請求項１または２に記載のデバイス（１００）。
4. １つのライン上の前記半導体部分（１０４）間のスペースＥ_ＳＣＨが、隣接するラインの前記半導体部分（１０４）間の前記スペースに対して且つ前記ラインに平行な方向に沿って、ｎで割り算した前記半導体部分（１０４）のほぼ前記最大寸法Ｌ_ＳＣに等しい距離Ｄだけオフセットされ、ここでは、ｎが１よりも大きな実数である、請求項３に記載のデバイス（１００）。
5. 前記半導体部分（１０４）の前記最大寸法Ｌ_ＳＣが、前記２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）を隔てる前記最大距離Ｌ_{ｃｈａｎｎｅｌ}のｎ倍にほぼ等しく、および／または前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）の前記最大寸法Ｗ_ＳＤが、前記半導体部分（１０４）の前記最小寸法Ｗ_ＳＣの約ｎ倍よりも大きい、請求項４に記載のデバイス（１００）。
6. 少なくとも１つのトランジスタ（１０６ａ、１０６ｂ）を備え、前記トランジスタ（１０６ａ、１０６ｂ）の能動ゾーン（１１４ａ、１１４ｂ）が、前記２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）を互いに電気的に接続する前記半導体部分（１０４）のうちの前記少なくとも１つによって形成され、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）が前記トランジスタ（１０６ａ、１０６ｂ）のソース電極およびドレイン電極を形成する、請求項１から５のいずれか一項に記載のデバイス（１００）。
7. 複数のトランジスタ（１０６ａ、１０６ｂ）を備え、各トランジスタ（１０６ａ、１０６ｂ）が、
   −前記トランジスタ（１０６ａ、１０６ｂ）のうちの１つの前記２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）を隔てる前記最大距離Ｌ_{ｃｈａｎｎｅｌ}が前記半導体部分（１０４）のうちの１つのほぼ前記最大寸法Ｌ_ＳＣよりも小さくなるように、前記半導体層（１０２）と接触して配置されたソース電極およびドレイン電極を形成する少なくとも２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）と、
   −前記トランジスタ（１０６ａ、１０６ｂ）の前記２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）を一緒に電気的に接続する前記半導体部分（１０４）のうちの少なくとも１つによって形成される能動ゾーン（１１４ａ、１１４ｂ）と
   を備えたトランジスタ（１０６ａ、１０６ｂ）であり、
   −前記半導体部分（１０４）の前記最大寸法Ｌ_ＳＣが、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）の前記最大寸法Ｗ_ＳＤに対してほぼ垂直であり、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）が同等の形状および寸法Ｗ_ＳＤ、Ｌ_ＳＤを有し、
   −距離Ｅ_ＴＲが、前記半導体部分（１０４）の前記最大寸法Ｌ_ＳＣに平行な方向に沿って、２つのトランジスタ（１０６ａ、１０６ｂ）の前記電極（１０８ｂ、１０８ｃ）を隔て、前記距離Ｅ_ＴＲが前記半導体部分（１０４）のほぼ前記最大寸法Ｌ_ＳＣよりも大きいことが可能であり、
   −２つのトランジスタ（１０６ａ、１０６ｂ）の前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）が、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）の前記最大寸法Ｗ_ＳＤにほぼ平行な方向に沿って、前記半導体部分（１０４）のほぼ前記最小寸法Ｗ_ＳＣよりも大きな距離Ｅ_ＣＯだけオフセットされる、
   請求項１から６のいずれか一項に記載のデバイス（１００）。
8. 前記トランジスタまたは各トランジスタ（１０６ａ、１０６ｂ）は同様に、前記トランジスタ（１０６ａ、１０６ｂ）の前記能動ゾーン（１１４ａ、１１４ｂ）に面して配置されたゲート絶縁膜（１１８ａ、１１８ｂ）およびゲート（１１６ａ、１１６ｂ）を含む、請求項６または７に記載のデバイス（１００）。
9. マイクロエレクトロニックデバイス（１００）を作成する方法であって、
   −同等の寸法Ｌ_ＳＣ、Ｗ_ＳＣおよび形状を有し、互いに電気的に分離され、且つ半導体層（１０２）を形成する複数の途切れ途切れの半導体部分（１０４）を作るステップであり、各半導体部分（１０４）が、隣接する半導体部分（１０４）からほぼ一定の距離Ｅ_ＳＣＨ、Ｅ_ＳＣＶだけ間隔を空けられ、最大寸法Ｌ_ＳＣが別の半導体部分（１０４）の最大寸法Ｌ_ＳＣにほぼ平行である細長い形状を有する、複数の途切れ途切れの半導体部分（１０４）を作るステップと、
   −２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）を隔てる最大距離Ｌ_{ｃｈａｎｎｅｌ}が前記半導体部分（１０４）のうちの１つの前記最大寸法Ｌ_ＳＣよりも小さくなるように前記半導体層（１０２）と接触して配置された少なくとも２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）を作るステップと
   を少なくとも含み、
   前記半導体部分（１０４）の前記形状および寸法Ｌ_ＳＣ、Ｗ_ＳＣ、前記半導体部分（１０４）間の間隔Ｅ_ＳＣＨ、Ｅ_ＳＣＶ、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）の前記形状および寸法Ｌ_ＳＤ、Ｗ_ＳＤ、ならびに前記半導体部分（１０４）に対する前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）のレイアウトは、前記半導体部分（１０４）のうちの少なくとも１つが前記２つの電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）を互いに電気的に接続するようになされており、
   前記半導体部分（１０４）の前記最大寸法Ｌ_ＳＣが、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）の前記最大寸法Ｗ_ＳＤに対してほぼ垂直であり、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）が同等の形状および寸法Ｗ_ＳＤを有する、
   方法。
10. 前記半導体部分（１０４）が、スクリーンプリンティング、スタンピングもしくはヘリオグラフィタイプの半導体堆積ステップを使用して、または前記半導体の層を堆積するステップに続いて前記半導体層のレーザによるもしくはフォトリソグラフィによるもしくはスタンピングによるアブレーションステップを使用して作られる、請求項９に記載の方法。
11. 半導体部分（１０４）が基板（１１２）上に最初に作られ、前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）が前記半導体部分（１０４）上に次に作られる、または前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）が基板（１１２）上に最初に作られ、前記半導体部分（１０４）が前記電極（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）上に次に作られる、請求項９または１０に記載の方法。

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