KR100280800B1 - 반도체 소자의 접합 영역 형성 방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 접합 영역 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
불순물 이온 주입 공정을 실시하기 위해 형성하는 이온 주입 장벽층의 두께가 200Å 이상일 경우 NMOS 트랜지스터 영역에서 산소 되튐(oxygen recoil) 현상이 증가하게 되고, 이온 주입 장벽층을 50Å 이하로 형성할 경우 PMOS 트랜지스터에서 채널링 현상이 유발되어 소자의 신뢰성을 저하시키는 문제점을 해결한다.
3. 발명의 해결 방법의 요지
NMOS 트랜지스터의 저농도 불순물 영역을 형성하기 위한 감광막 패턴을 제거할 때 BOE 디핑 공정을 실시하여 이온 주입 장벽층을 소정 두께 제거하고, PMOS 트랜지스터의 포켓 이온 영역을 형성하기 위한 감광막 패턴을 BOE 디핑 공정을 실시하지 않고 제거한다.

Description

반도체 소자의 접합 영역 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 NMOS 트랜지스터의 저농도 불순물 영역 및 PMOS 트랜지스터의 포켓 이온 영역을 형성한 후에 이를 위해 사용한 감광막 패턴을 서로 다른 공정 조건으로 제거하여 각 영역의 이온 주입 장벽층의 두께를 독립적으로 조절하므로써 채널링(channeling) 현상 및 산소 되튐(oxygen recoil) 현상을 방지할 수 있는 반도체 소자의 접합 영역 형성 방법에 관한 것이다.
종래에는 게이트 전극을 패터닝하고 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역에 이온 주입 장벽층을 동일하게 형성한 후 불순물 이온 주입 공정을 실시하므로써 NMOS 트랜지스터와 PMOS 트랜지스터 각각의 특성에 맞도록 접합 영역을 형성한다.
그런데, 이온 주입 장벽층을 200Å 이상으로 두껍게 형성할 경우, PMOS 트랜지스터의 소오스/드레인을 형성하기 위해 주입되는 붕소(boron) 이온의 채널링(channeling) 현상을 방지할 수 있다. 그러나, NMOS 트랜지스터의 소오스/드레인을 형성하기 위해서 질량이 큰 비소(arsenic) 이온을 주입하므로써 산소 되튐(oxygen recoil) 현상의 증가를 유발하게 된다.
반면, 이온 주입 장벽층을 50Å 이하로 얇게 형성하고, 각각의 트랜지스터의 소오스/드레인을 형성하기 위한 불순물 이온 주입을 실시할 경우, 산소 되튐 현상의 측면에서 NMOS 트랜지스터는 유리하지만 PMOS 트랜지스터의 경우 붕소 이온의 채널링 현상을 유발하게 된다.
이러한 현상으로 인해 256M DRAM 이상급의 고집적 소자를 제조할 때 각각의 MOS 트랜지스터의 특성에 맞는 이온 주입 장벽층의 필요성이 더욱 요구되고 있다.
따라서, 본 발명은 PMOS 트랜지스터 형성 영역 및 NMOS 트랜지스터 형성 영역의 이온 주입 장벽층의 두께를 독립적으로 조절하므로써 상술한 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판상에 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 확정한 후 상기 각 영역 상부의 선택된 영역에 게이트 전극을 형성하는 단계와, 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역에 이온 주입 장벽층을 형성한 후 상기 NMOS 트랜지스터 영역의 상기 반도체 기판상에 저농도 불순물 영역을 형성하는 단계와, 산화막 식각 용액을 사용하여 상기 NMOS 트랜지스터 영역의 이온 주입 장벽층을 선택된 두께만큼 제거하는 단계와, 상기 PMOS 트랜지스터 영역의 상기 반도체 기판상에 포켓 이온 영역을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 PMOS 트랜지스터 영역에 접합 영역을 형성한 후 상기 NMOS 트랜지스터 영역에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(i)는 본 발명에 따른 반도체 소자의 접합 영역 형성 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 폴리실리콘막
5 및 5A : 이온 주입 장벽층
6 : 제 1 감광막 패턴 7 : 저농도 불순물 영역
8 : 제 2 감광막 패턴 9 : 포켓 이온 영역
10 : 스페이서 11 : 제 3 감광막 패턴
12 및 14 : 접합 영역 13 : 제 4 감광막 패턴
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(i)는 본 발명에 따른 반도체 소자의 접합 영역 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(1)상의 선택된 영역에 필드 산화막(2)을 형성하여 NMOS 트랜지스터 영역(A) 및 PMOS 트랜지스터 영역(B)을 확정한다. 전체 구조 상부에 게이트 산화막(3) 및 폴리실리콘막(4)을 순차적으로 형성한 후 패터닝하여 각각의 트랜지스터 영역(A 및 B)에 게이트 전극을 형성한다.
도 1(b)는 NMOS 트랜지스터 영역(A) 및 PMOS 트랜지스터 영역(B)에 이온 주입 장벽층(5)을 200Å 이상의 두께로 형성한 상태의 단면도이다. 이온 주입 장벽층(5)은 산화막, 질화막, USG막 및 PSG막중 어느 하나를 사용한다.
도 1(c)는 PMOS 트랜지스터 영역(B) 상부에 제 1 감광막 패턴(6)을 형성한 후 NMOS 트랜지스터 영역(A)에 저농도 불순물 이온 주입 공정을 실시하여 저농도 불순물 영역(7)을 형성한 상태의 단면도이다.
도 1(d)를 참조하면, 100:1 BOE 용액에 90∼150초간 디핑하여 NMOS 트랜지스터 영역(A)의 이온 주입 장벽층(5)을 약 150Å 정도 제거한다. 그리고, 제 1 감광막 패턴(6) 제거 및 세정 공정을 실시하므로써 NMOS 트랜지스터 영역(A)에 약 50Å 정도의 두께로 이온 주입 장벽층(5A)을 잔류시킨다.
도 1(e)는 NMOS 트랜지스터 영역(A) 상부에 제 2 감광막 패턴(8)을 형성한 후 PMOS 트랜지스터 영역(B)에 포켓 이온 주입 공정을 실시하여 포켓 이온 영역(9)을 형성한 상태의 단면도이다.
도 1(f)는 제 2 감광막 패턴(8)을 제거하고 세정 공정을 실시한 후의 단면도이다. 이때, 제 1 감광막 패턴(6)을 제거할 때 실시하였던 BOE 디핑 공정을 실시하지 않고, 제 2 감광막 패턴(8)을 제거하기 때문에 PMOS 트랜지스터 영역(B)의 이온 주입 장벽층(5)은 200Å 이상의 두께를 유지하게 된다.
도 1(g)는 NMOS 트랜지스터 영역(A) 및 PMOS 트랜지스터 영역(B)의 게이트 전극 측벽에 스페이서(10)를 형성한 상태의 단면도이다. 이때, 스페이서(10)를 형성하기 위한 스페이서 식각 공정은 하지막의 두께에 의존하므로 제 1 및 제 2 감광막 패턴(6 및 8)을 제거할 때 서로 다른 두께로 잔류하는 이온 주입 장벽층(5A 및 5)의 두께를 유지하면서 스페이서(10)가 형성된다.
도 1(h)는 NMOS 트랜지스터 영역(A) 상부에 제 3 감광막 패턴(11)을 형성한 후 PMOS 트랜지스터 영역(B)에 고농도 불순물 이온 주입 공정을 실시하여 접합 영역(12)을 형성한 상태의 단면도이다. 이때, PMOS 트랜지스터 영역(B)은 이온 주입 장벽 산화막(5)이 두껍게 존재하기 때문에 접합 영역(12)을 형성하기 위한 3가 이온, 대표적으로 붕소 이온의 채널링을 방지할 수 있어 얇은 접합 영역 형성에 유리하다. 또한, NMOS 트랜지스터 영역(A)의 접합 영역 형성 공정보다 먼저 진행하므로써 NMOS 트랜지스터 영역(A)의 접합 영역 형성을 위한 마스크 및 이온 주입 공정을 실시한 후 진행되는 감광막 패턴 제거로 인한 이온 주입 장벽층의 두께 손실을 억제할 수 있다.
도 1(i)는 제 3 감광막 패턴(11)을 제거한 후 PMOS 트랜지스터 영역(B) 상부에 제 4 감광막 패턴(13)을 형성하고 고농도 불순물 이온 주입 공정을 실시하여 접합 영역(14)을 형성한 상태의 단면도이다. 이때, NMOS 트랜지스터 영역(A)은 50Å 이하의 두께로 이온 주입 장벽층(5A)이 존재하기 때문에 NMOS 트랜지스터 영역(A)의 접합 영역을 형성하기 위한 5가 이온, 대표적으로 비소 이온에 의한 산소 되튐 현상을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 NMOS 및 PMOS 트랜지스터 영역의 이온 주입 장벽 산화막의 두께를 독립적으로 조절하므로써 PMOS 트랜지스터의 접합 영역을 형성하기 위한 붕소 이온의 채널링을 방지할 수 있는 동시에 NMOS 트랜지스터를 형성하기 위한 비소 이온에 의한 산소 되튐 현상을 방지할 수 있다. 따라서, 접합 누설 전류와 리프레쉬 특성을 향상시킬 수 있어 트랜지스터의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판상에 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 확정한 후 상기 각 영역 상부의 선택된 영역에 게이트 전극을 형성하는 단계와,
    상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역에 이온 주입 장벽층을 형성한 후 상기 NMOS 트랜지스터 영역의 상기 반도체 기판상에 저농도 불순물 영역을 형성하는 단계와,
    산화막 식각 용액을 사용하여 상기 NMOS 트랜지스터 영역의 이온 주입 장벽층을 선택된 두께만큼 제거하는 단계와,
    상기 PMOS 트랜지스터 영역의 상기 반도체 기판상에 포켓 이온 영역을 형성하는 단계와,
    상기 게이트 전극 측벽에 스페이서를 형성하는 단계와,
    상기 PMOS 트랜지스터 영역에 접합 영역을 형성한 후 상기 NMOS 트랜지스터 영역에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
  2. 제 1 항에 있어서, 상기 이온 주입 장벽층은 산화막, 질화막, USG막 및 PSG막중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
  3. 제 1 항에 있어서, 상기 이온 주입 장벽층은 200Å 이상의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
  4. 제 1 항에 있어서, 상기 산화막 식각 용액은 BOE 용액인 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
  5. 제 1 항 및 제 4 항에 있어서, 상기 NMOS 트랜지스터 영역의 이온 주입 장벽층은 100:1의 BOE 용액에 90 내지 150초간 디핑하여 제거하는 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
  6. 제 1 항에 있어서, 상기 NMOS 트랜지스터 영역의 이온 주입 장벽층은 약 50Å의 두께로 잔류시키는 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
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