KR101998124B1 - 어레이 기판 및 그 제조방법 - Google Patents

어레이 기판 및 그 제조방법 Download PDF

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Abstract

본 발명은 게이트 배선과; 상기 게이트 배선과 연결되는 게이트 전극과; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과; 상기 게이트 절연막 상에 위치하는 산화물 반도체층과; 상기 산화물 반도체층 상에 위치하며 불투명한 에치 스토퍼와; 상기 산화물 반도체층의 일단과 접촉하는 소스 전극과; 상기 산화물 반도체층의 타단과 접촉하는 드레인 전극과; 상기 소스 전극에 연결되며 상기 게이트 배선과 교차하는 데이터 배선과; 상기 드레인 전극에 연결되는 화소전극을 포함하는 어레이 기판을 제공한다.

Description

어레이 기판 및 그 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 이용하고 반도체층에서 발생할 수 있는 광 전류 누설을 방지할 수 있는 어레이 기판 및 그 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
이러한 액정표시장치에 있어서 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.　
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다.　
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다.
또한, 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
따라서, 최근에는 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하는 박막트랜지스터가 개발되었다.
산화물 반도체 물질을 이용한 박막트랜지스터(Tr)는 게이트 전극(73)과, 게이트 절연막(75)과, 산화물 반도체층(77)과, 소스 전극(81) 및 드레인 전극(83)을 포함하여 이루어진다. 또한, 상기 드레인 전극(83)과 연결되는 화소전극(89)이 구비되며, 상기 드레인 전극(83)과 상기 화소전극(89) 사이에는 드레인 콘택홀(87)을 갖는 보호층(85)이 형성될 수 있다.
이러한 산화물 반도체층(77)은 오믹콘택층을 형성하지 않아도 되므로 종래의 비정질 실리콘으로 이루어진 반도체층을 구비한 어레이 기판에서와 같이 유사한 재질인 불순물 비정질 실리콘으로 이루어진 서로 이격하는 오믹콘택층을 형성하기 위해 진행하는 건식식각에 노출될 필요가 없으므로 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있다.
하지만, 이러한 산화물 반도체층(77)은 소스 전극(81) 및 드레인 전극(83)을 형성하기 위한 금속층의 패터닝에 이용되는 식각액에 노출되는 경우, 상기 금속층과 선택비가 없어 식각되어 제거되거나 또는 상기 식각액에 의해 손상됨으로써 박막트랜지스터(Tr)의 특성에 영향을 줄 수 있다.
따라서, 소스 및 드레인 전극(81, 83) 형성을 위한 패터닝 시 그 하부에 위치하는 상기 산화물 반도체층(77)이 상기 소스 및 드레인 전극(81, 83)을 이루는 금속물질과 반응하는 식각액에 노출되는 것을 방지하기 위해 상기 산화물 반도체층(77) 중앙부에 대응하여 에치스토퍼(79)를 필요로 한다.
종래 산화물 반도체층을 이용한 박막트랜지스터에 있어서, 박막트랜지스터의 특성 저하가 발생하고 있다.
즉, 박막트랜지스터의 오프 시에 전류가 누설되는 문제가 발생하고 있으며, 이에 의해 박막트랜지스터의 구동 특성이 저하되고 명암비(contrast ratio)가 저하되는 문제가 발생하고 있다.
본 발명에서는 산화물 반도체 물질을 이용하여 형성되는 박막트랜지스터에 있어서, 박막트랜지스터에서 발생하는 전류 누설의 문제를 방지하여 고 우수한 특성의 박막트랜지스터를 포함하는 어레이 기판 및 그 제조방법을 제공하고자 한다.
위와 같은 과제의 해결을 위해, 본 발명은 게이트 배선과; 상기 게이트 배선과 연결되는 게이트 전극과; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과; 상기 게이트 절연막 상에 위치하는 산화물 반도체층과; 상기 산화물 반도체층 상에 위치하며 투과율이 2.5~50%인 에치 스토퍼와; 상기 산화물 반도체층의 일단과 접촉하는 소스 전극과; 상기 산화물 반도체층의 타단과 접촉하는 드레인 전극과; 상기 소스 전극에 연결되며 상기 게이트 배선과 교차하는 데이터 배선과; 상기 드레인 전극에 연결되는 화소전극을 포함하는 어레이 기판을 제공한다.
본 발명의 실시예에 따른 어레이 기판에 있어서, 상기 에치 스토퍼는 상기 산화물 반도체층의 상기 일단 및 상기 타단을 각각 노출하는 제 1 및 2 반도체층 콘택홀을 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 제 1 및 제 2 콘택홀을 통해 상기 산화물 반도체층의 상기 일단 및 상기 타단과 접촉하는 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판에 있어서, 상기 에치 스토퍼는 상기 산화물 반도체층의 상부면 및 측면을 덮는 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판에 있어서, 상기 에치 스토퍼는 2.5~50%의 투과율을 갖는 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판에 있어서, 상기 에치 스토퍼는 산화실리콘으로 이루어지고, 상기 산화실리콘에서 산소 원자와 실리콘 원자의 비는 0.03~2.10인 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판에 있어서, 상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO) 또는 징크-틴-옥사이드(zinc-tin-oxide, ZTO)로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판에 있어서, 상기 소스 전극 및 상기 드레인 전극을 덮으며 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 갖는 보호층이 형성되고, 상기 화소전극은 상기 보호층 상에 위치하며 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 것을 특징으로 한다.
다른 관점에서, 본 발명은 게이트 배선과, 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 상에 투과율이 2.5~50%인 에치 스토퍼를 형성하는 단계와; 상기 산화물 반도체층의 일단 및 타단과 각각 접촉하는 소스 전극 및 드레인 전극과, 상기 소스 전극에 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서, 상기 에치 스토퍼를 형성하는 단계는, 상기 산화물 반도체층의 상기 일단 및 상기 타단을 노출하는 제 1 및 제 2 반도체층 콘택홀을 형성하는 단계를 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 제 1 및 제 2 콘택홀을 통해 상기 산화물 반도체층의 상기 일단 및 상기 타단과 접촉하는 것을 특징으로 하는 한다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서, 상기 에치 스토퍼는 2.5~50%의 투과율을 갖는 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서, 상기 에치 스토퍼를 형성하는 단계는, 실리콘 타겟이 구비된 챔버에서 비활성 가스에 대한 산소 가스의 비를 0~10%로 공급하여 상기 에치 스토퍼를 형성하는 단계인 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서, 상기 산화물 반도체층의 형성 단계와 상기 에치 스토퍼의 형성 단계는 동일한 챔버 내에서 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서, 상기 게이트 절연막의 형성 단계와 상기 산화물 반도체층의 형성 단계는 동일한 챔버 내에서 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서, 상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO) 또는 징크-틴-옥사이드(zinc-tin-oxide, ZTO)로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서, 상기 소스 전극 및 상기 드레인 전극을 덮으며 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 갖는 보호층을 형성하는 단계를 포함하고, 상기 화소전극은 상기 보호층 상에 위치하며 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 것을 특징으로 한다.
본 발명에서는 산화물 반도체층이 식각액에 손상되는 것을 방지하기 위한 에치 스토퍼를 투과율이 2.5~50%인 물질로 형성함으로써, 박막트랜지스터의 산화물 반도체층이 외부광에 노출되어 발생하는 광 전류 누설의 문제를 방지할 수 있다.
따라서, 전류 누설에 의한 박막트랜지스터의 특성 저하 및 명암비 저하의 문제를 방지할 수 있다.
또한, 에치스토퍼가 산화물 반도체층을 모두 덮으면서 소스 전극과 드레인 전극이 산화물 반도체층과 접촉할 수 있는 콘택홀을 형성함으로써, 에치스토퍼의 얼라인 불량이 발생하더라도 소스 전극 및 드레인 전극과 산화물 반도체층의 접촉 문제가 발생하지 않는다.
또한, 에치스토퍼의 크기가 증가하더라도 채널 길이를 감소시켜 박막트랜지스터의 특성을 향상시킬 수 있다.
또한, 에치스토퍼의 형성 공정을 산화물 반도체층의 형성 공정과 동일 챔버에서 진행함으로써, 산화물 반도체층과 에치스토퍼의 계면 특성을 향상시킬 수 있다.
더욱이, 산화물 반도체층 하부의 게이트 절연막의 형성 공정 또한 산화물 반도체층과 동일 챔버에서 진행함으로써, 산화물 반도체층과 게이트 절연막의 계면 특성 또한 향상시킬 수 있다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 본 발명의 제 1 실시예에 따른 어레이 기판일부의 평면도.
도 4는 도 3의 IV-IV 선을 따라 절단한 부분의 단면도.
도 5a 내지 도 5g는 도 4에서 보여지는 어레이 기판의 제조 공정을 보여주는 단면도.
도 6은 산화실리콘 형성시 산소 가스의 분압에 따른 산화실리콘 내 산소원자와 실리콘 원자의 비를 보여주는 그래프.
도 7은 산화실리콘 형성시 산소 가스의 분압에 따른 산화실리콘층의 투과율을 보여주는 그래프.
도 8은 에치스토퍼의 얼라인 불량이 발생한 경우를 보여주는 단면도.
도 9은 본 발명의 제 2 실시예에 따른 어레이 기판 일부의 평면도.
도 10은 도 9의 절단선 X-X에 따른 단면도.
도 11a 내지 도 11g는 도 10에서 보여지는 어레이 기판의 제조 공정을 보여주는 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 어레이 기판일부의 평면도이고, 도 4는 도 3의 IV-IV 선을 따라 절단한 부분의 단면도이다.
도 3 및 도 4에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판은 기판(110)과, 상기 기판(110) 상에 형성되는 게이트 배선(112)과, 데이터 배선(140)과, 박막트랜지스터(Tr) 및 화소전극(160)을 포함한다.
상기 게이트 배선(112)과 상기 데이터 배선(140)은 서로 교차하여 화소영역(P)을 정의하며, 상기 박막트랜지스터(Tr)는 상기 게이트 배선(112) 및 상기 데이터 배선(140)과 연결되며 상기 화소영역(P) 내의 스위칭 영역(TrA)에 위치한다.
상기 박막트랜지스터(Tr)는 상기 기판(110) 상의 게이트 전극(114)과, 상기 게이트 전극(114)을 덮는 게이트 절연막(116)과, 상기 게이트 절연막(116) 상에 위치하며 상기 게이트 전극(114)과 중첩하는 산화물 반도체층(120)과, 상기 산화물 반도체층(120) 상에 위치하는 에치 스토퍼(130)와, 상기 에치스토퍼(130)의 일단 및 상기 산화물 반도체층(120)을 덮는 소스 전극(142) 및 상기 에치스토퍼(130)의 타단 및 상기 산화물 반도체층(120)을 덮고 상기 소스 전극(142)으로부터 이격하는 드레인 전극(144)을 포함하여 구성된다. 이때, 상기 게이트 전극(114)은 상기 게이트 배선(112)에 연결되고, 상기 소스 전극(142)은 상기 데이터 배선(140)에 연결된다.
상기 산화물 반도체층(120)은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO) 또는 징크-틴-옥사이드(zinc-tin-oxide, ZTO)와 같은 산화물 반도체 물질로 이루어진다.
또한, 상기 에치 스토퍼(130)는 산화실리콘(SiO2)으로 이루어지며 투과율이 2.5~50%인 것이 특징이다. 상기 에치 스토퍼(130)는 상기 게이트 전극(114)이 형성된 영역 내에만 위치한다.
도 2에서 보여지는 종래 어레이 기판에 있어서, 에치 스토퍼(79)는 투명하기 때문에, 외부광이 에치 스토퍼(79)를 통해 산화물 반도체층(77)에 조사된다. 즉, 박막트랜지스터(Tr)의 채널이 외부광에 노출되며, 이에 의해 광 전류 누설(photo-current leakage)이 발생한다. 따라서, 박막트랜지스터(Tr)의 구동 특성이 저하되며 명암비가 저하되는 문제를 발생시킨다.
그러나, 본 발명에 있어서, 상기 산화물 반도체층(120)을 식각액으로부터 보호하기 위한 에치 스토퍼(130)를 투과율이 2.5~50%인 물질로 형성함으로써, 산화물 반도체층(120)이 외부광에 노출되는 것을 방지할 수 있다. 따라서, 박막트랜지스터(Tr)의 광 전류 누설 문제가 방지된다.
다음, 상기 박막트랜지스터(Tr)를 덮고 상기 드레인 전극(144)을 노출하는 드레인 콘택홀(152)을 갖는 보호층(150)이 형성된다.
또한, 상기 보호층(150) 상에는 상기 드레인 콘택홀(152)을 통해 상기 드레인 전극(144)에 연결되는 화소전극(160)이 상기 화소영역(P)에 형성된다.
이때, 상기 보호층(150) 없이 상기 화소전극(160)이 상기 드레인 전극(144)에 직접 연결될 수도 있다.
또한, 상기 화소전극(160)이 상기 화소영역(P) 전체를 덮는 것으로 보이고 있으나, 상기 화소전극(160)이 다수의 바 형상을 갖고 이와 교대로 배열되며 다수의 바 형상을 갖는 공통전극이 형성됨으로써 횡전계 방식(in-plane switching mode) 어레이 기판을 구성할 수도 있다.
전술한 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판은 산화물 반도체층을 이용하는 박막트랜지스터를 포함함으로써 비정질 실리콘을 이용하는 박막트랜지스터에 비해 구동 특성이 향상된다.
또한, 산화물 반도체층을 식각액으로부터 보호하기 위한 에치 스토퍼를 투과율이 2.5~50%인 물질로 형성함으로써, 외부광에 의한 박막트랜지스터의 전류 누설을 방지할 수 있다. 따라서, 박막트랜지스터의 구동 특성이 더욱 향상되고 명암비의 저하 문제를 방지할 수 있다.
이하, 도 4에서 보여지는 어레이 기판의 제조 공정을 보여주는 단면도인 도 5a 내지 도 5g를 참조하여, 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 공정을 설명한다.
도 5a에 도시된 바와 같이, 기판(110) 상에 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질을 증착하고 마스크 공정을 진행하여 패터닝함으로써 게이트 배선(도 3의 112)과 게이트 전극(114)을 형성한다. 상기 게이트 배선(112)의 화소영역(P)의 경계를 따라 연장되고, 상기 게이트 전극(114)은 상기 게이트 배선(112)으로부터 연장되어 상기 스위칭 영역(TrA)에 위치한다.
다음, 도 5b에 도시된 바와 같이, 상기 게이트 배선(112)과 상기 게이트 전극(114) 위로 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 증착하여 게이트 절연막(116)을 형성한다.
다음, 도 5c에 도시된 바와 같이, 상기 게이트 절연막(116)이 형성된 상기 기판(110)을 챔버(170)에 위치시키고, 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO) 또는 징크-틴-옥사이드(zinc-tin-oxide, ZTO)와 같은 산화물 반도체 물질로 이루어지는 산화물 반도체층(120)을 형성한다.
예를 들어, 상기 산화물 반도체층(120)이 인듐-갈륨-징크-옥사이드로 이루어지는 경우, 인듐, 갈륨, 징크 타겟을 이용하며 산소 가스와 비활성 기체, 예를 들어 아르곤 가스를 공급함으로써 인듐-갈륨-징크-옥사이드로 이루어지는 상기 산화물 반도체층(120)을 형성한다.
다음, 도 5d에 도시된 바와 같이, 상기 산화물 반도체층(120)이 형성된 상기 기판(110)을 상기 챔버(170)에 위치시킨 상태에서, 실리콘(Si) 타겟을 이용하고 산소 가스와 아르곤 가스를 공급하여 산화실리콘(SiO2)으로 이루어지는 에치 스토퍼(130)을 상기 산화물 반도체층(120) 상에 형성한다. 즉, 기판(110) 전체에 산화실리콘층을 형성하고 이를 마스크 공정에 의해 패턴함으로써, 상기 산화물 반도체층(120) 상에 상기 에치 스토퍼(130)를 형성하게 된다. 상기 에치 스토퍼(130)는 상기 산화물 반도체층(120)의 양단을 노출시킨다.
이때, 상기 에치 스토퍼(130)는 투과율이 2.5~50%인 것이 특징이다. 투과율이 2.5~50%인 에치 스토퍼(130)를 형성하기 위해, 상기 산소 가스와 아르곤 가스의 분압을 조절하며, 이에 의해 산화실리콘 내의 산소 함량이 조절된다. 또한, 산화실리콘 내의 산소 함량에 의해 산화실리콘으로 이루어지는 에치 스토퍼(130)의 투과율이 조절된다.
즉, 산소 분압 조절에 따른 산화실리콘 내 산소와 실리콘의 몰비와 산화실리콘층의 투과율을 표1에 도시하였으며, 이를 도 6과 도 7에 도시하였다.
O2 분압율 [%]
0 10 12.5 15 20 30
몰비 O 3.1 67.7 68.3 68.8 69.1 69.5
Si 96.9 32.3 31.7 31.2 30.9 30.5
O/Si ratio 0.03 2.10 2.15 2.21 2.24 2.28
투과율[%] 2.50 50 100 100 100 100
표1 및 도 6을 통해 알 수 있는 바와 같이, 산소 가스의 분압을 감소시키면 분압이 10%가 될때까지는 서서히 산화실리콘 내 산소 원자의 비가 줄어들지만 10% 이하의 분압에서는 산화실리콘 내 산소 원자의 비가 급격히 줄어듦을 알 수 있다.
또한, 표1 및 도 7을 참조하면, 산소 가스의 분압이 약 12.5% 이상인 경우, 즉 산화실리콘 내 산소 원자의 비가 약 2.15 이상인 경우에서는 산화실리콘의 투과율이 100%인데 반하여, 산소 가스의 분압이 약 10% 이하인 경우, 즉 산화실리콘 내 산소 원자의 비가 약 2.10 이하인 경우에서는 산화실리콘의 투과율이 약 50%이하로 측정되었다.
즉, 실리콘 타겟과 산소 가스 및 아르곤 가스를 이용한 스퍼터링 공정에 의해 산화실리콘층을 형성하는 경우, 산소 가스의 분압을 약 10%이하로 조절하여 산화실리콘 내 산소 원자의 비가 약 2.10 이하가 되면 산화실리콘층의 투과율은 약 50%이하가 된다.
또한, 산소 가스의 분압을 0%로 조절하더라도, 산화물 반도체층(120)의 형성 공정에서 이용되었던 산소 가스가 챔버(170) 내에 잔존하고 있기 때문에, 산화실리콘 내 실리콘 원자에 대한 산소 원자의 비는 약 0.03가 되었고 이때 투과율은 약 2.50%로 측정되었다.
즉, 상기 에치 스토퍼(130)의 형성 공정에서, 상기 산소 가스의 분압을 0~10%로 조절함으로써, 상기 산화실리콘층 내의 실리콘 원자에 대한 산소 원자 비를 약 0.03~2.10 이하로 조절하며 이에 의해 상기 산화실리콘층의 투과율은 약 2.50~50%가 된다.
전술한 바와 같이, 본 발명에서는 산화실리콘으로 이루어지는 에치 스토퍼(130)를 형성함에 있어, 산화실리콘 내 산소 원자의 비를 감소하여 투과율이 2.5~50%인 에치 스토퍼(130)를 형성할 수 있다. 이에 의해, 산화물 반도체층(120)이 외부광에 노출되어 발생하는 광 전류 누설 문제를 방지할 수 있다. 또한, 도 6과 도 7에서 보여지는 바와 같이, 산화실리콘층 내에서 실리콘 원자에 대한 산소 원자 비를 약 0.03~1.0로 조절함으로써, 산화실리콘층의 투과율을 더욱 낮추고 산화물 반도체층(120)의 광 전류 누설 문제를 더 효과적으로 방지할 수 있다.
한편, 상기 산화물 반도체층(120)과 상기 에치 스토퍼(130)는 스퍼터링 공정에 의해 형성되며 동일한 챔버 내에서 연속적으로 형성되는 것을 특징으로 한다.
즉, 상기 산화물 반도체층(120)을 제 1 챔버에서 스퍼터링(sputtering) 공정에 의해 형성하고 이후 상기 에치 스토퍼(130)를 제 2 챔버로 이송한 후 형성하게 되면, 상기 산화물 반도체층(120)의 표면에 이물질이 들러붙게 되어 상기 산화물 반도체층(120)과 상기 에치 스토퍼(130)의 계면 특성이 저하된다. 또한, 불연속적으로 증착됨에 따라, 계면의 경계가 명확히 분리됨으로써 계면 특성은 더욱 저하될 수 있다.
또한, 상기 에치 스토퍼(130)를 화학기상증착(chemical vapor deposition)에 의해 증착하는 경우, 그 계면 특성은 더욱 저하될 수 있다.
그러나, 본 발명에서는 상기 산화물 반도체층(130)을 형성한 후 동일 챔버 내에서 스퍼터링 공정에 의해 상기 에치 스토퍼(120)를 형성함으로써, 상기 에치 스토퍼(130)와 상기 산화물 반도체층(120)의 계면 특성이 저하되는 문제를 방지할 수 있다. 그러나, 상기 에치 스토퍼(130)와 상기 산화물 반도체층(120)은 서로 다른 챔버에서 형성될 수 있다.
또한, 상기 산화물 반도체층(120)의 하부에 형성되는 상기 게이트 절연막(116) 역시 상기 산화물 반도체층(120)을 형성하기 위한 챔버(170) 내에서 스퍼터링 공정에 의해 형성함으로써, 상기 게이트 절연막(116)과 상기 산화물 반도체층(120)의 계면 특성을 향상시킬 수 있다.
다음, 도 5e에 도시된 바와 같이, 상기 에치 스토퍼(130) 상에 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질 중 적어도 하나를 증착하고 마스크 공정을 진행하여 패터닝함으로써, 상기 데이터 배선(140)과 상기 소스 전극(142) 및 상기 드레인 전극(144)을 형성한다.
전술한 바와 같이, 상기 데이터 배선(140)은 상기 게이트 배선(112)과 교차하여 화소영역(P)을 정의한다. 또한, 상기 소스 전극(142)은 상기 산화물 반도체층(120)의 일단 및 상기 에치 스토퍼(130)의 일단과 접촉하고 상기 데이터 배선(140)에 연결된다. 상기 드레인 전극(144)은 상기 산화물 반도체층(120)의 타단 및 상기 에치 스토퍼(130)의 타단과 접촉하고 상기 소스 전극(142)으로부터 이격되어 있다.
상기 데이터 배선(140), 상기 소스 전극(142) 및 상기 드레인 전극(144) 각각은 이중층 또는 삼중층 구조를 가질 수도 있다. 예를 들어, 상기 데이터 배선(140), 상기 소스 전극(142) 및 상기 드레인 전극(144) 각각은 몰리브덴-티타늄 합금(MoTi)과 구리(Cu)의 이중층 구조일 수 있다.
상기 게이트 전극(114), 상기 게이트 절연막(116), 상기 산화물 반도체층(120), 상기 에치 스토퍼(130), 상기 소스 전극(142) 및 상기 드레인 전극(144)은 박막트랜지스터(Tr)를 구성한다.
다음, 도 5f에 도시된 바와 같이, 산화실리콘 또는 질화실리콘과 같은 무기절연물질 또는 포토-아크릴 또는 벤조사이클로부텐과 같은 유기절연물질을 증착하여 상기 보호층(150)을 형성하고, 마스크 공정을 진행하여 상기 보호층(150)을 패터닝함으로써 상기 드레인 전극(144)을 노출시키는 드레인 콘택홀(152)을 형성한다.
다음, 도 5g에 도시된 바와 같이, 상기 보호층(150) 상에 인듐-틴-옥사이드 (indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)와 같은 투명 도전성 물질을 증착하고 패터닝함으로써, 상기 보호층(150) 상에 상기 화소전극(160)을 형성한다. 상기 화소전극(160)은 상기 드레인 콘택홀(152)을 통해 상기 드레인 전극(144)에 연결된다.
전술한 바와 같이, 상기 화소전극(160)이 다수의 바 형상을 갖도록 형성하고 이와 교대로 배열되며 다수의 바 형상을 갖는 공통전극을 형성함으로써 횡전계 방식(in-plane switching mode) 어레이 기판을 구성할 수도 있다.
한편, 에치스토퍼의 얼라인 불량이 발생한 경우를 보여주는 단면도인 도 8를 참조하면, 에치스토퍼(79)가 산화물 반도체층(77)의 한쪽으로 치우쳐져 형성되는 경우에는 소스 전극(81) 또는 드레인 전극(83)과 상기 산화물 반도체층(77)의 접촉에 문제가 발생할 수 있다.
즉, 도시된 바와 같이, 에치 스토퍼(79)가 드레인 전극(83) 쪽의 산화물 반도체층(79)의 일단을 덮도록 형성되는 경우, 드레인 전극(83)과 산화물 반도체층(79)의 접촉 면적이 감소하여 박막트랜지스터(Tr)의 구동 문제가 발생할 수 있다.
또한, 상기 산화물 반도체층을 완벽히 보호하기 위하여 상기 에치 스토퍼의 면적을 증가시키는 경우, 채널의 길이가 증가하는 문제가 발생한다.
이하, 본 발명의 제 2 실시예에 따른 어레이 기판 일부의 평면도인 도 9와 도 9의 절단선 X-X에 따른 단면도인 도10을 참조하여, 전술한 문제를 해결할 수 있는 어레이 기판에 대하여 설명한다.
도 9 및 도 10에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 어레이 기판은 기판(210)과, 상기 기판(210) 상에 형성되는 게이트 배선(212)과, 데이터 배선(240)과, 박막트랜지스터(Tr) 및 화소전극(260)을 포함한다.
상기 게이트 배선(212)과 상기 데이터 배선(240)은 서로 교차하여 화소영역(P)을 정의하며, 상기 박막트랜지스터(Tr)는 상기 게이트 배선(212) 및 상기 데이터 배선(240)과 연결되며 상기 화소영역(P) 내의 스위칭 영역(TrA)에 위치한다.
상기 박막트랜지스터(Tr)는 상기 기판(210) 상의 게이트 전극(214)과, 상기 게이트 전극(214)을 덮는 게이트 절연막(216)과, 상기 게이트 절연막(216) 상에 위치하며 상기 게이트 전극(214)과 중첩하는 산화물 반도체층(220)과, 상기 산화물 반도체층(220) 상에 위치하며 상기 산화물 반도체층(220)의 일단 및 타단을 노출하는 제 1 및 제 2 반도체층 콘택홀(232, 234)를 갖는 에치 스토퍼(230)와, 상기 에치 스토퍼(230) 상에 위치하며 상기 제 1 반도체층 콘택홀(232)을 통해 상기 산화물 반도체층(220)에 연결되는 소스 전극(242) 및 상기 에치 스토퍼(230) 상에 위치하며 상기 제 2 반도체층 콘택홀(234)을 통해 상기 산화물 반도체층(220)에 연결되고 상기 소스 전극(242)으로부터 이격하는 드레인 전극(244)을 포함하여 구성된다. 이때, 상기 게이트 전극(214)은 상기 게이트 배선(212)에 연결되고, 상기 소스 전극(242)은 상기 데이터 배선(240)에 연결된다.
상기 산화물 반도체층(220)은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO) 또는 징크-틴-옥사이드(zinc-tin-oxide, ZTO)와 같은 산화물 반도체 물질로 이루어진다.
상기 에치 스토퍼(230)는 산화실리콘(SiO2)으로 이루어지며 투과율이 2.5~50%인 것이 특징이다. 또한, 상기 에치 스토퍼(230)은 상기 제 1 및 제 2 반도체층 콘택홀(232, 234)을 제외하고 상기 산화물 반도체층(220)을 완전히 덮기 때문에, 외부광에 의한 누설 전류의 문제 및 식각액 등에 의한 산화물 반도체층(220)의 손상 문제는 완전히 차단된다. 상기 에치 스토퍼(230)는 상기 게이트 전극(214)이 형성된 영역 내에만 위치한다.
전술한 바와 같이, 상기 에치 스토퍼(230)는 상기 산화물 반도체층(220)을 노출하는 제 1 및 제 2 반도체층 콘택홀(232, 234)을 가지며, 상기 에치 스토퍼(230) 상에 형성되는 상기 소스 전극(242)과 상기 드레인 전극(244)은 상기 제 1 및 제 2 반도체층 콘택홀(232, 234)을 통해 상기 산화물 반도체층(220)과 접촉한다. 따라서, 상기 에치 스토퍼(230)이 한쪽으로 치우쳐지는 얼라인 불량이 발생하더라도, 상기 제 1 및 제 2 반도체층 콘택홀(232, 234)을 통한 상기 소스 전극(242) 및 상기 드레인 전극(244)과 상기 산화물 반도체층(220)의 접촉에는 문제가 발생하지 않는다.
상기 에치 스토퍼(230)가 상기 산화물 반도체층(220)의 상부면과 측면을 덮고 있으나, 측면을 제외한 상부면만을 덮을 수도 있다.
또한, 상기 에치 스토퍼(230)가 상기 산화물 반도체층(220)을 완전히 덮도록 그 면적이 증가하지만, 상기 소스 전극(242)과 상기 드레인 전극(244)은 상기 제 1 및 제 2 반도체층 콘택홀(232, 234)를 통해 상기 산화물 반도체층(220)과 접촉하기 때문에, 채널 길이(L)가 증가하는 문제는 발생하지 않는다.
다음, 상기 박막트랜지스터(Tr)를 덮고 상기 드레인 전극(244)을 노출하는 드레인 콘택홀(252)을 갖는 보호층(250)이 형성된다.
또한, 상기 보호층(250) 상에는 상기 드레인 콘택홀(252)을 통해 상기 드레인 전극(244)에 연결되는 화소전극(260)이 상기 화소영역(P)에 형성된다.
이때, 상기 보호층(250) 없이 상기 화소전극(260)이 상기 드레인 전극(244)에 직접 연결될 수도 있다.
또한, 상기 화소전극(260)이 상기 화소영역(P) 전체를 덮는 것으로 보이고 있으나, 상기 화소전극(260)이 다수의 바 형상을 갖고 이와 교대로 배열되며 다수의 바 형상을 갖는 공통전극이 형성됨으로써 횡전계 방식(in-plane switching mode) 어레이 기판을 구성할 수도 있다.
전술한 바와 같이, 본 발명의 제 2 실시예에 따른 어레이 기판은 산화물 반도체층을 이용하는 박막트랜지스터를 포함함으로써 비정질 실리콘을 이용하는 박막트랜지스터에 비해 구동 특성이 향상된다.
또한, 산화물 반도체층을 식각액으로부터 보호하기 위한 에치 스토퍼를 투과율이 2.5~50%인 물질로 형성함으로써, 외부광에 의한 박막트랜지스터의 전류 누설을 방지할 수 있다. 따라서, 박막트랜지스터의 구동 특성이 더욱 향상되고 명암비의 저하 문제를 방지할 수 있다.
또한, 에치 스토퍼가 산화물 반도체층 전면에 대응하도록 형성하고 산화물 반도체층을 노출하는 제 1 및 제 2 반도체층 콘택홀을 형성함으로써 에치 스토퍼가 일측으로 치우쳐져 형성되더라도 소스 전극 및 드레인 전극과의 접촉 불량 문제는 발생하지 않는다. 또한, 에치 스토퍼의 면적이 증가하더라도 채널 길이가 증가되지 않는다.
이하, 도 10에서 보여지는 어레이 기판의 제조 공정을 보여주는 단면도인 도 11a 내지 도 11g를 참조하여, 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 공정을 설명한다.
도 11a에 도시된 바와 같이, 기판(210) 상에 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질을 증착하고 마스크 공정을 진행하여 패터닝함으로써 게이트 배선(도 9의 212)과 게이트 전극(214)을 형성한다. 상기 게이트 배선(212)의 화소영역(P)의 경계를 따라 연장되고, 상기 게이트 전극(214)은 상기 게이트 배선(212)으로부터 연장되어 상기 스위칭 영역(TrA)에 위치한다.
다음, 도 11b에 도시된 바와 같이, 상기 게이트 배선(212)과 상기 게이트 전극(214) 위로 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 증착하여 게이트 절연막(216)을 형성한다.
다음, 도 11c에 도시된 바와 같이, 상기 게이트 절연막(216)이 형성된 상기 기판(210)을 챔버(270)에 위치시키고, 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO) 또는 징크-틴-옥사이드(zinc-tin-oxide, ZTO)와 같은 산화물 반도체 물질로 이루어지는 산화물 반도체층(220)을 형성한다.
예를 들어, 상기 산화물 반도체층(220)이 인듐-갈륨-징크-옥사이드로 이루어지는 경우, 인듐, 갈륨, 징크 타겟을 이용하며 산소 가스와 비활성 기체, 예를 들어 아르곤 가스를 공급함으로써 인듐-갈륨-징크-옥사이드로 이루어지는 상기 산화물 반도체층(220)을 형성한다.
다음, 도 11d에 도시된 바와 같이, 상기 산화물 반도체층(220)이 형성된 상기 기판(210)을 상기 챔버(270)에 위치시킨 상태에서, 실리콘(Si) 타겟을 이용하고 산소 가스와 아르곤 가스를 공급하여 산화실리콘(SiO2)으로 이루어지는 에치 스토퍼(230)을 상기 산화물 반도체층(220) 상에 형성한다. 즉, 기판(210) 전체에 산화실리콘층을 형성하고 이를 마스크 공정에 의해 패턴함으로써, 상기 산화물 반도체층(220)의 전면에 대응하며 상기 산화물 반도체층(220)의 양단을 각각 노출하는 제 1 및 제 2 반도체층 콘택홀(232, 234)을 형성한다. 즉, 상기 에치스토퍼(230)은 상기 제 1 및 제 2 반도체층 콘택홀(232, 234)을 제외하고 상기 산화물 반도체층(220)의 전면을 덮는다.
제 1 실시예를 통해 설명한 바와 같이, 상기 에치 스토퍼(230)는 투과율이 2.5~50%인 것이 특징이다. 투과율이 2.5~50%인 에치 스토퍼(230)를 형성하기 위해, 상기 산소 가스와 아르곤 가스의 분압을 조절하며, 이에 의해 산화실리콘 내의 산소 함량이 조절된다. 또한, 산화실리콘 내의 산소 함량에 의해 산화실리콘으로 이루어지는 에치 스토퍼(230)의 투과율이 조절된다.
즉, 상기 에치 스토퍼(130)의 형성 공정에서, 상기 산소 가스의 분압을 0~10%로 조절함으로써, 상기 산화실리콘층 내 실리콘 원자에 대한 산소 원자 비를 약 0.03~2.10 이하로 조절하며 이에 의해 상기 산화실리콘층의 투과율은 약 2.50~50%가 된다.
전술한 바와 같이, 본 발명에서는 산화실리콘으로 이루어지는 에치 스토퍼(230)를 형성함에 있어, 산화실리콘 내 산소 원자의 비를 감소하여 투과율이 2.5~50%인 에치 스토퍼(230)를 형성할 수 있다. 이에 의해, 산화물 반도체층(220)이 외부광에 노출되어 발생하는 광 전류 누설 문제를 방지할 수 있다.
또한, 에치 스토퍼(230)에 산화물 반도체층(220)의 양단을 노출하는 제 1 및 제 2 반도체층 콘택홀(232, 234)을 형성함으로써, 에치 스토퍼(230)의 얼라인 불량이 발생하더라도 소스 전극(242) 및 드레인 전극(244)과 산화물 반도체층(220)의 접촉 불량 문제를 방지할 수 있다.
또한, 제 1 및 제 2 반도체층 콘택홀(232, 234)을 통해 소스 전극(242) 및 드레인 전극(244)과 산화물 반도체층(220)이 접촉하기 때문에, 에치 스토퍼(230)의 면적이 증가하더라도 채널 길이는 증가하지 않는다.
또한, 전술한 바와 같이, 상기 에치 스토퍼(230)의 형성 공정과 상기 게이트 절연막(216)의 형성 공정은 상기 산화물 반도체층(220)을 형성하기 위한 챔버에서 연속적으로 이루어짐으로써, 상기 게이트 절연막(216)과 상기 산화물 반도체층(220) 및 상기 에치 스토퍼(230)와 상기 산화물 반도체층(220)의 계면 특성을 향상시킬 수 있다.
다음, 도 11e에 도시된 바와 같이, 상기 에치 스토퍼(230) 상에 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질 중 적어도 하나를 증착하고 마스크 공정을 진행하여 패터닝함으로써, 상기 데이터 배선(240)과 상기 소스 전극(242) 및 상기 드레인 전극(244)을 형성한다.
전술한 바와 같이, 상기 데이터 배선(240)은 상기 게이트 배선(212)과 교차하여 화소영역(P)을 정의한다. 또한, 상기 소스 전극(242)은 상기 제 1 반도체층 콘택홀(232)을 통해 상기 산화물 반도체층(220)의 일단과 접촉하고 상기 데이터 배선(240)에 연결된다. 상기 드레인 전극(244)은 상기 제 2 반도체층 콘택홀(234)을 통해 상기 산화물 반도체층(220)의 타단과 접촉하며 상기 소스 전극(242)으로부터 이격되어 있다.
상기 게이트 전극(214), 상기 게이트 절연막(216), 상기 산화물 반도체층(220), 상기 에치 스토퍼(230), 상기 소스 전극(242) 및 상기 드레인 전극(244)은 박막트랜지스터(Tr)를 구성한다.
다음, 도 11f에 도시된 바와 같이, 산화실리콘 또는 질화실리콘과 같은 무기절연물질 또는 포토-아크릴 또는 벤조사이클로부텐과 같은 유기절연물질을 증착하여 상기 보호층(250)을 형성하고, 마스크 공정을 진행하여 상기 보호층(250)을 패터닝함으로써 상기 드레인 전극(244)을 노출시키는 드레인 콘택홀(252)을 형성한다.
다음, 도 11g에 도시된 바와 같이, 상기 보호층(250) 상에 인듐-틴-옥사이드 (indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)와 같은 투명 도전성 물질을 증착하고 패터닝함으로써, 상기 보호층(250) 상에 상기 화소전극(260)을 형성한다. 상기 화소전극(260)은 상기 드레인 콘택홀(252)을 통해 상기 드레인 전극(244)에 연결된다.
전술한 바와 같이, 상기 화소전극(260)이 다수의 바 형상을 갖도록 형성하고 이와 교대로 배열되며 다수의 바 형상을 갖는 공통전극을 형성함으로써 횡전계 방식(in-plane switching mode) 어레이 기판을 구성할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110, 210 :　기판 112, 212: 게이트 배선
114, 214 : 게이트 전극 120, 220: 산화물 반도체층
130, 230: 에치 스토퍼 232, 234: 반도체층 콘택홀
140, 240: 데이터 배선 142, 242: 소스 전극
144, 244: 드레인 전극 160, 260: 화소전극

Claims (16)

  1. 게이트 배선과;
    상기 게이트 배선과 연결되는 게이트 전극과;
    상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과;
    상기 게이트 절연막 상에 위치하는 산화물 반도체층과;
    상기 산화물 반도체층 상에 위치하며, 산화실리콘으로 이루어지고 투과율이 2.5~50%인 에치 스토퍼와;
    상기 산화물 반도체층과 접촉하는 소스 전극과;
    상기 산화물 반도체층과 접촉하는 드레인 전극과;
    상기 소스 전극에 연결되며 상기 게이트 배선과 교차하는 데이터 배선과;
    상기 드레인 전극에 연결되는 화소전극을 포함하고,
    상기 에치 스토퍼는 상기 게이트 전극이 형성된 영역 내에만 위치하며 상기 산화물 반도체층의 중앙과 양끝을 덮고 상기 중앙과 상기 양끝 각각의 사이인 제 1 및 제 2 부분을 노출하는 제 1 및 2 반도체층 콘택홀을 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 상기 제 1 및 제 2 콘택홀을 통해 상기 산화물 반도체층의 상기 제 1 및 제 2 부분과 각각 접촉하는 것을 특징으로 하는 어레이 기판.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 에치 스토퍼를 이루는 상기 산화실리콘에서 실리콘 원자에 대한 산소 원자의 비는 0.03~1.0인 것을 특징으로 하는 어레이 기판.
  6. 제 1 항에 있어서,
    상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO) 또는 징크-틴-옥사이드(zinc-tin-oxide, ZTO)로 이루어지는 것을 특징으로 하는 어레이 기판.
  7. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 덮으며 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 갖는 보호층이 형성되고,
    상기 화소전극은 상기 보호층 상에 위치하며 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되며,
    상기 보호층은 상기 게이트 전극이 형성된 영역에서 상기 에치 스토퍼와 접촉하고 상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 데이터 배선이 형성된 영역을 제외한 영역에서 상기 게이트 절연막과 접촉하는 것을 특징으로 하는 어레이 기판.
  8. 게이트 배선과, 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와;
    상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 상에 산화실리콘으로 이루어지고 투과율이 2.5~50%인 에치 스토퍼를 형성하는 단계와;
    상기 산화물 반도체층과 접촉하는 소스 전극 및드레인 전극과, 상기 소스 전극에 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와;
    상기 드레인 전극에 연결되는 화소전극을 형성하는 단계를 포함하고,
    상기 에치 스토퍼는 상기 게이트 전극이 형성된 영역 내에만 위치하며 상기 산화물 반도체층의 중앙과 양끝을 덮고 상기 중앙과 상기 양끝 각각의 사이인 제 1 및 제 2 부분을 노출하는 제 1 및 2 반도체층 콘택홀을 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 상기 제 1 및 제 2 콘택홀을 통해 상기 산화물 반도체층의 상기 제 1 및 제 2 부분과 각각 접촉하는 것을 특징으로 하는 어레이 기판의 제조 방법.

  9. 삭제
  10. 삭제
  11. 제 8 항에 있어서,
    상기 에치 스토퍼를 형성하는 단계는,
    실리콘 타겟이 구비된 챔버에서 비활성 가스에 대한 산소 가스의 비를 0~10%로 공급하여 상기 에치 스토퍼를 형성하는 단계인 것을 특징으로 하는 어레이 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 산화물 반도체층의 형성 단계와 상기 에치 스토퍼의 형성 단계는 동일한 챔버 내에서 이루어지는 것을 특징으로 하는 어레이 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 게이트 절연막의 형성 단계와 상기 산화물 반도체층의 형성 단계는 동일한 챔버 내에서 이루어지는 것을 특징으로 하는 어레이 기판의 제조 방법.
  14. 제 8 항에 있어서,
    상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO) 또는 징크-틴-옥사이드(zinc-tin-oxide, ZTO)로 이루어지는 것을 특징으로 하는 어레이 기판의 제조 방법.
  15. 제 8 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 덮으며 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 갖는 보호층을 형성하는 단계를 포함하고,
    상기 화소전극은 상기 보호층 상에 위치하며 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되며,
    상기 보호층은 상기 게이트 전극이 형성된 영역에서 상기 에치 스토퍼와 접촉하고 상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 데이터 배선이 형성된 영역을 제외한 영역에서 상기 게이트 절연막과 접촉하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  16. 삭제
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* Cited by examiner, † Cited by third party
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CN109244085A (zh) * 2018-09-27 2019-01-18 惠科股份有限公司 一种阵列基板及显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058855A (ja) * 1999-07-23 2000-02-25 Sharp Corp 液晶表示装置
JP2007286617A (ja) * 2006-04-13 2007-11-01 Samsung Electronics Co Ltd 配向膜とその製造方法及びこれを有する液晶表示装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058855A (ja) * 1999-07-23 2000-02-25 Sharp Corp 液晶表示装置
JP2007286617A (ja) * 2006-04-13 2007-11-01 Samsung Electronics Co Ltd 配向膜とその製造方法及びこれを有する液晶表示装置

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