KR20050035697A - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그의 제조 방법 Download PDF

Info

Publication number
KR20050035697A
KR20050035697A KR1020030071422A KR20030071422A KR20050035697A KR 20050035697 A KR20050035697 A KR 20050035697A KR 1020030071422 A KR1020030071422 A KR 1020030071422A KR 20030071422 A KR20030071422 A KR 20030071422A KR 20050035697 A KR20050035697 A KR 20050035697A
Authority
KR
South Korea
Prior art keywords
region
interlayer insulating
forming
gate
layer
Prior art date
Application number
KR1020030071422A
Other languages
English (en)
Inventor
정관욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030071422A priority Critical patent/KR20050035697A/ko
Publication of KR20050035697A publication Critical patent/KR20050035697A/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있으며 제1 도전형 불순물이 고농도로 도핑되어 있는 소스 영역 및 드레인 영역, 소스 영역과 드레인 영역 사이에 위치하며 제2 도전형 불순물이 고농도로 도핑되어 있는 표면 도핑층 및 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층, 반도체층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선, 게이트선 위에 형성되며 각각 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선, 층간 절연막 위에 형성되며 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되며 드레인 전극을 노출하는 제3 접촉구를 가지는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 연결되어 있는 화소 전극을 포함한다.

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and manufacturing method thereof}
본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로 특히 반도체층으로 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다.
이때, 반도체층은 비정질 규소 또는 다결정 규소 등으로 이루어지며, 게이트 전극과의 상대적인 위치에 따라 박막 트랜지스터는 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.
다결정 박막 트랜지스터는 구동 속도가 비정질 규소 박막 트랜지스터 보다 훨씬 빠르기 때문에 화소 영역의 박막 트랜지스터와 함께 이를 동작시키기 위한 구동 회로를 기판에 형성할 수 있는 장점이 있다.
그러나 탑게이트 방식의 다결정 규소 박막 트랜지스터를 동작 시켰을 때 캐리어(carrier)들은 반도체층과 게이트 절연막 사이의 계면을 따라 흐르게 된다. 이때 계면에서의 계면 트랩(trap)에 의한 캐리어의 이동도가 감소하고 이에 따른 계면 불균일로 인하여 표시 특성이 저하된다. 또한, 제조 공정시 계면의 특성을 균일하게 제어하는 데는 한계가 있다.
이러한 현상을 감소시키기 위해서 매립 채널(buried channel)을 이용하는데, 이는 박막 트랜지스터의 채널을 반도체층의 표면에 매립하는 방법이다.
하지만, 매립 채널은 계면의 특성에 영향을 덜 받는 대신 채널이 형성되지 않는 반도체층도 게이트 절연막의 역할을 하여 게이트 절연막이 증가하는 것과 같은 현상을 보인다. 또한, 채널이 반도체층의 표면에서 멀리 떨어진 위치에 형성됨으로 펀치 쓰루(punch through) 현상을 유발한다.
상기한 문제점을 해결하기 위한 본 발명은 표면 특성에 영향을 받지 않는 안정한 채널을 형성할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있으며 제1 도전형 불순물이 고농도로 도핑되어 있는 소스 영역 및 드레인 영역, 소스 영역과 드레인 영역 사이에 위치하며 제2 도전형 불순물이 고농도로 도핑되어 있는 표면 도핑층 및 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층, 반도체층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선, 게이트선 위에 형성되며 각각 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선, 층간 절연막 위에 형성되며 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되며 드레인 전극을 노출하는 제3 접촉구를 가지는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 연결되어 있는 화소 전극을 포함한다.
또는 절연 기판, 절연 기판 위에 형성되며 제1 도전형 불순물이 고농도로 도핑되어 있는 소스 영역 및 드레인 영역, 제2 도전형 불순물이 고농도로 도핑되어 있는 표면 도핑층 및 불순물이 도핑되지 않은 채널 영역 가지는 반도체층, 반도체층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되며 채널 영역과 일부분이 중첩하는 게이트선, 이웃하는 게이트선 사이에 일정거리 떨어져 위치하며 게이트선과 수직한 방향으로 신장되어 있는 데이터 금속편, 게이트선 및 데이터 금속편 위에 형성되어 있는 층간 절연막, 층간 절연막 위에 형성되며 게이트선과 교차하여 데이터 금속편을 접촉구를 통해 전기적으로 연결하는 데이터 연결부, 층간 절연막 위에 형성되며 접촉구를 통해 드레인 영역과 연결되어 있는 화소 전극을 포함한다.
여기서 표면 도핑층은 반도체층의 표면으로부터 10~100Å 이내의 두께로 형성되어 있는 것이 바람직하다.
그리고 제1 도전형 불순물은 P형 도전형 불순물이고, 제2 도전형 불순물은 N형 도전형 불순물인 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 결정화한 후 패터닝하여 다결정 규소 패턴을 형성하는 단계, 다결정 규소 패턴 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 다결정 규소 패턴의 소정 영역에 제1 도전형 불순물을 고농도로 도핑하여 표면 도핑층을 형성하는 단계, 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 다결정 규소 패턴과 일부분이 중첩하는 게이트선을 형성하는 단계, 게이트선을 마스크로 다결정 규소 패턴의 소정 영역에 제2 도전형 불순물을 고농도로 도핑하여 소스 영역, 채널 영역, 드레인 영역을 가지는 반도체층을 형성하는 단계, 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
또는 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 결정화한 후 패터닝하여 다결정 규소 패턴을 형성하는 단계, 다결정 규소 패턴 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 다결정 규소 패턴의 소정 영역에 제1 도전형 불순물을 고농도로 도핑하여 표면 도핑층을 형성하는 단계, 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 다결정 규소 패턴과 일부분이 중첩하는 게이트선 및 데이터 금속편을 형성하는 단계, 게이트선을 마스크로 다결정 규소 패턴의 소정 영역에 제2 도전형 불순물을 고농도로 도핑하여 소스 영역, 채널 영역, 드레인 영역을 가지는 반도체층을 형성하는 단계, 반도체층을 덮도록 층간 절연막을 형성하는 단계, 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 것이 바람직하다.
여기서 표면 도핑층은 제1 도전형 불순물을 10~20KeV로 주입하여 형성하는 것이 바람직하다.
그리고 제1 도전형 불순물은 N형 도전형 불순물이고, 제2 도전형 불순물은 P형 도전형 불순물인 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부한 도면을 참고하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대해서 구체적으로 설명한다.
[제1 실시예]
도 1은 본 발명의 한 실시예를 설명하기 위한 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 II-II'선을 따라 절단한 단면도이고, 도 3은 본 발명에 따른 채널 영역에서의 에너지 포텐셜을 개략적으로 도시한 도면이다.
도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 등으로 이루어진 차단막(111)이 형성되어 있다. 차단막(111) 위에는 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 저농도 도핑 영역(lightly doped drain)(152)이 형성되어 있다.
저농도 도핑 영역(152)은 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지한다. 소스 영역(153)과 드레인 영역(155)은 P형 도전형 불순물이 고농도로 도핑되어 있고, 저농도 도핑 영역(152)에는 P형 도전형 불순물이 저농도로 도핑되어 있다.
또한, 채널 영역(154)은 N형 도전형 불순물이 고농도로 도핑되어 있는 표면 도핑층(151)을 가지고, 표면 도핑층(151)을 제외한 부분에는 도전형 불순물이 도핑되어 있지 않은 진성 반도체(intrinsic semiconductor)상태다. 여기서 P형 도전형 불순물로는 붕소(B), 갈륨(Ga) 등이 사용되고, N형 불순물로는 인(P), 비소(As) 등이 사용될 수 있다. 표면 도핑층(151)은 구동시에 소스와 드레인 사이의 채널의 위치를 변화시켜 안정된 채널을 형성하도록 한다. 즉, 도 3에 도시한 바와 같이, 표면 도핑층(151)에 의해 표면의 에너지 포텐셜(potential)값을 증가시켜 표면 도핑층(151) 아래에 채널을 형성하여 반도체층(150)과 게이트 절연막(140) 사이의 계면 특성에 영향을 받지 않는 안정한 매립 채널(buried channel)을 형성한다.
또한, 표면 도핑층(151)으로 인해 게이트 절연막(140)이 증가되는 것과 같은 현상을 보일 수 있으나 게이트 절연막(140)은 1,000Å이상으로 형성하기 때문에 상대적으로 증가되는 두께는 무시할 수 있다.
여기서 그래프의 가로축은 표면으로부터의 깊이이고, 세로축은 포텐셜을 나타낸 것이다.
반도체층(150) 위에는 산화 규소 등으로 이루어진 게이트 절연막(140)이 형성되어 있다. 그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 반도체층(150)의 채널 영역(154)과 중첩되어 있다. 채널 영역(154)과 중첩된 부분은 박막 트랜지스터의 게이트 전극(124)으로 사용되며, 게이트 전극(124)은 저농도 도핑 영역(152)과도 중첩(도시하지 않음)될 수 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150)은 유지 전극 영역(157)이 된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 포함하고 있다.
제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(163)를 가진다.
제2 층간 절연막(602) 위에는 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
이상 기술한 본 발명의 제1 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 4a 내지 도 8b와 함께 기 설명한 도 1 및 도 2를 참조하여 상세히 설명한다.
도 4a 는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고, 도 5a 는 도 4a의 다음 단계에서의 배치도이고, 도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고, 도 6은 도 5b의 다음 단계에서의 단면도이고, 도 7a는 도 6a의 다음 단계에서의 배치도이고, 도 7b는 도 7a의 VIIb-VIIb'선을 따라 자른 단면도이고, 도 8a는 도 7a의 다음 단계에서의 배치도이고, 도 8b는 도 8a의 VIIIb-VIIIb'선을 따라 자른 단면도이다.
먼저 도 4a 및 4b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 차단막(111)을 형성한다.
이후 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 증착한다. 비정질 규소막은 400~1,200Å의 두께로 형성한다. 그런 다음 비정질 규소막을 레이저 열처리(laser annealing), 로 열처리(furnace annealing) 또는 SLS(sequential lateral solidification, 이하 SLS) 방식으로 결정화한 후 사진 식각 공정으로 패터닝하여 다결정 규소 패턴(150A)을 형성한다.
다음 다결정 규소 패턴(150A) 위에 감광막을 증착한 후 광마스크를 통해 노광 및 현상하여 소정 영역을 노출하도록 감광막 패턴(PR)을 형성한다. 이후 감광막 패턴을 마스크로 다결정 규소 패턴(150A)의 소정 영역에 N형 도전형 불순물, 예를 들어 인, 비소를 고농도로 도핑하여 표면 도핑층(151)을 형성한다. 이때 표면 도핑층(151)은 불순물을 10~20KeV의 저에너지로 도핑하여 다결정 규소 패턴(150A)의 표면으로부터 100Å 이내에 형성되도록 한다.
도 5a 및 도 5b에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 다결정 규소 패턴(150A) 위에 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연물질을 증착하여 게이트 절연막(140)을 형성한다. 이후 게이트 절연막(140) 위에 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다.
이후 금속막 위에 감광막을 도포한 후 광마스크를 이용한 사진 공정으로 감광막 패턴(PR)을 형성한다. 그런 다음 감광막 패턴을 마스크로 금속막을 패터닝하여 게이트선(121) 및 유지 전극선(131)을 형성한다. 다결정 규소 패턴(150A)과 중첩하는 게이트 전극(124)의 폭은 표면 도핑층(151)과 동일하도록 형성한다. 이때, 금속막을 과식각하여 게이트선(121) 및 유지 전극선(131)의 폭이 감광막 패턴(PR)의 폭보다 적게 형성한다.
그리고 유지 용량이 충분할 경우 유지 전극선(131)은 형성하지 않는다.
게이트선(121) 및 유지 전극선(131)의 측면은 테이퍼지도록 형성하며 상부층과의 밀착성을 증가시킨다.
이후 감광막 패턴(PR)을 마스크로 다결정 규소 패턴(150A)에 P형 도전형 불순물, 예를 들어 붕소, 갈륨을 고농도로 도핑하여 소스 및 드레인 영역(153, 155)을 형성한다.
다음 도 6에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121) 및 유지 전극선(131)을 마스크로 다결정 규소 패턴(150A)에 P형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 가지는 반도체층(150)을 완성한다.
소스 영역(153)과 드레인 영역(155) 사이에 위치하는 다결정 규소 패턴은 불순물이 도핑되지 않은 채널 영역(154)이 된다.
저농도 도핑 영역(152)은 이상 설명한 바와 같이 감광막 패턴 이외에 서로 다른 식각 비를 가지는 금속층을 이용하거나, 게이트선의 측벽에 스페이서 등을 형성하여 형성할 수 있다.
이후 도 7a 및 도 7b에서와 같이, 기판(110) 전면에 제1 층간 절연막(601)을 형성하고 사진 식각 공정으로 식각하여 소스 영역 및 드레인 영역(153, 155)을 노출하는 제1 및 제2 접촉구(161, 162)를 형성한다.
층간 절연막(160)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
다음 제1 층간 절연막(601) 위에 텅스텐, 티타늄, 알루미늄 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다. 이후 금속막을 사진 식각 공정으로 패터닝하여 접촉구(161, 162)를 통해 각각 소스 영역 및 드레인 영역과 연결되는 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)을 형성한다.
데이터선(171) 및 드레인 전극(175)의 측벽은 테이퍼지도록 형성하여 상부층과의 밀착성을 향상시킬 수 있다.
도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 덮는 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)을 사진 식각 공정으로 패터닝하여 드레인 전극(175)을 노출하는 제3 접촉구(163)를 형성한다. 제2 층간 절연막(601)도 제1 층간 절연막(160)과 동일한 물질로 형성할 수 있다.
이후 도 1 및 도 2에 도시한 바와 같이, 제2 층간 절연막 위에 IZO(indium zinc oxide), ITO(indium tin oxide) 등과 같은 투명한 도전막을 형성한 후 패터닝하여 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다.
제2 층간 절연막(602)을 유전율이 4.0 이하의 저유전율 유기 물질로 형성하는 경우에는 화소 전극(190)을 데이터선(171) 및 게이트선(121)과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
[제2 실시예]
도 9은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 10은 도 9의 절단선 X-X'-X"선에 대한 단면도이다.
실시예2 에서는 동일 물질로 데이터 연결부(171b)와 화소 전극(190)을 동일층에 형성하고 화소 전극(190)과 데이터 연결부(171b)를 반도체층(150)의 소스 및 드레인 영역(153, 155)에 각각 연결하기 위한 접촉구들(161, 162)을 동시에 형성하기 때문에 제1 실시예에 비해 마스크 수를 줄일 수 있다.
좀더 구체적으로 설명하면 도 9 및 도 10에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)이 형성되어 있고, 차단막(111) 위에 소스 영역(153), 드레인 영역(155), 채널 영역(154) 및 저농도 도핑 영역(152)을 포함하는 반도체층(150)이 형성되어 있다. 소스 영역(153) 및 드레인 영역(155)은 P형 도전형 불순물이 고농도로 도핑되어 있다. 그리고 채널 영역(154)은 N형 도전형 불순물이 고농도로 도핑되어 있는 표면 도핑층(151)을 가지고, 표면 도핑층(151)을 제외한 부분에는 불순물이 도핑되어 있지 않은 진성 반도체이다. 표면 도핑층(151)은 표면으로부터 10~100Å 이내의 두께로 형성하며, 표면 도핑층(151)으로 인하여 소스 영역(153)과 드레인 영역(155) 사이에 형성되는 채널이 표면 도핑층(151) 아래에 형성되어 안정한 채널을 형성한다.
반도체층(150)을 포함하여 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 가로 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 세로 방향으로 연장되어 반도체층(150)과 일부 중첩되며, 반도체층(150)과 중첩된 게이트선(121)의 일부분은 게이트 전극(124)으로 사용된다.
게이트선(121)의 한쪽 끝부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 게이트선(121) 폭보다 확대 형성할 수 있다.
또, 유지 전극선(131)이 게이트선(121)과 일정거리 떨어져 형성되며 평행하게 위치하도록, 게이트선(121)과 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩되는 유지 전극선(131)의 일 부분은 유지 전극이 되며, 유지 전극 아래에 위치한 반도체층(150)은 유지 전극 영역(157)이 된다.
그리고 게이트선(121)과 일정 거리 떨어져 형성되어 있으며 게이트선(121)과 수직한 방향으로 신장되며, 게이트선(121)과 동일한 층에 데이터 금속편(171a)이 형성되어 있다. 데이터 금속편(171a)은 인접한 두 게이트선(121) 사이에 게이트선(121)과 연결되지 않도록 형성되어 있다. 또, 데이터 금속편(171a)은 외부회로(도시하지 않음)으로부터 화상 신호를 인가받기 위해 가장 바깥에 위치한 한 행의 데이터 금속편(171a)의 한쪽 끝부분(179)을 확대 형성할 수 있다.
게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에 층간 절연막(160)이 형성되어 있다.
층간 절연막(160) 위에는 데이터 연결부(171b), 화소 전극(190), 접촉 보조 부재(82)가 형성되어 있다. 데이터 연결부(171b)는 세로 방향으로 게이트선(121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.
데이터 금속편(171a)은 층간 절연막(160)에 형성되어 있는 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결되어 있으며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있다. 즉, 데이터 연결부(171b)에 의하여 분리되어 있는 데이터 금속편(171a)들이 게이트선(121) 및 유지 전극선(131)을 건너 연결된다. 그리고 화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 제4 접촉구(164)를 통해 각각 게이트선(121) 및 데이터 금속편(171a)의 한쪽 끝부분(179)과 연결되어 있다.
접촉 보조 부재(82)는 데이터 금속편(171a)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. 특히, 구동 회로를 표시 영역의 박막 트랜지스터와 함께 형성할 경우에는 형성하지 않는다.
이상 기술한 본 발명의 제2 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 11a 내지 도 14b와 함께 기 설명한 도 9 및 도 10을 참조하여 상세히 설명한다.
도 11a 는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 11b는 도 11a의 XIb-XIb'-XIb"선을 따라 자른 단면도이고, 도 12a 는 도 11a의 다음 단계에서의 배치도이고, 도 12b는 도 12a의 XIIb-XIIb'-XIIb"선을 따라 자른 단면도이고, 도 13a는 도 12a의 다음 단계에서의 배치도이고, 도 13은 도 14a의 다음 단계에서의 단면도이고, 도 14a는 도 13a의 다음 단계에서의 배치도이고, 도 14b는 도 14a의 XIVb-XIVb'-XIVb"선을 따라 자른 단면도이다.
먼저 도 11a 및 11b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 차단막(111)을 형성한다.
이후 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 증착한다. 비정질 규소막은 400~1,200Å의 두께로 형성한다. 그런 다음 비정질 규소막을 레이저 열처리, 로 열처리또는 SLS 방식으로 결정화한 후 사진 식각 공정으로 패터닝하여 다결정 규소 패턴(150A)을 형성한다.
다결정 규소 패턴(150A) 위에 감광막을 증착한 후 광마스크를 통해 노광 및 현상하여 소정 영역을 노출하도록 감광막 패턴(PR)을 형성한다. 이후 감광막 패턴을 마스크로 다결정 규소 패턴(150A)의 소정 영역에 N형 도전형 불순물, 예를 들어 인, 비소를 고농도로 도핑하여 표면 도핑층(151)을 형성한다. 이때 표면 도핑층(151)은 10~20KeV의 저에너지로 불순물을 도핑하여 다결정 규소 패턴(150A)의 표면으로부터 10~100Å 이내에 형성되도록 한다.
도 12a 및 도 12b에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 다결정 규소 패턴(150A) 위에 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연물질을 증착하여 게이트 절연막(140)을 형성한다. 이후 게이트 절연막(140) 위에 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다.
이후 금속막 위에 감광막을 도포한 후 광마스크를 이용한 사진 공정으로 감광막 패턴(PR)을 형성한다. 이때 감광막 패턴(PR)을 마스크로 금속막을 패터닝하여 게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 형성한다. 유지 용량이 충분할 경우 유지 전극선(131) 은 형성하지 않는다. 여기서 금속막을 과식각하여 게이트선(121) 및 유지 전극선(131)의 폭이 감광막 패턴(PR)의 폭보다 적게 형성한다.
이후 감광막 패턴(PR)을 마스크로 다결정 규소 패턴(150A)에 P형 불순물, 예를 들어 붕소, 갈륨 를 고농도로 도핑하여 소스 및 드레인 영역(153, 155)을 형성한다.
다음 도 13에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121, 124)을 마스크로 다결정 규소 패턴(150A)에 P형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 포함하는 반도체층(150)을 완성한다.
또한, 반도체층(150)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131) 바깥에 노출되는 다결정 규소 패턴(150A)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.
그리고 소스 영역(153)과 드레인 영역(155) 사이에 위치하는 다결정 규소 패턴은 표면 도핑층(151)을 제외하고는 불순물이 도핑되지 않은 채널 영역(154)이 된다.
저농도 도핑 영역(152)은 이상 설명한 바와 같이 감광막 패턴 이외에 서로 다른 식각 비를 가지는 금속층을 이용하거나, 게이트선의 측벽에 스페이서 등을 형성하여 형성할 수 있다.
도 14a 및 도 14b에 도시한 바와 같이, 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 형성된 기판 전면에 절연 물질로 층간 절연막(160)을 형성한다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
이후 층간 절연막(160)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(161), 드레인 영역(155)을 노출하는 제2 접촉구(162), 데이터 금속편(171a)을 노출하는 제3 접촉구(163), 데이터 금속편(171a)의 한쪽 끝부분(179)을 노출하는 제4 접촉구(164)를 형성한다.
감광성을 가지는 유기 물질로 층간 절연막을 형성하는 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.
도 9 및 도 10에 도시한 바와 같이, 제1 내지 제4 접촉구(161~164) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터 연결부(171b) 및 화소 전극(190), 접촉 보조 부재(82)를 형성한다.
여기서 데이터 금속편(171a)은 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결하며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 제2 접촉구(162)를 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재는(82)는 제4 접촉구(164)를 통해 데이터 금속편(171a)과 연결한다.
이때 층간 절연막(160)을 유전율이 4.0 이하의 저유전율 유기 물질로 형성하는 경우에는 화소 전극(190)을 게이트선(121) 및 데이터 금속편(171a)과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
이상 설명한 바와 같이, 채널 영역의 표면에 표면 도핑층을 형성하여 채널이 반도체층과 게이트 절연막의 계면에 형성되지 않고 표면 도핑층 아래에 형성되어 표면 특성에 영향을 받지 않는 안정한 채널을 형성할 수 있다.
본 발명은 첨부된 도면에 도시한 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
이상 기술한 바와 같이, 본 발명에 따른 표면 도핑층에 의해서 안정한 채널을 형성할 수 있으므로 고품질의 박막 트랜지스터 표시판을 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 자른 단면도이고,
도 3은 본 발명의 실시예에 따른 반도체층의 에너지 포텐셜을 개략적으로 도시한 그래프이고,
도 4a, 도 5a, 도 7a, 도 8a은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 그 공정 순서에 따라 도시한 배치도이고,
도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고,
도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고,
도 6는 도 5b의 다음 단계에서의 단면도이고,
도 7b는 도 7a의 VIIb-VIIb'선을 따라 자른 단면도이고,
도 8b는 도 8a의 VIIIb-VIIIb'선을 따라 자른 단면도이고,
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 10은 도 9의 X-X'선을 따라 자른 단면도이고,
도 11a, 도 12a, 도 14a는 본 발명의 제2 실시예에 다른 박막 트랜지스터 표시판의 제조 방법을 그 공정 순서에 따라 도시한 배치도이고,
도 11b는 도 11a의 XIb-XIb'-XI"b선을 따라 자른 단면도이고,
도 12b는 도 12a의 XIIb-XIIb'-XIIb"선을 따라 자른 단면도이고,
도 13은 도 12b의 다음 단계에서의 단면도이고,
도 14b는 도 14a의 XIVb-XIVb'-XIVb"선을 따라 자른 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110 : 절연 기판 121 : 게이트선
124 : 게이트 전극 131 : 유지 전극선
133 : 유지 전극 140 : 게이트 절연막
150 : 반도체층 151 : 표면 도핑층
153 : 소스 영역 154 : 채널 영역
155 : 드레인 영역 171 : 데이터선
173 : 소스 전극 175 : 드레인 전극
190 : 화소 전극

Claims (8)

  1. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며 제1 도전형 불순물이 고농도로 도핑되어 있는 소스 영역 및 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 위치하며 제2 도전형 불순물이 고농도로 도핑되어 있는 표면 도핑층 및 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층,
    상기 반도체층 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선,
    상기 게이트선 위에 형성되며 각각 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막,
    상기 제1 층간 절연막 위에 형성되며 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선,
    상기 층간 절연막 위에 형성되며 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극,
    상기 데이터선 및 드레인 전극 위에 형성되며 상기 드레인 전극을 노출하는 제3 접촉구를 가지는 제2 층간 절연막,
    상기 제2 층간 절연막 위에 형성되며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 표시판.
  2. 절연 기판,
    상기 절연 기판 위에 형성되며 제1 도전형 불순물이 고농도로 도핑되어 있는 소스 영역 및 드레인 영역, 제2 도전형 불순물이 고농도로 도핑되어 있는 표면 도핑층 및 불순물이 도핑되지 않은 채널 영역 가지는 반도체층,
    상기 반도체층 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되며 상기 채널 영역과 일부분이 중첩하는 게이트선,
    이웃하는 상기 게이트선 사이에 일정거리 떨어져 위치하며 상기 게이트선과 수직한 방향으로 신장되어 있는 데이터 금속편,
    상기 게이트선 및 데이터 금속편 위에 형성되어 있는 층간 절연막,
    상기 층간 절연막 위에 형성되며 상기 게이트선과 교차하여 상기 데이터 금속편을 접촉구를 통해 전기적으로 연결하는 데이터 연결부,
    상기 층간 절연막 위에 형성되며 접촉구를 통해 상기 드레인 영역과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 표시판.
  3. 제1 항 또는 제2 항에서,
    상기 표면 도핑층은 상기 반도체층의 표면으로부터 10~100Å 이내의 두께로 형성되어 있는 박막 트랜지스터 표시판.
  4. 제1항 또는 제2항에서,
    상기 제1 도전형 불순물은 P형 도전형 불순물이고, 상기 제2 도전형 불순물은 N형 도전형 불순물인 박막 트랜지스터 표시판.
  5. 절연 기판 위에 비정질 규소막을 형성하는 단계,
    상기 비정질 규소막을 결정화한 후 패터닝하여 다결정 규소 패턴을 형성하는 단계,
    상기 다결정 규소 패턴 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 다결정 규소 패턴의 소정 영역에 제1 도전형 불순물을 고농도로 도핑하여 표면 도핑층을 형성하는 단계,
    상기 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 다결정 규소 패턴과 일부분이 중첩하는 게이트선을 형성하는 단계,
    상기 게이트선을 마스크로 상기 다결정 규소 패턴의 소정 영역에 제2 도전형 불순물을 고농도로 도핑하여 소스 영역, 채널 영역, 드레인 영역을 가지는 반도체층을 형성하는 단계,
    상기 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  6. 절연 기판 위에 비정질 규소막을 형성하는 단계,
    상기 비정질 규소막을 결정화한 후 패터닝하여 다결정 규소 패턴을 형성하는 단계,
    상기 다결정 규소 패턴 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 다결정 규소 패턴의 소정 영역에 제1 도전형 불순물을 고농도로 도핑하여 표면 도핑층을 형성하는 단계,
    상기 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 다결정 규소 패턴과 일부분이 중첩하는 게이트선 및 데이터 금속편을 형성하는 단계,
    상기 게이트선을 마스크로 상기 다결정 규소 패턴의 소정 영역에 제2 도전형 불순물을 고농도로 도핑하여 소스 영역, 채널 영역, 드레인 영역을 가지는 반도체층을 형성하는 단계,
    상기 반도체층을 덮도록 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 상기 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제5 항 또는 제6 항에서,
    상기 표면 도핑층은 제1 도전형 불순물을 10~20KeV로 주입하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제5 항 또는 제6 항에서,
    상기 제1 도전형 불순물은 N형 도전형 불순물이고,
    상기 제2 도전형 불순물은 P형 도전형 불순물인 박막 트랜지스터 표시판의 제조 방법.
KR1020030071422A 2003-10-14 2003-10-14 박막 트랜지스터 표시판 및 그의 제조 방법 KR20050035697A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030071422A KR20050035697A (ko) 2003-10-14 2003-10-14 박막 트랜지스터 표시판 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030071422A KR20050035697A (ko) 2003-10-14 2003-10-14 박막 트랜지스터 표시판 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20050035697A true KR20050035697A (ko) 2005-04-19

Family

ID=37239065

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030071422A KR20050035697A (ko) 2003-10-14 2003-10-14 박막 트랜지스터 표시판 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR20050035697A (ko)

Similar Documents

Publication Publication Date Title
KR101026808B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR100935671B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR100992137B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101018752B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR100870017B1 (ko) 박막 트랜지스터 기판의 제조 방법
KR100992126B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101018757B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050035697A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101152115B1 (ko) 결정화용 광마스크 및 이를 이용한 박막 트랜지스터표시판의 제조 방법
KR20060028520A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101090244B1 (ko) 결정화용 광마스크 및 이를 이용한 박막 트랜지스터표시판의 제조 방법, 박막 트랜지스터 표시판
KR101032943B1 (ko) 결정화용 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조 방법
KR20050081053A (ko) 박막 트랜지스터 표시판 및 그의 제조방법
KR20050061803A (ko) 박막 트랜지스터의 제조 방법
KR100961961B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR100848097B1 (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR101128100B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR101026801B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR100973800B1 (ko) 박막 트랜지스터 기판의 제조 방법
KR20050087907A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060038076A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050081054A (ko) 박막 트랜지스터 표시판 및 그의 제조방법
KR20050054261A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060007209A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050054540A (ko) 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination