KR20050063011A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

Info

Publication number
KR20050063011A
KR20050063011A KR1020030094061A KR20030094061A KR20050063011A KR 20050063011 A KR20050063011 A KR 20050063011A KR 1020030094061 A KR1020030094061 A KR 1020030094061A KR 20030094061 A KR20030094061 A KR 20030094061A KR 20050063011 A KR20050063011 A KR 20050063011A
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
semiconductor layer
region
insulating film
Prior art date
Application number
KR1020030094061A
Other languages
English (en)
Inventor
조성환
정세진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030094061A priority Critical patent/KR20050063011A/ko
Publication of KR20050063011A publication Critical patent/KR20050063011A/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체층과 일부분이 중첩하는 게이트선을 형성하는 단계, 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계, 기판 위에 형성되며 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 제1 및 제2 접촉구를 통해 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계, 기판 위에 드레인 전극을 노출하는 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 제3 접촉구를 통해 드레인 전극과 화소 전극을 형성하는 단계를 포함하고, 제1 및 제2 접촉구는 건식 식각한 후 습식 식각으로 식각하여 형성한다.

Description

박막 트랜지스터 표시판의 제조 방법{Manufacturing method of thin film transistor array panel}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로 특히 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 기판(Thin Firm Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터선을 덮어 절연하는 층간 절연막 등으로 이루어져 있다.
박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 층간 절연막등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이러한 박막 트랜지스터는 비정질 규소층 또는 다결정 규소층을 활성층으로 가지며, 게이트 전극과 활성층의 상대적인 위치에 따라 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 기판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.
탑 게이트 방식에서는 다결정 규소층이 절연 기판 위에 형성되고, 다결정 규소층 위에 게이트 절연층이 형성되며, 게이트 절연막 위에 게이트선 및 유지 전극선이 형성된다. 또, 게이트선 및 유지 전극선의 위에는 층간 절연막이 형성되며, 층간 절연막 위에 데이터선이 형성된다. 화소 전극은 데이터선과 같은 층에 형성되거나 또는 데이터선 위에 형성되어 있는 층간 절연막 위에 형성된다.
이러한 탑게이트 방식의 박막 트랜지스터 표시판의 제조 방법에서는 소스 전극과 드레인 전극을 반도체층의 소스 영역 및 드레인 영역과 전기적으로 연결하기 위해 절연막을 식각하여 접촉구를 형성하게 되는데, 건식 식각으로 접촉구를 형성하면 많은 유기물들이 잔류하게 된다. 이러한 유기물은 기판 표면 또는 접촉구의 내부에 부착되어 접촉 저항을 증가시켜 접촉 불량 등으로 인한 화소의 표시 특성을 저하시키는 원인으로 작용한다.
본 발명은 상기 문제점을 해결하기 위한 것으로서 접촉구에 잔류하는 유기물을 완전히 제거하여 접촉구의 접촉 저항을 최소화할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명에서는 접촉구를 형성할 때 건식 식각과 습식 식각을 함께 진행한다.
구체적으로, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체층과 일부분이 중첩하는 게이트선을 형성하는 단계, 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계, 기판 위에 형성되며 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 제1 및 제2 접촉구를 통해 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계, 기판 위에 드레인 전극을 노출하는 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 제3 접촉구를 통해 드레인 전극과 화소 전극을 형성하는 단계를 포함하고, 제1 및 제2 접촉구는 건식 식각한 후 습식 식각으로 식각하여 형성한다.
또는 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체층과 일부분이 중첩하는 게이트선 및 데이터 금속편을 형성하는 단계, 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계, 반도체층을 덮으며 데이터 금속편, 소스 영역 및 드레인 영역을 노출하는 제1 내지 제3 접촉구를 가지는 층간 절연막을 형성하는 단계, 층간 절연막 위에 제1 및 제2 접촉구를 통해 데이터 금속편 및 소스 영역과 연결되는 데이터 연결부, 제3 접촉구를 통해 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하고, 제1 내지 제3 접촉구는 건식 식각한 후 습식 식각하여 형성한다.
여기서 반도체층에 도전형 불순물을 소스 및 드레인 영역보다 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계를 더 포함할 수 있다.
또한, 습식 식각 후 HF와 DI를 1: 2,000의 비율로 희석한 세정액을 사용하여 세정하는 단계를 더 포함할 수 있다.
이때, 건식 식각은 접촉구에서 제1 층간 절연막 또는 층간 절연막이 20~30nm 남을 때까지 진행하는 박막 트랜지스터 표시판의 제조 방법.
그리고 층간 절연막 또는 제1 층간 절연막은 질화 규소 또는 산화 규소로 형성되어 있는 것이 바람직하다.
또한, 습식 식각은 HF 와 DI를 1: 200~500의 비율로 희석한 식각액을 사용하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 “ 위에 “있다고 할 때, 이는 다른 부분 “ 바로 위에” 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 “바로 위에” 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부한 도면을 참고하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대해서 구체적으로 설명한다.
[제1 실시예]
도 1은 본 발명의 한 실시예를 설명하기 위한 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 II-II’선을 따라 절단한 단면도이다.
도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 등으로 이루어진 차단막(111)이 형성되어 있다. 차단막(111) 위에는 불순물이 도핑되어 있는 소스 영역(153), 드레인 영역(155) 및 이들 사이에 형성되어 있으며, 진성 반도체 (intrinsic semiconductor)로 이루어지는 채널 영역(154)을 포함하는 반도체층 (150)이 형성되어 있다. 그리고 반도체층(150)의 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 저농도 도핑 영역(lightly doped drain)(152)이 형성되어 있다.
저농도 도핑 영역(152)은 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지한다. 소스 영역(153)과 드레인 영역(155)은 도전형 불순물이 고농도로 도핑되어 있고, 저농도 도핑 영역(152)에는 도전형 불순물이 소스 영역(153) 및 드레인 영역(155)보다 저농도로 도핑되어 있다.
여기서 도전형 불순물은 P형 또는 N형 반도체 불순물로, P형 도전형 불순물로는 붕소(B), 갈륨(Ga) 등이 사용되고, N형 불순물로는 인(P), 비소(As) 등이 사용될 수 있다.
반도체층(150) 위에는 질화 규소 또는 산화 규소 등으로 이루어진 게이트 절연막(140)이 형성되어 있다. 그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 반도체층(150)의 채널 영역(154)과 중첩되어 있다. 저농도 도핑 영역(152)은 게이트선(121)과 중첩(도시하지 않음)하여 형성할 수도 있다. 채널 영역(154)과 중첩된 부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선 (121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150)은 유지 전극 영역(157)이 된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 포함하고 있다.
제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극 (175)을 노출하는 제3 접촉구(163)를 가진다.
제2 층간 절연막(602) 위에는 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다. 이상 기술한 본 발명의 제1 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 3 내지 도 9b와 함께 기 설명한 도 1 및 도 2를 참조하여 상세히 설명한다.
도 3a, 도 4a, 도 6a, 도 7a, 도 8a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 3b의 도 3a의 IIIb-IIIb’선을 따라 자른 단면도이고, 도 4b는 도 4a의 IVb-IVb’선을 따라 자른 단면도이고, 도 5는 도 4b의 다음 단계에서의 단면도이고, 도 6b는 도 6a의 VIb-VIb’선을 따라 자른 단면도이고, 도 7b는 도 7a의 다음 단계에서의 단면도이고, 도 8b는 도 8a의 VIIIb-VIIb’선을 따라 자른 단면도이고, 도 9a는 종래 기술에 따른 Ids 값을 도시한 그래프이고, 도 9b는 본 발명에 따른 Ids 값을 도시한 그래프이다.
먼저 도 3a 및 도 3b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단막은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이후, 세정으로 차단막(111) 상의 자연 산화막과 같은 불순물을 제거한다.
다음 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 400~1,200Å의 두께로 형성한다.
그런 다음 비정질 규소막을 ELA(eximer laser anneal)방법, 로 열처리(chamber annal) 방법, SLS(sequential lateral solidification) 방법 등의 열처리로 결정화하여 다결정 규소막을 형성한다.
이후 다결정 규소막을 광마스크를 이용한 사진 식각 공정으로 패터닝하여 다결정 규소로 이루어진 반도체층(150)을 형성한다.
다음 도 4a 및 도 4b에 도시한 바와 같이, 반도체층(150) 위에 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다. 이후 게이트 절연막(140) 위에 은(Ag), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다.
그리고 금속막 위에 감광막을 도포한 후 광마스크를 이용한 사진 공정으로 감광막 패턴(PR)을 형성한다. 식각 공정으로 금속막을 습식 또는 건식 식각하여 게이트선(121) 및 유지 전극선(131)을 형성한다. 이때, 금속막을 과식각하여 게이트선(121) 및 유지 전극선(131)의 폭이 감광막 패턴(PR)의 폭보다 적게 형성한다.
게이트선(121) 및 유지 전극선(131)의 측면은 테이퍼지도록 형성하여 상부층과의 밀착성을 증가시킨다. 그리고 유지 용량이 충분할 경우 유지 전극선(131)을 형성하지 않는다.
이후 감광막 패턴(PR)을 마스크로 반도체층(150)에 도전형 불순물을 고농도로 도핑하여 소스 및 드레인 영역(153, 155)을 형성한다.
다음 도 5에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121) 및 유지 전극선(131)을 마스크로 반도체층(150)에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 가지는 반도체층(150)을 완성한다. 그리고 게이트선(121)을 티타늄과 같은 고내열, 고화학성 물질로 형성하지 않은 경우에는 배선의 손상을 줄이기 위해서 감광막 패턴(PR)을 형성한 후 불순물을 도핑할 수 있다.
저농도 도핑 영역(152)은 이상 설명한 바와 같은 감광막 패턴(PR) 이외에 게이트선(121)과 다른 식각 비를 가지는 금속층을 이용하거나, 게이트선(121)의 측벽에 스페이서 등을 형성하여 형성할 수 있다.
또한, 반도체층(150)과 유지 전극선(131, 133)의 길이 및 폭의 차이 때문에 유지 전극선(131, 133) 바깥에 노출되는 반도체층(150A)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.
이후 도 6a 및 도 6b에 도시한 바와 같이, 기판(110) 전면에 제1 층간 절연막(601)을 형성한다. 제1 층간 절연막(601)은 질화 규소(SiNx) 및 산화 규소(SiO2) 등으로 3,000~8,000Å의 두께로 형성한다.
그런 다음 마스크를 이용한 사진 식각 공정으로 제1 층간 절연막(601)을 식각하여 소스 영역 및 드레인 영역(153, 155)을 노출하는 제1 및 제2 접촉구(161, 162)를 형성한다.
이때 접촉구(161, 162)는 건식 및 습식 식각을 순차적으로 진행하여 형성하는데, 건식 식각은 C4F8, Ar, H2 등이 혼합되어 있는 혼합 식각 기체를 이용하며, 층간 절연막의 두께가 20~30nm의 범위로 남을 때까지 진행한다.
그런 다음 도 7a및 도 7b에 도시한 바와 같이, 접촉구에 습식 식각을 진행하며, 습식 식각은 HF 와 DI(deionization) 물(water)을 1: 200~500의 비율로 희석한 식각액으로 약 10초 정도 진행하여 층간 절연막을 모두 제거한다. 이때, 건식 식각 때 발생된 유기물은습식 식각으로 모두 제거된다.
이후 HF 와 DI물을 1: 2,000의 비율로 희석한 세정액으로 세정하여 건, 습식 식각시 발생한 유기 불순물을 한번 더 제거한다.
이처럼 건식 식각 후 습식 식각을 진행하면 식각시 발생하는 유기물에 의한 불량을 최소화할 수 있다. 이에 대해서는 이후에 도면 및 표를 참조하여 구체적으로 설명하기로 한다.
다음 제1 층간 절연막(601) 위에 텅스텐, 티타늄, 알루미늄 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다. 이후 금속막을 사진 식각 공정으로 패터닝하여 접촉구(161, 162)를 통해 각각 소스 영역(153) 및 드레인 영역(155)과 연결되는 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)을 형성한다.
데이터선(171) 및 드레인 전극(175)의 측벽은 테이퍼지도록 형성하여 상부층과의 밀착성을 향상시킬 수 있다.
도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 덮는 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)을 사진 식각 공정으로 패터닝하여 드레인 전극(175)을 노출하는 제3 접촉구(163)를 형성한다. 제2 층간 절연막(601)도 제1 층간 절연막(160)과 동일한 물질로 형성할 수 있다.
이후 도 1 및 도 2에 도시한 바와 같이, 제2 층간 절연막 위에 IZO(indium zinc oxide), ITO(indium tin oxide) 등과 같은 투명한 도전막을 형성한 후 패터닝하여 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다. 제2 층간 절연막(602)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 데이터선 및 게이트선과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
이처럼 건식 식각 및 습식 식각으로 접촉구를 형성하면 표 1, 도 8a 및 도 8b에서와 같이 박막 트랜지스터의 특성이 종래보다 나아진 것을 알 수 있다.
표 1은 본 발명과 종래 기술에 따른 건식 식각으로 패터닝한 접촉구를 가지는 박막 트랜지스터 표시판의 특성 값을 비교한 표이고, 도 9a는 종래 기술에 따른 건식 식각 후 Ids 값을 도시한 그래프이고, 도 9b는 본 발명에 따른 건식 식각 및 습식 식각 후 Ids 값을 도시한 그래프이다.
이처럼 표 1에 도시한 바와 같이, 본 발명에 따른 박막 트랜지스트 표시판의 동작시 전류값(Ion), 이동도(mobility) 및 기울기(S factor)가 종래보다 증가하고, 문턱 전압(Vth)은 종래보다 감소하였다.
또한, 소스와 드레인 전극 사이의 전류인 Ids 특성도 도 9a 및 도 9b에 도시한 그래프에 나타난 값을 확인한 결과 본 발명에 따른 Ids값이 종래 기술에 따른 Ids 값보다 높은 것을 확인할 수 있다.
[제2 실시예]
도 10은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 11는 도 10의 절단선 XI-XI’-XI”선에 대한 단면도이다.
실시예2 에서는 동일 물질로 데이터 연결부(171b)와 화소 전극(190)을 동일층에 형성하고 화소 전극(190)과 데이터 연결부(171b)를 반도체층(150)의 소스 및 드레인 영역(153, 155)에 각각 연결하기 위한 접촉구들(161, 162)을 동시에 형성하기 때문에 제1 실시예에 비해 마스크 수를 줄일 수 있다.
좀더 구체적으로 설명하면 도 10 및 도 11에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)이 형성되어 있다. 차단막(111) 위에는 도전형 불순물이 고농도로 도핑되어 있는 소스 영역(153), 드레인 영역(155) 및 이들 사이에 형성되어 있으며 진성 반도체(intrinsic semiconductor)로 이루어지는 채널 영역(154)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 반도체층(150)의 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 도전형 불순물이 소스 및 드레인 영역보다 저농도로 도핑되어 있다.
반도체층(150)을 포함하여 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 가로 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 세로 방향으로 연장되어 반도체층(150)과 일부 중첩되며, 반도체층(150)과 중첩된 게이트선(121)의 일부분은 게이트 전극(124)으로 사용된다.
게이트선(121)의 한쪽 끝부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 게이트선(121) 폭보다 확대 형성할 수 있다.
또, 유지 전극선(131)이 게이트선(121)과 일정거리 떨어져 형성되며 평행하게 위치하도록, 게이트선(121)과 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩되는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133) 아래에 위치한 반도체층 (150)은 유지 전극 영역(157)이 된다.
그리고 게이트선(121)과 일정 거리 떨어져 형성되어 있으며 게이트선(121)과 수직한 방향으로 신장되며, 게이트선(121)과 동일한 층에 데이터 금속편(171a)이 형성되어 있다. 데이터 금속편(171a)은 인접한 두 게이트선(121) 사이에 게이트선 (121)과 연결되지 않도록 형성되어 있다. 또, 데이터 금속편(171a)은 외부회로(도시하지 않음)으로부터 화상 신호를 인가받기 위해 가장 바깥에 위치한 한 행의 데이터 금속편(171a)의 한쪽 끝부분을 확대 형성할 수 있다.
게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에는 층간 절연막(160)이 형성되어 있다.
층간 절연막(160) 위에는 데이터 연결부(171b), 화소 전극(190), 접촉 보조 부재(82)가 형성되어 있다. 데이터 연결부(171b)는 세로 방향으로 게이트선(121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.
데이터 금속편(171a)은 층간 절연막(160)에 형성되어 있는 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결되어 있으며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있다. 즉, 데이터 연결부(171b)에 의하여 분리되어 있는 데이터 금속편(171a)들이 게이트선(121) 및 유지 전극선 (131)을 건너 연결된다. 그리고 화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 제4 접촉구(164)를 통해 각각 게이트선(121) 및 데이터 금속편(171a)의 한쪽 끝부분과 연결되어 있다.
접촉 보조 부재(82)는 데이터선(171a)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. 특히, 구동 회로를 표시 영역의 박막 트랜지스터와 함께 형성할 경우에는 형성하지 않는다.
이상 기술한 본 발명의 제2 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 12a 내지 도 15b와 함께 기 설명한 도 10 및 도 11을 참조하여 상세히 설명한다.
도 12a, 도 13a, 도 15a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 단면도이고, 도 12b는 도 12a의 XIIb-XIIb’-XIIb”선을 따라 자른 단면도이고, 도 13b는 도 13a의 XIIIb-XIIIb’-XIIIb”선을 따라 자른 단면도이고, 도 14는 도 13b의 다음 단계에서의 단면도이고, 도 15b는 도 15a의 XVb-XVb’-XVb”선을 따라 자른 단면도이다.
먼저 도 12a 및 12b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단막은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이후, 세정으로 차단막(111) 상의 자연 산화막과 같은 불순물을 제거한다.
다음 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 400~1,200Å의 두께로 형성한다. 그런 다음 비정질 규소막을 ELA 방법, 로 열처리 방법, SLS 방법 등의 열처리로 결정화하여 다결정 규소막을 형성한다.
이후 다결정 규소막을 광마스크를 이용한 사진 식각 공정으로 패터닝하여 다결정 규소로 이루어진 반도체층(150)을 형성한다.
다음 도 13a 및 도 13b에 도시한 바와 같이, 반도체층(150) 위에 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연물질을 증착하여 게이트 절연막(140)을 형성한다. 이후 게이트 절연막(140) 위에 구리(Cu), 은(Ag), 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다.
그리고 금속막 위에 감광막을 도포한 후 광마스크를 이용한 사진 공정으로 감광막 패턴(PR)을 형성한다. 식각 공정으로 금속막을 습식 또는 건식 식각하여 게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 형성한다. 이때, 금속막을 과식각하여 게이트선(121) 및 유지 전극선(131)의 폭이 감광막 패턴(PR)의 폭보다 적게 형성한다.
게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a) 의 측면은 테이퍼지도록 형성하여 상부층과의 밀착성을 증가시킨다. 그리고 유지 용량이 충분할 경우 유지 전극선(131)을 형성하지 않는다.
이후 감광막 패턴(PR)을 마스크로 반도체층(150)에 도전형 불순물을 고농도로 도핑하여 소스 및 드레인 영역(153, 155)을 형성한다.
다음 도 14에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121), 유지 전극선(131)을 마스크로 반도체층(150)에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 가지는 반도체층(150)을 완성한다. 그리고 게이트선(121)을 티타늄과 같은 고내열, 고화학성 물질로 형성하지 않은 경우에는 배선의 손상을 줄이기 위해서 감광막 패턴(PR)을 형성한 후 불순물을 도핑할 수 있다.
저농도 도핑 영역(152)은 이상 설명한 바와 같은 감광막 패턴(PR) 이외에 서로 다른 식각 비를 가지는 금속층을 이용하거나, 게이트선(121)의 측벽에 스페이서 등을 형성하여 형성할 수 있다.
또한, 반도체층(150)과 유지 전극선(131, 133)의 길이 및 폭의 차이 때문에 유지 전극선(131, 133) 바깥에 노출되는 반도체층(150A)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.
도 15a 및 도 15b에 도시한 바와 같이, 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 형성된 기판 전면에 절연 물질로 층간 절연막(160)을 형성한다. 층간 절연막(160)은 무기 물질인 질화 규소 따위로 형성할 수 있다.
이후 층간 절연막(160)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(161), 드레인 영역(155)을 노출하는 제2 접촉구(162), 데이터 금속편(171a)을 노출하는 제3 접촉구(163), 데이터 금속편(171a)의 한쪽 끝부분을 노출하는 제4 접촉구(164)를 형성한다.
접촉구(161~164)는 건식 및 습식 식각을 순차적으로 진행하여 형성한다. 이때 층간 절연막(160)이 산화 규소 또는 질화 규소 등으로 형성한 경우에는 제1 실시예와 동일한 방법으로 형성한다. 즉, 건식 식각으로 층간 절연막의 두께가 20~30nm의 범위로 남을 때까지 진행한 후, 습식 식각으로 나머지 층간 절연막을 모두 제거한다.
그런 다음 건식 또는 습식 식각시 발생된 유기 불순물을 완전히 제거하기 위해서 습식 세정을 진행할 수 있다.
도 10 및 도 11에 도시한 바와 같이, 제1 내지 제4 접촉구(161~164) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터 연결부(171b) 및 화소 전극(190), 접촉 보조 부재(82)를 형성한다.
여기서 데이터 금속편(171a)은 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결하며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 제2 접촉구(162)를 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재는(82)는 제4 접촉구(164)를 통해 데이터 금속편(171a)과 연결한다.
이때 층간 절연막(160)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 게이트선(121) 및 데이터 금속편(171b)과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
본 발명은 첨부된 도면에 도시한 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
이상 기술한 본 발명에서와 같이 건식 식각 후 습식 식각을 진행하면 유기 불순물을 효과적으로 제거하여 접촉 불량률을 최소화하여 생산성을 향상시킬 수 있다.
도 1은 본 발명의 한 실시예를 설명하기 위한 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 II-II’선을 따라 절단한 단면도이고,
도 3a, 도 4a, 도 6a, 도 7a, 도 8a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고,
도 3b는 도 3a의 IIIb-IIIb’선을 따라 자른 단면도이고,
도 4b는 도 4a의 IVb-IVb’선을 따라 자른 단면도이고,
도 5는 도 4b의 다음 단계에서의 단면도이고,
도 6b는 도 6a의 VIb-VIb’선을 따라 자른 단면도이고,
도 7b는 도 7a의 다음 단계에서의 단면도이고,
도 8b는 도 8a의 VIIIb-VIIIb’선을 따라 자른 단면도이고,
도 9a 는 종래 기술에 따른 박막 트랜지스터의 Ids 값을 도시한 그래프이고,
도 9b는 본 발명에 따른 박막 트랜지스터의 Ids 값을 도시한 그래프이고,
도 10은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 11은 도 10의 절단선 XI-XI’-XI”선에 대한 단면도이고,
도 12a, 도 13a, 도 15a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고,
도 12b는 도 12a의 XIIb-XIIb’-XIIb”선을 따라 자른 단면도이고,
도 13b는 도 13a의 XIIIb-XIIIb’-XIIIb”선을 따라 자른 단면도이고,
도 14은 도 13b의 다음 단계에서의 단면도이고,
도 15b는 도 15a의 XVb-XVb’-XVb”선을 따라 자른 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110 : 절연 기판 121 : 게이트선
124 : 게이트 전극 131 : 유지 전극선
133 : 유지 전극 140 : 게이트 절연막
150 : 반도체층 153 : 소스 영역
154 : 채널 영역 155 : 드레인 영역
171 : 데이터선 173 : 소스 전극
175 : 드레인 전극 190 : 화소 전극

Claims (10)

  1. 절연 기판 위에 비정질 규소막을 형성하는 단계,
    상기 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계,
    상기 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계,
    상기 반도체층을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 반도체층과 일부분이 중첩하는 게이트선을 형성하는 단계,
    상기 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계,
    상기 기판 위에 형성되며 상기 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 위에 상기 제1 및 제2 접촉구를 통해 상기 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 기판 위에 상기 드레인 전극을 노출하는 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 제3 접촉구를 통해 상기 드레인 전극과 화소 전극을 형성하는 단계를 포함하고,
    상기 제1 및 제2 접촉구는 건식 식각한 후 습식 식각으로 식각하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  2. 절연 기판 위에 비정질 규소막을 형성하는 단계,
    상기 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계,
    상기 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계,
    상기 반도체층을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 반도체층과 일부분이 중첩하는 게이트선 및 데이터 금속편을 형성하는 단계,
    상기 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계,
    상기 반도체층을 덮으며 상기 데이터 금속편, 소스 영역 및 드레인 영역을 노출하는 제1 내지 제3 접촉구를 가지는 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 제1 및 제2 접촉구를 통해 상기 데이터 금속편 및 소스 영역과 연결되는 데이터 연결부, 상기 제3 접촉구를 통해 상기 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하고,
    상기 제1 내지 제3 접촉구는 건식 식각한 후 습식 식각하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항 또는 제2항에서,
    상기 반도체층에 도전형 불순물을 상기 소스 및 드레인 영역보다 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항 또는 제2항에서,
    상기 도전형 불순물은 P형 또는 N형 반도체 이온인 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 건식 식각은 상기 접촉구에서 상기 제1 층간 절연막이 20~30nm 남을 때까지 진행하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제2항에서,
    상기 건식 식각은 상기 접촉구에서 상기 층간 절연막이 20~30nm 남을 때까지 진행하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 제1 층간 절연막은 질화 규소 또는 산화 규소로 형성되어 있는 박막 트랜지스터 표시판의 제조 방법.
  8. 제2항에서,
    상기 층간 절연막은 질화 규소 또는 산화 규소로 형성되어 있는 박막 트랜지스터 표시판의 제조 방법.
  9. 제1항 또는 제2항에서,
    상기 습식 식각은 HF 와 DI를 1: 200~500의 비율로 희석한 식각액을 사용하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제1항 또는 제2항에서,
    상기 습식 식각 후 HF와 DI를 1: 2,000의 비율로 희석한 세정액을 사용하여 세정하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
KR1020030094061A 2003-12-19 2003-12-19 박막 트랜지스터 표시판의 제조 방법 KR20050063011A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030094061A KR20050063011A (ko) 2003-12-19 2003-12-19 박막 트랜지스터 표시판의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030094061A KR20050063011A (ko) 2003-12-19 2003-12-19 박막 트랜지스터 표시판의 제조 방법

Publications (1)

Publication Number Publication Date
KR20050063011A true KR20050063011A (ko) 2005-06-28

Family

ID=37254904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030094061A KR20050063011A (ko) 2003-12-19 2003-12-19 박막 트랜지스터 표시판의 제조 방법

Country Status (1)

Country Link
KR (1) KR20050063011A (ko)

Similar Documents

Publication Publication Date Title
KR100204071B1 (ko) 박막트랜지스터-액정표시장치 및 제조방법
US8455874B2 (en) Display device and method of manufacturing the same
US7387920B2 (en) Method of manufacturing thin film transistor array panel
KR101246789B1 (ko) 어레이 기판 및 이의 제조방법
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
KR101018752B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR100870017B1 (ko) 박막 트랜지스터 기판의 제조 방법
KR100992137B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050063011A (ko) 박막 트랜지스터 표시판의 제조 방법
KR101018757B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR100905469B1 (ko) 박막 트랜지스터 기판 및 그의 제조 방법
KR100848102B1 (ko) 박막 트랜지스터 기판 및 그의 제조 방법
KR100992126B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR100864493B1 (ko) 규소층의 표면 처리 방법 및 이를 이용한 박막 트랜지스터기판의 제조 방법
KR101209052B1 (ko) 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법
KR20050087907A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050061803A (ko) 박막 트랜지스터의 제조 방법
KR100848097B1 (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR20060007209A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050054261A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050035697A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060041020A (ko) 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조방법과 이를 통하여 제조한 박막 트랜지스터 표시판
KR20050060437A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050058828A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050058826A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination