JP2000232215A - イメージセンサ構造及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 製造工程を煩雑化することなく、コンタクト
形成時の下地へのダメージを抑制したイメージセンサ構
造及びその製造方法の提供。 【解決手段】 薄膜トランジスタ部を覆う第１の層間膜
５と、第１の層間膜５及び受光素子部を覆う第２の層間
膜１１とを有するイメージセンサにおいて、第１及び第
２の層間膜が各々異なる材料で構成されており、少なく
とも薄膜トランジスタのポリシリコンからなるコンタク
ト形成部の第２の層間膜が除去された後に該コンタクト
が形成される。
形成時の下地へのダメージを抑制したイメージセンサ構
造及びその製造方法の提供。 【解決手段】 薄膜トランジスタ部を覆う第１の層間膜
５と、第１の層間膜５及び受光素子部を覆う第２の層間
膜１１とを有するイメージセンサにおいて、第１及び第
２の層間膜が各々異なる材料で構成されており、少なく
とも薄膜トランジスタのポリシリコンからなるコンタク
ト形成部の第２の層間膜が除去された後に該コンタクト
が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
などの薄膜トランジスタ（以下、ＴＦＴと称す）と受光
素子であるフォトダイオード（以下、ＰＤと称す）とを
同一基板上に形成したイメージセンサに関する。
などの薄膜トランジスタ（以下、ＴＦＴと称す）と受光
素子であるフォトダイオード（以下、ＰＤと称す）とを
同一基板上に形成したイメージセンサに関する。
【０００２】
【従来の技術】イメージスキャナやファクシミリなどに
は、光を原稿に照射して原稿面からの反射光を検知する
イメージセンサが組み込まれている。イメージセンサ
は、受光素子であるアモルファスシリコン（ａ−Ｓｉ）
からなるＰＤと、ポリシリコンＴＦＴのアナログスイッ
チとからなる画素をライン状に配列した構成が一般的で
ある。図４はこのようなイメージセンサの一画素の概略
平面図である。同図に示すように、１つのＰＤに対して
１つのＴＦＴが形成されている。ＰＤはＴＦＴを通して
バイアス線４１に、ゲートは不図示の走査回路に接続さ
れている。各ＰＤで発生した電荷は、ＰＤの接合容量に
一時蓄積され、ＴＦＴによるスイッチング素子を駆動す
ることにより電気信号として信号読み出し線４２を介し
て数百ＫＨｚ〜数百ＭＨｚ程度の速度で時系列的に順次
読み出される。このようなＴＦＴ駆動型のイメージセン
サは、ＴＦＴの動作により単一の駆動用ＩＣで読み取り
が可能となるので、イメージセンサを駆動する駆動用Ｉ
Ｃの個数を少なくすることができる。
は、光を原稿に照射して原稿面からの反射光を検知する
イメージセンサが組み込まれている。イメージセンサ
は、受光素子であるアモルファスシリコン（ａ−Ｓｉ）
からなるＰＤと、ポリシリコンＴＦＴのアナログスイッ
チとからなる画素をライン状に配列した構成が一般的で
ある。図４はこのようなイメージセンサの一画素の概略
平面図である。同図に示すように、１つのＰＤに対して
１つのＴＦＴが形成されている。ＰＤはＴＦＴを通して
バイアス線４１に、ゲートは不図示の走査回路に接続さ
れている。各ＰＤで発生した電荷は、ＰＤの接合容量に
一時蓄積され、ＴＦＴによるスイッチング素子を駆動す
ることにより電気信号として信号読み出し線４２を介し
て数百ＫＨｚ〜数百ＭＨｚ程度の速度で時系列的に順次
読み出される。このようなＴＦＴ駆動型のイメージセン
サは、ＴＦＴの動作により単一の駆動用ＩＣで読み取り
が可能となるので、イメージセンサを駆動する駆動用Ｉ
Ｃの個数を少なくすることができる。
【０００３】このようなＴＦＴとＰＤを順次形成したイ
メージセンサでは、ＰＤ部で十分な感度を得るために、
１μｍの厚みに形成する必要がある。このため、ＰＤ部
を覆う絶縁膜は、カバレッジ性を考慮して少なくとも２
００ｎｍの厚みに形成する必要がある。
メージセンサでは、ＰＤ部で十分な感度を得るために、
１μｍの厚みに形成する必要がある。このため、ＰＤ部
を覆う絶縁膜は、カバレッジ性を考慮して少なくとも２
００ｎｍの厚みに形成する必要がある。
【０００４】従来、このようなイメージセンサでは、例
えば、図６、７に示すような工程で製造される。なお、
以下の説明における断面図は、図４のＡ−Ａ’の断面図
である。
えば、図６、７に示すような工程で製造される。なお、
以下の説明における断面図は、図４のＡ−Ａ’の断面図
である。
【０００５】つまり、ガラスなどの透明絶縁性基板上に
ポリシリコン膜１を例えばＣＶＤ法で５０〜１００ｎｍ
厚に成膜し、ＴＦＴのチャネル形状にフォトリソ工程で
パターニングし、その上にゲート酸化膜２を５０〜１０
０ｎｍ成膜する（図６（ａ））。ポリシリコン膜の形成
は、他にＣＶＤ法で形成したａ−Ｓｉをレーザーアニー
ル法で結晶化させる方法を用いることもできる。
ポリシリコン膜１を例えばＣＶＤ法で５０〜１００ｎｍ
厚に成膜し、ＴＦＴのチャネル形状にフォトリソ工程で
パターニングし、その上にゲート酸化膜２を５０〜１０
０ｎｍ成膜する（図６（ａ））。ポリシリコン膜の形成
は、他にＣＶＤ法で形成したａ−Ｓｉをレーザーアニー
ル法で結晶化させる方法を用いることもできる。
【０００６】次にゲート電極３として、ポリシリコン又
は金属膜とシリサイドの積層構造を１００〜３００ｎｍ
程度の膜厚で成膜し、同様にパターニングする（図６
（ｂ））。
は金属膜とシリサイドの積層構造を１００〜３００ｎｍ
程度の膜厚で成膜し、同様にパターニングする（図６
（ｂ））。
【０００７】次に、ソース・ドレイン領域４形成のため
のイオンドーピングを行うが、このとき、ｎ型には、リ
ン（Ｐ）を、ｐ型にはボロン（Ｂ）イオンを所定のドー
ズ量で導入する（図６（ｃ））。
のイオンドーピングを行うが、このとき、ｎ型には、リ
ン（Ｐ）を、ｐ型にはボロン（Ｂ）イオンを所定のドー
ズ量で導入する（図６（ｃ））。
【０００８】つづいて、これら全面を覆って第１の層間
膜５としてＳｉＯ2膜を２００〜５００ｎｍの膜厚にＣ
ＶＤ法で成膜する（図６（ｄ））。
膜５としてＳｉＯ2膜を２００〜５００ｎｍの膜厚にＣ
ＶＤ法で成膜する（図６（ｄ））。
【０００９】該第１の層間膜５上にＰＤ部の下部電極６
を例えばＣｒなどの金属で１００ｎｍ厚に形成し、所望
形状にパターニングする（図６（ｅ））。
を例えばＣｒなどの金属で１００ｎｍ厚に形成し、所望
形状にパターニングする（図６（ｅ））。
【００１０】次に、これらの上にｐ−ｉ−ｎ型のａ−Ｓ
ｉ層７を下からｎ層、ｉ層、ｐ層の順でＣＶＤ法により
１μｍの厚みに成膜し、その上に透明電極としてのＩＴ
Ｏ層８を１００ｎｍ、タングステンシリサイドなどのバ
リアメタル層９を５０〜１００ｎｍの膜厚に順次形成し
た後（図６（ｆ））、バリアメタル層９、ＩＴＯ層８、
ａ−Ｓｉ層７をフォトリソ工程によりＰＤ１０形状に形
成する（図６（ｇ））。
ｉ層７を下からｎ層、ｉ層、ｐ層の順でＣＶＤ法により
１μｍの厚みに成膜し、その上に透明電極としてのＩＴ
Ｏ層８を１００ｎｍ、タングステンシリサイドなどのバ
リアメタル層９を５０〜１００ｎｍの膜厚に順次形成し
た後（図６（ｆ））、バリアメタル層９、ＩＴＯ層８、
ａ−Ｓｉ層７をフォトリソ工程によりＰＤ１０形状に形
成する（図６（ｇ））。
【００１１】つづいて、これらの上に第２の層間膜１１
としてＳｉ3Ｎ4膜を２００〜５００ｎｍ程度の膜厚にＣ
ＶＤ法で形成する（図７（ａ））。前記したように、Ｐ
Ｄ部１０のａ−Ｓｉ層７は１μｍ程度の厚みに形成する
ため、ＰＤ部を覆う絶縁膜は、カバレッジ性を考慮して
２００ｎｍの厚みに形成する必要がある。
としてＳｉ3Ｎ4膜を２００〜５００ｎｍ程度の膜厚にＣ
ＶＤ法で形成する（図７（ａ））。前記したように、Ｐ
Ｄ部１０のａ−Ｓｉ層７は１μｍ程度の厚みに形成する
ため、ＰＤ部を覆う絶縁膜は、カバレッジ性を考慮して
２００ｎｍの厚みに形成する必要がある。
【００１２】この後、ＴＦＴのソース・ドレイン領域
４、ゲート電極３、ＰＤ部１０の下部電極６、ＰＤ部の
上部のバリア膜９へのコンタクト１２を形成し（図７
（ｂ））、Ａｌなどの金属１３を５００〜１０００ｎｍ
に成膜して所望の配線形状にエッチングする（図７
（ｃ））。最後にパッシベーション膜１４としてＳｉ3
Ｎ4膜やポリイミドなどの有機膜を１μｍまでの厚みに
成膜し、図７（ｄ）に示すようなイメージセンサが形成
される。
４、ゲート電極３、ＰＤ部１０の下部電極６、ＰＤ部の
上部のバリア膜９へのコンタクト１２を形成し（図７
（ｂ））、Ａｌなどの金属１３を５００〜１０００ｎｍ
に成膜して所望の配線形状にエッチングする（図７
（ｃ））。最後にパッシベーション膜１４としてＳｉ3
Ｎ4膜やポリイミドなどの有機膜を１μｍまでの厚みに
成膜し、図７（ｄ）に示すようなイメージセンサが形成
される。
【００１３】図７（ｂ）の工程でコンタクト１２を形成
する際、ＴＦＴ部では、第２の層間膜１１及び第１の層
間膜５を連続してエッチングするが、このような深いコ
ンタクトを形成するにはエッチング条件を厳密に制御す
る必要があり、また、エッチング終点の制御が極めて困
難であるため、下地へのダメージは避けがたい。特に、
ソース・ドレイン領域４などのポリシリコン層へのコン
タクト形成では、ポリシリコンへのエッチングダメージ
が素子特性に悪影響を与え、問題となる。また、ＴＦＴ
上の第１の層間膜５を除去する間、ＰＤ部ではオーバー
エッチとなることから、ＰＤ部の下部電極６，バリア膜
９などの金属膜への影響も少なからずある。
する際、ＴＦＴ部では、第２の層間膜１１及び第１の層
間膜５を連続してエッチングするが、このような深いコ
ンタクトを形成するにはエッチング条件を厳密に制御す
る必要があり、また、エッチング終点の制御が極めて困
難であるため、下地へのダメージは避けがたい。特に、
ソース・ドレイン領域４などのポリシリコン層へのコン
タクト形成では、ポリシリコンへのエッチングダメージ
が素子特性に悪影響を与え、問題となる。また、ＴＦＴ
上の第１の層間膜５を除去する間、ＰＤ部ではオーバー
エッチとなることから、ＰＤ部の下部電極６，バリア膜
９などの金属膜への影響も少なからずある。
【００１４】そこで、このような深いコンタクトを形成
することを避けるため、ＴＦＴ部の配線形成とＰＤ部の
配線形成とを別途行う方法もある。図８及び９はその工
程断面図を示している。
することを避けるため、ＴＦＴ部の配線形成とＰＤ部の
配線形成とを別途行う方法もある。図８及び９はその工
程断面図を示している。
【００１５】まず、前記同様、ＴＦＴ部を形成した後、
第１の層間膜５を成膜する（図８（ａ））。次にＴＦＴ
部の配線層１３ａを形成し（図８（ｂ））、配線層１３
ａの上に第３の層間膜１５を例えばシリコン酸化膜で２
００〜５００ｎｍ程度の膜厚に形成する。
第１の層間膜５を成膜する（図８（ａ））。次にＴＦＴ
部の配線層１３ａを形成し（図８（ｂ））、配線層１３
ａの上に第３の層間膜１５を例えばシリコン酸化膜で２
００〜５００ｎｍ程度の膜厚に形成する。
【００１６】次に、前記同様にＰＤ部の下部電極６（図
８（ｄ））、その上に、ＰＤ部１０（図８（ｅ））を形
成する。続いて、前記同様に全面を覆って第２の層間膜
１１を形成し（図９（ａ））、ＰＤ部への配線層１３ｂ
を形成する（図９（ｂ））。
８（ｄ））、その上に、ＰＤ部１０（図８（ｅ））を形
成する。続いて、前記同様に全面を覆って第２の層間膜
１１を形成し（図９（ａ））、ＰＤ部への配線層１３ｂ
を形成する（図９（ｂ））。
【００１７】このようにＴＦＴ部とＰＤ部とで配線層を
別途形成すれば、コンタクト形成時の下地へのダメージ
は解消できるが、配線形成を２回行う必要があるため、
工程が煩雑化するという問題がある。
別途形成すれば、コンタクト形成時の下地へのダメージ
は解消できるが、配線形成を２回行う必要があるため、
工程が煩雑化するという問題がある。
【００１８】
【発明が解決しようとする課題】本発明の目的は、製造
工程を煩雑化することなく、コンタクト形成時の下地へ
のダメージを抑制したイメージセンサの製造方法ならび
にその構造を提供するものである。
工程を煩雑化することなく、コンタクト形成時の下地へ
のダメージを抑制したイメージセンサの製造方法ならび
にその構造を提供するものである。
【００１９】
【課題を解決するための手段】上記課題を解決可能な本
発明は、透明基板上に形成された薄膜トランジスタ部、
該薄膜トランジスタ部を覆って形成された第１の層間
膜、該第１の層間膜上に受光素子であるフォトダイオー
ド部及び、該フォトダイオード部及び第１の層間膜上に
形成される第２の層間膜とを有するイメージセンサにお
いて、前記第１の層間膜と第２の層間膜とは異なる材料
で構成されており、少なくとも前記薄膜トランジスタの
ポリシリコンからなる構成部材へのコンタクトが、該コ
ンタクト形成予定部周辺の前記第２の層間膜を除去した
後に形成されたものであるイメージセンサに関するもの
である。
発明は、透明基板上に形成された薄膜トランジスタ部、
該薄膜トランジスタ部を覆って形成された第１の層間
膜、該第１の層間膜上に受光素子であるフォトダイオー
ド部及び、該フォトダイオード部及び第１の層間膜上に
形成される第２の層間膜とを有するイメージセンサにお
いて、前記第１の層間膜と第２の層間膜とは異なる材料
で構成されており、少なくとも前記薄膜トランジスタの
ポリシリコンからなる構成部材へのコンタクトが、該コ
ンタクト形成予定部周辺の前記第２の層間膜を除去した
後に形成されたものであるイメージセンサに関するもの
である。
【００２０】特に、前記第２の層間膜を除去して形成さ
れるコンタクトがソース・ドレイン領域あるいはソース
・ドレイン領域とゲート電極に対してのものであり、
又、前記第２の層間膜を除去する範囲が薄膜トランジス
タ上全面あるいは、薄膜トランジスタ上全面及びフォト
ダイオードの下部電極が一部露出する領域であることは
好ましい。更に前記第１の層間膜がシリコン酸化膜であ
り、第２の層間膜がシリコン窒化膜であることは好まし
い。
れるコンタクトがソース・ドレイン領域あるいはソース
・ドレイン領域とゲート電極に対してのものであり、
又、前記第２の層間膜を除去する範囲が薄膜トランジス
タ上全面あるいは、薄膜トランジスタ上全面及びフォト
ダイオードの下部電極が一部露出する領域であることは
好ましい。更に前記第１の層間膜がシリコン酸化膜であ
り、第２の層間膜がシリコン窒化膜であることは好まし
い。
【００２１】又、本発明では、透明基板上に薄膜トラン
ジスタ部を形成する工程、該薄膜トランジスタ部を覆っ
て第１の層間膜を形成する工程、該第１の層間膜上に受
光素子であるフォトダイオード部を形成する工程、該フ
ォトダイオード部及び、前記第１の層間膜上に該第１の
層間膜とは異なる材料からなる第２の層間膜を形成する
工程、少なくとも前記薄膜トランジスタのポリシリコン
からなる構成部材へのコンタクト形成予定部位の周辺の
第２の層間膜を除去する工程、該第２の層間膜の除去さ
れたコンタクト形成予定部位に露出した第１の層間膜に
コンタクトホールを形成する工程、及び薄膜トランジス
タ部及びフォトダイオード部の配線層を形成する工程を
含むイメージセンサの製造方法が提供される。
ジスタ部を形成する工程、該薄膜トランジスタ部を覆っ
て第１の層間膜を形成する工程、該第１の層間膜上に受
光素子であるフォトダイオード部を形成する工程、該フ
ォトダイオード部及び、前記第１の層間膜上に該第１の
層間膜とは異なる材料からなる第２の層間膜を形成する
工程、少なくとも前記薄膜トランジスタのポリシリコン
からなる構成部材へのコンタクト形成予定部位の周辺の
第２の層間膜を除去する工程、該第２の層間膜の除去さ
れたコンタクト形成予定部位に露出した第１の層間膜に
コンタクトホールを形成する工程、及び薄膜トランジス
タ部及びフォトダイオード部の配線層を形成する工程を
含むイメージセンサの製造方法が提供される。
【００２２】特に、前記第２の層間膜への配線層接続の
ためのコンタクトホールの形成を、前記第２の層間膜の
除去されたコンタクト形成予定部位に露出した第１の層
間膜にコンタクトホールを形成する工程と同時に行う方
法であり、前記第１及び第２の層間膜へのコンタクトホ
ールの形成時に使用するエッチャントによる該第１及び
第２の層間膜のエッチングレート比に対応して、該第１
及び第２の層間膜の膜厚を調整することは好ましい。
ためのコンタクトホールの形成を、前記第２の層間膜の
除去されたコンタクト形成予定部位に露出した第１の層
間膜にコンタクトホールを形成する工程と同時に行う方
法であり、前記第１及び第２の層間膜へのコンタクトホ
ールの形成時に使用するエッチャントによる該第１及び
第２の層間膜のエッチングレート比に対応して、該第１
及び第２の層間膜の膜厚を調整することは好ましい。
【００２３】又、前記第２の層間膜への配線層接続のた
めのコンタクトホールの形成を、前記薄膜トランジスタ
のポリシリコンからなる構成部材へのコンタクト形成予
定部位の周辺の第２の層間膜を除去する工程と同時に行
う前記製造方法も好ましい。
めのコンタクトホールの形成を、前記薄膜トランジスタ
のポリシリコンからなる構成部材へのコンタクト形成予
定部位の周辺の第２の層間膜を除去する工程と同時に行
う前記製造方法も好ましい。
【００２４】
【発明の実施の形態】次に、本発明の好ましい実施形態
について、図１、２に示す工程断面図を参照して具体的
に説明する。
について、図１、２に示す工程断面図を参照して具体的
に説明する。
【００２５】まず、ガラスなどの透明基板上にポリシリ
コン膜１を例えばＣＶＤ法で５０〜１００ｎｍ厚に成膜
し、ＴＦＴのチャネル形状にフォトリソ工程でパターニ
ングし、その上にゲート酸化膜２を５０〜１００ｎｍ成
膜する（図１（ａ））。次にゲート電極３として、ポリ
シリコン又は金属膜とシリサイドの積層構造を１００〜
３００ｎｍ程度の膜厚で成膜し、同様にパターニングす
る（図１（ｂ））。
コン膜１を例えばＣＶＤ法で５０〜１００ｎｍ厚に成膜
し、ＴＦＴのチャネル形状にフォトリソ工程でパターニ
ングし、その上にゲート酸化膜２を５０〜１００ｎｍ成
膜する（図１（ａ））。次にゲート電極３として、ポリ
シリコン又は金属膜とシリサイドの積層構造を１００〜
３００ｎｍ程度の膜厚で成膜し、同様にパターニングす
る（図１（ｂ））。
【００２６】次に、ソース・ドレイン領域４形成のため
のイオンドーピングを行うが、このとき、ｎ型には、リ
ン（Ｐ）を、ｐ型にはボロン（Ｂ）イオンを所定のドー
ズ量で導入する（図１（ｃ））。
のイオンドーピングを行うが、このとき、ｎ型には、リ
ン（Ｐ）を、ｐ型にはボロン（Ｂ）イオンを所定のドー
ズ量で導入する（図１（ｃ））。
【００２７】つづいて、これら全面を覆って第１の層間
膜５としてＳｉＯ2膜を２００〜５００ｎｍの膜厚にＣ
ＶＤ法で成膜する（図１（ｄ））。
膜５としてＳｉＯ2膜を２００〜５００ｎｍの膜厚にＣ
ＶＤ法で成膜する（図１（ｄ））。
【００２８】該第１の層間膜５上にＰＤ部の下部電極６
を例えばＣｒなどの金属で１００ｎｍ厚に形成し、所望
形状にパターニングする（図１（ｅ））。
を例えばＣｒなどの金属で１００ｎｍ厚に形成し、所望
形状にパターニングする（図１（ｅ））。
【００２９】次に、これらの上にｐ−ｉ−ｎ型のａ−Ｓ
ｉ層７を下からｎ層、ｉ層、ｐ層の順でＣＶＤ法により
１μｍの厚みに成膜し、その上に透明電極としてのＩＴ
Ｏ層８を１００ｎｍ、タングステンシリサイドなどのバ
リアメタル層９を５０〜１００ｎｍの膜厚に順次形成し
た後（図１（ｆ））、バリアメタル層９、ＩＴＯ層８、
ａ−Ｓｉ層７をフォトリソ工程によりＰＤ形状に形成す
る（図１（ｇ））。
ｉ層７を下からｎ層、ｉ層、ｐ層の順でＣＶＤ法により
１μｍの厚みに成膜し、その上に透明電極としてのＩＴ
Ｏ層８を１００ｎｍ、タングステンシリサイドなどのバ
リアメタル層９を５０〜１００ｎｍの膜厚に順次形成し
た後（図１（ｆ））、バリアメタル層９、ＩＴＯ層８、
ａ−Ｓｉ層７をフォトリソ工程によりＰＤ形状に形成す
る（図１（ｇ））。
【００３０】つづいて、これらの上に第２の層間膜１１
としてＳｉ3Ｎ4膜を２００〜５００ｎｍ程度の膜厚にＣ
ＶＤ法で形成する（図２（ａ））。ＰＤ部のａ−Ｓｉ層
７が１μｍ程度の厚みに形成するため、カバレッジ良く
第２の層間膜１１を形成するには、第２の層間膜１１を
２００ｎｍ以上の膜厚に形成する必要がある。
としてＳｉ3Ｎ4膜を２００〜５００ｎｍ程度の膜厚にＣ
ＶＤ法で形成する（図２（ａ））。ＰＤ部のａ−Ｓｉ層
７が１μｍ程度の厚みに形成するため、カバレッジ良く
第２の層間膜１１を形成するには、第２の層間膜１１を
２００ｎｍ以上の膜厚に形成する必要がある。
【００３１】この後、ＴＦＴ上の第２の層間膜をエッチ
ング除去する（図２（b））。この時、酸化膜である第
１の層間膜５にダメージを与えないで窒化膜である第２
の層間膜１１のみを除去するため、ドライエッチングの
エッチャントとしては、ＣＦ 4とＯ2を使用する。このよ
うなエッチャントの混合比を最適化することで、酸化膜
と窒化膜との選択比を大きくでき、酸化膜である第１の
層間膜５にダメージを与えることなく、選択的に窒化膜
である第２の層間膜１１のみを除去することができる。
ング除去する（図２（b））。この時、酸化膜である第
１の層間膜５にダメージを与えないで窒化膜である第２
の層間膜１１のみを除去するため、ドライエッチングの
エッチャントとしては、ＣＦ 4とＯ2を使用する。このよ
うなエッチャントの混合比を最適化することで、酸化膜
と窒化膜との選択比を大きくでき、酸化膜である第１の
層間膜５にダメージを与えることなく、選択的に窒化膜
である第２の層間膜１１のみを除去することができる。
【００３２】次に、ＴＦＴのソース・ドレイン領域、ゲ
ート電極、ＰＤ部の下部電極、ＰＤ部の上部電極へのコ
ンタクト１２を形成するため、エッチャントとしてＣＦ
4とＨ2を適当な混合比で使用してドライエッチングをお
こない、第１の層間膜へのコンタクト開口と、第２の層
間膜へのコンタクト開口を同時に行う（図２（ｃ））。
この時、酸化膜と窒化膜のエッチングレートを求めて、
第１の層間膜及びゲート絶縁膜の合計膜厚と第２の層間
膜の膜厚の比がエッチングレートの比と等しくなるよう
に、予め、成膜時に膜厚を調整しておくのが好ましい。
例えば、酸化膜と窒化膜のエッチングレートが４：５で
ある時、窒化膜である第２の層間膜１１の膜厚が５００
ｎｍとすれば、酸化膜である第１の層間膜５とゲート酸
化膜２との合計膜厚を４００ｎｍとすれば良い。
ート電極、ＰＤ部の下部電極、ＰＤ部の上部電極へのコ
ンタクト１２を形成するため、エッチャントとしてＣＦ
4とＨ2を適当な混合比で使用してドライエッチングをお
こない、第１の層間膜へのコンタクト開口と、第２の層
間膜へのコンタクト開口を同時に行う（図２（ｃ））。
この時、酸化膜と窒化膜のエッチングレートを求めて、
第１の層間膜及びゲート絶縁膜の合計膜厚と第２の層間
膜の膜厚の比がエッチングレートの比と等しくなるよう
に、予め、成膜時に膜厚を調整しておくのが好ましい。
例えば、酸化膜と窒化膜のエッチングレートが４：５で
ある時、窒化膜である第２の層間膜１１の膜厚が５００
ｎｍとすれば、酸化膜である第１の層間膜５とゲート酸
化膜２との合計膜厚を４００ｎｍとすれば良い。
【００３３】続いて、Ａｌなどの金属を５００〜１００
０ｎｍに成膜して所望の配線形状にエッチングする（図
２（ｄ））。最後にパッシベーション膜としてＳｉ3Ｎ4
膜やポリイミドなどの有機膜を１μｍまでの厚みに成膜
することで、イメージセンサが形成される。
０ｎｍに成膜して所望の配線形状にエッチングする（図
２（ｄ））。最後にパッシベーション膜としてＳｉ3Ｎ4
膜やポリイミドなどの有機膜を１μｍまでの厚みに成膜
することで、イメージセンサが形成される。
【００３４】上記の実施形態では、第２の層間膜を除去
する範囲は、ＴＦＴの上方全てとしていたが、本発明で
は、ＴＦＴへのコンタクトホールの半径より除去する絶
縁膜の厚さ程度（０．３〜０．５μｍ）大きい範囲以上
を除去できれば良い。又、ＰＤ部の下部電極６の一部が
露出するように第２の層間膜１１を除去しても良い。下
部電極６を露出させ、配線層１３でＴＦＴのドレイン領
域とＰＤ部の下部電極とを接続することで、下部電極６
へのコンタクト形成が不要となる。
する範囲は、ＴＦＴの上方全てとしていたが、本発明で
は、ＴＦＴへのコンタクトホールの半径より除去する絶
縁膜の厚さ程度（０．３〜０．５μｍ）大きい範囲以上
を除去できれば良い。又、ＰＤ部の下部電極６の一部が
露出するように第２の層間膜１１を除去しても良い。下
部電極６を露出させ、配線層１３でＴＦＴのドレイン領
域とＰＤ部の下部電極とを接続することで、下部電極６
へのコンタクト形成が不要となる。
【００３５】また、本発明の別の実施形態では、第２の
層間膜の除去と、第２の層間膜へのコンタクト形成とを
同時に行い、続いて、第２の層間膜の除去部分に露出し
ている第１の層間膜へのコンタクト形成を選択的に行
い、その後、第１及び第２の層間膜に設けたコンタクト
へ同時に配線形成を行うことができる。つまり、前記同
様に第２の層間膜１１まで形成した基板（図３（ａ））
に対して、図３（ｂ）に示すように、ＴＦＴ上部の第２
の層間膜１１の除去と同時に、第２の層間膜１１にＰＤ
部へのコンタクト１２ａを、前記同様にドライエッチン
グのエッチャントとしてＣＦ4とＯ2を用いてエッチング
を行い形成する。
層間膜の除去と、第２の層間膜へのコンタクト形成とを
同時に行い、続いて、第２の層間膜の除去部分に露出し
ている第１の層間膜へのコンタクト形成を選択的に行
い、その後、第１及び第２の層間膜に設けたコンタクト
へ同時に配線形成を行うことができる。つまり、前記同
様に第２の層間膜１１まで形成した基板（図３（ａ））
に対して、図３（ｂ）に示すように、ＴＦＴ上部の第２
の層間膜１１の除去と同時に、第２の層間膜１１にＰＤ
部へのコンタクト１２ａを、前記同様にドライエッチン
グのエッチャントとしてＣＦ4とＯ2を用いてエッチング
を行い形成する。
【００３６】つぎに、第１の層間膜へのコンタクト１２
bを形成するため、図３（ｃ）に示すように、コンタク
ト１２b形成部以外をフォトレジストなどのマスクで覆
いドライエッチングする。この時、エッチャントは、Ｃ
Ｆ4とＨ2を使用し、酸化膜とポリシリコンとの選択比が
大きくとれるような混合比とすることが望ましい。その
結果、下地ポリシリコンへのダメージをより低減でき
る。また、このように第１の層間膜５へのコンタクトホ
ール形成工程と、第２の層間膜１１へのコンタクトホー
ル形成工程を別工程で実施することにより、前記第１の
実施形態で述べたように両者の膜厚を調整する必要がな
くなるため、設計の自由度が大きくなるという効果もあ
る。
bを形成するため、図３（ｃ）に示すように、コンタク
ト１２b形成部以外をフォトレジストなどのマスクで覆
いドライエッチングする。この時、エッチャントは、Ｃ
Ｆ4とＨ2を使用し、酸化膜とポリシリコンとの選択比が
大きくとれるような混合比とすることが望ましい。その
結果、下地ポリシリコンへのダメージをより低減でき
る。また、このように第１の層間膜５へのコンタクトホ
ール形成工程と、第２の層間膜１１へのコンタクトホー
ル形成工程を別工程で実施することにより、前記第１の
実施形態で述べたように両者の膜厚を調整する必要がな
くなるため、設計の自由度が大きくなるという効果もあ
る。
【００３７】最後に、図３（ｄ）に示すように、Ａｌな
どの金属を５００〜１０００ｎｍに成膜して所望の配線
１３の形状にエッチングし、パッシベーション膜などを
形成することでイメージセンサが完成する。
どの金属を５００〜１０００ｎｍに成膜して所望の配線
１３の形状にエッチングし、パッシベーション膜などを
形成することでイメージセンサが完成する。
【００３８】ゲート電極を金属材料で形成した場合、ソ
ース・ドレインへのコンタクト形成予定部位の第２の層
間膜除去とＰＤ部の金属電極へのコンタクト形成とを同
時に行い、続いて、ゲート電極へのコンタクト形成を行
い、その後、第２の層間膜の除去部分に露出している第
１の層間膜にソース・ドレインへのコンタクト形成を行
うこともできる。つまり、前記同様に第２の層間膜１１
まで形成した基板に対して、図５（ａ）に示すように、
ＴＦＴのソース・ドレインへのコンタクト形成予定部位
上部の第２の層間膜１１の除去と同時に、第２の層間膜
１１にＰＤ部へのコンタクト１２ａを、前記同様にドラ
イエッチングのエッチャントとしてＣＦ 4とＯ2を用いて
エッチングを行い形成する。
ース・ドレインへのコンタクト形成予定部位の第２の層
間膜除去とＰＤ部の金属電極へのコンタクト形成とを同
時に行い、続いて、ゲート電極へのコンタクト形成を行
い、その後、第２の層間膜の除去部分に露出している第
１の層間膜にソース・ドレインへのコンタクト形成を行
うこともできる。つまり、前記同様に第２の層間膜１１
まで形成した基板に対して、図５（ａ）に示すように、
ＴＦＴのソース・ドレインへのコンタクト形成予定部位
上部の第２の層間膜１１の除去と同時に、第２の層間膜
１１にＰＤ部へのコンタクト１２ａを、前記同様にドラ
イエッチングのエッチャントとしてＣＦ 4とＯ2を用いて
エッチングを行い形成する。
【００３９】つぎに、ゲート電極へのコンタクト１２ｂ
を形成するため、他の部分をフォトレジストなどのマス
クで覆い、ドライエッチングのエッチャントとしてＣＦ
4とＯ2を用いて第２の層間膜１１及び第１の層間膜５を
連続してエッチングする（図５（ｂ））。続いて、ソー
ス・ドレインへのコンタクト１２ｃを形成するため、コ
ンタクト１２ｃ形成部以外をフォトレジストなどのマス
クで覆いドライエッチングする（図５（ｃ））。この
時、エッチャントは、ＣＦ4とＨ2を使用し、酸化膜とポ
リシリコンとの選択比が大きくとれるような混合比とす
ることが望ましい。その結果、下地ポリシリコンへのダ
メージをより低減できる。なお、ここでは、ゲート電極
へのコンタクト形成に続いて、ソース・ドレインへのコ
ンタクト形成を行う例について説明したが、逆にソース
・ドレインへのコンタクト形成を行った後にゲート電極
へのコンタクト形成を行っても良い。
を形成するため、他の部分をフォトレジストなどのマス
クで覆い、ドライエッチングのエッチャントとしてＣＦ
4とＯ2を用いて第２の層間膜１１及び第１の層間膜５を
連続してエッチングする（図５（ｂ））。続いて、ソー
ス・ドレインへのコンタクト１２ｃを形成するため、コ
ンタクト１２ｃ形成部以外をフォトレジストなどのマス
クで覆いドライエッチングする（図５（ｃ））。この
時、エッチャントは、ＣＦ4とＨ2を使用し、酸化膜とポ
リシリコンとの選択比が大きくとれるような混合比とす
ることが望ましい。その結果、下地ポリシリコンへのダ
メージをより低減できる。なお、ここでは、ゲート電極
へのコンタクト形成に続いて、ソース・ドレインへのコ
ンタクト形成を行う例について説明したが、逆にソース
・ドレインへのコンタクト形成を行った後にゲート電極
へのコンタクト形成を行っても良い。
【００４０】最後に、図５（ｄ）に示すように、Ａｌな
どの金属を５００〜１０００ｎｍに成膜して所望の配線
１３の形状にエッチングし、パッシベーション膜などを
形成することでイメージセンサが完成する。
どの金属を５００〜１０００ｎｍに成膜して所望の配線
１３の形状にエッチングし、パッシベーション膜などを
形成することでイメージセンサが完成する。
【００４１】なお、上記の説明においてＰＤ部は、ｐ−
ｉ−ｎ接合アモルファスシリコンについて説明したが、
これに限定されるものではなく、ｉ−ａ−Ｓｉに対して
ショットキー接合する構成であっても良い。又、ＴＦＴ
についても画素毎のスイッチング素子であるＴＦＴにつ
いてのみ説明したが、これに限定されるものではなく、
リセット用ＴＦＴや駆動回路ＴＦＴなど、その製造過程
において第１及び第２の層間膜の積層構造で覆われる部
分であればいずれにも本発明を適用することができる。
ｉ−ｎ接合アモルファスシリコンについて説明したが、
これに限定されるものではなく、ｉ−ａ−Ｓｉに対して
ショットキー接合する構成であっても良い。又、ＴＦＴ
についても画素毎のスイッチング素子であるＴＦＴにつ
いてのみ説明したが、これに限定されるものではなく、
リセット用ＴＦＴや駆動回路ＴＦＴなど、その製造過程
において第１及び第２の層間膜の積層構造で覆われる部
分であればいずれにも本発明を適用することができる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
製造工程を煩雑化することなく、下地のポリシリコンへ
のダメージを抑制したイメージセンサ構造が提供できる
ものである。
製造工程を煩雑化することなく、下地のポリシリコンへ
のダメージを抑制したイメージセンサ構造が提供できる
ものである。
【図１】本発明の一実施形態になるイメージセンサの製
造工程を説明する工程断面図である。
造工程を説明する工程断面図である。
【図２】本発明の一実施形態になるイメージセンサの製
造工程を説明する工程断面図である。
造工程を説明する工程断面図である。
【図３】本発明の別の実施形態になるイメージセンサの
製造工程を説明する工程断面図である。
製造工程を説明する工程断面図である。
【図４】イメージセンサの一画素あたりの概略平面図で
ある。
ある。
【図５】本発明の更に別の実施形態になるイメージセン
サの製造工程を説明する工程断面図である。
サの製造工程を説明する工程断面図である。
【図６】従来例になるイメージセンサの製造工程を説明
する工程断面図である。
する工程断面図である。
【図７】従来例になるイメージセンサの製造工程を説明
する工程断面図である。
する工程断面図である。
【図８】別の従来例になるイメージセンサの製造工程を
説明する工程断面図である。
説明する工程断面図である。
【図９】別の従来例になるイメージセンサの製造工程を
説明する工程断面図である。
説明する工程断面図である。
１ ポリシリコン ２ ゲート酸化膜 ３ ゲート電極 ４ ソース・ドレイン領域 ５ 第１の層間膜 ６ ＰＤ部の下部電極 ７ ａ−Ｓｉ層 ８ ＩＴＯ層 ９ バリアメタル層 １０ ＰＤ部 １１ 第２の層間膜 １２ コンタクト １３ 配線層 １４ パッシベーション膜
Claims (15)
- 【請求項１】 透明基板上に形成された薄膜トランジス
タ部、該薄膜トランジスタ部を覆って形成された第１の
層間膜、該第１の層間膜上に受光素子であるフォトダイ
オード部及び、該フォトダイオード部及び第１の層間膜
上に形成される第２の層間膜とを有するイメージセンサ
において、前記第１の層間膜と第２の層間膜とは異なる
材料で構成されており、少なくとも前記薄膜トランジス
タのポリシリコンからなる構成部材へのコンタクトが、
該コンタクト形成予定部周辺の前記第２の層間膜を除去
した後に形成されたものであるイメージセンサ。 - 【請求項２】 前記第２の層間膜を除去して形成される
コンタクトがソース・ドレイン領域に対してのものであ
る請求項１に記載のイメージセンサ。 - 【請求項３】 前記第２の層間膜を除去して形成される
コンタクトがゲート電極に対してのものである請求項２
に記載のイメージセンサ。 - 【請求項４】 前記第２の層間膜を除去する範囲が薄膜
トランジスタ上全面である請求項１に記載のイメージセ
ンサ。 - 【請求項５】 前記第２の層間膜を除去する範囲が薄膜
トランジスタ上全面及びフォトダイオードの下部電極が
一部露出する領域である請求項１に記載のイメージセン
サ。 - 【請求項６】 前記第１の層間膜がシリコン酸化膜であ
り、第２の層間膜がシリコン窒化膜である請求項１〜５
のいずれか１項に記載のイメージセンサ。 - 【請求項７】 透明基板上に薄膜トランジスタ部を形成
する工程、 該薄膜トランジスタ部を覆って第１の層間膜を形成する
工程、 該第１の層間膜上に受光素子であるフォトダイオード部
を形成する工程、 該フォトダイオード部及び、前記第１の層間膜上に該第
１の層間膜とは異なる材料からなる第２の層間膜を形成
する工程、 少なくとも前記薄膜トランジスタのポリシリコンからな
る構成部材へのコンタクト形成予定部位の周辺の第２の
層間膜を除去する工程、 該第２の層間膜の除去されたコンタクト形成予定部位に
露出した第１の層間膜にコンタクトホールを形成する工
程、及び薄膜トランジスタ部及びフォトダイオード部の
配線層を形成する工程を含むイメージセンサの製造方
法。 - 【請求項８】 前記第２の層間膜への配線層接続のため
のコンタクトホールの形成を、前記第２の層間膜の除去
されたコンタクト形成予定部位に露出した第１の層間膜
にコンタクトホールを形成する工程と同時に行うことを
特徴とする請求項７に記載のイメージセンサの製造方
法。 - 【請求項９】 前記第１及び第２の層間膜へのコンタク
トホールの形成時に使用するエッチャントによる該第１
及び第２の層間膜のエッチングレート比に対応して、該
第１及び第２の層間膜の膜厚を調整することを特徴とす
る請求項８に記載のイメージセンサの製造方法。 - 【請求項１０】 前記第２の層間膜への配線層接続のた
めのコンタクトホールの形成を、前記薄膜トランジスタ
のポリシリコンからなる構成部材へのコンタクト形成予
定部位の周辺の第２の層間膜を除去する工程と同時に行
うことを特徴とする請求項７に記載のイメージセンサの
製造方法。 - 【請求項１１】 前記第２の層間膜を除去して形成され
るコンタクトがソース・ドレイン領域に対してのもので
ある請求項７〜１０のいずれか１項に記載のイメージセ
ンサの製造方法。 - 【請求項１２】 前記第２の層間膜を除去して形成され
るコンタクトがゲート電極に対してのものである請求項
１１に記載のイメージセンサの製造方法。 - 【請求項１３】 前記第２の層間膜を除去する範囲が薄
膜トランジスタ上全面である請求項７〜１０のいずれか
１項に記載のイメージセンサの製造方法。 - 【請求項１４】 前記第２の層間膜を除去する範囲が薄
膜トランジスタ上全面及びフォトダイオードの下部電極
が一部露出する領域である請求項７〜１０のいずれか１
項に記載のイメージセンサの製造方法。 - 【請求項１５】 前記第１の層間膜がシリコン酸化膜で
あり、第２の層間膜がシリコン窒化膜である請求項７〜
１４のいずれか１項に記載のイメージセンサの製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03463599A JP3257594B2 (ja) | 1999-02-12 | 1999-02-12 | イメージセンサの製造方法 |
| TW089101697A TW448577B (en) | 1999-02-12 | 2000-02-01 | Image sensor structure and the manufacturing method thereof |
| KR10-2000-0006158A KR100367323B1 (ko) | 1999-02-12 | 2000-02-10 | 이미지 센서의 구조 및 그 제조방법 |
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