JPH11261097A - フォトセンサ素子 - Google Patents
フォトセンサ素子Info
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- JPH11261097A JPH11261097A JP10078574A JP7857498A JPH11261097A JP H11261097 A JPH11261097 A JP H11261097A JP 10078574 A JP10078574 A JP 10078574A JP 7857498 A JP7857498 A JP 7857498A JP H11261097 A JPH11261097 A JP H11261097A
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Abstract
(57)【要約】
【課題】 ダブルゲート型薄膜トランジスタを備えたフ
ォトセンサ素子において、トップゲート絶縁膜の膜厚を
大きくしても、ソース電極及びドレイン電極等に断線が
生じないようにする。 【解決手段】 トップゲート絶縁膜はブロッキング層兼
第１のトップゲート絶縁膜２５と第２のトップゲート絶
縁膜３０の２層構造となっている。このため、ブロッキ
ング層兼第１のトップゲート絶縁膜２５の膜厚をできる
だけ小さくするとともに、第２のトップゲート絶縁膜３
０の膜厚をできるだけ大きくすることができる。この結
果、ブロッキング層兼第１のトップゲート絶縁膜２５の
端部の高さが低くなり、当該端部の部分にオーバーラッ
プされるｎ+シリコン層２６、２７、ソース電極２８及
びドレイン電極２９が当該端部の部分において断線しな
いようにすることができる。
ォトセンサ素子において、トップゲート絶縁膜の膜厚を
大きくしても、ソース電極及びドレイン電極等に断線が
生じないようにする。 【解決手段】 トップゲート絶縁膜はブロッキング層兼
第１のトップゲート絶縁膜２５と第２のトップゲート絶
縁膜３０の２層構造となっている。このため、ブロッキ
ング層兼第１のトップゲート絶縁膜２５の膜厚をできる
だけ小さくするとともに、第２のトップゲート絶縁膜３
０の膜厚をできるだけ大きくすることができる。この結
果、ブロッキング層兼第１のトップゲート絶縁膜２５の
端部の高さが低くなり、当該端部の部分にオーバーラッ
プされるｎ+シリコン層２６、２７、ソース電極２８及
びドレイン電極２９が当該端部の部分において断線しな
いようにすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ダブルゲート型
薄膜トランジスタを備えたフォトセンサ素子に関する。
薄膜トランジスタを備えたフォトセンサ素子に関する。
【０００２】
【従来の技術】図７は従来のダブルゲート型薄膜トラン
ジスタを備えたフォトセンサ素子の一例の一部の断面図
を示したものである（例えば特開平６−３４２９２９号
公報参照）。このフォトセンサ素子は透明基板１を備え
ている。透明基板１の上面の所定の箇所にはボトムゲー
ト電極２が設けられ、その上面全体にはボトムゲート絶
縁膜３が設けられている。ボトムゲート絶縁膜３の上面
においてボトムゲート電極２に対応する部分にはアモル
ファスシリコンからなる半導体層４が設けられている。
半導体層４の上面中央部にはブロッキング層兼トップゲ
ート絶縁膜５が設けられている。ブロッキング層兼トッ
プゲート絶縁膜５の上面両側及び半導体層４の上面両側
にはｎ+シリコン層６、７が設けられている。ｎ+シリコ
ン層６、７の上面及びボトムゲート絶縁膜３の上面には
ソース電極８及びドレイン電極９が設けられている。ブ
ロッキング層兼トップゲート絶縁膜５の上面中央部には
トップゲート電極１０がソース電極８及びドレイン電極
９の形成と同時に形成されて設けられている。
ジスタを備えたフォトセンサ素子の一例の一部の断面図
を示したものである（例えば特開平６−３４２９２９号
公報参照）。このフォトセンサ素子は透明基板１を備え
ている。透明基板１の上面の所定の箇所にはボトムゲー
ト電極２が設けられ、その上面全体にはボトムゲート絶
縁膜３が設けられている。ボトムゲート絶縁膜３の上面
においてボトムゲート電極２に対応する部分にはアモル
ファスシリコンからなる半導体層４が設けられている。
半導体層４の上面中央部にはブロッキング層兼トップゲ
ート絶縁膜５が設けられている。ブロッキング層兼トッ
プゲート絶縁膜５の上面両側及び半導体層４の上面両側
にはｎ+シリコン層６、７が設けられている。ｎ+シリコ
ン層６、７の上面及びボトムゲート絶縁膜３の上面には
ソース電極８及びドレイン電極９が設けられている。ブ
ロッキング層兼トップゲート絶縁膜５の上面中央部には
トップゲート電極１０がソース電極８及びドレイン電極
９の形成と同時に形成されて設けられている。
【０００３】
【発明が解決しようとする課題】ところで、従来のこの
ようなフォトセンサ素子では、半導体層４上にブロッキ
ング層兼トップゲート絶縁膜５を介してトップゲート電
極１０を設けているので、ブロッキング層兼トップゲー
ト絶縁膜５の欠陥による層間不良を防止するために、ブ
ロッキング層兼トップゲート絶縁膜５の膜厚をできるだ
け例えば２０００〜３０００Å程度と大きくする必要が
ある。しかしながら、ブロッキング層兼トップゲート絶
縁膜５の膜厚を大きくすると、ブロッキング層兼トップ
ゲート絶縁膜５の端部の高さが高くなり、当該端部の部
分にオーバーラップされるｎ+シリコン層６、７、ソー
ス電極８及びドレイン電極９が当該端部の部分において
断線してしまうことがあるという問題があった。また、
ブロッキング層兼トップゲート絶縁膜５の膜厚を大きく
すると、これをエッチング液（ＢＨＦ）でエッチングす
る際のエッチング時間（オーバーエッチング時間）が長
くなり、その分だけ、エッチング液が半導体層４のピン
ホール欠陥を通してボトムゲート絶縁膜３に与えるタメ
ージが大きくなってしまうという問題があった。この発
明の課題は、トップゲート絶縁膜の膜厚を大きくして
も、トップゲート絶縁膜の膜厚に起因する従来のような
問題が生じないようにすることである。
ようなフォトセンサ素子では、半導体層４上にブロッキ
ング層兼トップゲート絶縁膜５を介してトップゲート電
極１０を設けているので、ブロッキング層兼トップゲー
ト絶縁膜５の欠陥による層間不良を防止するために、ブ
ロッキング層兼トップゲート絶縁膜５の膜厚をできるだ
け例えば２０００〜３０００Å程度と大きくする必要が
ある。しかしながら、ブロッキング層兼トップゲート絶
縁膜５の膜厚を大きくすると、ブロッキング層兼トップ
ゲート絶縁膜５の端部の高さが高くなり、当該端部の部
分にオーバーラップされるｎ+シリコン層６、７、ソー
ス電極８及びドレイン電極９が当該端部の部分において
断線してしまうことがあるという問題があった。また、
ブロッキング層兼トップゲート絶縁膜５の膜厚を大きく
すると、これをエッチング液（ＢＨＦ）でエッチングす
る際のエッチング時間（オーバーエッチング時間）が長
くなり、その分だけ、エッチング液が半導体層４のピン
ホール欠陥を通してボトムゲート絶縁膜３に与えるタメ
ージが大きくなってしまうという問題があった。この発
明の課題は、トップゲート絶縁膜の膜厚を大きくして
も、トップゲート絶縁膜の膜厚に起因する従来のような
問題が生じないようにすることである。
【０００４】
【課題を解決するための手段】請求項１記載の発明は、
基板と、この基板上に設けられたボトムゲート電極と、
このボトムゲート電極上に設けられたボトムゲート絶縁
膜と、このボトムゲート絶縁膜上に設けられた半導体層
と、この半導体層上の中央部に設けられたブロッキング
層兼第１のトップゲート絶縁膜と、このブロッキング層
兼第１のトップゲート絶縁膜上の両側及び前記半導体層
上の両側に設けられた２つのｎ+シリコン層と、この２
つのｎ+シリコン層上に設けられたソース電極及びドレ
イン電極と、前記ソース電極、前記ドレイン電極及びそ
の間の前記ブロッキング層兼第１のトップゲート絶縁膜
上に設けられた第２のトップゲート絶縁膜と、この第２
のトップゲート絶縁膜上に設けられたトップゲート電極
とを具備したものである。請求項２記載の発明は、基板
と、この基板上に設けられたボトムゲート電極と、この
ボトムゲート電極上に設けられたボトムゲート絶縁膜
と、このボトムゲート絶縁膜上に設けられた半導体層
と、この半導体層の両側における前記ボトムゲート絶縁
膜上に前記半導体層に連続して設けられた２つのｎ+シ
リコン層と、前記半導体層上に設けられたブロッキング
層兼第１のトップゲート絶縁膜と、このブロッキング層
兼第１のトップゲート絶縁膜上の両側及び前記２つのｎ
+シリコン層上に設けられたソース電極及びドレイン電
極と、前記ソース電極、前記ドレイン電極及びその間の
前記ブロッキング層兼第１のトップゲート絶縁膜上に設
けられた第２のトップゲート絶縁膜と、この第２のトッ
プゲート絶縁膜上に設けられたトップゲート電極とを具
備したものである。この発明によれば、トップゲート絶
縁膜をブロッキング層兼第１のトップゲート絶縁膜と第
２のトップゲート絶縁膜の２層構造としているので、ブ
ロッキング層兼第１のトップゲート絶縁膜の膜厚をでき
るだけ小さくするとともに、第２のトップゲート絶縁膜
の膜厚をできるだけ大きくすることができ、したがって
全体としてのトップゲート絶縁膜の膜厚を大きくして
も、ブロッキング層兼第１のトップゲート絶縁膜の膜厚
に起因する従来のような問題が生じないようにすること
ができる。
基板と、この基板上に設けられたボトムゲート電極と、
このボトムゲート電極上に設けられたボトムゲート絶縁
膜と、このボトムゲート絶縁膜上に設けられた半導体層
と、この半導体層上の中央部に設けられたブロッキング
層兼第１のトップゲート絶縁膜と、このブロッキング層
兼第１のトップゲート絶縁膜上の両側及び前記半導体層
上の両側に設けられた２つのｎ+シリコン層と、この２
つのｎ+シリコン層上に設けられたソース電極及びドレ
イン電極と、前記ソース電極、前記ドレイン電極及びそ
の間の前記ブロッキング層兼第１のトップゲート絶縁膜
上に設けられた第２のトップゲート絶縁膜と、この第２
のトップゲート絶縁膜上に設けられたトップゲート電極
とを具備したものである。請求項２記載の発明は、基板
と、この基板上に設けられたボトムゲート電極と、この
ボトムゲート電極上に設けられたボトムゲート絶縁膜
と、このボトムゲート絶縁膜上に設けられた半導体層
と、この半導体層の両側における前記ボトムゲート絶縁
膜上に前記半導体層に連続して設けられた２つのｎ+シ
リコン層と、前記半導体層上に設けられたブロッキング
層兼第１のトップゲート絶縁膜と、このブロッキング層
兼第１のトップゲート絶縁膜上の両側及び前記２つのｎ
+シリコン層上に設けられたソース電極及びドレイン電
極と、前記ソース電極、前記ドレイン電極及びその間の
前記ブロッキング層兼第１のトップゲート絶縁膜上に設
けられた第２のトップゲート絶縁膜と、この第２のトッ
プゲート絶縁膜上に設けられたトップゲート電極とを具
備したものである。この発明によれば、トップゲート絶
縁膜をブロッキング層兼第１のトップゲート絶縁膜と第
２のトップゲート絶縁膜の２層構造としているので、ブ
ロッキング層兼第１のトップゲート絶縁膜の膜厚をでき
るだけ小さくするとともに、第２のトップゲート絶縁膜
の膜厚をできるだけ大きくすることができ、したがって
全体としてのトップゲート絶縁膜の膜厚を大きくして
も、ブロッキング層兼第１のトップゲート絶縁膜の膜厚
に起因する従来のような問題が生じないようにすること
ができる。
【０００５】
【発明の実施の形態】（第１実施形態）図１はこの発明
の第１実施形態におけるフォトセンサ素子の要部の断面
図を示したものである。このフォトセンサ素子は、多数
のダブルゲート型薄膜トランジスタがマトリックス状に
配列されたものからなり、アクリル樹脂やガラス等から
なる透明基板２１を備えている。透明基板２１の上面に
は、各ダブルゲート型薄膜トランジスタごとに、クロム
やアルミニウム等の遮光性材料からなるボトムゲート電
極２２が設けられ、その上面全体には窒化シリコンから
なるボトムゲート絶縁膜２３が設けられている。ボトム
ゲート絶縁膜２３の上面においてボトムゲート電極２２
に対応する部分にはアモルファスシリコンからなる半導
体層２４が設けられている。半導体層２４の上面中央部
には窒化シリコンからなるブロッキング層兼第１のトッ
プゲート絶縁膜２５が設けられている。ブロッキング層
兼第１のトップゲート絶縁膜２５の上面両側及び半導体
層２４の上面両側にはｎ+シリコン層２６、２７が設け
られている。ｎ+シリコン層２６、２７の上面及びボト
ムゲート絶縁膜２３の上面にはクロムやアルミニウム等
の遮光性材料からなるソース電極２８及びドレイン電極
２９が設けられ、その上面全体には窒化シリコンからな
る第２のトップゲート絶縁膜３０が設けられている。第
２のトップゲート絶縁膜３０の上面においてブロッキン
グ層兼第１のトップゲート絶縁膜２５の中央部に対応す
る部分にはＩＴＯ等の透過性材料（またはクロムやアル
ミニウム等の遮光性材料）からなるトップゲート電極３
１が設けられている。すなわち、トップゲート電極３１
は、ブロッキング層兼第１のトップゲート絶縁膜２５の
中央部と重なり、且つ、ソース電極２８及びドレイン電
極２９の双方と重ならないように設けられている。
の第１実施形態におけるフォトセンサ素子の要部の断面
図を示したものである。このフォトセンサ素子は、多数
のダブルゲート型薄膜トランジスタがマトリックス状に
配列されたものからなり、アクリル樹脂やガラス等から
なる透明基板２１を備えている。透明基板２１の上面に
は、各ダブルゲート型薄膜トランジスタごとに、クロム
やアルミニウム等の遮光性材料からなるボトムゲート電
極２２が設けられ、その上面全体には窒化シリコンから
なるボトムゲート絶縁膜２３が設けられている。ボトム
ゲート絶縁膜２３の上面においてボトムゲート電極２２
に対応する部分にはアモルファスシリコンからなる半導
体層２４が設けられている。半導体層２４の上面中央部
には窒化シリコンからなるブロッキング層兼第１のトッ
プゲート絶縁膜２５が設けられている。ブロッキング層
兼第１のトップゲート絶縁膜２５の上面両側及び半導体
層２４の上面両側にはｎ+シリコン層２６、２７が設け
られている。ｎ+シリコン層２６、２７の上面及びボト
ムゲート絶縁膜２３の上面にはクロムやアルミニウム等
の遮光性材料からなるソース電極２８及びドレイン電極
２９が設けられ、その上面全体には窒化シリコンからな
る第２のトップゲート絶縁膜３０が設けられている。第
２のトップゲート絶縁膜３０の上面においてブロッキン
グ層兼第１のトップゲート絶縁膜２５の中央部に対応す
る部分にはＩＴＯ等の透過性材料（またはクロムやアル
ミニウム等の遮光性材料）からなるトップゲート電極３
１が設けられている。すなわち、トップゲート電極３１
は、ブロッキング層兼第１のトップゲート絶縁膜２５の
中央部と重なり、且つ、ソース電極２８及びドレイン電
極２９の双方と重ならないように設けられている。
【０００６】このように、このフォトセンサ素子では、
トップゲート絶縁膜をブロッキング層兼第１のトップゲ
ート絶縁膜２５と第２のトップゲート絶縁膜３０の２層
構造としているので、ブロッキング層兼第１のトップゲ
ート絶縁膜２５の膜厚をできるだけ小さくするととも
に、第２のトップゲート絶縁膜３０の膜厚をできるだけ
大きくすることができる。例えば、ブロッキング層兼第
１のトップゲート絶縁膜２５の膜厚を１０００Å程度と
し、第２のトップゲート絶縁膜３０の膜厚を１０００Å
〜２０００Å程度（例えば１５００Å程度）とすると、
全体としてのトップゲート絶縁膜の膜厚を従来の場合と
同様に２０００Å〜３０００Å程度とすることができ
る。そこで、全体としてのトップゲート絶縁膜の膜厚を
従来の場合と同様に２０００Å〜３０００Å程度と大き
くすると、全体としてのトップゲート絶縁膜の欠陥によ
る層間不良を防止することができる。また、ブロッキン
グ層兼第１のトップゲート絶縁膜２５の膜厚が１０００
Å程度と小さくすると、ブロッキング層兼第１のトップ
ゲート絶縁膜２５の端部の高さが低くなり、当該端部の
部分にオーバーラップされるｎ+シリコン層２６、２
７、ソース電極２８及びドレイン電極２９が当該端部の
部分において断線しないようにすることができる。さら
に、ブロッキング層兼第１のトップゲート絶縁膜５の膜
厚を１０００Å程度と小さくすると、これをエッチング
液（ＢＨＦ）でエッチングする際のエッチング時間（オ
ーバーエッチング時間）が短くなり、その分だけ、エッ
チング液が半導体層２４のピンホール欠陥を通してボト
ムゲート絶縁膜２３に与えるタメージを小さくすること
ができる。
トップゲート絶縁膜をブロッキング層兼第１のトップゲ
ート絶縁膜２５と第２のトップゲート絶縁膜３０の２層
構造としているので、ブロッキング層兼第１のトップゲ
ート絶縁膜２５の膜厚をできるだけ小さくするととも
に、第２のトップゲート絶縁膜３０の膜厚をできるだけ
大きくすることができる。例えば、ブロッキング層兼第
１のトップゲート絶縁膜２５の膜厚を１０００Å程度と
し、第２のトップゲート絶縁膜３０の膜厚を１０００Å
〜２０００Å程度（例えば１５００Å程度）とすると、
全体としてのトップゲート絶縁膜の膜厚を従来の場合と
同様に２０００Å〜３０００Å程度とすることができ
る。そこで、全体としてのトップゲート絶縁膜の膜厚を
従来の場合と同様に２０００Å〜３０００Å程度と大き
くすると、全体としてのトップゲート絶縁膜の欠陥によ
る層間不良を防止することができる。また、ブロッキン
グ層兼第１のトップゲート絶縁膜２５の膜厚が１０００
Å程度と小さくすると、ブロッキング層兼第１のトップ
ゲート絶縁膜２５の端部の高さが低くなり、当該端部の
部分にオーバーラップされるｎ+シリコン層２６、２
７、ソース電極２８及びドレイン電極２９が当該端部の
部分において断線しないようにすることができる。さら
に、ブロッキング層兼第１のトップゲート絶縁膜５の膜
厚を１０００Å程度と小さくすると、これをエッチング
液（ＢＨＦ）でエッチングする際のエッチング時間（オ
ーバーエッチング時間）が短くなり、その分だけ、エッ
チング液が半導体層２４のピンホール欠陥を通してボト
ムゲート絶縁膜２３に与えるタメージを小さくすること
ができる。
【０００７】また、このフォトセンサ素子では、ソース
電極２８及びドレイン電極２９上に第２のトップゲート
絶縁膜３０を設け、その上にトップゲート電極３１を設
けているので、これらを別々の材料によって形成するこ
とができる。そこで、ソース電極２８及びドレイン電極
２９の場合には、その抵抗を小さくするために、上述の
ように、クロムやアルミニウム等の遮光性材料によって
形成する。トップゲート電極３１の場合には、その下の
半導体層２４の受光面積を大きくするために、上述のよ
うに、ＩＴＯ等の透過性材料によって形成する。
電極２８及びドレイン電極２９上に第２のトップゲート
絶縁膜３０を設け、その上にトップゲート電極３１を設
けているので、これらを別々の材料によって形成するこ
とができる。そこで、ソース電極２８及びドレイン電極
２９の場合には、その抵抗を小さくするために、上述の
ように、クロムやアルミニウム等の遮光性材料によって
形成する。トップゲート電極３１の場合には、その下の
半導体層２４の受光面積を大きくするために、上述のよ
うに、ＩＴＯ等の透過性材料によって形成する。
【０００８】なお、ここで、図１に示すフォトセンサ素
子の製造方法の一例について図２を参照して説明する。
まず、図２（Ａ）に示すように、透明基板２１の上面の
所定の箇所にボトムゲート電極２２をパターン形成し、
その上面全体にボトムゲート絶縁膜２３を成膜し、その
上面全体に半導体層２４を成膜し、その上面の所定の箇
所にブロッキング層兼第１のトップゲート絶縁膜２５を
パターン形成し、その上面全体にｎ+シリコン層２６
（２７）を成膜する。次に、図２（Ｂ）に示すように、
ｎ+シリコン層２６（２７）及び半導体層２４をパター
ニングする。この場合、ｎ+シリコン層２６（２７）は
半導体層２４と同じ形状であって、図１に示すように、
２つに分離されていない。次に、図２（Ｃ）に示すよう
に、上面全体にソース・ドレイン電極形成用層２８（２
９）を成膜し、その上面の所定の箇所にレジスト膜３２
をパターン形成する。次に、図２（Ｄ）に示すように、
レジスト膜３２をマスクとしてエッチングすることによ
り、ソース電極２８及びドレイン電極２９を形成し、ま
た２つのｎ+シリコン層２６、２７を形成する。次に、
レジスト膜３２を剥離する。次に、ブロッキング層兼第
１のトップゲート絶縁膜２５の露出された表面に残留す
る有機汚染物（図示せず）を酸素プラズマによるアッシ
ング等により除去する。次に、図１に示すように、上面
全体に第２のトップゲート絶縁膜３０を形成し、その上
面の所定の箇所にトップゲート電極３１をパターン形成
する。かくして、フォトセンサ素子が製造される。
子の製造方法の一例について図２を参照して説明する。
まず、図２（Ａ）に示すように、透明基板２１の上面の
所定の箇所にボトムゲート電極２２をパターン形成し、
その上面全体にボトムゲート絶縁膜２３を成膜し、その
上面全体に半導体層２４を成膜し、その上面の所定の箇
所にブロッキング層兼第１のトップゲート絶縁膜２５を
パターン形成し、その上面全体にｎ+シリコン層２６
（２７）を成膜する。次に、図２（Ｂ）に示すように、
ｎ+シリコン層２６（２７）及び半導体層２４をパター
ニングする。この場合、ｎ+シリコン層２６（２７）は
半導体層２４と同じ形状であって、図１に示すように、
２つに分離されていない。次に、図２（Ｃ）に示すよう
に、上面全体にソース・ドレイン電極形成用層２８（２
９）を成膜し、その上面の所定の箇所にレジスト膜３２
をパターン形成する。次に、図２（Ｄ）に示すように、
レジスト膜３２をマスクとしてエッチングすることによ
り、ソース電極２８及びドレイン電極２９を形成し、ま
た２つのｎ+シリコン層２６、２７を形成する。次に、
レジスト膜３２を剥離する。次に、ブロッキング層兼第
１のトップゲート絶縁膜２５の露出された表面に残留す
る有機汚染物（図示せず）を酸素プラズマによるアッシ
ング等により除去する。次に、図１に示すように、上面
全体に第２のトップゲート絶縁膜３０を形成し、その上
面の所定の箇所にトップゲート電極３１をパターン形成
する。かくして、フォトセンサ素子が製造される。
【０００９】（第２実施形態）図３はこの発明の第２実
施形態におけるフォトセンサ素子の要部の断面図を示し
たものである。このフォトセンサ素子では、トップゲー
ト電極３１は、ブロッキング層兼第１のトップゲート絶
縁膜２５の図３におけるほぼ右半分（またはほぼ左半
分）重なり、且つ、ドレイン電極２９（またはソース電
極２８）の一部と重なるように設けられている。また、
この場合、図３において、トップゲート電極３１の左端
部とソース電極２８の右端部との間の間隔は図１に示す
場合と同じとなっているが、トップゲート電極３１の左
端部とドレイン電極２９の左端部との間の間隔は図１に
示す場合よりも小さくなっている。そして、この後者の
間隔が小さくなった分に応じて、ブロッキング層兼第１
のトップゲート絶縁膜２５の図３における左右方向の長
さ、つまりダブルゲート型薄膜トランジスタのチャネル
長が短くなっている。この結果、ダブルゲート型薄膜ト
ランジスタのサイズを小さくすることができ、このフォ
トセンサ素子を２次元フォトセンサ素子とした場合、そ
の解像度を向上させることができる。しかも、トップゲ
ート電極３１をドレイン電極２９（またはソース電極２
８）の一部と重なるように設けているので、トップゲー
ト電極３１の幅を図１に示す場合よりも大きくすること
ができ、ひいてはこのトップゲート電極３１を含むトッ
プゲート配線が断線しにくいようにすることができる。
ただし、この場合、半導体層２４のトップゲート電極３
１と重ならない部分が小さくなるので、トップゲート電
極３１の材料としては、クロムやアルミニウム等の遮光
性材料よりもＩＴＯ等の透過性材料の方が好ましい。
施形態におけるフォトセンサ素子の要部の断面図を示し
たものである。このフォトセンサ素子では、トップゲー
ト電極３１は、ブロッキング層兼第１のトップゲート絶
縁膜２５の図３におけるほぼ右半分（またはほぼ左半
分）重なり、且つ、ドレイン電極２９（またはソース電
極２８）の一部と重なるように設けられている。また、
この場合、図３において、トップゲート電極３１の左端
部とソース電極２８の右端部との間の間隔は図１に示す
場合と同じとなっているが、トップゲート電極３１の左
端部とドレイン電極２９の左端部との間の間隔は図１に
示す場合よりも小さくなっている。そして、この後者の
間隔が小さくなった分に応じて、ブロッキング層兼第１
のトップゲート絶縁膜２５の図３における左右方向の長
さ、つまりダブルゲート型薄膜トランジスタのチャネル
長が短くなっている。この結果、ダブルゲート型薄膜ト
ランジスタのサイズを小さくすることができ、このフォ
トセンサ素子を２次元フォトセンサ素子とした場合、そ
の解像度を向上させることができる。しかも、トップゲ
ート電極３１をドレイン電極２９（またはソース電極２
８）の一部と重なるように設けているので、トップゲー
ト電極３１の幅を図１に示す場合よりも大きくすること
ができ、ひいてはこのトップゲート電極３１を含むトッ
プゲート配線が断線しにくいようにすることができる。
ただし、この場合、半導体層２４のトップゲート電極３
１と重ならない部分が小さくなるので、トップゲート電
極３１の材料としては、クロムやアルミニウム等の遮光
性材料よりもＩＴＯ等の透過性材料の方が好ましい。
【００１０】（第３実施形態）図４はこの発明の第３実
施形態におけるフォトセンサ素子の要部の断面図を示し
たものである。このフォトセンサ素子では、トップゲー
ト電極３１は、ブロッキング層兼第１のトップゲート絶
縁膜２５の全部と重なり、且つ、ソース電極２８及びド
レイン電極２９の双方の各一部と重なるように設けられ
ている。また、この場合、図４において、ソース電極２
８の右端部とドレイン電極２９の左端部との間の間隔
は、図１において、例えばトップゲート電極３１の左端
部とドレイン電極２９の左端部との間の間隔と同じとな
っている。そして、この間隔の相違に応じて、ブロッキ
ング層兼第１のトップゲート絶縁膜２５の図４における
左右方向の長さ、つまりダブルゲート型薄膜トランジス
タのチャネル長が短くなっている。この結果、ダブルゲ
ート型薄膜トランジスタのサイズをさらに小さくするこ
とができ、このフォトセンサ素子を２次元フォトセンサ
素子とした場合、その解像度をさらに向上させることが
できる。しかも、トップゲート電極３１をソース電極２
８及びドレイン電極２９の双方の各一部と重なるように
設けているので、トップゲート電極３１の幅を図３に示
す場合よりも大きくすることができ、ひいてはこのトッ
プゲート電極３１を含むトップゲート配線がさらに断線
しにくいようにすることができる。ただし、この場合、
ソース電極２８とドレイン電極２９との間における半導
体層２４をトップゲート電極３１によって完全に被うこ
とになるので、トップゲート電極３１をＩＴＯ等の透過
性材料によって形成する。
施形態におけるフォトセンサ素子の要部の断面図を示し
たものである。このフォトセンサ素子では、トップゲー
ト電極３１は、ブロッキング層兼第１のトップゲート絶
縁膜２５の全部と重なり、且つ、ソース電極２８及びド
レイン電極２９の双方の各一部と重なるように設けられ
ている。また、この場合、図４において、ソース電極２
８の右端部とドレイン電極２９の左端部との間の間隔
は、図１において、例えばトップゲート電極３１の左端
部とドレイン電極２９の左端部との間の間隔と同じとな
っている。そして、この間隔の相違に応じて、ブロッキ
ング層兼第１のトップゲート絶縁膜２５の図４における
左右方向の長さ、つまりダブルゲート型薄膜トランジス
タのチャネル長が短くなっている。この結果、ダブルゲ
ート型薄膜トランジスタのサイズをさらに小さくするこ
とができ、このフォトセンサ素子を２次元フォトセンサ
素子とした場合、その解像度をさらに向上させることが
できる。しかも、トップゲート電極３１をソース電極２
８及びドレイン電極２９の双方の各一部と重なるように
設けているので、トップゲート電極３１の幅を図３に示
す場合よりも大きくすることができ、ひいてはこのトッ
プゲート電極３１を含むトップゲート配線がさらに断線
しにくいようにすることができる。ただし、この場合、
ソース電極２８とドレイン電極２９との間における半導
体層２４をトップゲート電極３１によって完全に被うこ
とになるので、トップゲート電極３１をＩＴＯ等の透過
性材料によって形成する。
【００１１】（第４実施形態）図５はこの発明の第４実
施形態におけるフォトセンサ素子の要部の断面図を示し
たものである。このフォトセンサ素子において、図１に
示す場合と異なる点は、半導体層２４の両側におけるボ
トムゲート絶縁膜２３の上面にｎ+シリコン層２６、２
７を半導体層２４に連続させて設けた点である。次に、
このフォトセンサ素子の製造方法の一例について図６を
参照して説明する。まず、図６（Ａ）に示すように、透
明基板２１の上面の所定の箇所にボトムゲート電極２２
をパターン形成し、その上面全体にボトムゲート絶縁膜
２３を成膜し、その上面全体に半導体層２４を成膜し、
その上面の所定の箇所にブロッキング層兼第１のトップ
ゲート絶縁膜２５をパターン形成する。次に、図６
（Ｂ）に示すように、ブロッキング層兼第１のトップゲ
ート絶縁膜２５をマスクとしてｎ型ドーパントイオンを
ドーピングし、ブロッキング層兼第１のトップゲート絶
縁膜２５下以外の領域における半導体層２４をｎ+シリ
コン層２６、２７とする。次に、図６（Ｃ）に示すよう
に、ｎ+シリコン層２６、２７をパターニングする。以
下の製造工程は省略する。
施形態におけるフォトセンサ素子の要部の断面図を示し
たものである。このフォトセンサ素子において、図１に
示す場合と異なる点は、半導体層２４の両側におけるボ
トムゲート絶縁膜２３の上面にｎ+シリコン層２６、２
７を半導体層２４に連続させて設けた点である。次に、
このフォトセンサ素子の製造方法の一例について図６を
参照して説明する。まず、図６（Ａ）に示すように、透
明基板２１の上面の所定の箇所にボトムゲート電極２２
をパターン形成し、その上面全体にボトムゲート絶縁膜
２３を成膜し、その上面全体に半導体層２４を成膜し、
その上面の所定の箇所にブロッキング層兼第１のトップ
ゲート絶縁膜２５をパターン形成する。次に、図６
（Ｂ）に示すように、ブロッキング層兼第１のトップゲ
ート絶縁膜２５をマスクとしてｎ型ドーパントイオンを
ドーピングし、ブロッキング層兼第１のトップゲート絶
縁膜２５下以外の領域における半導体層２４をｎ+シリ
コン層２６、２７とする。次に、図６（Ｃ）に示すよう
に、ｎ+シリコン層２６、２７をパターニングする。以
下の製造工程は省略する。
【００１２】このように、このフォトセンサ素子では、
半導体層２４の両側におけるボトムゲート絶縁膜２３の
上面にｎ+シリコン層２６、２７を半導体層２４に連続
させて設けているので、ｎ+シリコン層２６、２７にブ
ロッキング層兼第１のトップゲート絶縁膜２５の端部に
起因する断線が全く生じないようにすることができる。
また、ブロッキング層兼第１のトップゲート絶縁膜２５
をマスクとしたｎ型ドーパントイオンのドーピングによ
り、ブロッキング層兼第１のトップゲート絶縁膜２５下
以外の領域にｎ+シリコン層２６、２７を形成している
ので、ｎ+シリコン層２６、２７を成膜して形成する場
合と比較して、製造工程を簡易化することができる。
半導体層２４の両側におけるボトムゲート絶縁膜２３の
上面にｎ+シリコン層２６、２７を半導体層２４に連続
させて設けているので、ｎ+シリコン層２６、２７にブ
ロッキング層兼第１のトップゲート絶縁膜２５の端部に
起因する断線が全く生じないようにすることができる。
また、ブロッキング層兼第１のトップゲート絶縁膜２５
をマスクとしたｎ型ドーパントイオンのドーピングによ
り、ブロッキング層兼第１のトップゲート絶縁膜２５下
以外の領域にｎ+シリコン層２６、２７を形成している
ので、ｎ+シリコン層２６、２７を成膜して形成する場
合と比較して、製造工程を簡易化することができる。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、トップゲート絶縁膜をブロッキング層兼第１のトッ
プゲート絶縁膜と第２のトップゲート絶縁膜の２層構造
としているので、ブロッキング層兼第１のトップゲート
絶縁膜の膜厚をできるだけ小さくするとともに、第２の
トップゲート絶縁膜の膜厚をできるだけ大きくすること
ができ、したがって全体としてのトップゲート絶縁膜の
膜厚を大きくしても、ブロッキング層兼第１のトップゲ
ート絶縁膜の膜厚に起因する従来のような問題が生じな
いようにすることができる。
ば、トップゲート絶縁膜をブロッキング層兼第１のトッ
プゲート絶縁膜と第２のトップゲート絶縁膜の２層構造
としているので、ブロッキング層兼第１のトップゲート
絶縁膜の膜厚をできるだけ小さくするとともに、第２の
トップゲート絶縁膜の膜厚をできるだけ大きくすること
ができ、したがって全体としてのトップゲート絶縁膜の
膜厚を大きくしても、ブロッキング層兼第１のトップゲ
ート絶縁膜の膜厚に起因する従来のような問題が生じな
いようにすることができる。
【図１】この発明の第１実施形態におけるフォトセンサ
素子の要部の断面図。
素子の要部の断面図。
【図２】（Ａ）〜（Ｄ）はそれぞれ図１に示すフォトセ
ンサ素子の製造方法の一例を説明するために示す断面
図。
ンサ素子の製造方法の一例を説明するために示す断面
図。
【図３】この発明の第２実施形態におけるフォトセンサ
素子の要部の断面図。
素子の要部の断面図。
【図４】この発明の第３実施形態におけるフォトセンサ
素子の要部の断面図。
素子の要部の断面図。
【図５】この発明の第４実施形態におけるフォトセンサ
素子の要部の断面図。
素子の要部の断面図。
【図６】（Ａ）〜（Ｃ）はそれぞれ図４に示すフォトセ
ンサ素子の製造方法の一例を説明するために示す断面
図。
ンサ素子の製造方法の一例を説明するために示す断面
図。
【図７】従来のフォトセンサ素子の一例の一部の断面
図。
図。
２１ 透明基板 ２２ ボトムゲート電極 ２３ ボトムゲート絶縁膜 ２４ 半導体層 ２５ ブロッキング層兼第１のトップゲート絶縁膜 ２６、２７ ｎ+シリコン層 ２８ ソース電極 ２９ ドレイン電極 ３０ 第２のトップゲート絶縁膜 ３１ トップゲート電極
Claims (5)
- 【請求項１】 基板と、この基板上に設けられたボトム
ゲート電極と、このボトムゲート電極上に設けられたボ
トムゲート絶縁膜と、このボトムゲート絶縁膜上に設け
られた半導体層と、この半導体層上の中央部に設けられ
たブロッキング層兼第１のトップゲート絶縁膜と、この
ブロッキング層兼第１のトップゲート絶縁膜上の両側及
び前記半導体層上の両側に設けられた２つのｎ+シリコ
ン層と、この２つのｎ+シリコン層上に設けられたソー
ス電極及びドレイン電極と、前記ソース電極、前記ドレ
イン電極及びその間の前記ブロッキング層兼第１のトッ
プゲート絶縁膜上に設けられた第２のトップゲート絶縁
膜と、この第２のトップゲート絶縁膜上に設けられたト
ップゲート電極とを具備することを特徴とするフォトセ
ンサ素子。 - 【請求項２】 基板と、この基板上に設けられたボトム
ゲート電極と、このボトムゲート電極上に設けられたボ
トムゲート絶縁膜と、このボトムゲート絶縁膜上に設け
られた半導体層と、この半導体層の両側における前記ボ
トムゲート絶縁膜上に前記半導体層に連続して設けられ
た２つのｎ+シリコン層と、前記半導体層上に設けられ
たブロッキング層兼第１のトップゲート絶縁膜と、この
ブロッキング層兼第１のトップゲート絶縁膜上の両側及
び前記２つのｎ+シリコン層上に設けられたソース電極
及びドレイン電極と、前記ソース電極、前記ドレイン電
極及びその間の前記ブロッキング層兼第１のトップゲー
ト絶縁膜上に設けられた第２のトップゲート絶縁膜と、
この第２のトップゲート絶縁膜上に設けられたトップゲ
ート電極とを具備することを特徴とするフォトセンサ素
子。 - 【請求項３】 請求項１または２記載の発明において、
前記トップゲート電極は、前記ブロッキング層兼第１の
トップゲート絶縁膜の所定の一部と重なり、且つ、前記
ソース電極及び前記ドレイン電極の双方と重ならないよ
うに設けられていることを特徴とするフォトセンサ素
子。 - 【請求項４】 請求項１または２記載の発明において、
前記トップゲート電極は、前記ブロッキング層兼第１の
トップゲート絶縁膜の所定の一部と重なり、且つ、前記
ソース電極と前記ドレイン電極のいずれか一方と重なる
ように設けられていることを特徴とするフォトセンサ素
子。 - 【請求項５】 請求項１または２記載の発明において、
前記トップゲート電極は、前記ブロッキング層兼第１の
トップゲート絶縁膜の全部と重なり、且つ、前記ソース
電極及び前記ドレイン電極の双方と重なるように設けら
れていることを特徴とするフォトセンサ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10078574A JPH11261097A (ja) | 1998-03-12 | 1998-03-12 | フォトセンサ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10078574A JPH11261097A (ja) | 1998-03-12 | 1998-03-12 | フォトセンサ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261097A true JPH11261097A (ja) | 1999-09-24 |
Family
ID=13665682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10078574A Abandoned JPH11261097A (ja) | 1998-03-12 | 1998-03-12 | フォトセンサ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261097A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100444405C (zh) * | 2004-07-02 | 2008-12-17 | 中华映管股份有限公司 | 双栅级薄膜电晶体与像素结构及其制造方法 |
| US7982268B2 (en) | 2006-06-15 | 2011-07-19 | Au Optronics Corp. | Dual-gate transistor and pixel structure using the same |
| US8698167B2 (en) | 2010-12-06 | 2014-04-15 | Samsung Display Co., Ltd. | Light sensor and display apparatus having the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237008A (ja) * | 1993-02-08 | 1994-08-23 | Casio Comput Co Ltd | フォトセンサ |
| JPH06291353A (ja) * | 1993-03-30 | 1994-10-18 | Casio Comput Co Ltd | フォトセンサの光検出方法 |
| JPH08167725A (ja) * | 1994-12-13 | 1996-06-25 | Casio Comput Co Ltd | マイクロミラーアレイとその製造方法及び光電変換装置 |
-
1998
- 1998-03-12 JP JP10078574A patent/JPH11261097A/ja not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237008A (ja) * | 1993-02-08 | 1994-08-23 | Casio Comput Co Ltd | フォトセンサ |
| JPH06291353A (ja) * | 1993-03-30 | 1994-10-18 | Casio Comput Co Ltd | フォトセンサの光検出方法 |
| JPH08167725A (ja) * | 1994-12-13 | 1996-06-25 | Casio Comput Co Ltd | マイクロミラーアレイとその製造方法及び光電変換装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100444405C (zh) * | 2004-07-02 | 2008-12-17 | 中华映管股份有限公司 | 双栅级薄膜电晶体与像素结构及其制造方法 |
| US7982268B2 (en) | 2006-06-15 | 2011-07-19 | Au Optronics Corp. | Dual-gate transistor and pixel structure using the same |
| US8378423B2 (en) | 2006-06-15 | 2013-02-19 | Au Optronics Corp. | Dual-gate transistor and pixel structure using the same |
| US8698167B2 (en) | 2010-12-06 | 2014-04-15 | Samsung Display Co., Ltd. | Light sensor and display apparatus having the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040806 |