KR100912394B1 - 고전위 전원전압 트랜지스터의 수를 저감시키는 고전위스트레스 테스트 회로 - Google Patents

고전위 전원전압 트랜지스터의 수를 저감시키는 고전위스트레스 테스트 회로 Download PDF

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Abstract

고전위 전원전압 트랜지스터의 수를 저감시키는 고전위 스트레스 테스트 회로가 게시된다. 상기와 같은 본 발명의 고전위 스트레스 테스트 회로에서는, 레벨 쉬프터 이전의 단에 배치되는 내부 데이터 생성부에서 생성되는 내부 데이터 및 반전 내부 데이터가 HVS 테스트 모드에서 "H" 또는 "L" 상태로 제어된다. 이에 따라, 레벨 쉬프터에서 제공되는 디지털 데이터 및 반전 디지털 데이터는 별도의 로직회로를 거치지 않고, 바로 앤모스 디코더 또는 피모스 디코더에 사용될 수 있다. 따라서, 본 발명의 고전위 스트레스 테스트 회로에 의하면, 고전위 전원전압(HVDD)을 사용하는 트랜지스터의 수가 현저히 감소된다.

Description

고전위 전원전압 트랜지스터의 수를 저감시키는 고전위 스트레스 테스트 회로{High voltage stress test circuit with decreasing the number of high power volatge transistors}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 고전위 스트레스 테스트 회로가 적용될 수 있는 앤모스 디코더를 설명하기 위한 도면이다.
도 2는 종래의 고전압 스트레스 테스트 회로를 설명하기 위한 도면이다.
도 3은 도 2의 레벨 쉬프터를 나타내는 도면이다.
도 4는 도 2의 논리합 게이트들을 트랜지스터 레벨로 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 고전위 스트레스 테스트 회로를 나타내는 도면이다.
도 6은 도 5의 트라이 스테이트 인버터를 나타내는 도면이다.
도 7은 도 5의 레벨 쉬프터를 자세히 나타내는 도면이다.
도 8은 고전위 스트레스 테스트 회로가 적용될 수 있는 피모스 디코더를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 일실시예에 따른 고전위 스트레스 테스트 회로를 나타내는 도면이다.
도 10은 도 9의 레벨 쉬프터를 자세히 나타내는 도면이다.
도 11은 본 발명의 또 다른 일실시예에 따른 고전위 스트레스 테스트 회로를 나타내는 도면이다.
본 발명은 반도체 장치의 고전위 스트레스(HVS: High Voltage Stress) 테스트 회로에 관한 것으로서, 특히 디코더용 고전위 스트레스 테스트 회로에 관한 것이다.
일반적으로, 반도체 장치의 제조시에 제품에 대한 테스트 과정이 수행된다. 이때, '테스트'란 제조된 반도체 장치의 반도체 소자를 테스트 장치에서 실행시켜 전기적 특성, 기능적 특성 등을 검사하여, 양품과 불량품을 빠른 시간 내에 구별하는 것이 요구된다. 그리고, 이러한 테스트를 통해 얻어진 결과 데이터를 수집 및 분석하여 소자 제조 공정에 적용함으로써, 제품의 특성과 수율을 향상시킬 수 있게 된다.
이와 같은 테스트의 한 종류로, HVS 테스트가 있다. HVS 테스트는 반도체 장치의 모스 트랜지스터의 절연막의 양단에 고전위를 강제적으로 인가하여 스트레스 를 가하여 잠재적인 불량을 조기에 발견하는 테스트 방법이다. 이러한 테스트를 통하여 발견되는 잠재적인 불량을 제거함으로써, 제품의 신뢰성이 향상될 수 있게 된다.
그리고, 반도체 장치에는 다양한 종류의 디코더가 사용되는데, 도 1에 도시되는 바와 같은, 1비트 앤모스 디코더가 예로서 제시된다. 도 1의 앤모스 디코더는, 노말 모드에서, 입력되는 디지털 데이터(DH)의 논리상태에 2개의 입력 전압레벨들(V11, V12) 중의 어느하나를 출력 신호(DOUT1)의 전압레벨로 발생한다. 도 1에서, 신호 DH는 상기 디지털 데이터(DH)의 반전 디지털 데이터들을 의미한다.
이때, 도 1과 같은 디코더에 내장되는 트랜지스터들(11, 12)에 대한 HVS 테스트를 짧은 시간 내에 수행하기 위하여, 상기 입력 전압레벨들(V11, V12)를 모두 접지전압(VSS)으로 제어한 상태에서, 상기 디지털 데이터(DH)와 상기 반전 디지털 데이터(DHB)를 모두 고전위 전원전압(HVDD)으로 인가하는 것이 요구된다.
이와 같은 HVS 테스트를 위하여, 고전압 스트레스 테스트 회로가 반도체 장치에 내장된다. 고전압 스트레스 테스트 회로에서 제공되는 디지털 데이터(DH)와 상기 반전 디지털 데이터(DHB)는, 노말 모드에서는, 입력 데이터에 따라 서로 상반되는 논리 상태를 가지지만, HVS 테스트 모드에서는, 입력 데이터에 관계없이 모두 고전위 전원전압(HVDD)를 가진다.
도 2는 종래의 고전압 스트레스 테스트 회로를 설명하기 위한 도면이다. 도 2의 고전압 스트레스 테스트 회로는 크게 입력 데이터(DI)에 대응하여 내부 데이터(IDI)와 반전 내부 데이터(IDIB)를 생성하는 내부 데이터 생성부(110), 내부 데 이터(IDI)와 반전 내부 데이터(IDIB)를 고전위 전원전압(HVDD)으로 레벨 쉬프트하여 출력 데이터(ODI) 및 반전 출력 데이터(ODIB)를 생성하는 레벨 쉬프터(130)를 포함한다. 이때, 상기 내부 데이터 생성부(110)에는 저전위 전원전압(LVDD)이 사용되며, 상기 레벨 쉬프터(130)에는 고전위 전원전압(HVDD)이 사용된다.
여기서, 상기 레벨 쉬프터(130)는, 도 3에 도시되는 바와 같이, 고전위 전원전압(HVDD)을 사용하기 위한 6개의 트랜지스터들(131-136)으로 구현되는 것이 일반적이다. 피모스 트랜지스터(131)와 피모스 트랜지스터(132)는 각각 반전 출력 데이터(ODIB) 및 출력 데이터(ODI)의 풀다운에 응답하여, 상기 출력 데이터(ODI) 및 반전 출력 데이터(ODIB)를 고전위 전원전압(HVDD)으로 풀업한다. 피모스 트랜지스터들(131, 132)은 저항적 역할을 수행하는 것으로서, 상기 출력 데이터(ODI) 및 반전 출력 데이터(ODIB)의 스위칭 동작에서 발생될 수 있는 솟-서킷 전류(short-circuit current)를 감소시키는 역할을 수행한다. 그리고, 앤모스 트랜지스터(135)와 앤모스 트랜지스터(136)는 각각 반전 출력 데이터(ODIB) 및 출력 데이터(ODI)의 풀업에 응답하여, 상기 출력 데이터(ODI) 및 반전 출력 데이터(ODIB)를 접지전압(VSS)으로 풀다운한다.
또한, 도 2의 종래의 고전압 스트레스 테스트 회로에서는, 상기 출력 데이터(ODI) 및 반전 출력 데이터(ODIB)에 대응하여 상기 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)를 발생하는 테스트 응답부(150)로서, 2개의 논리합 게이트(151, 152)를 구성되는 테스트 응답부(150)를 추가적으로 포함한다. 상기 2개의 논리합 게이트들(151, 152)은 테스트 모드 신호(VTEST)가 "H"로 활성화되는 고전압 스트레스 테스트 모드에서, 상기 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)를 상기 출력 데이터(ODI) 및 반전 출력 데이터(ODIB)의 논리상태에 관계없이 "H"로 제어한다. 그리고, 상기 논리합 게이트들(151, 152) 각각은, 도 4에 도시되는 바와 같이, 6개의 트랜지스터들(21-26)로 구현되는 것이 일반적이다. 이때, 상기 테스트 응답부(150)에는 고전위 전원전압(HVDD)이 사용된다.
한편, 고전위 전원전압(HVDD)을 사용하는 모스 트랜지스터는, 문턱전압 이하의 누설전류 등을 고려하여, 저전위 전원전압(LVDD)을 사용하는 모스 트랜지스터보다, 월등히 큰 레이아웃 면적이 요구되는 것이 일반적이다. 그러므로, 반도체 장치의 레이아웃 면적을 감소시키기 위해서는, 고전위 전원전압(HVDD)을 사용하는 모스 트랜지스터의 수를 감소시키는 것이 요구된다.
따라서, 본 발명의 목적은 레이아웃 면적을 최소화하기 위한 반도체 장치의 고전압 스트레스 테스트 회로로서, 고전위 전원전압을 사용하는 트랜지스터의 수를 감소시키는 반도체 장치의 고전압 스트레스 테스트 회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 고전위 스트레스 테스트 회로에 관한 것이다. 본 발명의 고전위 스트레스 테스트 회로는 저전위 전원전압을 풀업전압으로 사용하여 내부 데이터 및 반전 내부 데이터를 생성하는 내부 데이터 생성부로서, 노말모드에서 상기 내부 데이터 및 상기 반전 내부 데이터는 입력 데이터에 대응하는 논리상태를 가지며, 고전위 스트레스 테스트 모드에서 상기 내부 데이터 및 상기 반전 내부 데이터는 상기 입력 데이터의 논리상태에 관계없이 각각의 내부 논리상태로 제어되는 상기 내부 데이터 생성부; 및 상기 내부 데이터 및 상기 반전 내부 데이터를 수신하며, 풀업전압이 고전위 전원전압으로 레벨 쉬프트되는 디지털 데이터 및 반전 디지털 데이터를 생성하는 레벨 쉬프터로서, 노말모드에서 상기 디지털 데이터 및 상기 반전 디지털 데이터는 상기 내부 데이터 및 상기 반전 내부 데이터에 대응하는 논리상태를 가지며, 고전위 스트레스 테스트 모드에서 상기 디지털 데이터 및 상기 반전 디지털 데이터는 상기 내부 데이터 및 상기 반전 내부 데이터의 논리상태에 관계없이 소정의 출력 논리상태로 각각 제어되는 상기 레벨 쉬프터를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 5는 본 발명의 일실시예에 따른 고전위 스트레스 테스트 회로를 나타내는 도면이다. 도 5를 참조하면, 본 발명의 고전위 스트레스 테스트 회로(200)는 내부 데이터 생성부(210) 및 레벨 쉬프터(230)를 구비한다. 이때, 상기 내부 데이터 생성부(210)는 저전위 전원전압(LVDD)을 풀업전압으로 사용하며, 상기 레벨 쉬프터(230)는 고전위 전원전압(HVDD)을 풀업전압으로 사용한다.
상기 내부 데이터 생성부(210)는 입력 데이터(DI)를 수신하며, 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)를 생성한다.
상기 내부 데이터 생성부(210)는 구체적으로 반전 내부 데이터 생성 유닛(211) 및 내부 데이터 생성 유닛(213)을 구비한다.
상기 반전 내부 데이터 생성 유닛(211)은, 테스트 모드 신호(VTEST)가 "L"로 비활성화되는 노말 모드에서, 상기 입력 데이터(DI)를 반전하여, 상기 반전 내부 데이터(IDIB)를 생성한다. 그리고, 상기 반전 내부 데이터 생성 유닛(211)은, 테스트 모드 신호(VTEST)가 "H"로 활성화되는 고전위 스트레스 테스트 모드(이하, 'HVS 테스트 모드'라 함)에서, 상기 반전 내부 데이터(IDIB)를 접지전압(VSS)으로 제어한다.
그리고, 상기 내부 데이터 생성 유닛(213)은, 노말 모드에서, 상기 반전 내부 데이터(IDIB)를 반전하여, 상기 내부 데이터(IDI)를 생성한다. 그리고, 상기 내부 데이터 생성 유닛(213)은, HVS 테스트 모드에서, 상기 내부 데이터(IDI)를 접지전압(VSS)으로 제어한다.
상기 반전 내부 데이터 생성 유닛(211)은 더욱 구체적으로 트라이 스테이트 인버터(211a) 및 트랜지스터(211b)를 구비한다. 상기 트라이 스테이트 인버 터(211a)는, 상기 노말모드에서, 상기 입력 데이터(DI)를 반전하여, 상기 반전 내부 데이터(IDIB)를 생성한다. 상기 트라이 스테이트 인버터(211a)는, 도 6에 도시되는 바와 같이, 테스트 모드 신호(VTEST)가 "L"인 경우에는, 입력신호(IN)를 인버팅하여 출력신호(OUT)를 발생한다. 그리고, 테스트 모드 신호(VTEST)가 "H"인 경우, "L"의 입력신호(IN)에 대하여, 출력신호(OUT)는 하이 임피던스(high impedence) 상태로 된다.
그리고, 트랜지스터(211b)는 상기 HVS 테스트 모드에서, 상기 반전 내부 데이터(IDIB)를 상기 접지전압(VSS)으로 제어한다.
정리하면, 상기 반전 내부 데이터 생성 유닛(211)은 상기 입력 데이터(DI)와 상기 테스트 모드 신호(VTEST)를 입력들로 하고, 상기 반전 내부 데이터(IDIB)를 출력으로 하는 노어(NOR) 게이트로 구동된다.
그리고, 상기 내부 데이터 생성 유닛(213)은 더욱 구체적으로 트라이 스테이트 인버터(213a) 및 트랜지스터(213b)를 구비한다. 상기 트라이 스테이트 인버터(213a)는, 상기 노말모드에서, 상기 반전 내부 데이터(IDIB)를 반전하여, 상기 내부 데이터(IDI)를 생성한다. 그리고, 트랜지스터(213b)는 상기 HVS 테스트 모드에서, 상기 내부 데이터(IDI)를 상기 접지전압(VSS)으로 제어한다.
정리하면, 상기 내부 데이터 생성 유닛(213)은 상기 반전 내부 데이터(IDIB)와 상기 테스트 모드 신호(VTEST)를 입력들로 하고, 상기 내부 데이터(IDI)를 출력으로 하는 노어(NOR) 게이트로 구동된다.
이상과 같은 상기 내부 데이터 생성부(210)에서 발생되는 상기 내부 데이 터(IDI) 및 반전 내부 데이터(IDIB)의 논리상태는, 다음과 같이, 제어된다.
즉, 노말 모드에서의 상기 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)는, 상기 입력 데이터(DI)에 대응하는 논리상태를 가진다. 예를 들어, 노말 모드에서 상기 입력 데이터(DI)가 "H"인 경우, 상기 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)는 각각 "H" 및 "L"의 논리상태를 가진다.
반면에, HVS 테스트 모드에서의 상기 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)는, 상기 입력 데이터(DI)의 논리상태에 관계없이, 각각의 내부 논리상태(도 5의 실시예에서는, "L"임)를 가진다. 즉, HVS 테스트 모드에서, 상기 입력 데이터(DI)가 "H"이든지 "L"이든지 관계없이, 상기 내부 데이터(IDI) 및 반전 내부 데이터(IDIB) 모두는 "L"의 논리상태로 제어된다.
도 5의 본 발명의 고전위 스트레스 테스트 회로에서의 내부 데이터 생성부(210)는, 도 2의 종래의 고전위 스트레스 테스트 회로에서의 내부 데이터 생성부(110)와는 달리, HVS 테스트 모드에서, 상기 입력 데이터(DI)의 논리상태에 관계없이, 상기 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)를 각각의 내부 논리상태로 제어함에 유의한다.
계속 도 5를 참조하면, 상기 레벨 쉬프터(230)는 상기 내부 데이터(IDI) 및 상기 반전 내부 데이터(IDIB)를 수신하며, 풀업전압이 상기 고전위 전원전압(HVDD)으로 레벨 쉬프트되는 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)를 생성한다.
도 7은 도 5의 레벨 쉬프터(230)를 자세히 나타내는 도면이다. 그리고, 도 7의 레벨 쉬프터는 HVS 테스트 모드에서, 피모스 트랜지스터가 중심으로 제어되는 피모스 제어타입 레벨 쉬프터이다. 도 7을 참조하면, 상기 레벨 쉬프터(230)는 전원단자(231), 접지단자(232), 출력 단자(233), 반전 출력 단자(234), 출력 풀업 유닛(235), 반전 출력 풀업 유닛(236), 출력 풀다운 유닛(237) 및 반전 출력 풀다운 유닛(238)을 구비한다.
상기 전원단자(231)에는 상기 고전위 전원전압(HVDD)가 인가되며, 상기 접지단자(232)에는 상기 접지전압(VSS)이 인가된다. 그리고, 상기 출력단자(233)는 상기 디지털 데이터(DH)를 제공하며, 상기 반전 출력단자(234)는 상기 반전 디지털 데이터(DHB)를 제공한다.
상기 출력 풀업 유닛(235)은 상기 전원단자(231)와 상기 출력 단자(233) 사이에 형성된다. 상기 노말 모드에서 상기 출력 풀업 유닛(235)은, 상기 반전 디지털 데이터(DHB)의 풀다운에 응답하여 상기 디지털 데이터(DH)를 상기 고전위 전원전압(HVDD)으로 풀업한다. 그리고, 상기 HVS 테스트 모드에서 상기 출력 풀업 유닛(235)은, 상기 반전 디지털 데이터(DHB)의 논리상태에 관계없이 상기 디지털 데이터(DH)를 풀업한다.
상기 출력 풀업 유닛(235)은 구체적으로 피모스 트랜지스터들(235a 내지 235c)을 구비한다.
상기 피모스 트랜지스터(235a)는 상기 전원단자(231)와 상기 출력단자(233) 사이에 형성되며, 상기 반전 디지털 데이터(DHB)에 게이팅된다.
상기 피모스 트랜지스터(235b)는 상기 전원단자(231)와 상기 출력단자(233) 사이에 상기 피모스 트랜지스터(235a)와 직렬로 형성된다. 상기 피모스 트랜지스 터(235b)는 상기 테스트 모드 신호(VTEST)에 응답하는 턴오프된다.
상기 피모스 트랜지스터(235c)는 상기 전원단자(231)와 상기 출력단자(233) 사이에 상기 피모스 트랜지스터들(235a, 235b)과 병렬로 형성된다. 상기 피모스 트랜지스터(235c)는 상기 테스트 모드 신호(VTEST)의 활성화 즉, 상기 테스트 모드 신호(VTEST)의 반전신호(VTESTB)의 "L"로의 천이에 응답하여 턴온되어, 상기 디지털 데이터(DH)를 상기 고전위 전원전압(HVDD)으로 풀업한다.
상기 반전 출력 풀업 유닛(236)은 상기 전원단자(231)와 상기 반전 출력 단자(234) 사이에 형성된다. 상기 노말 모드에서 상기 반전 출력 풀업 유닛(236)은, 상기 디지털 데이터(DH)의 풀다운에 응답하여 상기 반전 디지털 데이터(DHB)를 상기 고전위 전원전압(HVDD)으로 풀업한다. 그리고, 상기 HVS 테스트 모드에서 상기 반전 출력 풀업 유닛(236)은, 상기 디지털 데이터(DH)의 논리상태에 관계없이 상기 반전 디지털 데이터(DHB)를 풀업한다.
상기 반전 출력 풀업 유닛(236)은 구체적으로 피모스 트랜지스터들(236a 내지 236c)을 구비한다.
상기 피모스 트랜지스터(236a)는 상기 전원단자(231)와 상기 반전 출력단자(234) 사이에 형성되며, 상기 디지털 데이터(DH)에 게이팅된다.
상기 피모스 트랜지스터(236b)는 상기 전원단자(231)와 상기 반전 출력단자(234) 사이에 상기 피모스 트랜지스터(236a)와 직렬로 형성된다. 상기 피모스 트랜지스터(236b)는 상기 테스트 모드 신호(VTEST)에 응답하는 턴오프된다.
상기 피모스 트랜지스터(236c)는 상기 전원단자(231)와 상기 출력단자(233) 사이에 상기 피모스 트랜지스터들(236a, 236b)과 병렬로 형성된다. 상기 피모스 트랜지스터(236c)는 상기 테스트 모드 신호(VTEST)의 활성화에 응답에 응답하여 턴온되어, 상기 반전 디지털 데이터(DHB)를 상기 고전위 전원전압(HVDD)으로 풀업한다.
상기 출력 풀다운 유닛(237)은 상기 접지단자(232)와 상기 출력 단자(233) 사이에 형성된다. 상기 출력 풀다운 유닛(237)은 상기 반전 입력 데이터(IDIB)의 풀업에 응답하여 상기 디지털 데이터(DH)를 상기 접지전압(VSS)으로 풀다운한다.
상기 반전 출력 풀다운 유닛(238)은 상기 접지단자(232)와 상기 반전 출력 단자(234) 사이에 형성된다. 상기 반전 출력 풀다운 유닛(238)은 상기 입력 데이터(IDI)의 풀업에 응답하여 상기 반전 디지털 데이터(DHB)를 상기 접지전압(VSS)으로 풀다운한다.
이상과 같은 상기 레벨 쉬프터(230)에서 발생되는 상기 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)의 논리상태는, 다음과 같이, 제어된다.
즉, 노말 모드에서의 상기 디지털 데이터(DH) 및 상기 반전 디지털 데이터(DH)는 상기 내부 데이터(IDI) 및 상기 반전 내부 데이터(IDIB)에 대응하는 논리상태를 가진다. 반면에, HVS 테스트 모드에서 상기 디지털 데이터(DH) 및 상기 반전 디지털 데이터(DHB)는 상기 내부 데이터(IDI) 및 상기 반전 내부 데이터(IDIB)의 논리상태에 관계없이 소정의 출력 논리상태(도 5의 실시예에서는, "H"임)로 각각 제어된다.
한편, 본 발명의 고전위 스트레스 테스트 회로의 상기 레벨 쉬프터(230)에서 발생되는 상기 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)는 별도의 로직회로 를 거치지 않고, 바로 앤모스 디코더에 사용될 수 있음은 당업자에게는 자명하다.
이에 따라, 도 5 내지 도 7에 도시되는 본 발명의 고전위 스트레스 테스트 회로에서 사용되는 고전위 전원전압(HVDD)을 사용하는 트랜지스터의 수는, 도 2 내지 도 4에 도시되는 종래의 고전위 스트레스 테스트 회로에 비하여, (표 1)에 도시되는 바와 같이, 현저히 감소된다.
(표 1)
종래기술 본 발명
저전위 전원전압(LVDD)을 사용하는 트랜지스터의 수 4 8
고전위 전원전압(HVDD)을 사용하는 트랜지스터의 수 18 8
물론, 저전위 전원전압(LVDD)을 사용하는 트랜지스터의 수에 대해서는, 본 발명의 경우가 종래기술의 경우보다 다소 증가될 수 있다. 그러나, 고전위 전원전압(HVDD)을 사용하는 트랜지스터가, 저전위 전원전압(LVDD)을 사용하는 트랜지스터에 비하여, 4배 정도 큰 레이아웃 면적이 소요된다. 이점을 고려할 때, 본 발명은, 종래기술에 비하여, 레이아웃 면적이 약 1/2 정도로 감소된다.
한편, 본 발명의 기술적 사상은, 피모스 디코더를 위한 고전압 스트레스 테스트 회로에도 적용되도록 변형될 수 있다.
도 8은 피모스 디코더를 설명하기 위한 도면으로서, 1비트 피모스 디코더가 예로서 제시된다. 도 8의 피모스 디코더는, 노말 모드에서, 입력되는 디지털 데이터(DH)의 논리상태에 2개의 입력 전압레벨들(V21, V22) 중의 어느하나를 출력 신호(DOUT2)의 전압레벨로 발생한다.
이때, 도 8과 같은 디코더에 내장되는 트랜지스터들(21, 12)에 대한 HVS 테 스트를 짧은 시간 내에 수행하기 위하여, 상기 입력 전압레벨들(V21, V22)를 모두 고전위 w전원전압(HVDD)으로 제어한 상태에서, 상기 디지털 데이터(DH)와 상기 반전 디지털 데이터(DHB)를 모두 접지전압(VSS)으로 인가하는 것이 요구된다.
이와 같은 HVS 테스트를 위하여, 고전압 스트레스 테스트 회로에서 제공되는 디지털 데이터(DH)와 상기 반전 디지털 데이터(DHB)는, 노말 모드에서는, 입력 데이터에 따라 서로 상반되는 논리 상태를 가지지만, HVS 테스트 모드에서는, 입력 데이터에 관계없이 모두 접지전압(VSS)를 가진다.
도 9는 본 발명의 다른 일실시예에 따른 고전위 스트레스 테스트 회로를 나타내는 도면으로서, 도 5의 고전위 스트레스 테스트 회로의 변형예이다. 도 9의 고전위 스트레스 테스트 회로는 도 8과 같은 피모스 디코더에 적용될 수 있다.
도 9를 참조하면, 고전위 스트레스 테스트 회로(300)는 내부 데이터 생성부(310) 및 레벨 쉬프터(330)를 구비한다. 이때, 상기 내부 데이터 생성부(310)는 저전위 전원전압(LVDD)을 풀업전압으로 사용하며, 상기 레벨 쉬프터(330)는 고전위 전원전압(HVDD)을 풀업전압으로 사용한다.
상기 내부 데이터 생성부(310)는 입력 데이터(DI)를 수신하며, 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)를 생성하는 역할을 하는 것으로, 도 5의 내부 데이터 생성부(210)와 참조번호에 차이가 있을 뿐이며, 동일한 구성 및 작용효과를 가진다. 그러므로, 본 명세서에서는 설명의 편의를 위하여 그에 대한 구체적인 기술은 생략된다.
계속 도 9를 참조하면, 상기 레벨 쉬프터(330)는 상기 내부 데이터(IDI) 및 상기 반전 내부 데이터(IDIB)를 수신하며, 풀업전압이 상기 고전위 전원전압(HVDD)으로 레벨 쉬프트되는 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)를 생성한다.
도 10은 도 9의 레벨 쉬프터(330)를 자세히 나타내는 도면이다. 그리고, 도 7의 레벨 쉬프터(230)는 피모스 제어타입 레벨 쉬프터인 반면에, 도 10의 레벨 쉬프터(330)는, HVS 테스트 모드에서, 앤모스 트랜지스터가 중심으로 제어되는 앤모스 제어타입 레벨 쉬프터이다. 도 10을 참조하면, 상기 레벨 쉬프터(330)는 전원단자(331), 접지단자(332), 출력 단자(333), 반전 출력 단자(334), 출력 풀업 유닛(335), 반전 출력 풀업 유닛(336), 출력 풀다운 유닛(337) 및 반전 출력 풀다운 유닛(338)을 구비한다.
상기 전원단자(331)에는 상기 고전위 전원전압(HVDD)가 인가되며, 상기 접지단자(332)에는 상기 접지전압(VSS)이 인가된다. 그리고, 상기 출력단자(333)는 상기 디지털 데이터(DH)를 제공하며, 상기 반전 출력단자(334)는 상기 반전 디지털 데이터(DHB)를 제공한다.
상기 출력 풀업 유닛(335)은 상기 전원단자(331)와 상기 출력 단자(333) 사이에 형성된다. 상기 노말 모드에서 상기 출력 풀업 유닛(235)은, 상기 반전 디지털 데이터(DHB)의 풀다운에 응답하여 상기 디지털 데이터(DH)를 상기 고전위 전원전압(HVDD)으로 풀업한다. 하지만, 상기 HVS 테스트 모드에서 상기 출력 풀업 유닛(235)은, 상기 반전 디지털 데이터(DHB)의 논리상태에 관계없이 상기 출력 단자(333)와 상기 전원단자(331) 사이의 전기적 연결을 차단하여, 상기 디지털 데이터(DH)의 풀업을 차단한다.
상기 출력 풀업 유닛(335)은 구체적으로 피모스 트랜지스터들(335a 내지 335b)을 구비한다.
상기 피모스 트랜지스터(335a)는 상기 전원단자(331)와 상기 출력단자(333) 사이에 형성되며, 상기 반전 디지털 데이터(DHB)에 게이팅된다.
상기 피모스 트랜지스터(335b)는 상기 전원단자(331)와 상기 출력단자(333) 사이에 상기 피모스 트랜지스터(335a)와 직렬로 형성된다. 상기 피모스 트랜지스터(335b)는 상기 테스트 모드 신호(VTEST)에 응답하는 턴오프된다. 즉, 상기 HVS 테스트 모드에서 상기 피모스 트랜지스터(335b)는, 상기 반전 디지털 데이터(DHB)의 논리상태에 관계없이 턴오프되어, 상기 디지털 데이터(DH)의 풀업을 차단한다.
상기 반전 출력 풀업 유닛(336)은 상기 전원단자(331)와 상기 반전 출력 단자(334) 사이에 형성된다. 상기 노말 모드에서 상기 반전 출력 풀업 유닛(336)은, 상기 디지털 데이터(DH)의 풀다운에 응답하여 상기 반전 디지털 데이터(DHB)를 상기 고전위 전원전압(HVDD)으로 풀업한다. 하지만, 상기 HVS 테스트 모드에서 상기 출력 풀업 유닛(336)은, 상기 디지털 데이터(DH)의 논리상태에 관계없이 상기 반전 출력 단자(334)와 상기 전원단자(331) 사이의 전기적 연결을 차단하여, 상기 반전 디지털 데이터(DHB)의 풀업을 차단한다.
상기 반전 출력 풀업 유닛(336)은 구체적으로 피모스 트랜지스터들(336a 내지 336b)을 구비한다.
상기 피모스 트랜지스터(336a)는 상기 전원단자(331)와 상기 반전 출력단자(334) 사이에 형성되며, 상기 디지털 데이터(DH)에 게이팅된다.
상기 피모스 트랜지스터(336b)는 상기 전원단자(331)와 상기 반전 출력단자(334) 사이에 상기 피모스 트랜지스터(336a)와 직렬로 형성된다. 상기 피모스 트랜지스터(336b)는 상기 테스트 모드 신호(VTEST)에 응답하는 턴오프된다. 즉, 상기 HVS 테스트 모드에서 상기 피모스 트랜지스터(336b)는, 상기 디지털 데이터(DHB)의 논리상태에 관계없이 턴오프되어, 상기 반전 디지털 데이터(DHB)의 풀업을 차단한다.
상기 출력 풀다운 유닛(337)은 상기 접지단자(332)와 상기 출력 단자(333) 사이에 형성된다. 상기 출력 풀다운 유닛(337)은 상기 반전 입력 데이터(IDIB)의 풀업에 응답하여 상기 디지털 데이터(DH)를 상기 접지전압(VSS)으로 풀다운한다. 그리고, 상기 출력 풀다운 유닛(337)은 상기 HVS 테스트 모드에서는 상기 반전 내부 데이터(IDIB)의 논리상태에 관계없이 상기 디지털 데이터(DH)를 풀다운한다.
상기 출력 풀다운 유닛(337)은 구체적으로 앤모스 트랜지스터들(337a 내지 337b)을 구비한다.
상기 앤모스 트랜지스터(337a)는 상기 접지단자(332)와 상기 출력 단자(333) 사이에 형성되며, 상기 반전 내부 데이터(IDIB)에 게이팅된다.
상기 앤모스 트랜지스터(337b)는 상기 접지단자(332)와 상기 출력단자(333) 사이에 상기 앤모스 트랜지스터(337a)와 병렬로 형성된다. 상기 앤모스 트랜지스터(337b)는 상기 테스트 모드 신호(VTEST)의 "H"로의 활성화에 응답에 응답하여 턴온되어, 상기 디지털 데이터(DH)를 상기 접지전압(VSS)으로 풀다운한다.
상기 반전 출력 풀다운 유닛(338)은 상기 접지단자(332)와 상기 반전 출력 단자(334) 사이에 형성된다. 상기 반전 출력 풀다운 유닛(338)은 상기 입력 데이터(IDI)의 풀업에 응답하여 상기 반전 디지털 데이터(DHB)를 상기 접지전압(VSS)으로 풀다운한다. 그리고, 상기 반전 출력 풀다운 유닛(338)은 상기 HVS 테스트 모드에서는 상기 내부 데이터(IDI)의 논리상태에 관계없이 상기 반전 디지털 데이터(DHB)를 풀다운한다.
상기 출력 풀다운 유닛(338)은 구체적으로 앤모스 트랜지스터들(338a 내지 338b)을 구비한다.
상기 앤모스 트랜지스터(338a)는 상기 접지단자(332)와 상기 반전 출력 단자(334) 사이에 형성되며, 상기 내부 데이터(IDI)에 게이팅된다.
상기 앤모스 트랜지스터(338b)는 상기 접지단자(332)와 상기 반전 출력단자(334) 사이에 상기 앤모스 트랜지스터(338a)와 병렬로 형성된다. 상기 앤모스 트랜지스터(338b)는 상기 테스트 모드 신호(VTEST)의 "H"로의 활성화에 응답에 응답하여 턴온되어, 상기 반전 디지털 데이터(DHB)를 상기 접지전압(VSS)으로 풀다운한다.
이상과 같은 상기 레벨 쉬프터(330)에서 발생되는 상기 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)의 논리상태는, 다음과 같이, 제어된다.
즉, 노말 모드에서의 상기 디지털 데이터(DH) 및 상기 반전 디지털 데이터(DH)는 상기 내부 데이터(IDI) 및 상기 반전 내부 데이터(IDIB)에 대응하는 논리상태를 가진다. 반면에, HVS 테스트 모드에서 상기 디지털 데이터(DH) 및 상기 반전 디지털 데이터(DHB)는 상기 내부 데이터(IDI) 및 상기 반전 내부 데이터(IDIB) 의 논리상태에 관계없이 소정의 출력 논리상태(도 9의 실시예에서는, "L"임)로 각각 제어된다.
한편, 본 발명의 고전위 스트레스 테스트 회로의 상기 레벨 쉬프터(330)에서 발생되는 상기 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)는 별도의 로직회로를 거치지 않고, 바로 피모스 디코더에 사용될 수 있음은 당업자에게는 자명하다.
이에 따라, 도 9 내지 도 10에 도시되는 본 발명의 고전위 스트레스 테스트 회로에서도, 사용되는 고전위 전원전압(HVDD)을 사용하는 트랜지스터의 수는, 종래의 고전위 스트레스 테스트 회로에 비하여, 현저히 감소된다.
도 11은 본 발명의 또 다른 일실시예에 따른 고전위 스트레스 테스트 회로를 나타내는 도면으로서, 도 5의 고전위 스트레스 테스트 회로의 변형예이다. 도 11의 고전위 스트레스 테스트 회로도 도 8과 같은 피모스 디코더에 적용될 수 있다.
도 11을 참조하면, 본 발명의 고전위 스트레스 테스트 회로(400)는 내부 데이터 생성부(410) 및 레벨 쉬프터(430)를 구비한다. 이때, 상기 내부 데이터 생성부(410)는 저전위 전원전압(LVDD)을 풀업전압으로 사용하며, 상기 레벨 쉬프터(430)는 고전위 전원전압(HVDD)을 풀업전압으로 사용한다.
상기 내부 데이터 생성부(410)는 입력 데이터(DI)를 수신하며, 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)를 생성한다.
상기 내부 데이터 생성부(410)는 구체적으로 제1 논리합 수단(411), 인버터(413) 및 제2 논리합 수단(415)을 구비한다.
상기 제1 논리합 수단(411)은, 테스트 모드 신호(VTEST)가 "L"로 비활성화되 는 노말 모드에서, 상기 입력 데이터(DI)를 따른 상기 내부 데이터(IDI)를 생성한다. 그리고, 상기 제1 논리합 수단(411)은, 테스트 모드 신호(VTEST)가 "H"로 활성화되는 HVS 테스트 모드에서, 상기 내부 데이터(IDI)를 상기 저전위 전원전압(LVDD)으로 제어한다.
상기 인버터(413)는 상기 제1 논리합 수단(411)의 출력을 반전시킨다.
그리고, 상기 제2 논리합 수단(415)은, 노말 모드에서, 상기 인버터(413)의 출력에 따른 상기 반전 내부 데이터(IDIB)를 생성한다. 그리고, 상기 제2 논리합 수단(415)은, HVS 테스트 모드에서, 상기 반전 내부 데이터(IDIB)를 상기 저전위 전원전압(LVDD)으로 제어한다.
이상과 같은 상기 내부 데이터 생성부(410)에서 발생되는 상기 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)의 논리상태는, 다음과 같이, 제어된다.
즉, 노말 모드에서의 상기 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)는, 상기 입력 데이터(DI)에 대응하는 논리상태를 가진다. 예를 들어, 노말 모드에서 상기 입력 데이터(DI)가 "H"인 경우, 상기 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)는 각각 "H" 및 "L"의 논리상태를 가진다.
반면에, HVS 테스트 모드에서의 상기 내부 데이터(IDI) 및 반전 내부 데이터(IDIB)는, 상기 입력 데이터(DI)의 논리상태에 관계없이, 상기 저전위 전원전압(LVDD)을 가진다.
계속 도 11을 참조하면, 상기 레벨 쉬프터(430)는 상기 내부 데이터(IDI) 및 상기 반전 내부 데이터(IDIB)를 수신하며, 풀업전압이 상기 고전위 전원전압(HVDD) 으로 레벨 쉬프트되는 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)를 생성한다.
상기 레벨 쉬프터(430)는 전원단자(431), 접지단자(432), 출력 단자(433), 반전 출력 단자(434), 출력 풀업 유닛(435), 반전 출력 풀업 유닛(436), 출력 풀다운 유닛(437) 및 반전 출력 풀다운 유닛(438)을 구비한다. 상기 레벨 쉬프터(430)의 전원단자(431), 접지단자(432), 출력 단자(433), 반전 출력 단자(434), 출력 풀업 유닛(435), 반전 출력 풀업 유닛(436)은 도 10의 레벨 쉬프터(330)의 전원단자(331), 접지단자(332), 출력 단자(333), 반전 출력 단자(334), 출력 풀업 유닛(335), 반전 출력 풀업 유닛(336)과 참조번호만 상이할 뿐이며, 동일한 구성 및 작용효과를 가지므로, 본 명세서에서는 그에 대한 구체적인 기술은 생략된다.
그리고, 상기 레벨 쉬프터(430)의 출력 풀다운 유닛(437) 및 반전 출력 풀다운 유닛(438)도, 도 10의 레벨 쉬프터(330)의 출력 풀다운 유닛(337) 및 반전 출력 풀다운 유닛(338)과 거의 동일한다. 다만, 도 10의 레벨 쉬프터(330)의 출력 풀다운 유닛(337) 및 반전 출력 풀다운 유닛(338)은 각각 2개의 앤모스 트랜지스터들로 구현되는 반면에서, 상기 레벨 쉬프터(430)의 출력 풀다운 유닛(437) 및 반전 출력 풀다운 유닛(438)은 각각 1개씩의 앤모스 트랜지스터로 구현될 수 있다는 점에서 차이점이 있다.
즉, 상기 출력 풀다운 유닛(437)은 상기 접지단자(432)와 상기 출력 단자(433) 사이에 형성된다. 상기 출력 풀다운 유닛(437)은 상기 반전 입력 데이터(IDIB)의 풀업에 응답하여 상기 디지털 데이터(DH)를 상기 접지전압(VSS)으로 풀다운한다. 그리고, 상기 HVS 테스트 모드에서 상기 반전 내부 데이터(IDIB)는 논리 상태 "H"이다. 그러므로, 상기 HVS 테스트 모드에서, 상기 출력 풀다운 유닛(437)은 상기 디지털 데이터(DH)를 풀다운한다.
상기 출력 풀다운 유닛(437)은 구체적으로 앤모스 트랜지스터(437a)를 구비한다. 상기 앤모스 트랜지스터(437a)는 상기 접지단자(432)와 상기 출력 단자(433) 사이에 형성되며, 상기 반전 내부 데이터(IDIB)에 게이팅된다.
상기 반전 출력 풀다운 유닛(438)은 상기 접지단자(432)와 상기 반전 출력 단자(434) 사이에 형성된다. 상기 반전 출력 풀다운 유닛(438)은 상기 입력 데이터(IDI)의 풀업에 응답하여 상기 반전 디지털 데이터(DHB)를 상기 접지전압(VSS)으로 풀다운한다. 그리고, 상기 HVS 테스트 모드에서 상기 반전 내부 데이터(IDIB)는 논리상태 "H"이다. 그러므로, 상기 HVS 테스트 모드에서, 상기 출력 풀다운 유닛(438)은 상기 반전 디지털 데이터(DHB)를 풀다운한다.
상기 출력 풀다운 유닛(438)은 구체적으로 앤모스 트랜지스터(438a)를 구비한다. 상기 앤모스 트랜지스터(438a)는 상기 접지단자(432)와 상기 반전 출력 단자(434) 사이에 형성되며, 상기 내부 데이터(IDI)에 게이팅된다.
이상과 같은 상기 레벨 쉬프터(430)에서 발생되는 상기 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)의 논리상태는, 도 10의 레벨 쉬프터(330)에서 발생되는 상기 디지털 데이터(DH) 및 반전 디지털 데이터(DHB)의 논리상태와 동일하다.
도 11에 도시되는 본 발명의 고전위 스트레스 테스트 회로에서는, 도 9 내지 도 10에 도시되는 고전위 스트레스 테스트 회로보다도, 사용되는 고전위 전원전압(HVDD)을 사용하는 트랜지스터의 수는 더욱 감소된다.
상기와 같은 본 발명의 고전위 스트레스 테스트 회로에서는, 레벨 쉬프터 이전의 단에 배치되는 내부 데이터 생성부에서 생성되는 내부 데이터 및 반전 내부 데이터가 HVS 테스트 모드에서 "H" 또는 "L" 상태로 제어된다. 이에 따라, 레벨 쉬프터에서 제공되는 디지털 데이터 및 반전 디지털 데이터는 별도의 로직회로를 거치지 않고, 바로 앤모스 디코더 또는 피모스 디코더에 사용될 수 있다.
따라서, 본 발명의 고전위 스트레스 테스트 회로에 의하면, 고전위 전원전압(HVDD)을 사용하는 트랜지스터의 수가 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (12)

  1. 고전위 스트레스 테스트 회로에 있어서,
    저전위 전원전압을 풀업전압으로 사용하여 내부 데이터 및 반전 내부 데이터를 생성하는 내부 데이터 생성부로서, 노말모드에서 상기 내부 데이터 및 상기 반전 내부 데이터는 입력 데이터에 대응하는 논리상태를 가지며, 고전위 스트레스 테스트 모드에서 상기 내부 데이터 및 상기 반전 내부 데이터는 상기 입력 데이터의 논리상태에 관계없이 각각의 내부 논리상태로 제어되는 상기 내부 데이터 생성부;
    상기 내부 데이터 및 상기 반전 내부 데이터를 수신하며, 풀업전압이 고전위 전원전압으로 레벨 쉬프트되는 디지털 데이터 및 반전 디지털 데이터를 생성하는 레벨 쉬프터로서, 노말모드에서 상기 디지털 데이터 및 상기 반전 디지털 데이터는 상기 내부 데이터 및 상기 반전 내부 데이터에 대응하는 논리상태를 가지며, 고전위 스트레스 테스트 모드에서 상기 디지털 데이터 및 상기 반전 디지털 데이터는 상기 내부 데이터 및 상기 반전 내부 데이터의 논리상태에 관계없이 소정의 출력 논리상태로 각각 제어되는 상기 레벨 쉬프터를 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  2. 고전위 스트레스 테스트 회로에 있어서,
    저전위 전원전압을 풀업전압으로 사용하여 내부 데이터 및 반전 내부 데이터 를 생성하는 내부 데이터 생성부로서, 노말모드에서 상기 내부 데이터 및 상기 반전 내부 데이터는 입력 데이터에 대응하는 논리상태를 가지며, 고전위 스트레스 테스트 모드에서 상기 내부 데이터 및 상기 반전 내부 데이터는 상기 입력 데이터의 논리상태에 관계없이 접지전압으로 제어되는 상기 내부 데이터 생성부;
    상기 내부 데이터 및 상기 반전 내부 데이터를 수신하며, 풀업전압이 고전위 전원전압으로 레벨 쉬프트되는 디지털 데이터 및 반전 디지털 데이터를 생성하는 레벨 쉬프터로서, 노말모드에서 상기 디지털 데이터 및 상기 반전 디지털 데이터는 상기 내부 데이터 및 상기 반전 내부 데이터에 대응하는 논리상태를 가지며, 상기 고전위 스트레스 테스트 모드에서 상기 디지털 데이터 및 상기 반전 디지털 데이터는 상기 내부 데이터 및 상기 반전 내부 데이터의 논리상태에 관계없이 상기 고전위 전원전압 및 상기 접지전압 중에서 선택되는 어느하나로 제어되는 상기 레벨 쉬프터를 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  3. 제2 항에 있어서, 상기 내부 데이터 생성부는
    상기 노말모드에서 상기 입력 데이터를 반전하여, 상기 반전 내부 데이터를 생성하며, 상기 고전위 스트레스 테스트 모드에서는 상기 반전 내부 데이터를 상기 접지전압으로 제어하는 반전 내부 데이터 생성 유닛; 및
    상기 노말모드에서 상기 반전 내부 데이터를 반전하여, 상기 내부 데이터를 생성하며, 상기 고전위 스트레스 테스트 모드에서는 상기 내부 데이터를 상기 접지 전압으로 제어하는 내부 데이터 생성 유닛을 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  4. 제3 항에 있어서, 상기 반전 내부 데이터 생성 유닛은
    상기 노말모드에서 상기 입력 데이터를 반전하여, 상기 반전 내부 데이터를 생성하는 제1 트라이 스테이트 인버터; 및
    상기 고전위 스트레스 테스트 모드에서 상기 반전 내부 데이터를 상기 접지전압으로 제어하는 제1 트랜지스터를 구비하며,
    상기 내부 데이터 생성 유닛은
    상기 노말모드에서 상기 반전 내부 데이터를 반전하여, 상기 내부 데이터를 생성하는 제2 트라이 스테이트 인버터; 및
    상기 고전위 스트레스 테스트 모드에서는 상기 내부 데이터를 상기 접지전압으로 제어하는 제2 트랜지스터를 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  5. 제2 항에 있어서, 상기 레벨 쉬프터는
    고전위 전원전압이 인가되는 전원단자;
    접지전압이 인가되는 접지단자;
    상기 디지털 데이터를 제공하는 출력 단자;
    상기 반전 디지털 데이터를 제공하는 반전 출력 단자;
    상기 전원단자와 상기 출력 단자 사이에 형성되는 출력 풀업 유닛으로서, 상기 노말 모드에서는 상기 반전 디지털 데이터의 풀다운에 응답하여 상기 디지털 데이터를 상기 고전위 전원전압으로 풀업하며, 상기 고전위 스트레스 테스트 모드에서는 상기 반전 디지털 데이터의 논리상태에 관계없이 상기 디지털 데이터를 풀업하는 상기 출력 풀업 유닛;
    상기 전원단자와 상기 반전 출력 단자 사이에 형성되는 반전 출력 풀업 유닛으로서, 상기 노말 모드에서는 상기 디지털 데이터의 풀다운에 응답하여 상기 반전 디지털 데이터를 상기 고전위 전원전압으로 풀업하며, 상기 고전위 스트레스 테스트 모드에서는 상기 디지털 데이터의 논리상태에 관계없이 상기 반전 디지털 데이터를 풀업하는 상기 반전 출력 풀업 유닛;
    상기 접지단자와 상기 출력 단자 사이에 형성되는 출력 풀다운 유닛으로서, 상기 반전 입력 데이터의 풀업에 응답하여 상기 디지털 데이터를 상기 접지전압으로 풀다운하는 상기 출력 풀다운 유닛; 및
    상기 접지단자와 상기 반전 출력 단자 사이에 형성되는 반전 출력 풀다운 유닛으로서, 상기 입력 데이터의 풀업에 응답하여 상기 반전 디지털 데이터를 상기 접지전압으로 풀다운하는 상기 반전 출력 풀다운 유닛을 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  6. 제5 항에 있어서,
    상기 출력 풀업 유닛은
    상기 전원단자와 상기 출력단자 사이에 형성되며, 상기 반전 디지털 데이터에 게이팅되는 제1 피모스 트랜지스터;
    상기 전원단자와 상기 출력단자 사이에 상기 제1 피모스 트랜지스터와 직렬로 형성되며, 상기 고전위 스트레스 테스트 모드에서 활성화되는 테스트 모드 신호에 응답하는 턴오프되는 제2 피모스 트랜지스터; 및
    상기 전원단자와 상기 출력단자 사이에 상기 제1 및 상기 제2 피모스 트랜지스터와 병렬로 형성되며, 상기 테스트 모드 신호의 활성화에 응답에 응답하여 턴온되어, 상기 디지털 데이터를 상기 고전위 전원전압으로 풀업하는 제3 피모스 트랜지스터를 구비하며,
    상기 반전 출력 풀업 유닛은
    상기 전원단자와 상기 반전 출력단자 사이에 형성되며, 상기 디지털 데이터에 게이팅되는 제4 피모스 트랜지스터;
    상기 전원단자와 상기 반전 출력단자 사이에 상기 제4 피모스 트랜지스터와 직렬로 형성되며, 상기 테스트 모드 신호에 응답하는 턴오프되는 제5 피모스 트랜지스터; 및
    상기 전원단자와 상기 반전 출력단자 사이에 상기 제4 및 상기 제5 피모스 트랜지스터와 병렬로 형성되며, 상기 테스트 모드 신호의 활성화에 응답에 응답하 여 턴온되어, 상기 반전 디지털 데이터를 상기 고전위 전원전압으로 풀업하는 제6 피모스 트랜지스터를 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  7. 제2 항에 있어서, 상기 레벨 쉬프터는
    고전위 전원전압이 인가되는 전원단자;
    접지전압이 인가되는 접지단자;
    상기 디지털 데이터를 제공하는 출력 단자;
    상기 반전 디지털 데이터를 제공하는 반전 출력 단자;
    상기 전원단자와 상기 출력 단자 사이에 형성되는 출력 풀업 유닛으로서, 상기 노말 모드에서는 상기 반전 디지털 데이터의 풀다운에 응답하여 상기 디지털 데이터를 상기 고전위 전원전압으로 풀업하되, 상기 고전위 스트레스 테스트 모드에서는 상기 반전 디지털 데이터의 논리상태에 관계없이 상기 출력 단자와 상기 전원단자 사이의 전기적 연결을 차단하는 상기 출력 풀업 유닛;
    상기 전원단자와 상기 출력 단자 사이에 형성되는 반전 출력 풀업 유닛으로서, 상기 노말 모드에서는 상기 디지털 데이터의 풀다운에 응답하여 상기 반전 디지털 데이터를 상기 고전위 전원전압으로 풀업하되, 상기 고전위 스트레스 테스트 모드에서는 상기 디지털 데이터의 논리상태에 관계없이 상기 반전 출력 단자와 상기 전원단자 사이의 전기적 연결을 차단하는 상기 반전 출력 풀업 유닛;
    상기 접지단자와 상기 출력 단자 사이에 형성되는 출력 풀다운 유닛으로서, 상기 노말 모드에서는 상기 반전 내부 데이터의 풀업에 응답하여 상기 디지털 데이터를 상기 접지전압으로 풀다운하되, 상기 고전위 스트레스 테스트 모드에서는 상기 반전 내부 데이터의 논리상태에 관계없이 상기 디지털 데이터를 풀다운하는 상기 출력 풀다운 유닛; 및
    상기 접지단자와 상기 반전 출력 단자 사이에 형성되는 반전 출력 풀다운 유닛으로서, 상기 노말 모드에서는 상기 내부 데이터의 풀업에 응답하여 상기 반전 디지털 데이터를 상기 접지전압으로 풀다운하되, 상기 고전위 스트레스 테스트 모드에서는 상기 내부 데이터의 논리상태에 관계없이 상기 반전 디지털 데이터를 풀다운하는 상기 반전 출력 풀다운 유닛을 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  8. 제7 항에 있어서,
    상기 출력 풀업 유닛은
    상기 전원단자와 상기 출력단자 사이에 형성되며, 상기 반전 디지털 데이터에 게이팅되는 제1 피모스 트랜지스터; 및
    상기 전원단자와 상기 출력단자 사이에 상기 제1 피모스 트랜지스터와 직렬로 형성되며, 상기 고전위 스트레스 테스트 모드에서 활성화되는 테스트 모드 신호에 응답하는 턴오프되는 제2 피모스 트랜지스터를 구비하며,
    상기 반전 출력 풀업 유닛은
    상기 전원단자와 상기 반전 출력단자 사이에 형성되며, 상기 디지털 데이터에 게이팅되는 제3 피모스 트랜지스터; 및
    상기 전원단자와 상기 반전 출력단자 사이에 상기 제3 피모스 트랜지스터와 직렬로 형성되며, 상기 테스트 모드 신호에 응답하는 턴오프되는 제4 피모스 트랜지스터를 구비하며,
    상기 출력 풀다운 유닛은
    상기 접지단자와 상기 출력 단자 사이에 형성되며, 상기 반전 내부 데이터에 게이팅되는 제1 앤모스 트랜지스터; 및
    상기 접지단자와 상기 출력 단자 사이에 상기 제1 앤모스 트랜지스터와 병렬로 형성되며, 상기 고전위 스트레스 테스트 모드에서 활성화되는 테스트 모드 신호에 응답하는 상기 디지털 데이터를 상기 접지전압으로 풀다운하는 제2 앤모스 트랜지스터를 구비하며,
    상기 반전 출력 풀다운 유닛은
    상기 접지단자와 상기 반전 출력 단자 사이에 형성되며, 상기 내부 데이터에 게이팅되는 제3 앤모스 트랜지스터; 및
    상기 접지단자와 상기 반전 출력 단자 사이에 상기 제3 앤모스 트랜지스터와 병렬로 형성되며, 상기 테스트 모드 신호에 응답하는 상기 반전 디지털 데이터를 상기 접지전압으로 풀다운하는 제4 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  9. 삭제
  10. 고전위 스트레스 테스트 회로에 있어서,
    저전위 전원전압을 풀업전압으로 사용하여 내부 데이터 및 반전 내부 데이터를 생성하는 내부 데이터 생성부로서, 노말모드에서 상기 내부 데이터 및 상기 반전 내부 데이터는 입력 데이터에 대응하는 논리상태를 가지며, 고전위 스트레스 테스트 모드에서 상기 내부 데이터 및 상기 반전 내부 데이터는 상기 입력 데이터의 논리상태에 관계없이 상기 저전위 전원전압으로 제어되는 상기 내부 데이터 생성부;
    상기 내부 데이터 및 상기 반전 내부 데이터를 수신하며, 풀업전압이 고전위 전원전압으로 레벨 쉬프트되는 디지털 데이터 및 반전 디지털 데이터를 생성하는 레벨 쉬프터로서, 노말모드에서 상기 디지털 데이터 및 상기 반전 디지털 데이터는 상기 내부 데이터 및 상기 반전 내부 데이터에 대응하는 논리상태를 가지며, 상기 고전위 스트레스 테스트 모드에서 상기 디지털 데이터 및 상기 반전 디지털 데이터는 상기 내부 데이터 및 상기 반전 내부 데이터의 논리상태에 관계없이 접지전압으로 제어되는 상기 레벨 쉬프터를 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  11. 제10 항에 있어서, 상기 내부 데이터 생성부는
    상기 노말모드에서 상기 입력 데이터에 따른 상기 내부 데이터를 생성하며, 상기 고전위 스트레스 테스트 모드에서는 상기 내부 데이터를 상기 저전위 전원전압으로 제어하는 제1 논리합 수단;
    상기 제1 논리합 수단의 출력을 반전하는 인버터; 및
    상기 노말모드에서 상기 인버터의 출력에 따른 상기 반전 내부 데이터를 생성하며, 상기 고전위 스트레스 테스트 모드에서는 상기 내부 데이터를 상기 저전위 전원전압으로 제어하는 제2 논리합 수단을 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
  12. 제10 항에 있어서, 상기 레벨 쉬프터는
    상기 고전위 전원전압이 인가되는 전원단자;
    상기 접지전압이 인가되는 접지단자;
    상기 디지털 데이터를 제공하는 출력 단자;
    상기 반전 디지털 데이터를 제공하는 반전 출력 단자;
    상기 전원단자와 상기 출력 단자 사이에 형성되는 출력 풀업 유닛으로서, 상기 노말 모드에서는 상기 반전 디지털 데이터의 풀다운에 응답하여 상기 디지털 데이터를 상기 고전위 전원전압으로 풀업하되, 상기 고전위 스트레스 테스트 모드에서는 상기 반전 디지털 데이터의 논리상태에 관계없이 상기 출력 단자와 상기 전원단자 사이의 전기적 연결을 차단하는 상기 출력 풀업 유닛;
    상기 전원단자와 상기 출력 단자 사이에 형성되는 반전 출력 풀업 유닛으로서, 상기 노말 모드에서는 상기 디지털 데이터의 풀다운에 응답하여 상기 반전 디지털 데이터를 상기 고전위 전원전압으로 풀업하되, 상기 고전위 스트레스 테스트 모드에서는 상기 디지털 데이터의 논리상태에 관계없이 상기 반전 출력 단자와 상기 전원단자 사이의 전기적 연결을 차단하는 상기 반전 출력 풀업 유닛;
    상기 접지단자와 상기 출력 단자 사이에 형성되는 출력 풀다운 유닛으로서, 상기 반전 내부 데이터의 풀업에 응답하여 상기 디지털 데이터를 상기 접지전압으로 풀다운하는 상기 출력 풀다운 유닛; 및
    상기 접지단자와 상기 반전 출력 단자 사이에 형성되는 반전 출력 풀다운 유닛으로서, 상기 내부 데이터의 풀업에 응답하여 상기 반전 디지털 데이터를 상기 접지전압으로 풀다운하는 상기 반전 출력 풀다운 유닛을 구비하는 것을 특징으로 하는 고전위 스트레스 테스트 회로.
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