DE60001136T2

DE60001136T2 - Ausgangstreiberschaltung für einen integrierten Schaltkreis

Info

Publication number: DE60001136T2
Application number: DE60001136T
Authority: DE
Inventors: Hiroshi Shigehara
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-22
Filing date: 2000-09-22
Publication date: 2003-10-09
Anticipated expiration: 2020-09-23
Also published as: EP1087528B1; US6288582B1; JP3779509B2; EP1087528A1; JP2001094402A; DE60001136D1

Description

Die vorliegende Erfindung betrifft eine Ausgabeschaltung für eine integrierte Halbleiterschaltung, und insbesondere eine Ausgabeschaltung zum Steuern der Neigung einer Signalverlaufsform (eine Abfall- oder Anstiegszeit) bei einem Anstieg oder Abfall bei einem Ausgangssignal einer CMOS- Schaltung, wobei die Ausgabeschaltung beispielsweise mit einem I² C-Bus, extern zu einer integrierten Schaltung, verbunden ist.
Eine Schaltung zum Steuern der Neigung einer Signalverlaufsform bei einem Abfall oder Anstieg eines Ausgabesignals von einer Ausgabeschaltung für eine integrierte Halbleiterschaltung (LSI), d. h. eine Schaltung zum Steuern einer Anstiegs- oder Abfallzeit ist wichtig als eine Technik zum Beschränken von Schaltrauschen. Ein Beispiel solch einer Schaltung ist beschrieben in "The I2 C-bus specifications version 2.0, December 1998", Philips Semiconductors, Seite 41, Fig. 41 beschrieben.
Diese Druckschrift definiert einen FAST Modus, um eine Anstiegszeit zwischen einem vorgegebenen Minimal- und Maximalwert mit Bezug auf einen Weitenbereich von Lastkapazitanzwerten (zwischen 10 pF und 400 pF) bereitzustellen. Diese Druckschrift nennt diesen Modus eine "verlaufsgesteuerte Ausgangsstufe in CMOS Technologie" (slope controlled output stage in CMOS technology".
Eine durch die unterbrochene Linie umfasse Schaltung 200 ist in Fig. 1 gezeigt und veranschaulicht die Konfiguration einer bekannten Ausgabeschaltung, wie sie in dem obigen Dokument erläutert wird.
In dieser Ausgabeschaltung sind ein P-Kanal MOS-Transistor P10 (im folgenden als ein "PMOS-Transistor" bezeichnet), ein Widerstandselement R10, und ein N-Kanal MOS-Transistor N10 (im folgenden als "NMOS-Transistor" bezeichnet) in Serie zwischen einem Energieversorgungspotential- (VDD) Knoten und einem Massepotential- (GND) Knoten angeschlossen, um eine Ausgangspufferschaltung bereitzustellen. Gates des PMOS- Transistors P10 und des NMOS-Transistors N10 sind mit einem Eingangsknoten SIN verbunden. Ein Knoten K (ein Ausgangsknoten der Ausgangspufferschaltung), mit einem daran angeschlossenen Widerstandselement R10 und dem NMOS- Transistor N10, ist über ein Kapazitanzelement C10 mit einem I/O (Eingabe/Ausgabe) Knoten SIO verbunden. Ein NMOS- Transistor N20 ist zwischen dem I/O Knoten SIO und dem GND Knoten angeschlossen, wobei das Gate mit dem Knoten K verbunden ist.
Das Bezugszeichen RP bezeichnet ein Widerstandselement zum Heraufziehen (pulling up) eines externen Busses (I²C-Bus), der mit dem I/O Knoten SIO des LSI verbunden ist, auf ein hohes Potential (in diesem Beispiel VDD), und das Bezugszeichen CL bezeichnet eine kapazitive Last an dem I/O Knoten SIO. Der I/O Knoten SIO weist weiter eine Eingabeschaltung (nicht gezeigt) auf, in dem daran angeschlossenen LSI.
Fig. 2 zeigt die Betriebsverlaufsform der Ausgabeschaltung in Fig. 1.
Wenn der Eingangsknoten SIN auf dem Potential VDD liegt, ist der NMOS-Transistor N10 angeschaltet, während der PMOS- Transistor P10 ausgeschaltet ist, wodurch der Knoten K auf GND gesetzt wird. Zusätzlich ist der NMOS-Transistor N20 ausgeschaltet und der I/O Knoten SIO ist mittels des Widerstandselements RP auf VDD heraufgezogen (pulled up).
Wenn das Potential des Eingangsknotens SIN sich auf GND ändert, wird der NMOS-Transistor P10 ausgeschaltet, während der PMOS-Transistor P10 angeschaltet ist, wodurch der Knoten K auf VDD angehoben wird. Zu diesem Zeitpunkt lädt der VDD Knoten die Lastkapazitanz (teilweise aus dem Kapazitanzelement C10 bestehend) des Knotens K über das Widerstandselement R10, wodurch eine Geschwindigkeit reduziert wird, mit der das Potential des Knotens K ansteigt.
In Reaktion auf den Anstieg des Potentials des Knotens K wird der NMOS-Transistor N20 angeschaltet, um das Potential des I/O Knotens SIO von VDD auf GND zu erniedrigen. In diesem Fall, in Reaktion auf den Abfall des Potentials des I/O Knotens SIO, zieht das Kapazitanzelement C10 den Knoten K auf GND, wodurch die Anstiegsgeschwindigkeit des Potentials des Knotens K weiter vermindert wird.
Demzufolge vermindert sich eine Geschwindigkeit weiter, mit der ein An-Widerstand des NMOS-Transistors N20 sich vermindert, in Reaktion auf den Anstieg des Potentials des Knotens K, wodurch die Abfallgeschwindigkeit des Potentials des I/O Knotens SIO vermindert wird. Das Potential des I/O Knotens SIO erreicht zuletzt einen Wert, der erhalten wird durch einen Teilerwiderstand einschließlich des An- Widerstands des NMOS-Transistors N20, an den die Gatespannung, die VDD erreicht hat, angelegt wird, und des Widerstandselements RP (dieser Wert wird im folgenden als "geteilter Spannungswert" bezeichnet).
Im Gegensatz dazu wird, wenn das Potential des Eingangsknotens SIN von GND auf VDD ändert, der PMOS- Transistor P10 ausgeschaltet, während der NMOS-Transistor N10 angeschaltet wird, wodurch der Knoten K auf GND vermindert wird. Zu diesem Zeitpunkt wird die Lastkapazitanz (teilweise aus dem Kapazitanzelement C10 bestehend) des Knotens K entladen, um eine Geschwindigkeit zu reduzieren, mit der das Potential des Knotens K abfällt.
Dann erhöht sich in Reaktion auf den Potentialabfall des Knotens K der An-Widerstand des NMOS-Transistors N20, um das Potential des I/O Knotens SIO von dem geteilten Spannungswert auf VDD zu erhöhen. In diesem Fall, in Reaktion auf den Anstieg des Potentials des I/O Knotens SIO, zieht das Kapazitanzelement C10 den Knoten K auf VDD, wodurch die Abfallgeschwindigkeit des Potentials des Knotens K weiter erniedrigt wird.
Demzufolge vermindert sich die Geschwindigkeit weiter, mit der der An-Widerstand des NMOS-Transistors N20 sich in Reaktion auf den Abfall des Potentials des Knotens K vermindert, wodurch die Anstiegsgeschwindigkeit des Potentials des I/O Knotens SIO vermindert wird. Das Potential des I/O Knotens SIO erreicht zuletzt VDD.
Als nächstes werden Probleme der oben beschriebenen bekannten Technik erläutert.
Wenn das Potential des Eingangsknotens SIN sich von GND auf VDD ändert, vermindert das Kapazitanzelement C10 die Anstiegsgeschwindigkeit des Potentials des Knotens K. Demzufolge wird ein großer Zeitraum benötigt, bis der NMOS- Transistor 21 ausgeschaltet wird, und ein Gleichstrom fließt von dem externen VDD zu GND durch das Pull-up Widerstandselement RP und den NMOS-Transistor N20. Dieser Gleichstrom ist unerwünscht und sollte eliminiert werden.
Alternativ, falls beispielsweise der NMOS-Transistor N20, der ein Teil der Ausgabeschaltung 200 ist, ein Element ist, das unter Verwendung einer Vorrichtungstechnologie gebildet ist, die es erlaubt, dass der NMOS-Transistor N20 in einem 3,3-V System (System für einen Betrieb unter einer Energieversorgungsspannung von 3,3 V ± 0,3 V) LSI ausgebildet ist, und das Widerstandelement RP das Potential auf 5 V heraufzieht, dann wird dieses Potential von 5 V zwischen einem Drain und einem Source des NMOS-Transistors N20 und zwischen einem Drain und dessen Gate angelegt.
Falls zusätzlich das Kapazitanzelement C10 gebildet ist unter Verwendung eines Gateoxidfilms in einem MOS-Transistor, der eine 3,3-V Vorrichtung ist, werden elektrische Felder, die sich aus einer Potentialdifferenz von 5 V ergeben, an den Gateoxidfilm angelegt.
Wie oben beschrieben, falls der NMOS-Transistor N20 oder das Kapazitanzelement C10, Teil der Ausgabeschaltung 200, eine 3,3-V Vorrichtung ist, die einer Spannung von ungefähr 4,5 V standhalten kann, und das Widerstandselement RP das Potential auf 5 V heraufzieht, wie oben beschrieben, werden der NMOS- Transistor N20 oder das Kapazitanzelement C10 unzuverlässig. Eine Maßnahme zum Lösen eines solchen Problems sind in dem oben beschriebenen Dokument nicht erläutert.
Wie oben ausgeführt ist die Ausgabeschaltung für den bekannten LSI nachteilig darin, dass das zwischen dem Ausgangsanschluss der Ausgangspufferschaltung und dem I/O Anschluss verbundene Kapazitanzelement einen unerwünschten Gleichstrom bewirken kann, der von dem Pull-up Widerstandselement des externen Busses zum Transistor fließt, der mit dem Ausgangsanschluss verbunden ist. Falls zusätzlich das Pull-up Potential des externen Busses größer als die Standhaltespannung des mit dem Ausgangsanschluss verbundenen Transistors ist, wird der Transistor unzuverlässig.
Es ist somit eine Aufgabe der vorliegenden Erfindung, eine Ausgabeschaltung für eine integrierte Halbleiterschaltung bereitzustellen, die verhindert, dass ein unerwünschter Gleichstrom durch einen mit einem Ausgangsanschluss einer Ausgangspufferschaltung verbundenen Transistor fließt, wodurch eine Verschlechterung einer Zuverlässigkeit in Zusammenhang mit der Standhaltespannung des Transistors vermieden wird, und die eine Anstiegsgeschwindigkeit kontrollieren kann.
In Übereinstimmung mit der vorliegenden Erfindung wird eine Ausgabeschaltung für eine integrierte Halbleiterschaltung bereitgestellt, umfassend:
- einen Signalausgabeanschluss;
- einen N-Kanal ersten MOS-Transistor (N1) mit einem Strompfad zwischen einem Drain und einem Source davon, und einem Gate, wobei ein Ende des Strompfads mit einem Massepotentialknoten verbunden ist, das andere Ende des Strompfades mit einem ersten Knoten (A) verbunden ist und dem Gate ein erstes Steuersignal (/SIN) zugeführt wird;
- einen N-Kanal zweiten MOS-Transistor (N2) mit einem Strompfad zwischen einem Drain und einem Source davon, und einem Gate, wobei ein Ende eines Stormpfades mit dem ersten Knoten (A) verbunden ist, das andere Ende des Strompfades mit dem Signalausgabeanschluss verbunden ist und das Gate mit einem zweiten Knoten (B) verbunden ist;
- ein Kapazitanzelement (C1; C2; P3; N3), angeschlossen zwischen dem zweiten Knoten (B) und einem Signalausgabeanschluss (SOUT) oder dem ersten Knoten (A);
- einen ersten Energieversorgungsknoten (VCC) an den ein erstes Energieversorgungspotential geführt ist;
- ein erstes Pull-Up-Element (PUP; P2; R2), angeschlossen zwischen dem zweiten Knoten und dem ersten Energieversorgungsknoten; und
- mindestens einem von:
-- einem P-Kanal ersten MOS-Transtor (P1) mit einem Strompfad zwischen einem Drain und einer Source davon, und einem Gate, wobei der Strompfad zwischen dem ersten Energieversorgungsknoten und dem zweiten Knoten angeschlossen ist, und dem Gate das erste Steuersignal zugeführt ist; oder
-- einer pn-Übergangsdiode (D1; Dpar) mit einer Anode und einer Kathode, wobei die Anvde mit dem zweiten Knoten verbunden ist und die Kathode mit dem ersten Energieversorgungsknoten verbunden ist.
Ein zweiter Energieversorgungsknoten kann mit einem Potential versorgt werden, das größer als das Energieversorgungspotential ist; und ein zweites Pull-up Element kann zwischen dem zweiten Energieversorgungsknoten und dem Signalausgabeanschluss verbunden sein.
Das erste Pull-up Element kann einen P-Kanal zweiten MOS- Transistor umfassen mit einem Strompfad zwischen einem Drain und einem Source davon und einem Gate, wobei der Strompfad zwischen dem ersten Energieversorgungsknoten und dem zweiten Knoten angeschlossen ist, und das Gate mit einem des ersten Knotens, des Massepotentialknotens und des Signalausgabeanschlusses verbunden ist.
Das erste Pull-up Element kann ein Widerstandselement sein. Das Widerstandselement kann auf einer P-Typ Diffusionsschicht gebildet sein, bereitgestellt in einem N-Typ Halbleitersubstrat, das mit dem ersten Energieversorgungsknoten verbunden ist, und eine PN- Übergangsdiode kann parasitär zwischen der P-Typ Diffusionschicht und dem N-Typ Halbleitersubstrat gebildet sein.
Das Kapazitanzelement kann einen P-Kanal dritten MOS- Transistor mit einem Drain, einem Source, einem Gate und einem rückwärtigen Gate enthalten, wobei das Gate mit dem zweiten Knoten verbunden ist, das Drain, Source und rückwärtige Gate alle mit dem Signalausgabeanschluss verbunden.
Das Kapazitanzelement kann einen N-Kanal dritten MOS- Transistor mit einem Drain, einem Source, einem Gate und einem rückwärtigen Gate umfassen, wobei das Gate mit dem zweiten Knoten verbunden ist, und das Drain und Source beide mit dem Signalausgangsanschluss verbunden sind, und das rückwärtige Gate mit dem Massepotentialknoten verbunden ist.
Das Kapazitanzelement kann einen P-Kanal vierten MOS- Transistor umfassen, mit einem Drain, einem Source, einem Gate und einem rückwärtigen Gate, wobei das Gate mit dem ersten Knoten verbunden ist, und das Drain und das Source und das Backgate alle mit dem zweiten Knoten verbunden.
Das Kapazitanzelement kann einen N-Kanal vierten MOS- Transistor umfassen, mit einem Drain, einem Source, einem Gate und einem rückwärtigen Gate, wobei das Gate mit dem zweiten Knoten verbunden ist, das Drain und das Source beide mit dem ersten Knoten verbunden sind und das rückwärtige Gate mit dem Massepotentialknoten verbunden ist.
Die Schaltung kann weiter einen P-Kanal fünften MOS- Transistor umfassen, mit einem Strompfad zwischen einem Drain und einem Source davon, und einem Gate, wobei ein Ende des Strompfades mit dem Signalausgabeanschluss verbunden ist, das andere Ende des Strompfades mit dem ersten Energieversorgungsknoten verbunden ist, und das Gate mit dem ersten Steuersignal versorgt wird.
Die Schaltung kann weiter einen P-Kanal sechsten MOS- Transistor umfassen, mit einem Strompfad zwischen einem Drain und einem Source davon, und einem Gate, wobei ein Ende des Strompfades mit dem Signalausgabeanschluss verbunden ist, das andere Ende des Strompfades mit dem ersten Energieversorgungsknoten verbunden ist, und das Gate mit einem zweiten Steuersignal versorgt wird.
Die Schaltung kann weiter eine mit dem ersten Knoten verbundene Eingabeschaltung umfassen, um ein Eingabesignal von dem ersten Knoten zu erhalten, um es zu einer weiteren Schaltung zu führen.
Diese Zusammenfassung der Erfindung beschreibt nicht notwendigerweise alle notwendigen Merkmale, so dass die Erfindung auch eine Sub-Kombination der beschriebenen Merkmale darstellen kann.
Die Erfindung kann vollständiger mit der folgenden detaillierten Beschreibung verstanden werden, wenn diese in Verbindung mit den begleitenden Zeichnungen gesehen wird:
Fig. 1 zeigt ein Schaltungsdiagramm einer Ausgabeschaltung für einen bekannten LSI;
Fig. 2 zeigt ein Verlaufsformdiagramm einer betriebsmäßigen Verlaufsform der Ausgabeschaltung in Fig. 1;
Fig. 3 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 4 zeigt ein Verlaufsformdiagramm, das eine betriebsmäßige Verlaufsform von der Ausgabeschaltung in Fig. 3 zeigt;
Fig. 5 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 6 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 7 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 8 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 9 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 10 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 11 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 12 zeigt eine Schnittansicht der Struktur eines Widerstandselements, das in der Schaltung von Fig. 9 verwendet wird;
Fig. 13 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 14 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem zehnten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 15 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem elften Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 16 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem zwölften Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 17 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem dreizehnten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 18 zeigt ein Schaltdiagramm einer Ausgabeschaltung für einen LSI gemäß einem vierzehnten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 19 zeigt ein Schaltdiagramm einer grundlegenden Konfiguration eines jeden des ersten bis zwölften Ausführungsbeispiels und deren Abwandlungen;
Fig. 20 zeigt ein Schaltdiagramm einer grundlegenden Konfiguration des dreizehnten Ausführungsbeispiels und deren Abwandlungen; und
Fig. 21 zeigt ein Schaltdiagramm einer grundlegenden Konfiguration des vierzehnten Ausführungsbeispiels und dessen Abwandlungen.
Ausführungsbeispiele der vorliegenden Erfindung werden unterhalb detailliert mit Bezug auf die Zeichnungen beschrieben.
Fig. 3 zeigt die Konfiguration einer Ausgabeschaltung für einen LSI gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung.
In dieser Ausgabeschaltung 10 bezeichnet das Bezugszeichen VCC ein Energieversorgungspotential des LSI und das Bezugszeichen GND bezeichnet ein Massepotential. Ein Eingangsknoten SIN mit einem internen Signaleingang dafür weist einen Eingangsknoten einer daran angeschlossenen Inverterschaltung INV1 auf. Ein Signalausgang eines Ausgangsknotens/SIN der Inverterschaltung INV1 wird an jedes der Gates eines PMOS-Transistors P1 und eines NMOS- Transistors N1 eingegeben.
Das Source und das rückwärtige Gate des PMOS-Transistors P1 sind beide mit einem VCC Knoten verbunden, während das rückwärtige Gate und das Source des NMOS-Transistors N1 beide mit einem GND Knoten verbunden sind. Ein Gate und ein Source eines NMOS-Transistors N2 sind zwischen einem Drain des PMOS- Transistors P1 und einem Drain des NMOS-Transistors N1 angeschlossen.
Weiter ist ein PMOS-Transistor P2 als ein Pull-up-Element bereitgestellt. Der PMOS-Transistor P2 weist ein Gate auf, das mit einem ersten Knoten A verbunden ist, in Serie verbunden zwischen den NMOS-Transistoren N2 und N1, wobei ein Source und ein rückwärtiges Gate beide mit dem VCC-Knoten verbunden sind, und ein Drain mit dem Gate (zweiter Knoten B) des NMOS-Transistors N2 verbunden ist.
Der NMOS-Transistor N2 weist ein Drain auf, dass mit einem Ausgangsknoten (einem Ausgangsanschluss) SOUT verbunden ist, und ein Kapazitanzelement ist zwischen dem Drain des NMOS- Transistors N2 und einem Knoten B verbunden. In diesem Beispiel umfasst das Kapazitanzelement ein erstes und ein zweites Kapazitanzelemente auf, die parallel verbunden sind.
Das erste Kapazitanzelement umfasst einen PMOS-Transistor P3 mit einem Source, einem Drain und einem rückwärtigen Gate, die alle mit dem Ausgangsknoten SOUT verbunden sind. Der Transistor P3 weist ein Gate auf, das mit den zweiten Knoten B verbunden ist, um eine Kapazitanz zu verwenden, die zwischen dem Gate und einem Kanal, die einen Gateoxidfilm dazwischen einschließen, entsteht.
Zusätzlich umfasst das zweite Kapazitanzelement einen NMOS- Transistor N3 mit einem Drain und einem Gate, die beide mit dem Ausgangsknoten SOUT verbunden sind, und ein Gate mit dem zweiten Knoten B verbunden ist, und ein rückwärtiges Gate mit dem GND Knoten verbunden ist. Das zweite Kapazitanzelement verwendet eine Kapazitanz, die zwischen den Gate und einem Kanal, die einen Gateoxidfilm im Transistor N3 umschließen, entsteht.
Das Bezugszeichen RP bezeichnet ein Pull-up- Widerstandselement für einen externen Bus (I²C-Bus) verbunden mit dem Ausgangsknoten SOUT, wobei ein Ende des Widerstandselement mit einem Knoten mit einem Pull-up- Energieversorgungspotential VEE verbunden ist. Das Bezugszeichen CL bezeichnet eine kapazitive Last an dem Ausgangsanschluss SOUT.
Die Ausgabeschaltung 10 umfasst beispielsweise eine 3,3-V Vorrichtung (Transistor), wobei VCC = 3,3 V ± 0,3 V, VEE = 5,0 V ± 0,5 V und VCC < VEE.
Als nächstes wird der Betrieb der Ausgabeschaltung konfiguriert wie in Fig. 3 gezeigt, mit Bezug auf das Verlaufsformdiagramm in Fig. 4 beschrieben.
Wenn ein Eingangsknoten SIN auf dem Potential VCC liegt, liegt ein Ausgangsknoten/SIN eines Inverters INV1 auf dem Potential GND. Demzufolge ist der NMOS-Transistor N1 ausgeschaltet, während der PMOS-Transistor P1 angeschaltet ist, wodurch der Knoten B auf das Potential VCC eingestellt wird. Zusätzlich, da der NMOS-Transistor N1 aus ist, ist das Potential des Ausgangsknotens SOUT auf VEE heraufgezogen, mittels eines Widerstandselements RP.
In diesem Fall tritt kein Problem mit der Standhaltespannung auf, auch wenn der Ausgangsknoten SOUT auf den Potential VEE liegt (= 5,0 V ± 0,5 V), da der NMOS-Transistor N2 ein Gatepotential aufweist, das gleich VCC (= 3,3 V ± 0,3 V) ist.
Auf der anderen Seite weist zu diesem Zeitpunkt der NMOS- Transistor N1 ein Gatepotential auf, das GND ist, es tritt jedoch kein Problem mit der Standhaltespannung auf, da der Knoten auf dem Potential VCC-Vtn ist (Vtn ist eine Schwellwertspannung für den Transistor N2).
Weiter weist der NMOS-Transistor N2 und der PMOS-Transistor P3 jeweilig ein Ende auf, das auf VCC liegt (= 3,3 V ± 0,3 V), und an den Gateoxidfilm angelegte elektrische Felder sind für 3,3-V Vorrichtungen niedrig genug, so dass mit der Standhaltespannung der Transistoren N3 und P3 kein Problem auftritt.
Wenn dann das Potential des Eingangsknotens SIN sich von VCC auf GND ändert, während das Potential des Ausgangsknotens /SIN der Inverterschaltung INV1 sich von GND auf VCC ändert, wird der MOS-Transistor N1 angeschaltet, während der PMOS- Transistor P1 ausgeschaltet wird. Da der Knoten B anfänglich auf VCC liegt, ist der NMOS-Transistor N2 an, und das Potential des Ausgangsknotens SOUT fällt von VEE auf GND.
Auf der anderen Seite, da der PMOS-Transistor P3 ein Gate aufweist, das mit dem Knoten B verbunden ist, und Knoten, einschließlich eines Drain, eines Source und einer Unter- Verbindung, verbunden mit dem Ausgangsknoten SOUT, und VCC < VEE, wird ein Kanal unmittelbar unterhalb des Gates ausgebildet, und der PMOS-Transistor P3 koppelt den Knoten B und den Ausgangsknoten SOUT stark miteinander, als ein Kondensator. Zusätzlich, da der NMOS-Transistor N3 ein Gate aufweist, das mit dem Knoten B verbunden ist, und ein niedrigeres Potential als ein Drain-Source Knoten aufweist, wird unmittelbar unterhalb des Gates kein Kanal ausgebildet, und der NMOS-Transistor N3 koppelt den Knoten B und den Ausgangsknoten SOUT schwach, als ein Kondensator.
Wie oberhalb beschrieben, vermindert der durch den PMOS- Transistor P3 gebildete Kondensator das Potential des Knotens B von VCC herab auf GND, in Reaktion auf einen Abfall des Potential des Ausgangsknotens SOUT. Der Grad dieses Herabziehens kann beliebig eingestellt werden, indem eine Treiberkraft des PMOS-Transistors P2 (die eine Kanallänge oder Breite einstellt) eingestellt wird, was den Knoten B auf das Potential VCC heraufzieht.
Sobald das Potential des Knotens B herabgezogen wurde, vermindert sich die Leitfähigkeit des NMOS-Transistors N2, um den An-Widerstand zu vergrößern. Demzufolge vermindert sich eine Geschwindigkeit, mit der das Potential des Ausgangsknotens SOUT abfällt. Wenn das Potential des Ausgangsknotens SOUT unterhalb VCC fällt, wird ein invertierter Kanal in dem NMOS-Transistor N3 ausgebildet, wohingegen ein invertierter Kanal in dem PMOS-Transistor P3 verschwindet. Dann sind der Knoten B und der Ausgangsknoten SOUT mittels des in dem NMOS-Transistor N3 ausgebildeten Kondensators prinzipiell miteinander gekoppelt. Dieser Kondensator zieht weiter den Knoten B auf GND herab, in Reaktion auf einen Abfall beim Potential des Ausgangsknotens SOUT, wodurch die Leitfähigkeit des NMOS-Transistors N2 vermindert wird, um dessen An-Widerstand zu erhöhen.
Demzufolge vermindert sich die Abfallgeschwindigkeit des Potentials des Ausgangsknotens SOUT. Obwohl der Knoten B temporär auf VCC oder niedriger herabgezogen wird, mittels des oben beschriebenen Kondensators, zieht zuletzt der PMOS- Transistor P2 den Knoten B auf VCC herauf, um ihn auf diesem Potential zu stabilisieren. Somit erreicht das Potential des Ausgangsknotens SOUT zuletzt einen Wert, der erhalten wird mittels eines Teilerwiderstands einschließlich des synthetischen An-Widerstands der NMOS-Transistoren N1 und N2, in Serie verbunden, an die eine Gatespannung angelegt ist, die VDD erreicht hat, und des Widerstandselements RP. Unter diesen Bedingungen tritt kein Problem mit den Standhaltespannung en der NMOS-Transistoren N1 und N2 auf.
Im Gegensatz dazu, wenn sich das Potential des Eingangsknotens SIN von GND auf VCC ändert, während das Potential des Ausgangsknotens /SIN der Inverterschaltung INV1 sich von VCC auf GND ändert, wird der NMOS-Transistor N1 ausgeschaltet während der PMOS-Transistor P1 angeschaltet wird. Zu diesem Zeitpunkt sind sowohl der PMOS-Transistor P2 als auch P1 angeschaltet, so dass der Knoten B intensiv auf VCC heraufgezogen wird. Da der NMOS-Transistor N1 sofort ausgeschaltet wird, fließt kein unerwünschter Gleichstrom, anders als in der bekannten Ausgabeschaltung, mit Bezug auf Fig. 1 beschrieben, und das Potential des Ausgangsknotens SOUT wird nur durch das Widerstandselement RP auf VEE heraufgezogen. Zu diesem Zeitpunkt arbeiten der PMOS- Transistor P3 und der NMOS-Transistor N3 als ein Kondensator zwischen den Knoten B und dem Ausgangsknoten SOUT, basierend auf dem oben beschriebenen Mechanismus, so dass der Knoten B auf ein Potential heraufgezogen wird, das größer als VCC ist, in Reaktion auf einen Anstieg des Potential des Ausgangsknotens SOUT. Durch ein Einstellen der Kanallänge oder Breite des PMOS-Transistors P1, um dessen Ansteuerkraft zu regulieren, kann jedoch das Ausmaß eines Heraufziehens des Potentials des Knotens B ausreichend reduziert werden. Der Grund, warum die Größe eines Heraufziehens ausreichend reduziert werden muss, wird unterhalb erläutert.
Wenn das Potential des Knotens B heraufgezogen wird, kann sich das Potential des Knotens A über VCC-Vtn erhöhen, da das Potential des Knotens B in den NMOS-Transistor N2 als dessen Gatepotential eingegeben wird. Falls das Ausmaß eines Heraufziehens für das Potential des Knotens B groß ist, kann ein Potential an dem Knoten A auftreten, das größer als die Standhaltespannung des NMOS-Transistors N1 ist. Auf der anderen Seite, da der NMOS-Transistor N1 aus ist, wird keine Kraft ausgeübt, um das Potential des Knotens A herabzuziehen. Somit ist es wichtig, das Ausmaß eines Heraufziehens für das Potential des Knotens B zu vermindern.
Das heißt, in Übereinstimmung mit der Ausgabeschaltung 10 in dem oben beschriebenen ersten Ausführungsbeispiel werden die Strompfade der NMOS-Transistoren N2 und N1 in Serie zwischen dem Ausgangsknoten SOUT und dem GND Knoten verbunden, und die Gatespannungen dieser Transistoren werden geeignet gesteuert. Dieses verhindert ein Fließen eines unerwünschten Gleichstroms durch den NMOS-Transistor N2, der mit dem Ausgangsknoten SOUT verbunden ist, oder durch den NMOS- Transistor N1, der mit dem NMOS N2 verbunden ist, wodurch eine Verschlechterung einer Zuverlässigkeit in Zusammenhang mit den Standhaltespannung en der NMOS-Transistoren N2 und N1 vermieden wird. Gleichzeitig kann die Anstiegsgeschwindigkeit kontrolliert werden.
In der Ausgabeschaltung 10 gemäß dem ersten Ausführungsbeispiel ist eine Spannung, die an den Ausgangsknoten SOUT angelegt wird, als Vout definiert, und ein erlaubter Maximalwert von Vout ist kleiner als ein Minimalwert der Standhaltespannung des NMOS-Transistors N2, mit dem Ausgangsknoten SOUT verbunden. Wenn eine Gate- Standhaltespannung (eine Standhaltespannung zwischen einem Gate und einem Drain/Source) des NMOS-Transistors N2 durch VGB dargestellt wird, eine Standhaltespannung zwischen dem Drain und Source des NMOS-Transistors N2 durch VDSB dargestellt wird, und eine PN-Übergangs-Durchbruchsspannung zwischen einem Drain-Diffusions- und einem P-Typ rückwärtigen Gate des NMOS-Transistors N2 durch VJB dargestellt wird, ist der erlaubte Maximalwert von Vout das Kleinste aus (VCC + VGB), (VCC - Vtn2 + VDSB), und dem VJB, Das Bezugszeichen von Vtn2 bezeichnet eine Schwellwertspannung des NMOS-Transistors N2.
Typischerweise sind (VCC + VGB) und (VCC - Vtn2 + VDSB) jeweils kleiner als VJB, und der erlaubte Maximalwert von Vout ist somit kleiner als (VCC + VGB) und (VCC - Vtn2 + VDSB).
Im Gegensatz dazu ist bei der bekannten Ausgabeschaltung 200, oben mit Bezug auf Fig. 1 beschrieben, wenn eine Gatespannung des NMOS-Transistors N20 durch VGB' repräsentiert ist, eine Drain-Source-Spannung des NMOS-Transistors N20 durch VVGB dargestellt ist, und eine PN-Übergangs-Durchbruchspannung zwischen einem Draindiffusions- und P-Typ rückwärtigen Gate des NMOS-Transistors N20 durch VJB' dargestellt ist, ein erlaubter Maximalwert von Vout ein Minimalwert der VGB', der VDB und der VJB', und die VGB' oder die VDB ist kleiner als (VCC + VGB) und (VCC - Vtn2 + VDSB).
Im oben beschriebenen ersten Ausführungsbeispiel wird das Potential des Ausgangsknotens SOUT basierend auf einem Signal von dem einzelnen Eingangsknoten SIN eingestellt, es kann jedoch die Schaltung geändert werden, um logische Betriebsvorgänge für eine Vielzahl von Eingabesignalen SINj (j = 1, 2, 3, 4, ...) durchzuführen. Da der Ausgangsknoten SOUT auf "H" eingestellt ist, mittels des Pull-up-Elements RP, kann die Konfiguration der Schaltung geändert werden, um den Ausgangsknoten SOUT auf "L" einzustellen. Das grundlegende Konzept ist jedoch so wie es unterhalb gezeigt ist.
Wenn irgendeine Logik durch die Vielzahl von Eingangssignalen SINj (j = 1, 2, 3, 4, ...) zu implementieren ist, die unter Verwendung einer Schaltung mit CMOS-Struktur aufgebaut ist, wird der NMOS-Transistor N1 mit einem Abschnitt dieser Schaltung ersetzt, aufgebaut aus NMOS-Transistoren. Gleichzeitig wird der PMOS-Transistor mit einem Abschnitt dieser Schaltung ersetzt, aufgebaut aus PMOS-Transistoren.
Wenn beispielsweise ein NAND Betriebsvorgang für Signale von zwei Eingangsknoten /SIN1 und /SIN2 (wenn /SIN 1 = "H" und /SIN2 = "H", wird ein Signal vom Ausgangsknoten SOUT zu "L", und andernfalls setzt das Pull-up-Element RP ein Signal vom Ausgangsknoten des SOUT "H") implementiert wird, kann der NMOS-Transistor N2 mit einer Schaltung ersetzt werden, einschließlich eines NMOS-Transistors N11 mit einem Gate, an das ein Signal eingegeben wird, das an den Eingangsknoten /SIN1 angelegt ist, und eines NMOS-Transistors N12 mit einem Gate, an das ein an den Eingangsknoten /SIN2 angelegtes Signal eingegeben wird, wobei die NMOS-Transistoren N11 und N12 in Serie geschaltet sind, wie durch die Ausgabeschaltung in Übereinstimmung mit dem zweiten Ausführungsbeispiel, in Fig. 5 gezeigt, veranschaulicht. Der PMOS-Transistor P1 kann mit einer Schaltung ersetzt werden, einschließlich eines PMOS-Transistors P11 mit einem Gate, an das ein an den Eingangsknoten /SIN1 angelegtes Signal eingegeben wird, und eines PMOS-Transistors P12 mit einem Gate, an das ein an den Eingangsknoten /SIN2 angelegtes Signal eingegeben wird, wobei die PNOS-Transistoren P11 und P12 parallel verbunden sind. Wenn beispielsweise ein NOR Betriebsvorgang für Signale von zwei Eingangsknoten /SIN1 und /SIN2 implementiert wird (wenn /SIN1 = "H" oder /SIN2 = "H", wird ein Signal vom Ausgangsknoten SOUT zu "L", und andernfalls setzt das Pull- up-Element RP das Signal vom Ausgangsknoten SOUT auf "H"), kann der NMOS-Transistor N1 mit einer Schaltung ersetzt werden, einschließlich des NMOS-Transistors N11 mit einem Gate, an das ein an den Eingangsknoten /SIN1 angelegtes Signal eingegeben wird, und des NMOS-Transistors N12 mit einem Gate, an das ein an den Eingangsknoten /SIN2 angelegtes Signal eingegeben wird, wobei die NMOS-Transistoren N11 und N12 parallel angeschlossen sind, wie durch eine in Fig. 6 gezeigte Ausgabeschaltung gemäß einem dritten Ausführungsbeispiel veranschaulicht. Der PMOS-Transistor P1 kann mit einer Schaltung ersetzt werden, einschließlich des PMOS-Transistors P11 mit einem Gate, an das ein an den Eingangsknoten /SIN1 angelegtes Signal eingegeben wird, und des PMOS-Transistors P12 mit einem Gate, an das ein an den Eingangsknoten /SIN2 angelegtes Signal eingegeben wird, wobei die PMOS-Transistoren P11 und P12 in Serie angeschlossen sind.
Fig. 7 zeigt eine Ausgangsschaltung für einen LSI gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung.
Diese Ausgabeschaltung 20 ist die gleiche wie die Ausgabeschaltung 10, die mit Bezug auf Fig. 3 beschrieben wurde, mit der Ausnahme, dass das Gate des PMOS-Transistors P2 mit dem GND Knoten verbunden ist. Demzufolge werden die Komponenten der Ausgabeschaltung 20 durch die gleichen Bezugszeichen bezeichnet, wie in Fig. 3.
Der Betrieb der Ausgabeschaltung 20 in Fig. 7 ist im Wesentlichen ähnlich zu dem der Ausgabeschaltung 10 in Fig. 3, oben mit Bezug auf Fig. 4 beschrieben, mit Ausnahme der folgenden Punkte. Das Potential des Knotens A ist immer höher als das von GND. Demzufolge, falls der Widerstand des PMOS- Transistors P2 auf einen erwünschten Wert eingestellt wird, kann der PMOS-Transistor P2, dessen Gate mit dem Knoten A wie bei der Ausgabeschaltung 10 in Fig. 3 verbunden ist, vorteilhafter Weise geometrisch kleiner als der PMOS- Transistor P2 sein, dessen Gate mit dem GND Knoten verbunden ist, wie in der Ausgabeschaltung 20 in Fig. 7. Beispielsweise kann der vorherige Transistor eine kleinere Kanallänge als der Letztere haben, falls beide die gleiche Kanalbreite aufweisen.
Auf der anderen Seite ist der PMOS-Transistor P2, dessen Gate mit dem GND Knoten verbunden ist, wie bei der Ausgabeschaltung 20 in Fig. 7, vorteilhaft darin, dass die Treiberkraft des PMOS-Transistors P2 einfach ausgelegt werden kann, da die Gatespannung ungeachtet des Ausgangspotentials konstant ist.
Fig. 8 zeigt eine Ausgabeschaltung für einen LSI gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung.
Die Ausgabeschaltung 30 ist die Gleiche wie die Ausgabeschaltung 10, die oben mit Bezug auf Fig. 3 beschrieben wurde, mit der Ausnahme, dass das Gate des PMOS- Transistors P2 mit dem Ausgangsknoten SOUT verbunden ist.
Der Betrieb der Ausgabeschaltung 30 in Fig. 8 ist im Wesentlichen ähnlich zu dem der oben beschriebenen Ausgabeschaltung 10 in Fig. 3, mit Ausnahme der folgenden Punkte. Während das Potential des Ausgangsknotens SOUT so ist, dass VCC - Vtp < SOUT ≤ VEE (Vtp: eine Schwellwertspannung des PMOS-Transistors P2) ist der PMOS-Transistor P2 abgeschnitten. Auf der anderen Seite ist unmittelbar vor einem Anstieg des Potentials des Ausgangsknotens SOUT der PMOS Transistor P1 an, und das Potential des Knotens B ist auf VCC. Somit verbleibt der Knoten B auf VCC, wenn der PMOS- Transistor P2 ausgeschaltet wird.
In Reaktion auf den Anstieg des Potentials des Ausgangsknotens SOUT zieht das Kapazitanzelement (der PMOS- Transistor P3 und der NMOS-Transistor N3) den Knoten B auf VCC herab oder niedriger, wodurch die Treiberkraft des NMOS- Transistors N2 reduziert wird, um eine Anstiegsverlaufsform des Potentials des Ausgangsknotens SOUT weich zu gestalten. Wenn das Potential des Ausgangsknotens SOUT ≤ VCC - Vtp ist, wird der PMOS-Transistor P2 angeschaltet, um allmählich den Knoten B auf VCC heraufzuziehen.
Somit bewirkt der Betrieb der Ausgabeschaltung 30 in Fig. 8, dass das Kapazitanzelement den Knoten B signifikanter herabzieht, als der Betrieb der Ausgabeschaltung 10 in Fig. 3 oder wird der Betrieb der Ausgabeschaltung 20 in Fig. 7. Demzufolge, falls der Widerstand des PMOS-Transistor P2 auf einen erwünschten Wert eingestellt ist, kann der PMOS- Transistor P2 in der Ausgabeschaltung 30 in Fig. 8 vorteilhafter Weise geometrisch kleiner ausgelegt werden als der PMOS-Transistor P2 in der Ausgabeschaltung 10 in Fig. 3, und in der Ausgabeschaltung 20 in Fig. 7. Beispielsweise kann der erstere Transistor eine kleinere Kanallänge als der letztere aufweisen, falls alle die gleiche Kanalbreite aufweisen.
In der Ausgabeschaltung in jedem der obig beschriebenen Ausführungsbeispiele dient der PMOS-Transistor P2 dazu, den Knoten B auf VCC heraufzuziehen. Somit kann der PMOS- Transistor P2 mit einem weiteren Element ersetzt werden, das equivalent arbeitet.
Fig. 9 zeigt eine Ausgabeschaltung für einen LSI gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung.
Diese Ausgabeschaltung 40 ist die gleiche wie die Ausgabeschaltung 10, oben mit Bezug auf Fig. 3 beschrieben, mit der Ausnahme, dass der Pull-up PMOS-Transistor P2 durch ein Widerstandselement R2 ersetzt ist. Demzufolge sind die Komponenten der Ausgabeschaltung 40 durch die gleichen Bezugszeichen wie in Fig. 3 bezeichnet.
In der Ausgabeschaltung in einem jeden der obig beschriebenen Ausführungsbeispiele dient der PMOS-Transistor P1 dazu, das Ausmaß einzustellen, in dem der Knoten B auf VCC oder höher heraufgezogen wird, in Reaktion auf einen Anstieg des Potentials des Ausgangsknotens SOUT, auf einen Wert innerhalb eines vorgegebenen Bereichs. Somit kann der PMOS-Transistor P1 durch ein weiteres Element ersetzt werden, das equivalent arbeitet.
Fig. 10 zeigt eine Ausgabeschaltung für einen LSI gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung.
Diese Ausgabeschaltung 50 ist die gleiche wie die Ausgabeschaltung 10, oben mit Bezug auf Fig. 3 beschrieben, mit der Ausnahme, dass der PMOS-Transistor P1 mit einer PN- Übergangsdiode D1 ersetzt ist, die eine Anode aufweist, die mit dem Knoten B verbunden ist, und eine Kathode, die mit dem Knoten des Energieversorgungspotentials VCC verbunden ist.
Demzufolge sind die Komponenten der Ausgabeschaltung 50 durch die gleichen Bezugszeichen wie in Fig. 3 bezeichnet.
Der Betrieb der Ausgabeschaltung 50 in Fig. 10 ist im Wesentlichen ähnlich zu der der oben beschriebenen Ausgabeschaltung 10 in Fig. 3, kann jedoch verhindern, dass das Potential des Knotens B sich auf VCC + Vf oder höher erhöht (Vf: ein vordefiniertes Potential der Diode D1).
Im zweiten bis sechsten Ausführungsbeispiel kann die PN- Übergangsdiode D1 statt des PMOS-Transistors P1, wie im siebten Ausführungsbeispiel, verwendet werden.
Weiter dient beim zweiten bis fünften Ausführungsbeispiel, jedes mit dem PMOS-Transistor P2, eine parasitäre PN- Übergangsdiode, die zwischen dem Knoten B und einem rückwärtigem Gate des PMOS-Transistors P2 auftritt, auf die gleiche Weise wie die PN-Übergangsdiode D1. Diese Konfiguration kann dazu verwendet werden, den PMOS Transistor P1 oder die PN-Übergangsdiode D1 zu entfernen, wie in der Ausgabeschaltung 60 in Fig. 11 gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
Im sechsten Ausführungsbeispiel, falls das Widerstandselement R2 unter Verwendung einer P-Typ Diffusionsschicht (P-Wanne) 302 auf einem N-Typ Halbleitersubstrat (N-sub) 301 aufgebaut ist, vorgespannt auf VCC, wie in Fig. 12 gezeigt, dient eine parasitäre PN-Übergangsdiode Dpar zwischen dem Knoten B und dem N-Typ Halbleitersubstrat 301 auf die gleiche Weise, wie die PN-Übergangsdiode D1. Somit kann, falls das Widerstandselement R2, mit einer Querschnittsstruktur wie der, die in Fig. 12 gezeigt ist, die parasitäre PN- Übergangsiode Dpar dazu verwendet werden, den PMOS-Transistor P1 oder die PN-Übergangsdiode D1 zu entfernen.
Weiter, in jedem der oben beschriebenen Ausführungsbeispiele,
(1) müssen sowohl der PMOS-Transistor P3 als auch der NMOS- Transistor N3, verwendet als Kapazitanzelemente, nicht bereitgestellt werden, sondern das Ausführungsbeispiel kann abgewandelt werden, so dass nur einer von beiden vorgesehen ist. Da jedoch die Effekte des PMOS-Transistors P3 und des NMOS-Transsitors N3 als Kondensatoren in Abhängigkeit von einem Verhältnis zwischen dem Potential des Ausgangsknotens SOUT und des Potential des Knotens B, wie oben beschrieben, veränderlich sind, werden größere Effekte natürlich erhalten, wenn beide parallel angeschlossen sind. Falls VCC = VEE kann nur der NMOS- Transistor N3 ausreichend als Kondensator eingesetzt werden.
(2) kann die Kapazitanz einer Struktur mit zwei Schichten aus Polysiliziumfilmen, einen Isolierfilm dazwischen einschließend, eine einen PN-Übergang umfassende Kapazitanz, oder die Kapazitanz einer Struktur mit zwei Metallschichten, die einen Isolierfilm dazwischen einschließen, statt des PMOS-Transistors P3 und des NMOS- Transistors N3, als die Kapazitanzelemente verwendet, eingesetzt werden. Alternativ kann der Kondensator, der zwischen dem Ausgangsknoten SOUT und dem Knoten B angeschlossen ist, ein Chip auf der Vorrichtung sein, oder außerhalb des Chips angeordnet sein.
(3) kann eine Schaltung einschließlich eines Freigabesteuersignals EN zum erzwungenen Einstellen des logischen Pegels des Signals von dem Knoten /SIN auf GND, ungeachtet des Signals von dem Eingangsknoten SIN, statt des Inverters INV1 in einem jeden des ersten bis achten Ausführungsbeispiel eingesetzt werden.
Eine Ausgabeschaltung 70 gemäß einen neunten Ausführungsbeispiel der vorliegenden Erfindung, in Fig. 13 gezeigt, verwendet eine NOR Schaltung NOR 1, an die ein Signal von dem Eingangsknoten SIN und ein Steuersignal von einem Steuersignal-Eingangsknoten EN eingegeben wird, statt beispielsweise des Inverters INV1 in der Ausgabeschaltung 10 gemäß dem oben beschriebenen ersten Ausführungsbeispiel. Alternativ kann in den Ausgabeschaltungen in den Ausführungsbeispielen, außer dem ersten, das heißt bei dem zweiten bis achten Ausführungsbeispiel, die NOR Schaltung NOR 1 statt des Inverters INV1 bereitgestellt sein. Weiter kann die Schaltung so aufgebaut sein, dass sie eine Vielzahl von Eingabe- und Steuersignalen umfasst.
Die oben beschriebenen Ausführungsbeispiele und deren Abwandlungen weisen jeweils nur die Funktionen der Ausgabeschaltung auf, jedoch ist die vorliegende Erfindung auf eine I/O Schaltung anwendbar, mit sowohl den Funktionen einer Eingabeschaltung als auch der einer Ausgabeschaltung. Ein Beispiel wird unterhalb beschrieben.
Fig. 14 zeigt eine Ausgabeschaltung in einem LSI gemäß einem zehnten Ausführungsbeispiel der vorliegenden Erfindung.
Diese I/O Schaltung 80 ist die gleiche wie die mit Bezug auf Fig. 3 oben beschriebene Ausgabeschaltung, mit der Ausnahme, dass der Ausgangsknoten SOUT in einen I/O Knoten SIO abgeändert wurde, und dass ein Eingangsknoten eines Inverters INV2 für eine Eingabeschaltung mit dem Knoten A verbunden ist. Demzufolge werden die Komponenten der I/O Schaltung 80 mit den gleichen Bezugszeichen wie in Fig. 3 bezeichnet.
Bei der I/O Schaltung 80 in Fig. 14 ist der Betrieb eines Ausgabeschaltungsabschnitts im Wesentlichen ähnlich zu dem der oben beschriebenen Ausgabeschaltung 10 in Fig. 3. Der Betrieb des Eingabeschaltungsabschnitts ist so, dass ein Signalpotential am Knoten A in den Inverter INV2 eingegeben wird, und dass ein Ausgangssignal von dem Inverter INV2 zu einer internen Schaltung (nicht gezeigt) geführt wird. In diesem Fall wird der Betrieb des NMOS-Transistors N2 als eine Klemmschaltung dazu verwendet, zu verhindern, dass das Energieversorgungspotential VEE an ein Gate eines NMOS- Transistors (nicht gezeigt), der den Inverter INV2 darstellt, angelegt wird.
Auf diese Art und Weise wird der Signalpegel des Knotens A durch den NMOS-Transistor N2 geklemmt (geclampt), so dass eine Eingabeschaltung, die ein Signal von dem Knoten A empfängt, nicht auf den oben beschriebenen Inverter INV2 beschränkt ist.
Alternativ kann, falls das Energieversorgungspotential VEE für ein Heraufziehen eines externen Busses auf so einen Wert eingestellt wird, dass es kein Problem mit der Standhaltespannung der Elemente der I/O Schaltung ergibt, der I/O Knoten SIO dann natürlich mit dem Eingangsknoten der Eingabeschaltung verbunden werden.
Im zweiten bis neunten Ausführungsbeispiel und deren Abwandlungen, durch Hinzufügen einer Eingabeschaltung, beispielsweise des Inverters INV2 wie im zehnten Ausführungsbeispiel, kann die Ausgabeschaltung in eine I/O Schaltung abgewandelt werden, wie bei LSI gemäß dem zehnten Ausführungsbeispiel.
Im ersten bis zehnten Ausführungsbeispiel und deren Abwandlungen wird das Widerstandselement RP für jedes der Pull-up-Elemente verwendet, mit dem Ausgangsknoten SOUT oder dem I/O Knoten SIO verbunden. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt, sondern andere Elemente können verwendet werden. Beispiele sind in den Fig. 15 und 16 gezeigt.
Fig. 15 zeigt eine Ausgabeschaltung in einem LSI gemäß einem elften Ausführungsbeispiel der vorliegenden Erfindung.
Diese Ausgabeschaltung 90 ist ein Beispiel einer Schaltung mit VEE = VCC und ein Beispiel einer Bi- Zustandsausgabeschaltung, die ermöglicht, dass entweder VCC oder GND als Gleichspannungsausgangspegel ausgewählt wird.
Die Ausgabeschaltung 90 ist die gleiche wie die oben beschriebene Ausgabeschaltung 10 in Fig. 3, mit der Ausnahme dass das Widerstandselement RP ausgelassen ist, dass ein PMOS-Transistor P4 zwischen dem Ausgangsknoten SOUT und dem VCC Knoten als Pull-up-Element hinzugefügt ist, und dass das Signal von dem Ausgangsknoten /SIN der Inverterschaltung INV1 einem Gate des PMOS-Transistor P4 zugeführt wird. Demzufolge werden Komponenten der Ausgabeschaltung 90 durch die gleichen Bezugszeichen wie in Fig. 3 bezeichnet.
Der Betrieb der Ausgabeschaltung 90 in Fig. 15 ist im Wesentlichen ähnlich zu dem der oben beschriebenen Ausgabeschaltung 10 in Fig. 3, jedoch wird, wenn der NMOS- Transistor N1 in Reaktion auf das Signal von dem Ausgangsknoten /SIN der Inverterschaltung INV1 ausgeschaltet wird, der PMOS-Transistor P4 angeschaltet, um das Potential des Ausgangsknotens SOUT auf VCC heraufzuziehen.
Fig. 16 zeigt eine I/O Schaltung in einem LSI gemäß einem zwölften Ausführungsbeispiel der vorliegenden Erfindung.
Diese I/O Schaltung 100 ist ein Beispiel einer Schaltung mit VEE = VCC, und ein Beispiel einer Tri-Zustands I/O Schaltung, die VCC oder GND als den Gleichspannungsausgangspegel ausgibt, und die den I/O Knoten SIO auf eine hohe Impedanz einstellen kann.
Wie die oben beschriebene I/O Schaltung 80 in Fig. 14, beliefert die I/O Schaltung 100 eine Eingabeschaltung (nicht gezeigt) mit dem Signal vom Knoten A, und die I/O Schaltung 100 ist die gleiche wie die I/O Schaltung 80 mit der Ausnahme, dass (1) das Widerstandselement RP ausgelassen wurde, dass (2) der PMOS-Transistor P4 zwischen dem I/O Knoten SIO und dem VCC Knoten als das Pull-up-Element hinzugefügt ist, dass (3) eine NOR Schaltung NOR2, an die ein Freigabesteuersignal von dem Steuersignal-Eingangsknoten EN und das Signal von dem Eingangsknoten SIN eingegeben werden, statt des Inverters INV1 bereitgestellt ist, so dass das Signal von dem Ausgangsknoten /SIN der NOR Schaltung NOR2 an die Gates des NMOS-Transistors N1 und des PMOS-Transistors P1 angelegt werden, und dass (4) eine NAND Schaltung NAND1, an die ein Inversionsfreigabesteuersignal, angelegt an einen Steuersignal-Eingangsknoten /EN und das Signal von dem Eingangsknoten SIN eingegeben werden, bereitgestellt ist, so dass deren Ausgangssignal an das Gate des PMOS-Transistors P4 angelegt wird. Demzufolge werden die Komponenten der Ausgabeschaltung 100 durch die gleichen Bezugszeichen wie in Fig. 14 bezeichnet.
Der Betrieb der I/O Schaltung 100 in Fig. 16 ist im Wesentlichen ähnlich zu dem der oben beschriebenen I/O Schaltung 80 in Fig. 14. Wenn jedoch das Freigabesteuersignal (das Signal von dem Steuersignal-Eingangsknoten EN) auf "H" geht, wird das Signal von dem Ausgangsknoten /SIN der NOR Schaltung NOR2 auf GND gezwungen, um den NMOS-Transistor N1 auszuschalten, während das Inversionsfreigabesteuersignal (das Signal von dem Steuersignal-Eingangsknoten /EN) auf "L" geht, um den Ausgangsknoten der NAND Schaltung eine NAND1 auf VCC zu setzen, um den PMOS-Transistor P4 auszuschalten. Als eine Folge weist der I/O Knoten SIO eine hohe Impedanz auf.
Alternativ, wenn das Signal von dem Knoten SIN auf "H" geht, während das Freigabesteuersignal "L" ist (das Inversionsfreigabesteuersignal ist "H"), ändert sich der Ausgangsknoten /SIN der NOR Schaltung NOR2 auf GND, um den NMOS-Transistor N1 auszuschalten, während ein Ausgabesignal von der NAND Schaltung eine NAND1 zu "L" wird, um den PMOS- Transistor P4 anzuschalten, um zu bewirken, dass der PMOS- Transistor P4 das Potential des I/O Knotens SIO heraufzieht. Wenn das Freigabesteuersignal "L" ist, während das Signal von dem Knoten SIN "L" ist, arbeiten die Schaltungen auf die gleiche Weise wie die I/O Schaltung 80 in Fig. 14.
Wie im elften und zwölften Ausführungsbeispiel gezeigt, versteht es sich von selbst, dass die Konfiguration, mit dem PMOS-Transistor P4 als Pull-up-Element statt des Widerstandselements RP hinzugefügt, einfach auf ein jedes des zweiten bis zehnten Ausführungsbeispiels und deren Abwandlungen anwendbar ist und im Umfang der Erfindung enthalten ist.
Im ersten bis zwölften Ausführungsbeispiel und deren Abwandlungen ist das Element, das als der Kondensator arbeitet, beispielsweise der PMOS-Transistor P3 und/oder der NMOS-Transistor N3, zwischen dem Ausgangsknoten SOUT oder I/O Knoten SIO und dem Gate (Knoten B) des NMOS-Transistors N2 angeschlossen. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt, es können andere Verbindungen verwendet werden. Beispiele sind in den Fig. 17 und 18 gezeigt.
Fig. 17 zeigt eine Ausgabeschaltung in einem LSI gemäß einem dreizehnten Ausführungsbeispiel der vorliegenden Erfindung.
Diese Ausgabeschaltung 110 ist die gleiche wie die oben beschriebene Ausgabeschaltung 10 in Fig. 3, mit der Ausnahme, dass der PMOS-Transistor P3, mit seinem Drain, Source und rückwärtigen Gate angeschlossen, und der NMOS-Transistor N3, mit seinem Drain und Source angeschlossen, beide als Kondensatoren arbeiten, zwischen dem Knoten A (einem gemeinsamen Verbindungspunkt für einen Source-Drainpfads des NMOS-Transistors N1 und eines Source-Drainpfads des NMOS- Transistors N2) und dem Gate (Knoten B) des NMOS-Transistors N2 angeschlossen sind. Demzufolge werden die Komponenten der Ausgabeschaltung 110 durch die gleichen Bezugszeichen wie in Fig. 3 bezeichnet.
Das Gate des NMOS-Transistors N3 ist mit dem Knoten B verbunden, ein Drain und ein Source ist mit dem Knoten A verbunden, und ein rückwärtiges Gate ist mit GND verbunden. Zusätzlich ist ein Gate des PMOS-Transistors P3 mit dem Knoten A verbunden, und ein Drain, ein Source und ein rückwärtiges Gate ist mit dem Knoten B verbunden.
Der Betrieb der Ausgabeschaltung 110 in Fig. 17 ist im Wesentlichen ähnlich zu dem der Ausgabeschaltung 10 in Fig. 3. In diesem Fall ist das Potential des Knotens B höher als oder gleich dem des Knotens A, so dass die oben beschriebenen Verbindungen bewirken, dass ein Kanal unmittelbar unterhalb der Gates des PMOS-Transistors P23 und des NMOS-Transistors N3 gebildet wird, was als ein Kondensator zwischen den Knoten A und B arbeitet. Da eine Potentialdifferenz zwischen den Knoten A und B VCC nicht überschreitet, entsteht kein Problem mit der Standhaltespannung des Kapazitanzelements.
Wenn das Potential des Ausgangsknotens SOUT sich von VEE absenkt, ziehen der PMOS-Transistor P3 und der NMOS- Transistor N3, die als die Kapazitanzelemente arbeiten, in Reaktion auf einen Anstieg des Potentials am Knoten A, das Potential des Knotens B herab. Als eine Folge vermindert sich eine Differenz des Potentials zwischen dem Gate und dem Source des NMOS-Transistors N2, um die Ansteuerkraft des NMOS-Transistors N2 zu vermindern. Demzufolge vermindert sich eine Geschwindigkeit mit der das Potential des Ausgangsknotens SOUT sich erhöht.
In der oben beschriebenen Ausgabeschaltung 10 in Fig. 3 sind der Ausgangsknoten SOUT und das Gate des NMOS-Transistors N2 kapazitiv miteinander verbunden, so dass die Ansteuerkraft des NMOS-Transistors N2 sich in Reaktion auf einen Abfall im Potential des Ausgangsknotens SOUT vermindert.
Fig. 18 zeigt eine Ausgabeschaltung in einem LSI gemäß einem vierzehnten Ausführungsbeispiel der vorliegenden Erfindung.
Diese Ausgabeschaltung 120 ist die gleiche wie die oben beschriebene Ausgabeschaltung 10 in Fig. 3, mit der Ausnahme, dass der NMOS-Transistor N3, mit seinem Drain, Source und rückwärtigem Gate angeschlossen, und als Kondensator arbeitet, zwischen den Knoten A und B angeschlossen ist. Demzufolge werden die Komponenten der Ausgabeschaltung 120 durch die gleichen Bezugszeichen wie in Fig. 3 bezeichnet.
Der Betrieb der Ausgabeschaltung 120 in Fig. 18 ist im Wesentlichen ähnlich zu dem der Ausgabeschaltung 110 in Fig. 17.
Im oben beschriebenen dreizehnten und vierzehnten Ausführungsbeispiel werden Effekte erzielt, durch einfaches Verwenden von mindestens einem der Transistoren P3 und N3, die als Kondensatoren arbeiten.
Wie im dreizehnten und vierzehnten Ausführungsbeispiel und deren Abwandlungen gezeigt, ist die Konfiguration, bei der der Kondensator (der Transistor P3 und/oder N3) mit der Position verbunden ist, die anders als bei der Ausgabeschaltung 10 in Fig. 3 gemäß dem ersten Ausführungsbeispiel ist, natürlich einfach anwendbar auf ein jedes des zweiten bis zwölften Ausführungsbeispiels und deren Abwandlungen, und ist im Umfang der vorliegenden Erfindung enthalten. Eine grundlegende Konfiguration, die ein wesentlicher Teil des ersten bis zwölften Ausführungsbeispiels und deren Abwandlungen ist, ist in Fig. 19 gezeigt.
Eine CMOS-Ausgabeschaltung 130, in Fig. 19 gezeigt, enthält den ersten NMOS-Transistor N1, wobei ein Ende des Strompfades zwischen dem Drain und dem Source davon mit dem GND Knoten verbunden ist, und das andere Ende mit dem ersten Knoten A verbunden ist, und das Signal von dem Eingangsknoten /SIN an das Gate davon eingegeben wird, den zweiten NMOS-Transistor N2, wobei ein Ende des Strompfades zwischen dem Drain und dem Source davon mit dem ersten Knoten A verbunden ist, und das andere Ende mit dem Ausgangsknoten SOUT (oder dem I/O Knoten SIO) verbunden ist, den zweiten Knoten B, an den das Gate des zweiten NMOS-Transistors N2 angeschlossen ist, ein Kapazitanzelement C1, das zwischen dem zweiten Knoten B und dem Ausgangsknoten SOUT (oder dem I/O Knoten SIO) angeschlossen ist, und ein erstes Pull-up-Element PUP, das zwischen dem zweiten Knoten B und dem Knoten des Energieversorgungspotentials VCC angeschlossen ist. Ein zweites Pull-up-Element RP ist zwischen dem Ausgangsknoten SOUT (oder dem I/O Knoten SIO) und dem Knoten des Energieversorgungspotentials VEE verbunden, an den das Energieversorgungspotential VEE angelegt wird, das größer als VCC ist.
Zusätzlich wird eine grundlegende Konfiguration, die einen wesentlichen Teil des dreizehnten Ausführungsbeispiels und dessen Abwandlung darstellt, in Fig. 20 gezeigt.
Eine CMOS-Ausgabeschaltung 140, in Fig. 20 gezeigt, enthält den ersten NMOS-Transistor N1, wobei ein Ende des Strompfades zwischen dem Drain und dem Source davon mit dem GND Knoten verbunden ist, das andere Ende mit dem ersten Knoten A verbunden ist, und wobei das Signal von dem Eingangsknoten /SIN an das Gate eingegeben wird, den zweiten NMOS-Transistor N2, wobei ein Ende des Strompfades zwischen dem Drain und dem Source davon mit dem ersten Knoten A verbunden ist, und das andere Ende mit dem Ausgangsknoten SOUT (oder dem I/O Knoten SIO) verbunden ist, den zweiten Knoten B, an den das Gate des zweiten NMOS-Transistors N2 angeschlossen ist, ein Kapazitanzelement C2, das zwischen dem ersten Knoten A und dem zweiten Knoten B angeschlossen ist, und das erste Pull- up-Element PUP, das zwischen dem zweiten Knoten B und dem Knoten des Energieversorgungspotentials VCC angeschlossen ist.
In diesem Fall ist das zweite Pull-up-Element RP auch zwischen dem Ausgangsknoten SOUT (oder dem I/O Knoten SIO) und dem Knoten des Energieversorgungspotentials VEE, an den das Energieversorgungspotential VEE eingegeben wird, das größer als VCC ist, verbunden.
Weiter ist eine grundlegende Konfiguration, die einen wesentlichen Teil des vierzehnten Ausführungsbeispiels und dessen Abwandlung darstellt, in Fig. 21 gezeigt.
Eine CMOS-Ausgabeschaltung 150, in Fig. 21 gezeigt, enthält den ersten NMOS-Transistor N1, wobei ein Ende des Strompfades zwischen dem Drain und dem Source davon mit dem GND Knoten verbunden ist, das andere Ende mit dem ersten Knoten A verbunden ist, und wobei das Signal von dem Eingangsknoten /SIN an das Gate davon eingegeben wird, den zweiten NMOS- Transistor N2, wobei ein Ende des Strompfades zwischen dem Drain und dem Source davon mit dem ersten Knoten A verbunden ist, und das andere Ende mit dem Ausgangsknoten SOUT (oder dem I/O Knoten SIO) verbunden ist, den zweiten Knoten B, an den das Gate des zweiten NMOS-Transistors N2 angeschlossen ist, ein erstes Kapazitanzelement C1, das zwischen dem zweiten Knoten B und dem Ausgangsknoten SOUT (oder dem I/O Knoten SIO) angeschlossen ist, ein zweites Kapazitanzelement C2, das zwischen dem ersten Knoten A und dem zweiten Knoten B angeschlossen ist, und das erste Pull-up-Element PUP, das zwischen dem zweiten Knoten B und dem Knoten des Energieversorgungspotentials VCC angeschlossen ist.
In diesem Fall ist das zweite Pull-up-Element RP auch zwischen dem Ausgangsknoten SOUT (oder dem I/O Knoten SIO) und dem Knoten des Energieversorgungspotentials VEE verbunden, an den das Energieversorgungspotential VEE eingegeben wird, das größer als VCC ist.
Wie oben beschrieben fließt in Übereinstimmung mit der Ausgabeschaltung für eine integrierte Halbleiterschaltung in der vorliegenden Erfindung kein unerwünschter Gleichstrom zwischen dem Ausgangsknoten und dem Knoten des Massepotentials, um eine Verschlechterung einer Zuverlässigkeit in Zusammenhang mit der Standhaltespannung des NMOS-Transistors, verbunden mit dem Ausgangsknotens, zu verhindern, während ermöglicht wird, dass die angestiegene Geschwindigkeit kontrolliert wird.

Claims

1. Eine Ausgabeschaltung für eine integrierte Halbleiterschaltung, umfassend:

- einen Signalausgabeanschluss (SOUT);

- einen N-Kanal ersten MOS-Transistor (N1) mit einem Strompfad zwischen einem Drain und einem Source davon, und einem Gate, wobei ein Ende des Strompfads mit einem Massepotentialknoten verbunden ist, das andere Ende des Strompfades mit einem ersten Knoten (A) verbunden ist und dem Gate ein erstes Steuersignal (/SIN) zugeführt wird;

- einen N-Kanal zweiten MOS-Transistor (N2) mit einem Strompfad zwischen einem Drain und einem Source davon, und einem Gate, wobei ein Ende eines Stormpfades mit dem ersten Knoten (A) verbunden ist, das andere Ende des Strompfades mit dem Signalausgabeanschluss verbunden ist und das Gate mit einem zweiten Knoten (B) verbunden ist;

- ein Kapazitanzelement (C1; C2; P3; N3), angeschlossen zwischen dem zweiten Knoten (B) und einem Signalausgabeanschluss (SOUT) oder dem ersten Knoten (A);

- einen ersten Energieversorgungsknoten (VCC) an den ein erstes Energieversorgungspotential geführt ist;

- ein erstes Pull-Up-Element (PUP; P2; R2), angeschlossen zwischen dem zweiten Knoten und dem ersten Energieversorgungsknoten; und

- mindestens einem von:

-- einem P-Kanal ersten MOS-Transtor (P1) mit einem Strompfad zwischen einem Drain und einer Source davon, und einem Gate, wobei der Strompfad zwischen dem ersten Energieversorgungsknoten und dem zweiten Knoten angeschlossen ist, und dem Gate das erste Steuersignal zugeführt ist; oder

-- einer pn-Übergangsdiode (D1; Dpar) mit einer Anode und einer Kathode, wobei die Anode mit dem zweiten Knoten verbunden ist und die Kathode mit dem ersten Energieversorgungsknoten verbunden ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass sie weiter umfasst:

einen zweiten Energieversorgungsknoten (VEE), dem ein Potential zugeführt wird, das größer als das Energieversorgungspotential ist; und einem zweiten Pull- Up-Element (RP), das zwischen dem zweiten Energieversorgungsknoten und dem Signalausgabeanschluss angeschlossen ist.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das erste Pull-Up-Element einen P- Kanal zweiten MOS-Transistor (P2) umfasst, mit einem Strompfad zwischen einem Drain und einem Source davon, und einem Gate, wobei der Strompfad zwischen dem ersten Energieversorgungsknoten und dem zweiten Knoten angeschlossen ist, und das Gate mit dem ersten Knoten oder dem Massepotentialknoten oder dem Signalausgabeanschluss verbunden ist.

4. Die Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das erste Pull-Up-Element ein Widerstandselement (R2) ist.

5. Die Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass das Widerstandselement aus einer P-Typ Diffusionsschicht (302) gebildet ist, bereitgestellt in einem N-Typ-Halbleitersubstrat (301), verbunden mit dem ersten Energieversorgungsknoten, und wobei eine pn- Übergangsdiode (Dpar) parasitär zwischen der P-Typ- Diffusionsschicht und dem N-Typ-Halbleitersubstrat ausgebildet ist.

6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Kapazitanzelement einen P-Kanal dritten MOS-Transistor (P3) umfasst, mit einem Drain, einem Source, einem Gate und einem rückwärtigen Gate, wobei das Gate mit dem zweiten Knoten verbunden ist und das Drain, das Source und das rückwärtige Gate alle mit dem Signalausgabeanschluss verbunden sind.

7. Die Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Kapazitanzelement einen N-Kanal dritten MOS-Transistor (N3) umfasst, mit einem Drain, einem Source, einem Gate, und einem rückwärtigen Gate, wobei das Gate mit dem zweiten Knoten verbunden ist, das Drain und das Source beide mit dem Signalausgabeanschluss verbunden sind, und wobei das rückwärtige Gate mit dem Massepotentialknoten verbunden ist.

8. Die Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Kapazitanzelement einen P-Kanal vierten MOS-Transistor (P3) umfasst, mit einem Drain, einem Source, einem Gate und einem rückwärtigen Gate, wobei das Gate mit dem ersten Knoten verbunden ist, und das Drain, das Source und das rückwärtige Gate alle mit dem zweiten Knoten verbunden sind.

9. Die Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Kapazitanzelement einen N-Kanal vierten MOS-Transistor (N3) umfasst, mit einem Drain, einem Source, einem Gate und einem rückwärtigen Gate, wobei das Gate mit dem zweiten Knoten verbunden ist, das Drain und das Source beide mit dem ersten Knoten verbunden sind, und das rückwärtige Gate mit dem Massepotenzialknoten verbunden ist.

10. Die Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass sie weiter einen P-Kanal fünften MOS-Transistor (P4) umfasst, mit einem Strompfad zwischen einem Drain und einem Source davon, und einem Gate, wobei ein Ende des Strompfades mit dem Signalausgabeanschluss verbunden ist, das andere Ende des Strompfades mit dem ersten Energieversorgungsknoten verbunden ist und wobei dem Gate das erste Steuersignal zugeführt ist.

11. Die Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass sie weiter einen P-Kanal sechsten MOS-Transistor (P4) umfasst, mit einem Strompfad zwischen einem Drain und einem Source davon, und einem Gate, wobei ein Ende des Strompfades mit dem Signalausgabeanschluss verbunden ist, das andere Ende des Strompfades mit dem ersten Energieversorgungsknoten verbunden ist, und dem Gate ein zweites Steuersignal zugeführt ist.

12. Die Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass sie weiter eine mit dem ersten Knoten verbundene Eingabeschaltung (INV2) umfasst, um ein Eingabesignal von dem ersten Knoten zu erhalten, um dieses zu einer anderen Schaltung zu führen.