JPH04291091A - 出力駆動回路 - Google Patents

出力駆動回路

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JPH04291091A
JPH04291091A JP3292534A JP29253491A JPH04291091A JP H04291091 A JPH04291091 A JP H04291091A JP 3292534 A JP3292534 A JP 3292534A JP 29253491 A JP29253491 A JP 29253491A JP H04291091 A JPH04291091 A JP H04291091A
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transistor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ出力駆動回路に
関し、特にＣＭＯＳ集積回路（ＩＣ）に適用するに適し
たオフチツプ駆動回路について、ＰＭＯＳプルアツプト
ランジスタをスタツクすることなくオンチツプＶＤＤよ
り高い電圧を有する外部バスにオフチツプモードでイン
タフエースすることにより大きな面積の節約ができるよ
うになされた出力駆動回路を提案するものである。
【０００２】
【従来の技術】先ずはじめにこの明細書において用いる
用語を以下のように定義する。ＣＭＯＳは相補性金属酸
化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ
　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　）であり
、ｎ形及びＰ形半導体の電気的特性を組合わせた電界効
果トランジスタ（ＦＥＴ）に特に適用されるものである
。ＤＲＡＭはダイナミツクランダムアクセスメモリ（Ｄ
ｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）であり、スタテイツクＲＡＭのセルより著しく簡
単であるが、周期的にリフレツシユ動作し、及び又は読
取り動作後にリフレツシユ動作することを必要とするメ
モリセルのアレイに特に適用されるものである。
【０００３】ＮＭＯＳはＮ形チヤネル金属酸化膜半導体
（Ｎ−Ｔｙｐｅ　ｃｈａｎｎｅｌ　Ｍｅｔａｌ　Ｏｘｉ
ｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であり、動作状態
になつたとき負電荷キヤリア（電子）の流れを生じさせ
るｎ形の半導体材料の特性を利用する電界効果トランジ
スタに特に適用されるものである。ＰＭＯＳはＰ形チヤ
ネル金属酸化膜半導体（Ｐ−Ｔｙｐｅ　ｃｈａｎｎｅｌ
　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）であり、動作状態になつたとき正電荷キヤリア（ホ
ール）の流れを生じさせるＰ形の半導体材料の特性を利
用する電界効果トランジスタに特に適用されるものであ
る。
【０００４】現在及び将来のＣＭＯＳＤＲＡＭ（４〔Ｍ
ｂ〕以上）において、オンチツプ電源電圧ＶＤＤはサブ
ミクロンのＣＭＯＳデバイスの抑制特性により出力ドラ
イバをインタフエースしなくてはならない外部バスの電
圧より低くなるおそれがある。例えば代表的な４〔Ｍｂ
〕及び１６〔Ｍｂ〕のＤＲＡＭは３〔Ｖ〕の内部電源電
圧ＶＤＤによつて動作するが、５〔Ｖ〕の電源電圧によ
つてバスをインタフエースする必要がないほどではない
。この傾向はこれらＤＲＡＭに必要な０．３５〔μｍ〕
以下のデバイスが現在用いられている３〔Ｖ〕の内部バ
スよりも低いＶＤＤ電圧によつて最適性能を有するため
に６４〔Ｍｂ〕以上のＤＲＡＭについても期待される。
【０００５】
【発明が解決しようとする課題】オンチツプ電源電圧Ｖ
ＤＤをそれより高い電圧の外部バスに対しインタフエー
スする従来の出力バツフアの概略構成を図４に示す。当
該回路はＩＥＥＥジヤーナルオブソリツドステートサー
キツト、１９８８年１０月号第１０９０頁以降に示され
ている。トライステート時、外部バス電圧がトランジス
タＴ２をオフにし、このトランジスタＴ２がＰＭＯＳト
ランジスタＴ２、Ｔ３及びＴ４のｎウエル電位を浮かせ
ることによりＰＮダイオードの順方向インジエクシヨン
及びラツチアツプを防止する。しかしながら、２個のＰ
ＭＯＳトランジスタＴ４及びＴ５は直列にスタツクされ
ているため１個のＰＭＯＳトランジスタを用いる場合の
４倍の面積を必要とする。例えば、それぞれチヤンネル
幅対長さ比１６００／１（チヤンネル幅対長さ比３２０
０／１に等価な全面積）を有する２個のスタツクしたデ
バイスは、チヤンネル幅対長さ比８００／１　の１個の
デバイスと同一のプルアツプスルーレートを達成しなけ
ればならない。×８又は×１６データアウトチツプ構成
については付加されるトランジスタの数はそれぞれ１６
個及び３２個である。これらトランジスタにおいて大き
なチツプ面積を必要とすることはコスト及び性能が問題
となるＣＭＯＳＤＲＡＭにとつては大きな問題である。
【０００６】従来技術の他の例は米国特許第４７８２２
５０号及び第４７０９１６２号である。これらの特許は
高い電圧のバスに対し低いオンチツプ電源電圧をインタ
フエースするオフチツプ駆動回路を開示しているがそれ
らも２個の出力デバイスのスタツキングを必要とする。 本発明は以上の点を考慮してなされたもので、本発明の
目的は高い電圧のオフチツプバスに対して低いオンチツ
プ電源電圧をインタフエースするためにスタツクされた
２個のＰＭＯＳプルアツプトランジスタを必要としない
出力駆動回路を提供することである。
【０００７】
【課題を解決するための手段】かかる問題を解決するた
め本発明においては、オンチツプ電源電圧より高い電圧
を有する外部バスにオフチツプモードでインタフエース
するＣＭＯＳ出力駆動回路において、オフチツプモード
で伝送されるべきデータを受け取るようにオフチツプに
接続されるデータ端子と、ゲート、ソース、ドレン及び
ｎウエル電極を有し、ドレン電極は外部バスに接続され
た出力ノードに接続され、ゲート端子は出力ノードを介
してオフチツプモードで伝送されるべきデータを受け取
るように常時接続されており、さらにソース電極はオン
チツプ電源電圧に接続されている単一のＰＭＯＭプルア
ツプトランジスタＱＰ１と、トライステート制御信号を
受け取るように接続されたトライステート制御端子と、
トライステート制御端子に接続することによりＰＭＯＳ
プルアツプトランジスタＱＰ１のｎウエルをオンチツプ
電源電圧のうちの高い方又は出力駆動回路がトライステ
ート状態であるとき外部バス電圧とほぼ等しい電圧にバ
イアスするようになされているトライステート手段とを
備えるようにする。
【０００８】
【作用】本発明の第１実施例によれば、オンチツプポン
プ回路が外部バスに対しインタフエースを行うために必
要な電圧を発生する。第２実施例は外部バス電圧を検出
してトライステート時にオンチツプ電源電圧ＶＤＤと比
較する。外部バス電圧及びオンチツプ電源電圧ＶＤＤの
うち高い方がＰＭＯＳプルアツプ装置を適正に制御する
ため用いられる。第３実施例は第１及び第２実施例の組
合せである。外部バスは第２実施例においてはオンチツ
プ電源電圧ＶＤＤと比較されるが、第１実施例における
ようにオンチツプ電源電圧ＶＤＤより高い電圧がオンチ
ツプにおいて発生される。このオンチツプにおいて発生
される電圧は外部バス電圧がオンチツプ電源電圧ＶＤＤ
より高い電圧のときバス電圧の代わりにＰＭＯＳプルア
ツプ装置の制御に用いられる。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１０】図１は本発明の第１実施例による出力駆動
回路を示す。この回路は１個のＰＭＯＳプルアツプトラ
ンジスタＱＰ１を有し、このトランジスタのソース電極
は電源ＶＤＤに接続され、ｎ−ウエルはノードＡに、ド
レン電極はノードＢに、さらにゲート電極は相補対ＰＭ
ＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ
２のドレン電極と共通のノードＣに接続されている。ノ
ードＡはトランジスタＱＰ２のソース及びｎ−ウエルに
接続されているのに対して、トランジスタＱＮ２のソー
スは電気回路の接地すなわちＧＮＤに接続されている。 またノードＢはＮＭＯＳトランジスタＱＮ１のドレン電
極に接続され、このトランジスタはＧＮＤに接続されて
いるソース電極を有する。容量負荷ＣＬＯＡＤはノード
Ｂに接続されて典型的な外部バスをシミユレートするよ
うになされている。
【００１１】レベルシフト回路は一対の交差接続ＰＭＯ
ＳトランジスタＱＰ５及びＱＰ６を有し、このトランジ
スタの各ゲート電極及びドレン電極は互いに接続されか
つソース電極及びｎウエルが電圧源ＶＤＤＨに接続され
ている。ＶＤＤＨは外部バス電圧と同じか又はそれより
高い電圧の電圧源である。トランジスタＱＰ５のゲート
電極及びトランジスタＱＰ６のドレン電極との共通接続
をノードＥにより示し、トランジスタＱＰ６のゲート電
極及びトランジスタＱＰ５のドレン電極の共通接続をノ
ードＦにより示す。ＰＭＯＳトランジスタＱＰ５及びＱ
Ｐ６のドレン電極はそれぞれＮＭＯＳトランジスタＱＮ
３及びＱＮ４を介してＧＮＤに接続されている。
【００１２】トランジスタＱＮ３のゲートはトライステ
ート制御端子ＴＲＩＳＴ０に接続されている。端子ＴＲ
ＩＳＴ０の電圧はオフチツプ駆動の間高いレベルにあり
、かつトライステート状態の間は低いレベルすなわちＧ
ＮＤにある。この端子ＴＲＩＳＴ０はインバータＩ２を
介してノードＧと、トランジスタＱＮ４のゲートと、Ｎ
ＯＲゲートＮＲ１の一方の入力とに接続されている。 ＮＯＲゲートＮＲ１の出力はノードＤと、相補対となつ
たトランジスタＱＰ２及びＱＮ２のゲートとに接続され
ている。
【００１３】交差接続トランジスタＱＰ５及びＱＰ６か
らのノードＥ及びＦはＰＭＯＳトランジスタＱＰ３及び
ＱＰ４のゲートにそれぞれ接続されている。トランジス
タＱＰ３のソース電極及びｎウエルは電圧源ＶＤＤＨに
接続されており、トランジスタＱＰ４のソース電極は電
圧源ＶＤＤに接続されている。トランジスタＱＰ３のド
レン電極はトランジスタＱＰ４のドレン電極及びｎウエ
ルと同様にノードＡに接続されている。またトライステ
ート端子ＴＲＩＳＴ０はＮＡＮＤゲートＮＮ１の反転入
力に接続されている。他方、ＮＡＮＤゲートの非反転入
力はデータ端子ＤＡＴＡ０に接続されている。またデー
タ端子ＤＡＴＡ０はＮＯＲゲートＮＲ１の反転入力に接
続されている。ＮＡＮＤゲートＮＮ１の出力はノードＨ
及びインバータＩ１に接続されている。ＮＡＮＤゲート
ＮＮ１の出力はノードＨ及びインバータＩ１に接続され
ている。インバータＩ１の出力はノードＩ及びＮＭＯＳ
トランジスタＱＮ１のゲートに接続されている。インバ
ータＩ１及びＩ２はそれぞれ２個のトランジスタすなわ
ち１個のＰＭＯＳと１個のＮＭＯＳからなり、ＮＯＲゲ
ートＮＲ１及びＮＡＮＤゲートＮＮ１はそれぞれ４個の
トランジスタすなわち２個のＰＭＯＳ及び２個のＮＭＯ
Ｓからなる。
【００１４】当該回路の動作は次の通りである。オフチ
ツプ駆動時、信号ＴＲＩＳＴ０は高い電圧レベルにあり
かつノードＧは低い電圧レベルにあり、これによりノー
ドＥ及びＦをそれぞれ高い電圧レベル（ＶＤＤＨ）及び
低い電圧レベル（ＧＮＤ）に強制する。トランジスタＱ
Ｐ５及びＱＰ６が交差接続されていることにより、トラ
イステート端子ＴＲＩＳＴ０は高いレベルＶＤＤからＶ
ＤＤＨへの必要な電圧シフトが生ずる。その結果、ＰＭ
ＯＳトランジスタＱＰ３は完全に遮断し、トランジスタ
ＱＰ４がオン状態となる。ノードＡ及びトランジスタＱ
Ｐ１のｎウエルがＶＤＤになる。これらの条件によつて
ＮＯＲゲートＮＲ１並びにトランジスタＱＰ２及びＱＮ
２は入力の１つであるＤＡＴＡ０によつてトランジスタ
ＱＰ１について必要なロジツクを実行する。トランジス
タＱＮ１用のロジツクはＮＡＮＤゲートＮＮ１及びイン
バータＩ１により与えられる。
【００１５】トライステート動作時は端子ＴＲＩＳＴ０
は接地電位となり、ノードＥ及びＦはそれぞれ低及び高
レベルとなる。トランジスタＱＰ３はオンかつトランジ
スタＱＰ４はオフとなり、この条件においてノードＡは
ＶＤＤＨのままである。ノードＧは高レベルかつＮＯＲ
ゲートＮＲ１の出力は低レベルとなる。トランジスタＱ
Ｐ２はオンかつトランジスタＱＮ２はオフとなる。ノー
ドＣはＶＤＤＨである。この結果、出力プルアツプＰＭ
ＯＳトランジスタＱＰ１のゲート及びｎウエルはＶＤＤ
Ｈとなり、外部バスがＶＤＤＨ以下であれば完全にオフ
となる。ＮＡＮＤゲートＮＮ１の出力ノードＨは高レベ
ルになると共に、トランジスタＱＮ１はオフとなる。
【００１６】当該回路は電圧ＶＤＤＨをオンチツプによ
つて発生するものであるが、この電圧はチヤージポンプ
回路により容易に発生し得る。チヤージポンプ回路はト
ランジスタＱＮ３、ＱＮ４、ＱＰ５及びＱＰ６からなる
レベルシフト回路並びに出力バツフアがトライステート
となつたときのトランジスタＱＰ１のゲート（ノードＣ
）及びｎウエルに対してスイツチング電流を与えるだけ
の機能を有する。このポンプ回路はこの出力バツフアに
共有されており、そのチツプ領域に与える効果は小さい
。チツプがオンチツプ電圧ＶＤＤのステツプダウン調整
回路を有する場合には、外部電源を電圧ＶＤＤＨとして
用いることによりポンプ回路を省略することができる。 これは外部電源ＶＤＤ及びバスが５〔Ｖ〕であり、オン
チツプ電圧ＶＤＤが　３．３〔Ｖ〕である場合に特に有
利である。
【００１７】ノードＣが電圧ＶＤＤＨにより外部バスが
トライステート条件によつて接地するときプルアツプト
ランジスタＱＰ１について最悪の電界条件となる。これ
は技術の実施の仕方によつては問題となる。ドレン技術
、チヤネル長さの増大、酸化物層の厚さの増大、期待寿
命の短縮（１０００００時間から４００００　時間へ）
及び外部ＶＤＤ範囲がより厳密になる（±１０％から±
５％へ）ことによりこの状況が助長される。例えば、コ
ストパフオーマンスが４〔Ｍｂ〕であるＤＲＡＭチツプ
においては、プルアツプトランジスタＱＰ１についての
最悪電界は５〔Ｖ〕±　０．３〔Ｖ〕により動作する寿
命４０００時間の部品について許容し得る。図２は本発
明のオフチツプ駆動回路の第２の実施例を示す。この回
路は図１の回路と同様であり、同一の回路要素が用いら
れる場合同一の参照記号によつて示されている。
【００１８】図２においてトランジスタＱＮ３、ＱＮ４
、ＱＰ５及びＱＰ６を有するレベル検出回路は図１のよ
うにトランジスタＱＰ３及びＱＰ４に直接には接続され
てない。ノードＥはインバータＩ４に接続されており、
このインバータＩ４の出力がＮＡＮＤゲートＮＮ２の１
つの入力に接続されている。インバータＩ２の出力であ
るノードＧはＮＡＮＤゲートＮＮ２の反転入力に接続さ
れている。ＮＡＮＤゲートＮＮ２の出力であるノードＢ
ＣＮＴＬはトランジスタＱＰ３のゲート電極にかつイン
バータＩ３を介してトランジスタＱＰ４のゲート電極に
接続されている。インバータＩ３は１個のＰＭＯＳ及び
１個のＮＭＯＳにより構成される。このＰＭＯＳトラン
ジスタのｎウエル及びソースはノードＢに接続されてい
る。トランジスタＱＰ３のソース電極はノードＢすなわ
ち出力ノードに接続され、そのｎウエルはノードＡに接
続されている。
【００１９】当該レベル検出回路はまた幾分変更されて
いる。まず、トランジスタＱＰ５及びＱＰ６のソース電
極は電圧源ＶＤＤＨではなくＶＤＤに接続されている。 ＮＭＯＳトランジスタＱＮ３及びＱＮ４はＧＮＤに接続
されたＮＭＯＳトランジスタＱＮＢＩＡＳのドレン電極
にそれらソース電極が共通に接続された差動対として接
続されている。ＮＭＯＳトランジスタＱＮ３及びＱＮＢ
ＩＡＳのゲート電極は共に電圧源ＶＤＤに接続されＮＭ
ＯＳトランジスタＱＮ４のゲート電極は出力ノードＢに
接続されている。容量接続したＰＭＯＳトランジスタＱ
ＰＣＰＬはノードＦ及びトランジスタＱＮ４間に結合容
量として接続されている。
【００２０】図２の回路は次のように動作する。オフチ
ツプ駆動時トライステート端子ＴＲＩＳＴ０の信号は高
レベルにありかつノードＧは低レベルにある。ＮＡＮＤ
ゲートＮＮ２の出力ＢＣＮＴＬは高レベルかつノードＶ
ＤＤＣＮＴＬは低レベルである。トランジスタＱＰ４は
オンかつノードＡはＶＤＤとなる。プルアツプトランジ
スタＱＰ１及びトランジスタＱＮ１のロジツク機能は図
１の回路の端子ＤＡＴＡ０に入力として信号が入る場合
と同様に、ＮＯＲゲートＮＲ１及びＮＡＮＤゲートＮＮ
１により与えられる。オフチツプ駆動時、ノードＢ（出
力ノード）の電圧の変化は接地電位からＶＤＤまでであ
りかつトランジスタＱＰ３はオフのままである。
【００２１】端子ＴＲＩＳＴ０が低レベルのトライステ
ート動作時、ノードＨ及びＩはそれぞれ高及び低レベル
である。ＮＭＯＳトランジスタＱＮ１はオフである。ま
たノードＧ及びＤはそれぞれ高及び低レベルとなる。ト
ランジスタＱＰ２及びＱＮ２がそれぞれオン及びオフと
なると、トランジスタＱＰ１のゲート及びｎウエルは同
一電圧、すなわちノードＡ及びＣは同一電圧となる。Ｐ
ＭＯＳプルアツプトランジスタＱＰ１はノードＡの電圧
がＶＤＤ以上であればオフのままである。ノードＡの電
圧の制御はトランジスタＱＰ５、ＱＰ６、ＱＮ３、ＱＮ
４及びＱＮＢＩＡＳからなる差動対並びにインバータＩ
３及びＩ４及びＮＡＮＤゲートＮＮ２のロジツクにより
与えられる。結合容量として作用するＰＭＯＳトランジ
スタＱＰＣＰＬは直流特性に影響を与えることなく当該
差動対の過度特性を改善する。
【００２２】出力ノードＢが電源ＶＤＤより高くなると
、ノードＥは低レベルとなりかつインバータＩ４の出力
のノードＢＧＴＬＤＤ１は高となつてノードＢＣＮＴＬ
及びＶＤＤＣＮＴＬをそれぞれ低及び高レベルにする。 トランジスタＱＰ３はオン、トランジスタＱＰ４はオフ
、かつノードＡは出力ノードＢと同一の電圧（ＶＤＤよ
り高い電圧）となる。ノードＢがＶＤＤより低いときノ
ードＥは高レベルかつノードＢＣＮＴＬはＶＤＤとなり
、トランジスタＱＰ３はオフになる。またトランジスタ
ＱＰ４はノードＶＤＤＣＮＴＬが低となるとオンになる
。ノードＡはＶＤＤであり、これがＰＭＯＳ出力トラン
ジスタＱＰ１のゲート及びｎウエルをＶＤＤにバイアス
する。インバータＩ３のＰＭＯＳトランジスタのソース
及びｎウエルは出力ノードＢに接続され、他のインバー
タは電源ＶＤＤに接続される。ノードＶＤＤＣＮＴＬの
高レベルはノードＢと同一であり、トランジスタＱＰ４
はノードＢがＶＤＤより高いとき完全にオフとなる。ノ
ードＢＣＮＴＬはノードＢがＶＤＤより高ければ常に低
レベルにあり、低ければ高レベルにあるから、ノードＢ
ＣＮＴＬ及びＶＤＤＣＮＴＬ間に積極的なレベルシフト
回路を必要としない。
【００２３】ＰＭＯＳプルアツプトランジスタＱＰ１に
ついての電界の問題はノードＣがバスの高電圧がＶＤＤ
より大のときにのみＶＤＤからバスの高い電圧に切り換
えれるため除去される。インバータＩ３のＰＭＯＳトラ
ンジスタはノードＢＣＮＴＬが低レベルにあるとき、す
なわちノードＢのバス高電圧がＶＤＤを越えるときにオ
ンとなる。ノードＢがＶＤＤより低くなるとインバータ
Ｉ３のＰＭＯＳトランジスタはオフとなる。図３は本発
明の第３の実施例を示す。当該回路はインバータＩ３及
びＰＭＯＳトランジスタＱＰ３が図１の出力駆動回路に
おいて用いられたオンチツプ高電圧発生器に接続されて
いる点を除き図２の回路と同じである。この場合、ＰＭ
ＯＳプルアツプトランジスタＱＰ１のゲート及びｎウエ
ルの充電及び放電はオンチツプ高電圧発生器ＶＤＤＨに
より実行される。これにより図３の出力駆動回路の出力
容量は図２の出力駆動回路よりトライステート状態にお
いて小さくなる。
【００２４】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。
【００２５】
【発明の効果】上述のように本発明によれば、低いオン
チツプ電源電圧を高いオフチツプバス電圧に対しインタ
フエースするためにスタツクされた２個のＰＭＯＳプル
アツプトランジスタを必要としない出力駆動回路を提案
することにより、ＤＲＡＭのチツプ面積を大幅に減少さ
せることができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施例によるオフチツプ
駆動回路の概略構成を示す接続図である。
【図２】図２は本発明の第２の実施例によるオフチツプ
駆動回路の概略構成を示す接続図である。
【図３】図３は本発明の第３の実施例によるオフチツプ
駆動回路の概略構成を示す接続図である。
【図４】図４は従来のオフチツプインタフエース回路の
概略を示す接続図である。
【符号の説明】
ＱＰ１……ＰＭＯＳプルアツプトランジスタ、ＶＤＤ、
ＶＤＤＨ……電圧源、ＱＰ２〜ＱＰ６……ＰＭＯＳトラ
ンジスタ、ＱＮ１〜ＱＮ４……ＮＭＯＳトランジスタ、
ＮＲ１……ＮＯＲゲート、Ｉ１、Ｉ２……インバータ、
ＮＮ１……ＮＡＮＤゲート。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】オンチツプ電源電圧より高い電圧を有する
    外部バスにオフチツプモードでインタフエースするＣＭ
    ＯＳ出力駆動回路において、オフチツプモードで伝送さ
    れるべきデータを受け取るようにオフチツプに接続され
    るデータ端子と、ゲート、ソース、ドレン及びｎウエル
    電極を有し、上記ドレン電極は上記外部バスに接続され
    た出力ノードに接続され、上記ゲート端子は上記出力ノ
    ードを介してオフチツプモードで伝送されるべき上記デ
    ータを受け取るように常時接続されており、さらに上記
    ソース電極は上記オンチツプ電源電圧に接続されている
    単一のＰＭＯＭプルアツプトランジスタと、トライステ
    ート制御信号を受け取るように接続されたトライステー
    ト制御端子と、上記トライステート制御端子に接続する
    ことによりＰＭＯＳプルアツプトランジスタのｎウエル
    を上記オンチツプ電源電圧のうちの高い方又は上記出力
    駆動回路がトライステート状態であるとき上記外部バス
    電圧とほぼ等しい電圧にバイアスするようになされてい
    るトライステート手段とを具えることを特徴とするＣＭ
    ＯＳ出力駆動回路。
  2. 【請求項２】上記バイアス手段は上記駆動回路の出力が
    トライステート状態であるとき上記外部バス電圧とほぼ
    等しい上記電圧を発生するオンチツプポンプ回路を含む
    ことを特徴とする請求項１に記載の出力駆動回路。
  3. 【請求項３】上記オンチツプポンプ回路において、上記
    トライステート制御信号に応答することにより第１及び
    第２トライステート制御信号を発生するようになされて
    いるレベルシフト回路手段と、上記駆動回路がトライス
    テート状態のとき上記第１トライステート制御信号に応
    答し、上記ＰＭＯＳプルアツプトランジスタのｎウエル
    を上記外部バス電圧とほぼ等しい上記電圧にバイアスす
    るようになされている第１ゲート手段と、上記駆動回路
    がトライステート状態でないとき上記第２トライステー
    ト制御信号に応答し、上記ＰＲＯＭプルアツプトランジ
    スタのｎウエルを上記オンチツプ電源電圧にバイアスす
    るようになされている第２ゲート手段とを具えることを
    特徴とする請求項２に記載の出力駆動回路。
  4. 【請求項４】上記レベルシフト回路手段は第１及び第２
    の交差接続ＰＭＯＳトランジスタ並びに第１及び第２の
    ＮＭＯＳトランジスタを具え、上記第１及び第２の交差
    接続ＰＭＯＳトランジスタはそれぞれゲート、ソース、
    ドレン及びｎウエル電極を有し、上記ソース及びｎウエ
    ル電極は上記外部バス電圧とほぼ等しい上記電圧に接続
    され、上記第１及び第２の交差接続ＰＭＯＳトランジス
    タの上記ドレン及びゲート電極はそれぞれ互いに接続さ
    れ、上記第１のＰＭＯＳトランジスタのドレン電極及び
    上記第２のＰＭＯＳトランジスタのゲート電極の接続点
    は上記第１ゲート手段に接続され、上記第２のＰＭＯＳ
    トランジスタのドレン電極及び上記第１のＰＭＯＳトラ
    ンジスタのゲート電極の接続点は上記第２ゲート手段に
    接続され、第１及び第２のＮＭＯＳトランジスタは上記
    第１及び第２の交差接続ＰＭＯＳトランジスタにそれぞ
    れ直列に接続され、上記第１及び第２のＮＭＯＳトラン
    ジスタはゲート、ソース及びドレン電極を有し、上記ゲ
    ート電極は上記トライステート制御信号に応答すること
    を特徴とする請求項３に記載の出力駆動回路。
  5. 【請求項５】上記オフチツプ駆動回路は、ゲート、ソー
    ス及びドレン電極を有し、上記単一のＰＭＯＳプルアツ
    プトランジスタと直列に接続された第３のＮＭＯＳトラ
    ンジスタと、上記データ端子及びトライステート制御端
    子に接続され、上記第３のＮＭＯＳトランジスタ及び上
    記単一のＰＭＯＳプルアツプトランジスタのゲート電極
    に与える出力信号を発生するロジツク手段とを具えるこ
    とを特徴とする請求項４に記載の出力駆動回路。
  6. 【請求項６】上記出力駆動回路はさらに、上記ロジツク
    手段及び上記ＰＭＯＳプルアツプトランジスタのゲート
    間に相補駆動回路を具え、かつ上記ロジツク手段は、上
    記トライステート制御端子に接続された入力及び反転し
    たトライステート制御信号を与える出力を有する第１イ
    ンバータと、上記インバータの出力に接続された第１入
    力、上記データ端子に接続された第２反転入力及び上記
    相補駆動回路に接続された出力を有するＮＯＲゲートと
    、上記データ端子に接続された第１入力、上記トライス
    テート制御端子に接続された第２反転入力及び出力を有
    するＮＡＮＤゲートと、上記ＮＡＮＤゲートの出力に接
    続された入力及び上記第３のＮＭＯＳトランジスタのゲ
    ートに接続された出力を有する第２インバータとを具え
    ることを特徴とする請求項５に記載の出力駆動回路。
  7. 【請求項７】上記バイアス手段は、上記出力ノードにお
    ける上記バス電圧を上記オンチツプ電源電圧と比較する
    ためのオンチツプ比較器と、上記駆動回路がトライステ
    ート状態のとき上記ＰＭＯＳプルアツプトランジスタの
    ゲート及びｎウエルを上記オンチツプ電源電圧及び上記
    バス電圧のより高い電圧に接続するゲート手段とを具え
    ることを特徴とする請求項１に記載の出力駆動回路。
  8. 【請求項８】上記オンチツプ比較器は、上記オンチツプ
    電源電圧を受け取るように接続された第１入力及び上記
    出力ノードに接続された第２入力を有することにより比
    較器出力信号を発生するようになされている差動比較回
    路と、上記トライステート制御端子に接続されて上記比
    較器出力信号に応答することにより第１及び第２トライ
    ステート制御信号を発生するようになされたロジツク手
    段と、上記駆動回路がトライステート状態のとき上記出
    力ノードに接続されて上記第１トライステート制御信号
    に応答し、上記ＰＭＯＳプルアツプトランジスタのｎウ
    エルを上記外部バス電圧とほぼ等しい上記電圧にバイア
    スするようになされた第１ゲート手段と、上記駆動回路
    がトライステート状態でないとき上記第２トライステー
    ト制御信号に応答し、上記ＰＭＯＳプルアツプトランジ
    スタのｎウエルを上記オンチツプ電源電圧にバイアスす
    るようになされた第２ゲート手段とを具えることを特徴
    とする請求項７に記載の出力駆動回路。
  9. 【請求項９】上記第１ゲート手段は上記出力ノードに接
    続され、かつ上記ロジツク手段は、上記トライステート
    制御端子に接続された第１入力、上記比較器出力に接続
    された第２入力及び上記第２トライステート制御信号を
    出す出力を有するＮＡＮＤゲートと、上記ＮＡＮＤゲー
    トの出力に接続された入力及び上記第１トライステート
    制御信号を出す出力を有すると共に、上記出力ノードに
    接続された電源端子を有するインバータを具えることを
    特徴とする請求項８に記載の出力駆動回路。
  10. 【請求項１０】上記差動比較回路手段は、第１及び第２
    の交差接続ＰＭＯＳトライステートと、第１及び第２の
    ＮＭＯＳトライステートとを具え、上記第１及び第２の
    交差接続ＰＭＯＳトランジスタはそれぞれゲート、ソー
    ス、ドレン及びｎウエル電極を有し、上記ソース及びｎ
    ウエル電極は上記オンチツプ電源電圧に接続され、上記
    第１及び第２の交差接続ＰＭＯＳの上記ドレン及びゲー
    ト電極はそれぞれ互いに接続され、上記第１のＰＭＯＳ
    トランジスタのドレン電極及び上記第２のＰＭＯＳトラ
    ンジスタのゲート電極は上記ロジツク手段に接続され、
    第１及び第２のＮＭＯＳトランジスタはそれぞれ上記第
    １及び第２の交差接続ＰＭＯＳトランジスタと直列に接
    続されていると共に、ゲート、ソース及びドレン電極を
    有し、上記第１のＮＭＯＳトランジスタのゲート電極は
    上記オンチツプ電源電圧に接続され、上記第２のＮＭＯ
    Ｓトランジスタのゲート電極は上記出力ノードに接続さ
    れ、さらに、上記第１のＮＭＯＳトランジスタのドレン
    及び上記第２のＮＭＯＳトランジスタのゲート間に接続
    された結合容量手段と、上記第１及び第２のＮＭＯＳト
    ランジスタのソース電極に共通して接続されたバイアス
    手段とを具えることを特徴とする請求項８に記載の出力
    駆動回路。
  11. 【請求項１１】上記単一のＰＭＯＳプルアツプトランジ
    スタに直列に接続され、ゲート、ソース及びドレン電極
    を有する第３のＮＭＯＳトランジスタと、上記データ端
    子及びトライステート制御端子に接続され、上記第３の
    ＮＭＯＳトランジスタ及び上記ＰＭＯＳプルアツプトラ
    ンジスタのゲート電極に与える出力信号を発生するよう
    になされた第２ロジツク手段とを具えることを特徴とす
    る請求項１０に記載の出力駆動回路。
  12. 【請求項１２】さらに、上記第２ロジツク手段及び上記
    単一のＰＭＯＳプルアツプトランジスタのゲート間に相
    補駆動回路を具えると共に、上記第２ロジツク手段は、
    上記トライステート制御端子に接続された入力及び反転
    トライステート制御信号を与える出力を有する第１イン
    バータと、上記インバータの出力に接続された第１入力
    、上記データ端子に接続された第２反転入力及び上記相
    補駆動回路に接続された出力を有するＮＯＲゲートと、
    上記データ端子に接続された第１入力、上記トライステ
    ート制御端子に接続された第２反転入力及び出力を有す
    るＮＡＮＤゲートと、上記ＮＡＮＤゲートの出力に接続
    された入力及び上記第３のＮＭＯＳトランジスタのゲー
    トに接続された出力を有する第２インバータとを具える
    ことを特徴とする請求項１１に記載の出力駆動回路。
  13. 【請求項１３】上記バイアス手段は、上記外部バス電圧
    とほぼ等しい電圧を発生するオンチツプポンプ回路と、
    上記出力ノードにおける上記バス電圧と上記オンチツプ
    電源電圧を比較するようになされたオンチツプ電圧比較
    器と、上記駆動回路がトライステート状態のとき上記オ
    ンチツプ電源電圧が上記バス電圧より高いとき上記ＰＭ
    ＯＳプルアツプトランジスタのゲート及びｎウエルを上
    記オンチツプ電源電圧に接続し、低いとき上記ＰＭＯＳ
    プルアツプトランジスタのゲート及びｎウエルを上記オ
    ンチツプポンプ回路に接続するようになされたゲート手
    段とを具えることを特徴とする請求項１に記載の出力駆
    動回路。
  14. 【請求項１４】上記オンチツプ比較器は、上記オンチツ
    プ電源電圧を受け取るように接続された第１入力及び上
    記出力ノードに接続された第２入力を有することにより
    比較器出力信号を発生するようになされた差動比較器回
    路と、上記トライステート制御端子に接続して上記比較
    器出力信号に応答することにより第１及び第２トライス
    テート制御信号を発生するようになされたロジツク手段
    と、上記出力ノードに接続してトライステート状態のと
    き上記第１トライステート制御信号に応答し、上記ＰＭ
    ＯＳプルアツプトランジスタのｎウエルを上記外部バス
    電圧とほぼ等しい上記電圧にバイアスするようになされ
    た第１ゲート手段と、トライステート状態でないとき上
    記第２トライステート制御信号に応答し、上記ＰＭＯＳ
    プルアツプトランジスタのｎウエルを上記オンチツプ電
    源電圧にバイアスするようになされている第２ゲート手
    段とを具えることを特徴とする請求項１３に記載の出力
    駆動回路。
  15. 【請求項１５】上記第１ゲート手段は上記オンチツプポ
    ンプ回路に接続されると共に上記ロジツク手段は、上記
    トライステート制御端子に接続された第１入力、上記比
    較器出力に接続された第２入力及び上記第２トライステ
    ート制御信号を与える出力を有するＮＡＮＤゲートと、
    上記ＮＡＮＤゲートの出力に接続された入力及び上記第
    １トライステート制御信号を出す出力を有すると共に、
    さらに上記オンチツプポンプ回路に接続された電源端子
    を有するインバータとを具えることを特徴とする請求項
    １４に記載の出力駆動回路。
  16. 【請求項１６】上記差動比較回路手段は、第１及び第２
    の交差接続ＰＭＯＳトランジスタと、第１及び第２のＮ
    ＭＯＳトランジスタとを具え、上記第１及び第２の交差
    接続ＰＭＯＳトランジスタはそれぞれゲート、ソース、
    ドレン及びｎウエル電極を有し、上記ソース及びｎウエ
    ル電極は上記オンチツプ電源電圧に接続され、上記第１
    及び第２の交差接続ＰＭＯＳトランジスタの上記ドレン
    及びゲート電極はそれぞれ互いに接続され、上記第１の
    ＰＭＯＳトランジスタのドレン電極及び上記第２のＰＭ
    ＯＳトランジスタのゲート電極の接続点は上記ロジツク
    手段に接続され、第１及び第２のＮＭＯＳトランジスタ
    は上記第１及び第２のＰＭＯＳトランジスタとそれぞれ
    直列に接続され、上記第１及び第２のＮＭＯＳトランジ
    スタはそれぞれゲート、ソース及びドレン電極を有し、
    上記第１のＮＭＯＳトランジスタのゲート電極は上記オ
    ンチツプ電源電圧に接続され、上記第２のＮＭＯＳトラ
    ンジスタのゲート電極は上記出力ノードに接続され、さ
    らに、上記第１のＮＭＯＳトランジスタのドレン及び第
    ２のＮＭＯＳトランジスタのゲート間に接続された結合
    容量手段と、上記第１及び第２のＮＭＯＳトランジスタ
    のソース電極に共通に接続されたバイアス手段とを具え
    ることを特徴とする請求項１４に記載の出力駆動回路。
  17. 【請求項１７】さらに、上記単一のＰＭＯＳプルアツプ
    トランジスタと直列に接続され、ゲート、ソース及びド
    レン電極を有する第３のＮＭＯＳトランジスタと、上記
    データ端子及び上記トライステート制御端子に接続され
    、上記第３のＮＭＯＳトランジスタ及び上記ＰＭＯＳプ
    ルアツプトランジスタのゲート電極に与える出力信号を
    発生するようになされている第２ロジツク手段とを具え
    ることを特徴とする請求項１６に記載の出力駆動回路。
  18. 【請求項１８】上記第２ロジツク手段及び上記ＰＭＯＳ
    プルアツプトランジスタのゲート間に相補駆動回路を具
    え、かつ上記第２ロジツク手段は、上記トライステート
    制御端子に接続された入力及び反転トライステート制御
    信号を与える出力を有する第１インバータと、上記イン
    バータの出力に接続された第１入力、上記データ端子に
    接続された第２反転入力及び上記相補駆動回路に接続さ
    れた出力を有するＮＯＲゲートと、上記データ端子に接
    続された第１入力、上記トライステート制御端子に接続
    された第２反転入力及び出力を有するＮＡＮＤゲートと
    、上記ＮＡＮＤゲートの出力に接続された入力及び上記
    第３のＮＭＯＳトランジスタのゲートに接続された出力
    を有する第２インバータとを具えることを特徴とする請
    求項１７に記載の出力駆動回路。
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