JPH09246946A - ３ｖのｃｍｏｓプロセスにおける５ｖドライバ - Google Patents
３ｖのｃｍｏｓプロセスにおける５ｖドライバInfo
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- JPH09246946A JPH09246946A JP8329883A JP32988396A JPH09246946A JP H09246946 A JPH09246946 A JP H09246946A JP 8329883 A JP8329883 A JP 8329883A JP 32988396 A JP32988396 A JP 32988396A JP H09246946 A JPH09246946 A JP H09246946A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Abstract
(57)【要約】
【課題】 ＣＭＯＳの製造プロセスを変更することな
く、入力電圧信号に応じてレベル・シフトされた出力電
圧を提供できるようにする。 【解決手段】 第１の電源と１つのノードとの間に接続
されていて、そのノードを第１の電源の電圧へプルアッ
プする１つのプルアップ・デバイスから構成されている
ＣＭＯＳの電圧レベル・シフター。プルアップ・デバイ
スは第１の電圧信号に応答する。また、プルダウン・デ
バイスも含まれていて、それは前記ノードと基準電源と
の間に接続され、そのノードを基準電源の電圧にまでプ
ルダウンする。前記プルダウン・デバイスは第２および
第３の電圧信号に応答する。第２の電圧信号をプルダウ
ン・デバイスに対して提供するフィードバック回路が含
まれている。レベル・シフトされた電圧信号がそのノー
ドにおいて提供される。
く、入力電圧信号に応じてレベル・シフトされた出力電
圧を提供できるようにする。 【解決手段】 第１の電源と１つのノードとの間に接続
されていて、そのノードを第１の電源の電圧へプルアッ
プする１つのプルアップ・デバイスから構成されている
ＣＭＯＳの電圧レベル・シフター。プルアップ・デバイ
スは第１の電圧信号に応答する。また、プルダウン・デ
バイスも含まれていて、それは前記ノードと基準電源と
の間に接続され、そのノードを基準電源の電圧にまでプ
ルダウンする。前記プルダウン・デバイスは第２および
第３の電圧信号に応答する。第２の電圧信号をプルダウ
ン・デバイスに対して提供するフィードバック回路が含
まれている。レベル・シフトされた電圧信号がそのノー
ドにおいて提供される。
Description
【０００１】
【発明の属する技術分野】本発明は電圧レベル・シフタ
ーに関し、より詳細には、３Ｖのプロセスにおいて０〜
５Ｖの全出力範囲を提供する電圧レベル・シフターに関
する。
ーに関し、より詳細には、３Ｖのプロセスにおいて０〜
５Ｖの全出力範囲を提供する電圧レベル・シフターに関
する。
【０００２】
【従来の技術】半導体デバイスの寸法が減少するにつれ
て、集積回路はさらに高密度になって来つつある。ま
た、寸法の減少によって、動作電力が小さくて済む、よ
り高速のデバイスが提供される。特に、トランジスタな
どの現世代の半導体デバイスは、前世代の電圧（５Ｖ）
より小さい電圧（３．３Ｖ）で動作する。動作電圧が低
いこと、そしてその結果としての消費電力が小さいこと
の利点は、電源に対する要求が減少することである。こ
れは特に、これらの半導体デバイスを組み込んでいる電
子装置の携帯性が望まれている場合に重要である。バッ
テリーなどの電源をより小さくすることができ、バッテ
リーの寿命が延びることになる。
て、集積回路はさらに高密度になって来つつある。ま
た、寸法の減少によって、動作電力が小さくて済む、よ
り高速のデバイスが提供される。特に、トランジスタな
どの現世代の半導体デバイスは、前世代の電圧（５Ｖ）
より小さい電圧（３．３Ｖ）で動作する。動作電圧が低
いこと、そしてその結果としての消費電力が小さいこと
の利点は、電源に対する要求が減少することである。こ
れは特に、これらの半導体デバイスを組み込んでいる電
子装置の携帯性が望まれている場合に重要である。バッ
テリーなどの電源をより小さくすることができ、バッテ
リーの寿命が延びることになる。
【０００３】
【発明が解決しようとする課題】しかし、多くの電子装
置およびコンポーネントは、高い電圧（５Ｖ）を使う半
導体デバイスから構成されている集積回路を依然として
組み込んでいる。従って、低い電圧と高い電圧の集積回
路の両方が互いに接続されるような応用があり得る。そ
こで、低電圧で動作している集積回路は、高い電圧の出
力を提供しなければならない。低電圧の集積回路の中で
高電圧を単に利用するだけでは実際的ではない。通常
３．６Ｖ〜４．０Ｖの最大定格電圧を超えた電圧が印加
された場合、薄膜の酸化物の構造的完全性が損なわれ
る。ゲートからドレイン、ソースまたはサブストレート
への５Ｖの電圧降下によってこの酸化物が絶縁破壊され
る傾向がある。酸化物の絶縁破壊が実質的にそのトラン
ジスタに対して致命的な損傷を起こすことによって、長
期の信頼性の問題が生じる。
置およびコンポーネントは、高い電圧（５Ｖ）を使う半
導体デバイスから構成されている集積回路を依然として
組み込んでいる。従って、低い電圧と高い電圧の集積回
路の両方が互いに接続されるような応用があり得る。そ
こで、低電圧で動作している集積回路は、高い電圧の出
力を提供しなければならない。低電圧の集積回路の中で
高電圧を単に利用するだけでは実際的ではない。通常
３．６Ｖ〜４．０Ｖの最大定格電圧を超えた電圧が印加
された場合、薄膜の酸化物の構造的完全性が損なわれ
る。ゲートからドレイン、ソースまたはサブストレート
への５Ｖの電圧降下によってこの酸化物が絶縁破壊され
る傾向がある。酸化物の絶縁破壊が実質的にそのトラン
ジスタに対して致命的な損傷を起こすことによって、長
期の信頼性の問題が生じる。
【０００４】上記の問題についての特別の関心が３Ｖプ
ロセスに対する５Ｖドライバに対して存在する。５Ｖの
入力信号に耐える３．３Ｖのデバイスを３．３Ｖのプロ
セスで作ることができる各種の回路設計方法が採用され
てきたが、３．３Ｖプロセスにおいて５Ｖの出力ドライ
バが必要になる場合がある。ドライバの１つの実装方法
は図１に示されているようにオープン・ドレインのドラ
イバを使用する。図１において、２つのＮチャネルＭＯ
Ｓトランジスタ１０、１２が使われている。トランジス
タ１０は３．３Ｖの入力信号ＶＤＤ３がそのゲートに印
加されることによって常にオンになっている。トランジ
スタ１２は入力信号ＤＡＴＡを受け取り、ＤＡＴＡがハ
イの時、ノードＰＡＤをローに引く。ＤＡＴＡがローの
時、トランジスタ１２はオフになり、ノードＰＡＤはト
ランジスタ１４を通して５Ｖ電源ＶＤＤ５によってハイ
に引き上げられる。しかし、この回路は出力波形が対称
ではなく、しかもトランジスタ１２がオン（ノードＰＡ
Ｄがローに引かれる）の時、大きな量の静電流を消費す
ることになる。
ロセスに対する５Ｖドライバに対して存在する。５Ｖの
入力信号に耐える３．３Ｖのデバイスを３．３Ｖのプロ
セスで作ることができる各種の回路設計方法が採用され
てきたが、３．３Ｖプロセスにおいて５Ｖの出力ドライ
バが必要になる場合がある。ドライバの１つの実装方法
は図１に示されているようにオープン・ドレインのドラ
イバを使用する。図１において、２つのＮチャネルＭＯ
Ｓトランジスタ１０、１２が使われている。トランジス
タ１０は３．３Ｖの入力信号ＶＤＤ３がそのゲートに印
加されることによって常にオンになっている。トランジ
スタ１２は入力信号ＤＡＴＡを受け取り、ＤＡＴＡがハ
イの時、ノードＰＡＤをローに引く。ＤＡＴＡがローの
時、トランジスタ１２はオフになり、ノードＰＡＤはト
ランジスタ１４を通して５Ｖ電源ＶＤＤ５によってハイ
に引き上げられる。しかし、この回路は出力波形が対称
ではなく、しかもトランジスタ１２がオン（ノードＰＡ
Ｄがローに引かれる）の時、大きな量の静電流を消費す
ることになる。
【０００５】上記の問題点を回避するために実装される
別の回路は、「３．３Ｖから５Ｖ電源へのインターフェ
ース・バッファ（３．３Ｖ ＴＯ ５Ｖ ＳＵＰＰＬＹ
ＩＮＴＥＲＦＡＣＥ ＢＵＦＦＥＲ）」と題するヘイ
コック他に対する米国特許第５，４１０，２６７（‘２
６７特許）の中で開示されている。この特許はＮＭＯＳ
トランジスタと直列にダイオードのペアを使って、ゲー
トからドレイン、ソースまたはサブストレートへの５Ｖ
の電圧降下を防いでいる。その開示されている回路の動
作時に、ダイオード・ペアが定常的な電圧を生成するた
めに約４５０μＡの電流を提供するためのバイアス回路
が使われている。
別の回路は、「３．３Ｖから５Ｖ電源へのインターフェ
ース・バッファ（３．３Ｖ ＴＯ ５Ｖ ＳＵＰＰＬＹ
ＩＮＴＥＲＦＡＣＥ ＢＵＦＦＥＲ）」と題するヘイ
コック他に対する米国特許第５，４１０，２６７（‘２
６７特許）の中で開示されている。この特許はＮＭＯＳ
トランジスタと直列にダイオードのペアを使って、ゲー
トからドレイン、ソースまたはサブストレートへの５Ｖ
の電圧降下を防いでいる。その開示されている回路の動
作時に、ダイオード・ペアが定常的な電圧を生成するた
めに約４５０μＡの電流を提供するためのバイアス回路
が使われている。
【０００６】‘２６７特許の中で開示されている回路は
ＢｉＣＭＯＳデバイスの中で実装される。そのダイオー
ド・ペアはそれぞれのベースとコレクタのノードが一緒
に接続されているＮＰＮバイポーラ・トランジスタから
構成される。ＣＭＯＳ製造プロセスに対してバイポーラ
の製造プロセスを追加することは、ＣＭＯＳの拡散が精
密に制御される必要があり、必要なプロセス・ステップ
の数が増加することになる。この要求条件はＢｉＣＭＯ
Ｓの製造プロセスのコストを上昇させる。
ＢｉＣＭＯＳデバイスの中で実装される。そのダイオー
ド・ペアはそれぞれのベースとコレクタのノードが一緒
に接続されているＮＰＮバイポーラ・トランジスタから
構成される。ＣＭＯＳ製造プロセスに対してバイポーラ
の製造プロセスを追加することは、ＣＭＯＳの拡散が精
密に制御される必要があり、必要なプロセス・ステップ
の数が増加することになる。この要求条件はＢｉＣＭＯ
Ｓの製造プロセスのコストを上昇させる。
【０００７】ＣＭＯＳ製造プロセスにおいてダイオード
を使うことはＣＭＯＳのデバイスの性能の妨げとなる。
ＣＭＯＳ製造プロセスによって作られたダイオードの電
圧降下は、正確には制御できない。従ってＣＭＯＳダイ
オードは、例えば、出力電圧の変動が増加することにな
る。この変動は高性能デバイスがその出力電圧を受け取
っている場合には許容できない。さらに、バイアス回路
はダイオード・ペアに対して約４５０μＡの電流を流す
ので、多くの電力を消費する。これはそのデバイスに対
して使われる電源のサイズが大きくなり、寿命が短くな
る原因となり得る。
を使うことはＣＭＯＳのデバイスの性能の妨げとなる。
ＣＭＯＳ製造プロセスによって作られたダイオードの電
圧降下は、正確には制御できない。従ってＣＭＯＳダイ
オードは、例えば、出力電圧の変動が増加することにな
る。この変動は高性能デバイスがその出力電圧を受け取
っている場合には許容できない。さらに、バイアス回路
はダイオード・ペアに対して約４５０μＡの電流を流す
ので、多くの電力を消費する。これはそのデバイスに対
して使われる電源のサイズが大きくなり、寿命が短くな
る原因となり得る。
【０００８】高性能、すなわち、低変動、そして低消費
電力のＣＭＯＳプロセスにおける電圧レベルをシフトす
るためのデバイスがあれば理想的である。
電力のＣＭＯＳプロセスにおける電圧レベルをシフトす
るためのデバイスがあれば理想的である。
【０００９】
【課題を解決するための手段】本発明は第１の電源と１
つのノードとの間に接続されていて、そのノードを第１
の電源の電圧へ引き上げるプルアップ・デバイスから構
成される電圧レベル・シフターに適用される。そのプル
アップ・デバイスは第１の電圧信号に対して応答する。
そのノードと基準電源との間に接続されていて、そのノ
ードをその基準電源に対してプルダウンする１つのプル
ダウン・デバイスも含まれている。そのプルダウン・デ
バイスは第２および第３の電圧信号に応答する。第２の
電圧信号をそのプルダウン・デバイスに提供するフィー
ドバック回路が含まれている。レベル・シフトされた出
力電圧信号がそのノードにおいて提供される。
つのノードとの間に接続されていて、そのノードを第１
の電源の電圧へ引き上げるプルアップ・デバイスから構
成される電圧レベル・シフターに適用される。そのプル
アップ・デバイスは第１の電圧信号に対して応答する。
そのノードと基準電源との間に接続されていて、そのノ
ードをその基準電源に対してプルダウンする１つのプル
ダウン・デバイスも含まれている。そのプルダウン・デ
バイスは第２および第３の電圧信号に応答する。第２の
電圧信号をそのプルダウン・デバイスに提供するフィー
ドバック回路が含まれている。レベル・シフトされた出
力電圧信号がそのノードにおいて提供される。
【００１０】また、そのレベル・シフターは第２の電源
とそのノードとの間に接続されていて、第１の電源に応
答する第１のバイアス・デバイスと、第１の電源とプル
ダウン・デバイスのノードとの間に接続されていて、第
２の電圧信号に対して応答する第２のバイアス・デバイ
スをも含むことができる。
とそのノードとの間に接続されていて、第１の電源に応
答する第１のバイアス・デバイスと、第１の電源とプル
ダウン・デバイスのノードとの間に接続されていて、第
２の電圧信号に対して応答する第２のバイアス・デバイ
スをも含むことができる。
【００１１】本発明は、トランジスタおよびそれらのボ
ディ効果を利用して、そのトランジスタのゲート−ソー
ス間、ゲート−ドレイン間およびゲート−サブストレー
ト間またはゲート−バルク間の電圧降下を防ぐ。結果と
して、製造プロセスを変更することなしに、高電圧電源
からの電圧を許容できないプロセスから、高電圧電源を
集積回路に対して提供することができる。
ディ効果を利用して、そのトランジスタのゲート−ソー
ス間、ゲート−ドレイン間およびゲート−サブストレー
ト間またはゲート−バルク間の電圧降下を防ぐ。結果と
して、製造プロセスを変更することなしに、高電圧電源
からの電圧を許容できないプロセスから、高電圧電源を
集積回路に対して提供することができる。
【００１２】この電圧レベル・シフターは入力電圧信号
に応答してレベル・シフトされた出力電圧を提供するの
に特に適している。従って、その出力電圧は、その入力
電圧信号の最小値とレベル・シフトされた出力電圧の最
大値との間の電圧範囲を出力する出力のドライバを提供
することができる。その好適な実施例においては、本発
明は所定の低電圧と、高電圧電源の電圧との間の範囲の
出力を提供するために高電圧電源に対して補償する低電
圧ＣＭＯＳデバイスである。この範囲は、そのプロセス
の許容電圧降下と合っている。
に応答してレベル・シフトされた出力電圧を提供するの
に特に適している。従って、その出力電圧は、その入力
電圧信号の最小値とレベル・シフトされた出力電圧の最
大値との間の電圧範囲を出力する出力のドライバを提供
することができる。その好適な実施例においては、本発
明は所定の低電圧と、高電圧電源の電圧との間の範囲の
出力を提供するために高電圧電源に対して補償する低電
圧ＣＭＯＳデバイスである。この範囲は、そのプロセス
の許容電圧降下と合っている。
【００１３】本発明の他の目的および特徴は、次の好適
な実施例の詳細説明および付記されている特許請求項か
ら、以下に提供されている図面を参照することによっ
て、より容易に理解される。
な実施例の詳細説明および付記されている特許請求項か
ら、以下に提供されている図面を参照することによっ
て、より容易に理解される。
【００１４】
【発明の実施の形態】図２は本発明による５Ｖドライバ
の好適な実施例のブロック図である。インバータ１００
はリード１１０を経由して入力電圧信号Ａを受け取る。
インバータ１００は入力電圧信号Ａのインバートされた
電圧信号を、リード１３０を経由してレベル・シフター
１２０へ供給する。また、電圧レベル・シフター１２０
は１１０から入力電圧信号Ａも受け取る。バイアス回路
１４０はリード１１０を経由して入力電圧信号Ａ２を受
け取る。パッド・ドライバ１６０はリード１７０からバ
イアス回路出力およびリード１５０を経由して、レベル
・シフトされた出力電圧を受け取る。パッド・ドライバ
１６０はリード１１０から入力電圧信号Ａも受け取る。
パッド・ドライバはパッドＰＡＤに対する出力信号をリ
ード１８０上に提供する。
の好適な実施例のブロック図である。インバータ１００
はリード１１０を経由して入力電圧信号Ａを受け取る。
インバータ１００は入力電圧信号Ａのインバートされた
電圧信号を、リード１３０を経由してレベル・シフター
１２０へ供給する。また、電圧レベル・シフター１２０
は１１０から入力電圧信号Ａも受け取る。バイアス回路
１４０はリード１１０を経由して入力電圧信号Ａ２を受
け取る。パッド・ドライバ１６０はリード１７０からバ
イアス回路出力およびリード１５０を経由して、レベル
・シフトされた出力電圧を受け取る。パッド・ドライバ
１６０はリード１１０から入力電圧信号Ａも受け取る。
パッド・ドライバはパッドＰＡＤに対する出力信号をリ
ード１８０上に提供する。
【００１５】図２に示されているように、インバータ１
００、レベル・シフター１２０、バイアス回路１４０お
よびパッド・ドライバ１６０は３．３Ｖの信号ＶＤＤ３
を受け取り、グランド基準ＶＳＳ０（図示せず）に接続
されている。レベル・シフター１２０およびパッド・ド
ライバ１６０は５．０Ｖの信号ＶＤＤ５も受け取る。入
力電圧信号Ａは０Ｖ〜３．３ＶＤＣの間で変化する電圧
信号であることが好ましい。パッドＰＡＤに対する出力
は０Ｖ〜５ＶＤＣの間で変化する電圧信号であることが
好ましい。グランド基準ＶＳＳ０は０Ｖであることが好
ましい。
００、レベル・シフター１２０、バイアス回路１４０お
よびパッド・ドライバ１６０は３．３Ｖの信号ＶＤＤ３
を受け取り、グランド基準ＶＳＳ０（図示せず）に接続
されている。レベル・シフター１２０およびパッド・ド
ライバ１６０は５．０Ｖの信号ＶＤＤ５も受け取る。入
力電圧信号Ａは０Ｖ〜３．３ＶＤＣの間で変化する電圧
信号であることが好ましい。パッドＰＡＤに対する出力
は０Ｖ〜５ＶＤＣの間で変化する電圧信号であることが
好ましい。グランド基準ＶＳＳ０は０Ｖであることが好
ましい。
【００１６】図３は図２に示されている実施例の回路図
である。インバータ１００はＰＭＯＳトランジスタ２０
２およびＮＭＯＳトランジスタ２０４を含んでいる。Ｐ
ＭＯＳトランジスタ２０２のソースは３．３Ｖの信号Ｖ
ＤＤ３に接続されている。ＰＭＯＳトランジスタ２０２
のドレインはＮＭＯＳトランジスタ２０４のドレインに
接続されている。ＮＭＯＳトランジスタ２０４のソース
はグランド基準ＶＳＳ０に接続されている。両方のゲー
トはリード１１０に接続されていて、入力電圧信号Ａを
受け取る。ＰＭＯＳトランジスタ２０２およびＮＭＯＳ
トランジスタ２０４のドレインはリード１３０に接続さ
れている。
である。インバータ１００はＰＭＯＳトランジスタ２０
２およびＮＭＯＳトランジスタ２０４を含んでいる。Ｐ
ＭＯＳトランジスタ２０２のソースは３．３Ｖの信号Ｖ
ＤＤ３に接続されている。ＰＭＯＳトランジスタ２０２
のドレインはＮＭＯＳトランジスタ２０４のドレインに
接続されている。ＮＭＯＳトランジスタ２０４のソース
はグランド基準ＶＳＳ０に接続されている。両方のゲー
トはリード１１０に接続されていて、入力電圧信号Ａを
受け取る。ＰＭＯＳトランジスタ２０２およびＮＭＯＳ
トランジスタ２０４のドレインはリード１３０に接続さ
れている。
【００１７】レベル・シフター１２０はソースが５Ｖの
信号ＶＤＤ５に接続されているＰＭＯＳトランジスタ２
１０、２１２を含んでいる。ＰＭＯＳトランジスタ２１
０のゲートはノードＤＯにおいてＰＭＯＳトランジスタ
２１２のドレインに接続されている。ＰＭＯＳトランジ
スタ２１２のゲートはノードＤＯＢにおいてＰＭＯＳト
ランジスタ２１０のドレインに接続されている。ノード
ＤＯＢはＰＭＯＳトランジスタ２１４のソースに接続さ
れている。ノードＤＯはＰＭＯＳトランジスタ２１６の
ソースに接続されている。
信号ＶＤＤ５に接続されているＰＭＯＳトランジスタ２
１０、２１２を含んでいる。ＰＭＯＳトランジスタ２１
０のゲートはノードＤＯにおいてＰＭＯＳトランジスタ
２１２のドレインに接続されている。ＰＭＯＳトランジ
スタ２１２のゲートはノードＤＯＢにおいてＰＭＯＳト
ランジスタ２１０のドレインに接続されている。ノード
ＤＯＢはＰＭＯＳトランジスタ２１４のソースに接続さ
れている。ノードＤＯはＰＭＯＳトランジスタ２１６の
ソースに接続されている。
【００１８】ＰＭＯＳトランジスタ２１４、２１６のド
レインはノードＤＯＢ２およびＤＯ２においてそれぞれ
ＮＭＯＳトランジスタ２１８、２２０に接続されてい
る。ＮＭＯＳトランジスタ２１８、２２０のソースは両
方ともグランド基準ＶＳＳ０に接続されている。ＮＭＯ
Ｓトランジスタ２１８のゲートは入力電圧信号Ａを受け
取るためにリード１１０に接続されている。ＮＭＯＳト
ランジスタ２２０のゲートはノードＡＢにおいてリード
１３０に接続されている。
レインはノードＤＯＢ２およびＤＯ２においてそれぞれ
ＮＭＯＳトランジスタ２１８、２２０に接続されてい
る。ＮＭＯＳトランジスタ２１８、２２０のソースは両
方ともグランド基準ＶＳＳ０に接続されている。ＮＭＯ
Ｓトランジスタ２１８のゲートは入力電圧信号Ａを受け
取るためにリード１１０に接続されている。ＮＭＯＳト
ランジスタ２２０のゲートはノードＡＢにおいてリード
１３０に接続されている。
【００１９】ＤＯＢ２とＤＯ２との間にＮＭＯＳトラン
ジスタ２２２、２２４が接続されている。ＮＭＯＳトラ
ンジスタ２２２、２２４のドレインは３．３Ｖの信号Ｖ
ＤＤ３に接続されている。ＮＭＯＳトランジスタ２２２
のゲートはノードＤＢにおいてＰＭＯＳトランジスタ２
１４のゲートに接続されている。ＮＭＯＳトランジスタ
２２４のゲートはノードＤにおいてＰＭＯＳトランジス
タ２１６のゲートに接続されている。
ジスタ２２２、２２４が接続されている。ＮＭＯＳトラ
ンジスタ２２２、２２４のドレインは３．３Ｖの信号Ｖ
ＤＤ３に接続されている。ＮＭＯＳトランジスタ２２２
のゲートはノードＤＢにおいてＰＭＯＳトランジスタ２
１４のゲートに接続されている。ＮＭＯＳトランジスタ
２２４のゲートはノードＤにおいてＰＭＯＳトランジス
タ２１６のゲートに接続されている。
【００２０】ＰＭＯＳトランジスタ２２６はノードＤＯ
ＢとＤＢとの間に接続されている。ＰＭＯＳトランジス
タ２２６のゲートは３．３Ｖの信号ＶＤＤ３に接続され
ている。ノードＡＢとノードＤＢとの間にＮＭＯＳトラ
ンジスタ２２８が接続されている。ノードＡＢは図に示
されているように、リード１３０に接続されている。Ｎ
ＭＯＳトランジスタ２２８のゲートは３．３Ｖの信号Ｖ
ＤＤ３に接続されている。
ＢとＤＢとの間に接続されている。ＰＭＯＳトランジス
タ２２６のゲートは３．３Ｖの信号ＶＤＤ３に接続され
ている。ノードＡＢとノードＤＢとの間にＮＭＯＳトラ
ンジスタ２２８が接続されている。ノードＡＢは図に示
されているように、リード１３０に接続されている。Ｎ
ＭＯＳトランジスタ２２８のゲートは３．３Ｖの信号Ｖ
ＤＤ３に接続されている。
【００２１】ＰＭＯＳトランジスタ２３０はノードＤＯ
とＤとの間に接続されている。ＰＭＯＳトランジスタ２
３０のゲートは３．３Ｖの信号ＶＤＤ３に接続されてい
る。ＮＭＯＳトランジスタ２３２のソースはノードＤに
接続されている。ＮＭＯＳトランジスタ２３２のゲート
は３．３Ｖの信号ＶＤＤ３に接続されている。ＮＭＯＳ
トランジスタ２３２のドレインは入力電圧信号Ａを受け
取るためにリード１１０に接続されている。
とＤとの間に接続されている。ＰＭＯＳトランジスタ２
３０のゲートは３．３Ｖの信号ＶＤＤ３に接続されてい
る。ＮＭＯＳトランジスタ２３２のソースはノードＤに
接続されている。ＮＭＯＳトランジスタ２３２のゲート
は３．３Ｖの信号ＶＤＤ３に接続されている。ＮＭＯＳ
トランジスタ２３２のドレインは入力電圧信号Ａを受け
取るためにリード１１０に接続されている。
【００２２】他のトランジスタに比較して相対的に長い
チャネルのデバイスであることが好ましいＮＭＯＳトラ
ンジスタ２３４、２３６は、それぞれのドレインおよび
ゲートが３．３Ｖの信号ＶＤＤ３に接続されている。Ｎ
ＭＯＳトランジスタ２３４のソースはノードＤＯに接続
され、ＮＭＯＳトランジスタのソースはノードＤＯＢに
接続されている。
チャネルのデバイスであることが好ましいＮＭＯＳトラ
ンジスタ２３４、２３６は、それぞれのドレインおよび
ゲートが３．３Ｖの信号ＶＤＤ３に接続されている。Ｎ
ＭＯＳトランジスタ２３４のソースはノードＤＯに接続
され、ＮＭＯＳトランジスタのソースはノードＤＯＢに
接続されている。
【００２３】リード１１０はＮＭＯＳトランジスタ２５
０とＰＭＯＳトランジスタ２５２のゲートに接続されて
いる。ＮＭＯＳトランジスタ２５０のドレインは３．３
Ｖの信号ＶＤＤ３に接続されている。ＮＭＯＳトランジ
スタ２５０およびＰＭＯＳトランジスタ２５２のソース
は一緒に接続されている。ＰＭＯＳトランジスタ２５２
のドレインはグランド基準ＶＳＳ０に接続されている。
０とＰＭＯＳトランジスタ２５２のゲートに接続されて
いる。ＮＭＯＳトランジスタ２５０のドレインは３．３
Ｖの信号ＶＤＤ３に接続されている。ＮＭＯＳトランジ
スタ２５０およびＰＭＯＳトランジスタ２５２のソース
は一緒に接続されている。ＰＭＯＳトランジスタ２５２
のドレインはグランド基準ＶＳＳ０に接続されている。
【００２４】ＰＭＯＳトランジスタ２５４のソースは５
Ｖの信号ＶＤＤ５に接続されている。ＰＭＯＳトランジ
スタ２５４のゲートはノードＤＯにおいて電圧レベルが
シフトされた出力を受け取るためにリード１５０に接続
されている。ＰＭＯＳトランジスタ２５４のドレインは
ＰＭＯＳトランジスタ２５６のソースに接続されてい
る。ＰＭＯＳトランジスタ２５６のゲートはリード１７
０に接続され、それはＮＭＯＳトランジスタ２５０およ
びＰＭＯＳトランジスタ２５２のソースに接続されてい
る。リード１７０上に提供されている電圧はＰＭＯＳト
ランジスタ２５６に対するバイアス電圧である。ＰＭＯ
Ｓトランジスタ２５６のドレインはノードＰに接続され
ている。
Ｖの信号ＶＤＤ５に接続されている。ＰＭＯＳトランジ
スタ２５４のゲートはノードＤＯにおいて電圧レベルが
シフトされた出力を受け取るためにリード１５０に接続
されている。ＰＭＯＳトランジスタ２５４のドレインは
ＰＭＯＳトランジスタ２５６のソースに接続されてい
る。ＰＭＯＳトランジスタ２５６のゲートはリード１７
０に接続され、それはＮＭＯＳトランジスタ２５０およ
びＰＭＯＳトランジスタ２５２のソースに接続されてい
る。リード１７０上に提供されている電圧はＰＭＯＳト
ランジスタ２５６に対するバイアス電圧である。ＰＭＯ
Ｓトランジスタ２５６のドレインはノードＰに接続され
ている。
【００２５】ノードＰはＮＭＯＳトランジスタ２５８の
ドレインに接続されている。ＮＭＯＳトランジスタ２５
８のゲートは１つの好適なバイアス電圧である３．３Ｖ
の信号ＶＤＤ３に接続されている。ＮＭＯＳトランジス
タのソースはＮＭＯＳトランジスタ２６０のドレインに
接続されている。ＮＭＯＳトランジスタ２６０のゲート
は入力電圧信号Ａを受け取るためにリード１１０に接続
されている。ＮＭＯＳトランジスタ２６０のソースはグ
ランド基準ＶＳＳ０に接続されている。リード１８０
は、ノードＰにおいてＰＭＯＳトランジスタ２５６とＮ
ＭＯＳトランジスタ２５８のドレイン間に接続されて、
そしてパッドＰＡＤに接続されている。
ドレインに接続されている。ＮＭＯＳトランジスタ２５
８のゲートは１つの好適なバイアス電圧である３．３Ｖ
の信号ＶＤＤ３に接続されている。ＮＭＯＳトランジス
タのソースはＮＭＯＳトランジスタ２６０のドレインに
接続されている。ＮＭＯＳトランジスタ２６０のゲート
は入力電圧信号Ａを受け取るためにリード１１０に接続
されている。ＮＭＯＳトランジスタ２６０のソースはグ
ランド基準ＶＳＳ０に接続されている。リード１８０
は、ノードＰにおいてＰＭＯＳトランジスタ２５６とＮ
ＭＯＳトランジスタ２５８のドレイン間に接続されて、
そしてパッドＰＡＤに接続されている。
【００２６】図３にさらに詳しく示されているように、
レベル・シフター１２０はさらに機能的に定義すること
ができる。ＰＭＯＳトランジスタ２１０、２１２はプル
アップ・デバイス１９０である。トランジスタ・ペア２
１４、２１８および２１６、２２０はプルダウン・デバ
イス１９２である。トランジスタ・ペア２２６、２２８
および２３０、２３２はそれぞれフィードバック回路１
９４、１９６である。トランジスタ２３４、２３６は、
第１のバイアス回路１９８であり、トランジスタ２２
２、２２４は第２のバイアス回路１９９である。
レベル・シフター１２０はさらに機能的に定義すること
ができる。ＰＭＯＳトランジスタ２１０、２１２はプル
アップ・デバイス１９０である。トランジスタ・ペア２
１４、２１８および２１６、２２０はプルダウン・デバ
イス１９２である。トランジスタ・ペア２２６、２２８
および２３０、２３２はそれぞれフィードバック回路１
９４、１９６である。トランジスタ２３４、２３６は、
第１のバイアス回路１９８であり、トランジスタ２２
２、２２４は第２のバイアス回路１９９である。
【００２７】本発明の好適な実施例の動作が図３を参照
することによって説明される。入力電圧信号Ａが例え
ば、３．３Ｖから０Ｖへ遷移する時、ノードＡＢにおけ
る電圧はインバータ１００のために０Ｖから３．３Ｖへ
遷移する。ノードＡＢから３．３ＶがＮＭＯＳトランジ
スタ２２０のゲートへ印加されて、ＮＭＯＳトランジス
タ２２０がオンになる、ノードＤＯ２を０Ｖ（グランド
基準）に引き下げるようにする。
することによって説明される。入力電圧信号Ａが例え
ば、３．３Ｖから０Ｖへ遷移する時、ノードＡＢにおけ
る電圧はインバータ１００のために０Ｖから３．３Ｖへ
遷移する。ノードＡＢから３．３ＶがＮＭＯＳトランジ
スタ２２０のゲートへ印加されて、ＮＭＯＳトランジス
タ２２０がオンになる、ノードＤＯ２を０Ｖ（グランド
基準）に引き下げるようにする。
【００２８】入力信号Ａの０Ｖがリード１１０上でＮＭ
ＯＳトランジスタ２３２に印加されている。ＮＭＯＳト
ランジスタはそのゲートが３．３Ｖの信号ＶＤＤ３に接
続されているのでオンになり、ノードＤを０Ｖに引き下
げる。ノードＤが０Ｖになると、ＰＭＯＳトランジスタ
２１６は完全にオンになり、ノードＤＯを引き下げる。
ノードＤＯは約１．５Ｖにまで引き下げられる。という
のは、ＰＭＯＳトランジスタ２１６がそのボディー効果
を利用してそのしきい値電圧を調整しているからであ
る。
ＯＳトランジスタ２３２に印加されている。ＮＭＯＳト
ランジスタはそのゲートが３．３Ｖの信号ＶＤＤ３に接
続されているのでオンになり、ノードＤを０Ｖに引き下
げる。ノードＤが０Ｖになると、ＰＭＯＳトランジスタ
２１６は完全にオンになり、ノードＤＯを引き下げる。
ノードＤＯは約１．５Ｖにまで引き下げられる。という
のは、ＰＭＯＳトランジスタ２１６がそのボディー効果
を利用してそのしきい値電圧を調整しているからであ
る。
【００２９】バルクまたはサブストレートの電圧をソー
ス電圧に対して相対的に変化させることによって、しき
い値電圧が変調されることは、ボディー効果として知ら
れている。ＰＭＯＳトランジスタ２１６の場合のよう
に、ゲートとサブストレートとの間の電圧Ｖｇｓが０で
ある時、しきい値電圧のシフトを大きくすることができ
る。このボディー効果の１つの結果は、そのトランジス
タがオンの状態においてそのドレインとソースとの間に
電圧降下を生じることである。この場合、ＰＭＯＳトラ
ンジスタ２１６の両端の電圧降下は約１．５Ｖである。
ス電圧に対して相対的に変化させることによって、しき
い値電圧が変調されることは、ボディー効果として知ら
れている。ＰＭＯＳトランジスタ２１６の場合のよう
に、ゲートとサブストレートとの間の電圧Ｖｇｓが０で
ある時、しきい値電圧のシフトを大きくすることができ
る。このボディー効果の１つの結果は、そのトランジス
タがオンの状態においてそのドレインとソースとの間に
電圧降下を生じることである。この場合、ＰＭＯＳトラ
ンジスタ２１６の両端の電圧降下は約１．５Ｖである。
【００３０】ノードＤＯにおける１．５ＶがＰＭＯＳト
ランジスタ２１０のゲートに印加されてそれをオンに
し、ノードＤＯＢを完全に５Ｖに引き上げる。ＰＭＯＳ
トランジスタ２１２のゲートはノードＤＯＢに接続され
ており、それは５ＶにおいてＰＭＯＳトランジスタ２１
２を完全にオフにする。ノードＤＯＢにおける５ＶもＰ
ＭＯＳトランジスタ２２６をオンにする。というのは、
そのゲート電圧はしきい値電圧だけ５Ｖより低いからで
ある。ＰＭＯＳトランジスタ２２６はノードＤＢを５Ｖ
に引き上げる。ノードＡＢにおける３．３ＶはＮＭＯＳ
トランジスタ２２８のゲートにおける３．３Ｖに等しい
ので、そのトランジスタはオフされ、ノードＤＢにおけ
る５ＶをノードＡＢへは渡さない。また、ノードＤＢに
おける５ＶはＰＭＯＳトランジスタ２１４を完全にオフ
にし、従って、電力消費がなくなる。
ランジスタ２１０のゲートに印加されてそれをオンに
し、ノードＤＯＢを完全に５Ｖに引き上げる。ＰＭＯＳ
トランジスタ２１２のゲートはノードＤＯＢに接続され
ており、それは５ＶにおいてＰＭＯＳトランジスタ２１
２を完全にオフにする。ノードＤＯＢにおける５ＶもＰ
ＭＯＳトランジスタ２２６をオンにする。というのは、
そのゲート電圧はしきい値電圧だけ５Ｖより低いからで
ある。ＰＭＯＳトランジスタ２２６はノードＤＢを５Ｖ
に引き上げる。ノードＡＢにおける３．３ＶはＮＭＯＳ
トランジスタ２２８のゲートにおける３．３Ｖに等しい
ので、そのトランジスタはオフされ、ノードＤＢにおけ
る５ＶをノードＡＢへは渡さない。また、ノードＤＢに
おける５ＶはＰＭＯＳトランジスタ２１４を完全にオフ
にし、従って、電力消費がなくなる。
【００３１】ＮＭＯＳトランジスタ２２２はノードＤＢ
における５Ｖによってオンになり、ノードＤＯＢ２は最
低１．５Ｖ（ボディー効果による）の値まで引き下げら
れる（バイアスされる）。これによってＰＭＯＳトラン
ジスタ２１４の両端に完全な５Ｖの電圧降下が生じるの
を防止する。ＮＭＯＳトランジスタ２１８はそのゲート
がリード１１０上の入力電圧信号Ａの０Ｖを受け取って
いるのでオフである。ノードＤＯＢにおける５ＶはＮＭ
ＯＳトランジスタ２３６をオフにし、一方ノードＤＯに
おける１．５ＶはＮＭＯＳトランジスタ２３４をオンに
する。オンのＮＭＯＳトランジスタ２３４は電流をノー
ドＤＯに対して供給し、ＰＭＯＳトランジスタ２１６の
プルダウン・モードにおいて１．５Ｖを維持する。この
ようになっていない場合、電流のリークまたはノイズに
より、１．５Ｖが回復しないメカニズムによって減少す
る可能性がある。１．５Ｖより低い電圧を出力デバイス
に対して提供することによって、そのデバイスのコンポ
ーネントの両端の電圧降下が破壊的なものとなる可能性
がある。オンのＮＭＯＳトランジスタ２３４（およびＮ
ＭＯＳトランジスタ２３６）は電圧レベル・シフター１
２０における唯一の静電流が流れるトランジスタであ
る。電流は１０μＡ程度に小さくすることができる。
における５Ｖによってオンになり、ノードＤＯＢ２は最
低１．５Ｖ（ボディー効果による）の値まで引き下げら
れる（バイアスされる）。これによってＰＭＯＳトラン
ジスタ２１４の両端に完全な５Ｖの電圧降下が生じるの
を防止する。ＮＭＯＳトランジスタ２１８はそのゲート
がリード１１０上の入力電圧信号Ａの０Ｖを受け取って
いるのでオフである。ノードＤＯＢにおける５ＶはＮＭ
ＯＳトランジスタ２３６をオフにし、一方ノードＤＯに
おける１．５ＶはＮＭＯＳトランジスタ２３４をオンに
する。オンのＮＭＯＳトランジスタ２３４は電流をノー
ドＤＯに対して供給し、ＰＭＯＳトランジスタ２１６の
プルダウン・モードにおいて１．５Ｖを維持する。この
ようになっていない場合、電流のリークまたはノイズに
より、１．５Ｖが回復しないメカニズムによって減少す
る可能性がある。１．５Ｖより低い電圧を出力デバイス
に対して提供することによって、そのデバイスのコンポ
ーネントの両端の電圧降下が破壊的なものとなる可能性
がある。オンのＮＭＯＳトランジスタ２３４（およびＮ
ＭＯＳトランジスタ２３６）は電圧レベル・シフター１
２０における唯一の静電流が流れるトランジスタであ
る。電流は１０μＡ程度に小さくすることができる。
【００３２】ノードＤＯは１．５ＶをＰＭＯＳトランジ
スタ２５４のゲートに供給する。ＰＭＯＳトランジスタ
２５４はオンになり、そのドレインを５Ｖの信号ＶＤＤ
５に引き上げる。入力電圧信号Ａの０ＶはＰＭＯＳトラ
ンジスタ２５２をオンにし、そのソースをそのトランジ
スタのボディー効果によって約１．５Ｖまで引き下げ
る。ＰＭＯＳトランジスタ２５６のゲートは、ＰＭＯＳ
トランジスタ２５２のソースに接続されていて、これも
約１．５Ｖである。ＰＭＯＳトランジスタ２５６はオン
にされて、ノードＰを完全な５Ｖにまで引き上げる。ノ
ードＰにおける完全な５ＶがパッドＰＡＤに対してリー
ド１８０によって供給される。
スタ２５４のゲートに供給する。ＰＭＯＳトランジスタ
２５４はオンになり、そのドレインを５Ｖの信号ＶＤＤ
５に引き上げる。入力電圧信号Ａの０ＶはＰＭＯＳトラ
ンジスタ２５２をオンにし、そのソースをそのトランジ
スタのボディー効果によって約１．５Ｖまで引き下げ
る。ＰＭＯＳトランジスタ２５６のゲートは、ＰＭＯＳ
トランジスタ２５２のソースに接続されていて、これも
約１．５Ｖである。ＰＭＯＳトランジスタ２５６はオン
にされて、ノードＰを完全な５Ｖにまで引き上げる。ノ
ードＰにおける完全な５ＶがパッドＰＡＤに対してリー
ド１８０によって供給される。
【００３３】入力電圧信号Ａの０ＶはＮＭＯＳトランジ
スタ２６０をオフにする。オンのＮＭＯＳトランジスタ
２５８は、ノードＰからＮＭＯＳトランジスタ２６０の
ソースへの５Ｖの電圧降下を防止する。ＮＭＯＳトラン
ジスタ２５８はそのボディー効果を利用して自分自身の
両端に約１．５Ｖの電圧降下を提供する。
スタ２６０をオフにする。オンのＮＭＯＳトランジスタ
２５８は、ノードＰからＮＭＯＳトランジスタ２６０の
ソースへの５Ｖの電圧降下を防止する。ＮＭＯＳトラン
ジスタ２５８はそのボディー効果を利用して自分自身の
両端に約１．５Ｖの電圧降下を提供する。
【００３４】入力電圧信号Ａが、例えば０Ｖから３．３
Ｖに遷移すると、ノードＤＯにおける出力電圧は５Ｖに
なり、ノードＡＢにおける電圧は０Ｖになる。パッド・
ドライバ１６０の対称性のために、この技術の分野に熟
達した人であれば、ノードＰにおける電圧が０Ｖになる
ことを理解することができる。
Ｖに遷移すると、ノードＤＯにおける出力電圧は５Ｖに
なり、ノードＡＢにおける電圧は０Ｖになる。パッド・
ドライバ１６０の対称性のために、この技術の分野に熟
達した人であれば、ノードＰにおける電圧が０Ｖになる
ことを理解することができる。
【００３５】ＰＭＯＳトランジスタ２５４をそのソース
−ドレイン間の５Ｖの電圧降下から保護するためにボデ
ィー効果を利用したＰＭＯＳトランジスタ２５６が、そ
のソースに約１．５Ｖの電圧を生じさせる。ノードＤＯ
における５Ｖがリード１５０によってＰＭＯＳトランジ
スタ２５４のゲートへ供給される。従ってＰＭＯＳトラ
ンジスタ２５４は完全にシャットオフされ、電力を消費
しない。
−ドレイン間の５Ｖの電圧降下から保護するためにボデ
ィー効果を利用したＰＭＯＳトランジスタ２５６が、そ
のソースに約１．５Ｖの電圧を生じさせる。ノードＤＯ
における５Ｖがリード１５０によってＰＭＯＳトランジ
スタ２５４のゲートへ供給される。従ってＰＭＯＳトラ
ンジスタ２５４は完全にシャットオフされ、電力を消費
しない。
【００３６】入力電圧信号が３．３Ｖから０Ｖへ遷移す
る時、この技術の分野に熟達した人であれば、電圧レベ
ル・シフターの１２０のコンポーネントの対称性のため
に、ノードＡＢ、Ｄ、ＤＢ、ＤＯ、ＤＯ２、ＤＯＢ、Ｄ
ＯＢ２およびＰにおける電圧がそれぞれのノードに対す
る電圧範囲での、前とは反対側の端の電圧となることが
分かる。
る時、この技術の分野に熟達した人であれば、電圧レベ
ル・シフターの１２０のコンポーネントの対称性のため
に、ノードＡＢ、Ｄ、ＤＢ、ＤＯ、ＤＯ２、ＤＯＢ、Ｄ
ＯＢ２およびＰにおける電圧がそれぞれのノードに対す
る電圧範囲での、前とは反対側の端の電圧となることが
分かる。
【００３７】本発明の他の実施例が図４を参照して記述
される。図３および図４の中のコンポーネントと同様
に、同じ番号で参照される。図４に示されている回路コ
ンポーネントの接続は、ＰＭＯＳトランジスタ２１２が
リード１８５を経由してＰＭＯＳトランジスタ２５４、
２５６の間のノードＩの電圧を受け取るように接続され
ていることを除いて、図３に示されているのと同じであ
る。また、ＮＭＯＳトランジスタ２２０のゲートはリー
ド１１２を経由して入力電圧信号Ａの逆の電圧を受け取
る。
される。図３および図４の中のコンポーネントと同様
に、同じ番号で参照される。図４に示されている回路コ
ンポーネントの接続は、ＰＭＯＳトランジスタ２１２が
リード１８５を経由してＰＭＯＳトランジスタ２５４、
２５６の間のノードＩの電圧を受け取るように接続され
ていることを除いて、図３に示されているのと同じであ
る。また、ＮＭＯＳトランジスタ２２０のゲートはリー
ド１１２を経由して入力電圧信号Ａの逆の電圧を受け取
る。
【００３８】ＰＭＯＳトランジスタ２１２はプルアップ
・デバイス１９０’である。トランジスタ・ペア２１
６、２２０はプルダウン・デバイス１９２’である。ト
ランジスタ２３４は第１のバイアス回路１９８’であ
る。トランジスタ２２４は第２のバイアス回路１９９’
である。
・デバイス１９０’である。トランジスタ・ペア２１
６、２２０はプルダウン・デバイス１９２’である。ト
ランジスタ２３４は第１のバイアス回路１９８’であ
る。トランジスタ２２４は第２のバイアス回路１９９’
である。
【００３９】本発明の他の実施例の動作が図４を参照し
て説明される。入力電圧信号Ａが例えば、３．３Ｖから
０Ｖへ遷移する時、入力電圧信号ＡＢ（信号Ａのコンポ
ーネントであることが好ましい）は、０Ｖから３．３Ｖ
へ遷移する。３．３Ｖが、ＮＭＯＳトランジスタ２２０
のゲートに印加される。ＮＭＯＳトランジスタ２２０が
オンになり、ノードＤＯ２を０Ｖ（グランド基準）に引
き下げる。
て説明される。入力電圧信号Ａが例えば、３．３Ｖから
０Ｖへ遷移する時、入力電圧信号ＡＢ（信号Ａのコンポ
ーネントであることが好ましい）は、０Ｖから３．３Ｖ
へ遷移する。３．３Ｖが、ＮＭＯＳトランジスタ２２０
のゲートに印加される。ＮＭＯＳトランジスタ２２０が
オンになり、ノードＤＯ２を０Ｖ（グランド基準）に引
き下げる。
【００４０】入力電圧信号Ａの０Ｖはリード１１０を経
由してＮＭＯＳトランジスタ２３２に対して印加され
る。ＮＭＯＳトランジスタ２３２はそのゲートが３．３
Ｖの信号ＶＤＤ３に接続されているので、オンになり、
ノードＤを０Ｖに引き下げる。ノードＤにおける０Ｖは
ＰＭＯＳトランジスタ２１６を完全にオンにし、ノード
ＤＯが引き下げられる。ノードＤＯはＰＭＯＳトランジ
スタ２１６がボディー効果を利用しているので約１．５
Ｖに引き下げられるだけである。ノードＤおよびＤＯが
０Ｖの状態で、ＰＭＯＳトランジスタ２３０はそのゲー
トが３．３Ｖの信号ＶＤＤ３に接続されているのでオフ
になっている。オフになっているＰＭＯＳトランジスタ
２３０は、電力を消費しない。
由してＮＭＯＳトランジスタ２３２に対して印加され
る。ＮＭＯＳトランジスタ２３２はそのゲートが３．３
Ｖの信号ＶＤＤ３に接続されているので、オンになり、
ノードＤを０Ｖに引き下げる。ノードＤにおける０Ｖは
ＰＭＯＳトランジスタ２１６を完全にオンにし、ノード
ＤＯが引き下げられる。ノードＤＯはＰＭＯＳトランジ
スタ２１６がボディー効果を利用しているので約１．５
Ｖに引き下げられるだけである。ノードＤおよびＤＯが
０Ｖの状態で、ＰＭＯＳトランジスタ２３０はそのゲー
トが３．３Ｖの信号ＶＤＤ３に接続されているのでオフ
になっている。オフになっているＰＭＯＳトランジスタ
２３０は、電力を消費しない。
【００４１】ノードＤＯにおける１．５Ｖは、ＮＭＯＳ
トランジスタ２３４をオンにする。オンのＮＭＯＳトラ
ンジスタ２３４は電流をノードＤＯに対して供給し、Ｐ
ＭＯＳトランジスタ２１６のプルダウン・ノードに１．
５Ｖを維持する。このようになっていない場合、電流の
リークまたはノイズによって１．５Ｖが回復メカニズム
のない状態で減少する。
トランジスタ２３４をオンにする。オンのＮＭＯＳトラ
ンジスタ２３４は電流をノードＤＯに対して供給し、Ｐ
ＭＯＳトランジスタ２１６のプルダウン・ノードに１．
５Ｖを維持する。このようになっていない場合、電流の
リークまたはノイズによって１．５Ｖが回復メカニズム
のない状態で減少する。
【００４２】ノードＤＯはＰＭＯＳトランジスタ２５４
のゲートに対して１．５Ｖを供給する。ＰＭＯＳトラン
ジスタ２５４はオンになって、ノードＩを５Ｖの信号Ｖ
ＤＤ５にまで引き上げる。ノードＩにおける５Ｖは、リ
ード１８５によってトランジスタ２１２のゲートへ供給
され、それを完全にオフにする。従ってＰＭＯＳトラン
ジスタ２１２によって電力は消費されない。
のゲートに対して１．５Ｖを供給する。ＰＭＯＳトラン
ジスタ２５４はオンになって、ノードＩを５Ｖの信号Ｖ
ＤＤ５にまで引き上げる。ノードＩにおける５Ｖは、リ
ード１８５によってトランジスタ２１２のゲートへ供給
され、それを完全にオフにする。従ってＰＭＯＳトラン
ジスタ２１２によって電力は消費されない。
【００４３】入力電圧信号Ａの０ＶはＰＭＯＳトランジ
スタ２５２をオンにし、そのソースを基準電圧にまで引
き下げる。ＰＭＯＳトランジスタ２５６のゲートはＰＭ
ＯＳトランジスタ２５２のソースに接続されていて、両
方とも０Ｖである。ＰＭＯＳトランジスタ２５６がオン
になって、ノードＰを完全に５Ｖにまで引き上げる。ノ
ードＰにおける完全な５Ｖはリード１８０によってパッ
ドＰＡＤへ供給される。
スタ２５２をオンにし、そのソースを基準電圧にまで引
き下げる。ＰＭＯＳトランジスタ２５６のゲートはＰＭ
ＯＳトランジスタ２５２のソースに接続されていて、両
方とも０Ｖである。ＰＭＯＳトランジスタ２５６がオン
になって、ノードＰを完全に５Ｖにまで引き上げる。ノ
ードＰにおける完全な５Ｖはリード１８０によってパッ
ドＰＡＤへ供給される。
【００４４】入力電圧信号Ａの０ＶはＮＭＯＳトランジ
スタ２６０をオフにする。オンのＮＭＯＳトランジスタ
２５８はノードＰとＮＭＯＳトランジスタ２６０のソー
スとの間に５Ｖの電圧降下が生じるのを防ぐ。ＮＭＯＳ
トランジスタ２５８はボディー効果を利用して、それ自
身の両端に電圧降下を提供する。
スタ２６０をオフにする。オンのＮＭＯＳトランジスタ
２５８はノードＰとＮＭＯＳトランジスタ２６０のソー
スとの間に５Ｖの電圧降下が生じるのを防ぐ。ＮＭＯＳ
トランジスタ２５８はボディー効果を利用して、それ自
身の両端に電圧降下を提供する。
【００４５】入力信号Ａが例えば、０Ｖが３．３Ｖへ遷
移する時、入力電圧信号ＡＢは３．３Ｖから０Ｖへ遷移
する。その０ＶがＮＭＯＳトランジスタ２２０のゲート
へ印加され、ＮＭＯＳトランジスタ２２０はオフにな
り、ノードＤＯ２を解放する。入力電圧信号Ａの３．３
Ｖはリード１１０上でＮＭＯＳトランジスタ２３２へ印
加される。ＮＭＯＳトランジスタはそのゲートが３．３
Ｖの信号ＶＤＤ３に接続されているので、オフになり、
ノードＤを開放する。結果として、ノードＤにおける何
らかの電圧が入力電圧信号Ａに対して印加されるのが防
止される。
移する時、入力電圧信号ＡＢは３．３Ｖから０Ｖへ遷移
する。その０ＶがＮＭＯＳトランジスタ２２０のゲート
へ印加され、ＮＭＯＳトランジスタ２２０はオフにな
り、ノードＤＯ２を解放する。入力電圧信号Ａの３．３
Ｖはリード１１０上でＮＭＯＳトランジスタ２３２へ印
加される。ＮＭＯＳトランジスタはそのゲートが３．３
Ｖの信号ＶＤＤ３に接続されているので、オフになり、
ノードＤを開放する。結果として、ノードＤにおける何
らかの電圧が入力電圧信号Ａに対して印加されるのが防
止される。
【００４６】ほぼ同じ時に、入力電圧信号Ａの３．３Ｖ
信号は、ＮＭＯＳトランジスタ２５０をオンにし、３．
３ＶがＰＭＯＳトランジスタ２５６のゲートに対して供
給される。入力電圧信号Ａの３．３ＶはＮＭＯＳトラン
ジスタ２６０に対しても印加されてそれをオンにする。
オンのＮＭＯＳトランジスタ２６０はそのドレインをグ
ランド基準にまで引き下げる。ＮＭＯＳトランジスタ２
５８はそのゲート電圧がＶＤＤ３からの３．３Ｖの電圧
であって、それはそのソースの０Ｖよりしきい値電圧だ
け大きいので、オンになり、ノードＰをグランド基準に
まで引き下げる。
信号は、ＮＭＯＳトランジスタ２５０をオンにし、３．
３ＶがＰＭＯＳトランジスタ２５６のゲートに対して供
給される。入力電圧信号Ａの３．３ＶはＮＭＯＳトラン
ジスタ２６０に対しても印加されてそれをオンにする。
オンのＮＭＯＳトランジスタ２６０はそのドレインをグ
ランド基準にまで引き下げる。ＮＭＯＳトランジスタ２
５８はそのゲート電圧がＶＤＤ３からの３．３Ｖの電圧
であって、それはそのソースの０Ｖよりしきい値電圧だ
け大きいので、オンになり、ノードＰをグランド基準に
まで引き下げる。
【００４７】ＰＭＯＳトランジスタ２５４のソース−ド
レイン間に５Ｖの電圧降下が生じるのを防ぐために、ボ
ディー効果を利用しているＰＭＯＳトランジスタ２５６
はノードＩが約１．５Ｖになるようにする。その１．５
Ｖはリード１８５によってＰＭＯＳトランジスタ２１２
のゲートに印加され、それをオンにする。オンのＰＭＯ
Ｓトランジスタ２１２はノードＤＯを５Ｖにまで引き上
げる。ノードＤＯにおける５Ｖはリード１５０によって
ＰＭＯＳトランジスタ２５４のゲートに対して供給され
る。従って、ＰＭＯＳトランジスタ２５４は完全にシャ
ットオフされ、電力を消費しない。
レイン間に５Ｖの電圧降下が生じるのを防ぐために、ボ
ディー効果を利用しているＰＭＯＳトランジスタ２５６
はノードＩが約１．５Ｖになるようにする。その１．５
Ｖはリード１８５によってＰＭＯＳトランジスタ２１２
のゲートに印加され、それをオンにする。オンのＰＭＯ
Ｓトランジスタ２１２はノードＤＯを５Ｖにまで引き上
げる。ノードＤＯにおける５Ｖはリード１５０によって
ＰＭＯＳトランジスタ２５４のゲートに対して供給され
る。従って、ＰＭＯＳトランジスタ２５４は完全にシャ
ットオフされ、電力を消費しない。
【００４８】トランジスタ２０２、２１０、２１２、２
２２、２２４、２２８、および２３２のゲート幅／ゲー
ト長の比は１０ミクロン／０．６ミクロンであることが
好ましい。また、トランジスタ２０４のゲート幅／ゲー
ト長の比は５ミクロン／０．６ミクロンであり、トラン
ジスタ２１４、２１６、２１８、２２０、２２６および
２３０の場合は２０ミクロン／０．６ミクロンであるこ
とが好ましい。さらに、トランジスタ２３４および２３
６のゲート幅／ゲート長の比は２ミクロン／５ミクロン
であることが好ましい。トランジスタ２５０および２５
２のゲート幅／ゲート長の比は、それぞれ２ミクロン／
２ミクロンおよび４ミクロン／２ミクロンである。
２２、２２４、２２８、および２３２のゲート幅／ゲー
ト長の比は１０ミクロン／０．６ミクロンであることが
好ましい。また、トランジスタ２０４のゲート幅／ゲー
ト長の比は５ミクロン／０．６ミクロンであり、トラン
ジスタ２１４、２１６、２１８、２２０、２２６および
２３０の場合は２０ミクロン／０．６ミクロンであるこ
とが好ましい。さらに、トランジスタ２３４および２３
６のゲート幅／ゲート長の比は２ミクロン／５ミクロン
であることが好ましい。トランジスタ２５０および２５
２のゲート幅／ゲート長の比は、それぞれ２ミクロン／
２ミクロンおよび４ミクロン／２ミクロンである。
【００４９】さらに、トランジスタ・ペア２５４、２５
６および２５８、２６０のゲート幅／ゲート長の比は１
００ミクロン／０．６ミクロンおよび５０ミクロン／
０．６ミクロンであることが好ましい。さらに、トラン
ジスタ２０２および２５２以外のすべてのＰＭＯＳトラ
ンジスタは、５ＶのＮウエルの中にあることが好まし
い。
６および２５８、２６０のゲート幅／ゲート長の比は１
００ミクロン／０．６ミクロンおよび５０ミクロン／
０．６ミクロンであることが好ましい。さらに、トラン
ジスタ２０２および２５２以外のすべてのＰＭＯＳトラ
ンジスタは、５ＶのＮウエルの中にあることが好まし
い。
【００５０】バイアス回路１９８および１９９のＮＭＯ
Ｓトランジスタは、ＰＭＯＳトランジスタまたは抵抗に
よって置き換えることができる。フィードバック回路１
９４および１９６はノードＤおよびＤＢに、例えば、０
Ｖ〜３．３Ｖの入力から０Ｖ〜５Ｖが供給されるように
任意のコンポーネントを利用することができる。
Ｓトランジスタは、ＰＭＯＳトランジスタまたは抵抗に
よって置き換えることができる。フィードバック回路１
９４および１９６はノードＤおよびＤＢに、例えば、０
Ｖ〜３．３Ｖの入力から０Ｖ〜５Ｖが供給されるように
任意のコンポーネントを利用することができる。
【００５１】本発明は図に示されている複数の実施例を
参照することによって記述されたが、これらの実施例
は、本発明を限定するものではない。この分野の技術に
熟達した人であれば、付記されている請求項によって定
義されているような本発明の範囲内において、変更また
は代替案があり得ることを理解されたい。
参照することによって記述されたが、これらの実施例
は、本発明を限定するものではない。この分野の技術に
熟達した人であれば、付記されている請求項によって定
義されているような本発明の範囲内において、変更また
は代替案があり得ることを理解されたい。
【図１】 関連の５Ｖ出力ドライバの回路である。
【図２】 本発明の好適な実施例のブロック図である。
【図３】 図２の実施例の回路図である。
【図４】 本発明の別の実施例の回路図である。
Claims (21)
- 【請求項１】 電圧レベル・シフターであって、 電源と１つのノードとの間に接続されていて、第１の電
圧信号に対して応答するプルアップ・デバイスと、 そのノードと基準電源との間に接続されていて、第２の
電圧信号に対して応答するプルダウン・デバイスと、 そのプルダウン・デバイスに接続されているフィードバ
ック回路とを含む電圧レベル・シフター。 - 【請求項２】 別の電源と前記ノードとの間に接続され
ていて、他の電源に対して応答する第１のバイアス・デ
バイスと、 他の電源とプルダウン・デバイスのノードとの間に接続
されていて、第２の電圧信号に対して応答する第２バイ
アス・デバイスとをさらに含んでいる、請求項１に記載
のシフター。 - 【請求項３】 パッド・ドライバが前記ノードに接続さ
れていることを特徴とする、請求項１に記載のシフタ
ー。 - 【請求項４】 前記プルダウン・デバイスが破壊的な電
圧降下を防止するためにボディー効果を利用しているこ
とを特徴とする、請求項１に記載のシフター。 - 【請求項５】 前記プルダウン・デバイスが、２つのＰ
ＭＯＳトランジスタを含んでいることを特徴とする、請
求項１に記載のシフター。 - 【請求項６】 前記プルダウン・デバイスが、第１およ
び第２のＮＭＯＳトランジスタにそれぞれ直列に接続さ
れている、第１および第２のＰＭＯＳトランジスタを含
んでいることを特徴とする、請求項１に記載のシフタ
ー。 - 【請求項７】 前記ＰＭＯＳトランジスタがボディー効
果を利用して、破壊的な電圧降下を防止することを特徴
とする、請求項６に記載のシフター。 - 【請求項８】 第１のバイアス回路が少なくとも１つの
ＮＭＯＳトランジスタを含んでいることを特徴とする、
請求項２に記載のシフター。 - 【請求項９】 第２のバイアス回路がプルダウン・デバ
イスのノードに対して接続されている少なくとも１つの
ＮＭＯＳトランジスタを含むことを特徴とする、請求項
２に記載のシフター。 - 【請求項１０】 各ＮＭＯＳトランジスタがボディー効
果を利用して破壊的な電圧降下を防止していることを特
徴とする、請求項９に記載のシフター。 - 【請求項１１】 前記フィードバック回路がＮＭＯＳト
ランジスタとＰＭＯＳトランジスタを含んでいて、その
フィードバック回路はプルアップおよびプルダウン・デ
バイスに接続されていて、第２の電圧信号を受け取るよ
うに接続され、別の電源の電圧に対して応答することを
特徴とする、請求項１に記載のシフター。 - 【請求項１２】 ＣＭＯＳの電圧レベル・シフターであ
って、 第１の電源と第１のノードとの間に接続されている第１
のスイッチと、 第１の電源と第２のノードとの間に接続されていて、第
１のスイッチが第２のノードにおける電圧に応答し、第
２のスイッチが第１のノードにおける電圧に応答する、
第２のスイッチと、 第１のノードと基準電圧との間に接続されている第１の
一連のスイッチで、その第１の一連のスイッチのうちの
１つが電圧信号に応答するような第１の一連のスイッチ
と、 第２のノードと基準電圧との間に接続されていて、第２
のシリーズのスイッチのうちの１つが電圧信号の逆の信
号に応答するような第２のシリーズのスイッチと、 第１のシリーズのスイッチの１つと接続されていて、電
圧信号の逆の信号を受け取る第１のスイッチのペアと、 第２のシリーズのスイッチの１つに対して接続されてい
て、電圧信号を受け取るように接続されているスイッチ
の第２ペアとを含み、レベル・シフトされた電圧がその
第２のノードからの出力であることを特徴とする、レベ
ル・シフター。 - 【請求項１３】 第１のシリーズのスイッチが第１のシ
リーズのノードを含み、第２のシリーズのスイッチが第
２のシリーズのノードを含んでいて、そのレベル・シフ
ターが、 第１および第２のシリーズのノードの間に接続されてい
て、第２の電源に接続され、それぞれ第１および第２の
スイッチのペアに対して応答する、第３のペアのスイッ
チとをさらに含んでいることを特徴とする、請求項１２
に記載のシフター。 - 【請求項１４】 第２の電源と第１および第２のノード
のそれぞれに接続されている第４のペアのスイッチをさ
らに含んでいて、第２の電源によって制御される、請求
項１３に記載のシフター。 - 【請求項１５】 前記第２のノードがパッド・ドライバ
に接続されていて、レベル・シフトされた電圧を提供す
ることを特徴とする、請求項１２に記載のシフター。 - 【請求項１６】 前記パッド・ドライバがプルアップ・
スイッチとプルダウン・スイッチを含み、そのスイッチ
のうち少なくとも２つがそれぞれのバイアス電圧によっ
てバイアスされていて、その２つのスイッチがボディー
効果を利用して他のスイッチに対する損傷を防止し、前
記パッド・ドライバは基準電圧から第１の電源の電圧ま
での範囲の電圧を出力するようになっていることを特徴
とする、請求項１５に記載のシフター。 - 【請求項１７】 電圧レベル・シフター回路であって、 第１のノードの電圧をプルアップするための第１のデバ
イスと、 第２のノードの電圧をプルダウンするための第２のデバ
イスと、 第１のノードの電圧があらかじめ定められた電圧以下に
なることを防止し、第２のノードがあらかじめ定められ
た電圧を超過することを防ぐための前記ノードに接続さ
れている第３のデバイスとを含む、シフター。 - 【請求項１８】 レベル・シフトされた電圧を提供する
方法であって、 電圧信号の第１の電圧に応答してノード電圧をプルアッ
プするステップと、 電圧信号の第２の電圧に応答してノード電圧をプルダウ
ンするステップと、 ボディー効果を使って破壊的な電圧降下を防止するステ
ップと、 電圧信号の第１および第２の電圧に対応するフィードバ
ック電圧を受け取るステップと、 レベル・シフトされた電圧を発生するステップと、を含
む方法。 - 【請求項１９】 レベル・シフトされた電圧があらかじ
め定められた電圧以下に降下しないようにバイアス電流
を提供するステップをさらに含む、請求項１８に記載の
方法。 - 【請求項２０】 バイアス電流を提供して、破壊的な電
圧降下を防止するステップをさらに含む、請求項１８に
記載の方法。 - 【請求項２１】 レベル・シフターを製造する方法であ
って、 電源と１つのノードとの間に接続できて、第１の電圧信
号に接続できる１つのプルアップ・デバイスを製造する
ステップと、 前記ノードと基準電源との間に接続されて、第２の電圧
信号に結合できるプルダウン・デバイスを製造するステ
ップと、 プルダウン・デバイスに接続できるフィードバック回路
を製造するステップと、を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/575,793 | 1995-12-22 | ||
| US08/575,793 US5684415A (en) | 1995-12-22 | 1995-12-22 | 5 volt driver in a 3 volt CMOS process |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246946A true JPH09246946A (ja) | 1997-09-19 |
Family
ID=24301733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8329883A Pending JPH09246946A (ja) | 1995-12-22 | 1996-12-10 | ３ｖのｃｍｏｓプロセスにおける５ｖドライバ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5684415A (ja) |
| EP (1) | EP0780983B1 (ja) |
| JP (1) | JPH09246946A (ja) |
| DE (1) | DE69616726T2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896043A (en) * | 1989-02-10 | 1999-04-20 | Fuji Electric Co., Ltd. | Level shift circuit |
| US6118302A (en) | 1996-05-28 | 2000-09-12 | Altera Corporation | Interface for low-voltage semiconductor devices |
| US5914617A (en) * | 1996-12-23 | 1999-06-22 | Lsi Logic Corporation | Output driver for sub-micron CMOS |
| US5933025A (en) * | 1997-01-15 | 1999-08-03 | Xilinx, Inc. | Low voltage interface circuit with a high voltage tolerance |
| JP2993462B2 (ja) * | 1997-04-18 | 1999-12-20 | 日本電気株式会社 | 出力バッファ回路 |
| US5986472A (en) * | 1997-06-06 | 1999-11-16 | International Business Machines Corporation | Voltage level translation for an output driver system with a bias generator |
| US5903142A (en) * | 1997-06-27 | 1999-05-11 | Cypress Semiconductor Corp. | Low distortion level shifter |
| US6014046A (en) * | 1997-07-31 | 2000-01-11 | International Business Machines Corporation | Off chip driver (OCD) with variable drive capability for noise control |
| KR100486119B1 (ko) * | 1997-11-28 | 2005-07-07 | 주식회사 하이닉스반도체 | 고속대칭 버퍼형 반도체집적회로의 전압레벨 쉬프터 |
| US6043680A (en) * | 1998-02-02 | 2000-03-28 | Tritech Microelectronics, Ltd. | 5V tolerant I/O buffer |
| US6342803B1 (en) * | 1998-03-31 | 2002-01-29 | Lsi Logic Corporation | Pad driver |
| US6014039A (en) * | 1998-04-28 | 2000-01-11 | Lucent Technologies Inc. | CMOS high voltage drive output buffer |
| US6300796B1 (en) | 1999-02-19 | 2001-10-09 | Zilog, Inc. | High voltage PMOS level shifter |
| US6674304B1 (en) * | 1999-02-26 | 2004-01-06 | Motorola Inc. | Output buffer circuit and method of operation |
| US6282146B1 (en) * | 1999-06-21 | 2001-08-28 | Rise Technology, Inc. | Dual supply voltage input/output buffer |
| US6580291B1 (en) * | 2000-12-18 | 2003-06-17 | Cypress Semiconductor Corp. | High voltage output buffer using low voltage transistors |
| US6859084B2 (en) * | 2002-08-19 | 2005-02-22 | Elixent Ltd. | Low-power voltage modulation circuit for pass devices |
| US7301370B1 (en) * | 2003-05-22 | 2007-11-27 | Cypress Semiconductor Corporation | High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion |
| US6946903B2 (en) * | 2003-07-28 | 2005-09-20 | Elixent Limited | Methods and systems for reducing leakage current in semiconductor circuits |
| US7030654B2 (en) * | 2003-08-22 | 2006-04-18 | Idaho Research Foundation, Inc. | Low voltage to extra high voltage level shifter and related methods |
| US7112995B2 (en) * | 2003-08-22 | 2006-09-26 | Idaho Research Foundation, Inc. | Low voltage to high voltage level shifter and related methods |
| US6977524B2 (en) * | 2004-01-20 | 2005-12-20 | Agere Systems Inc. | High current 5V tolerant buffer using a 2.5 volt power supply |
| DE102004020188B4 (de) * | 2004-04-22 | 2006-03-23 | Zentrum Mikroelektronik Dresden Ag | Verfahren zur Erzeugung eines digitalen Ausgangssignals |
| JP4610381B2 (ja) * | 2005-03-16 | 2011-01-12 | パナソニック株式会社 | レベルシフト回路及びレベルシフト装置 |
| US8154270B2 (en) * | 2009-02-13 | 2012-04-10 | Standard Microsystems Corporation | Power-up control for very low-power systems |
| TWI374611B (en) * | 2009-04-03 | 2012-10-11 | Univ Nat Sun Yat Sen | I/o buffer with twice supply voltage tolerance using normal supply voltage devices |
| US20100321083A1 (en) * | 2009-06-22 | 2010-12-23 | International Business Machines Corporation | Voltage Level Translating Circuit |
| CN101714864B (zh) * | 2009-10-30 | 2011-11-09 | 中国科学院电工研究所 | 一种带有温度闭环控制的超导开关 |
| US20120081165A1 (en) * | 2010-09-30 | 2012-04-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage tolerative driver |
| US8179160B1 (en) | 2010-12-17 | 2012-05-15 | Texas Instruments Incorporated | Input-output (I/O) circuit supporting multiple I/O logic-level swings |
| TWI477788B (zh) * | 2012-04-10 | 2015-03-21 | Realtek Semiconductor Corp | 偵測發光二極體短路的方法及其裝置 |
| KR101989571B1 (ko) | 2012-06-27 | 2019-06-14 | 삼성전자주식회사 | 고전압 및 와이드 랜지 전압 동작을 위한 출력 드라이버 및 그것을 사용한 데이터 출력 드라이빙 회로 |
| US8981831B1 (en) | 2013-09-11 | 2015-03-17 | International Business Machines Corporation | Level shifter with built-in logic function for reduced delay |
| US9761285B1 (en) * | 2016-02-26 | 2017-09-12 | Globalfoundries Inc. | Sense amplifier and latching scheme |
| US10063219B1 (en) | 2017-07-28 | 2018-08-28 | Qualcomm Incorporated | Augmented intermediate voltage generator based core to pad level shifter |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585348B2 (ja) * | 1988-02-22 | 1997-02-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| JP2982196B2 (ja) * | 1990-02-06 | 1999-11-22 | 日本電気株式会社 | 異電源インターフェース回路 |
| JP3079515B2 (ja) * | 1991-01-29 | 2000-08-21 | 株式会社東芝 | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| US5206544A (en) * | 1991-04-08 | 1993-04-27 | International Business Machines Corporation | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
| JPH04343520A (ja) * | 1991-05-21 | 1992-11-30 | Mitsubishi Electric Corp | レベルシフト回路 |
| US5153450A (en) * | 1991-07-16 | 1992-10-06 | Samsung Semiconductor, Inc. | Programmable output drive circuit |
| US5223751A (en) * | 1991-10-29 | 1993-06-29 | Vlsi Technology, Inc. | Logic level shifter for 3 volt cmos to 5 volt cmos or ttl |
| US5243236A (en) * | 1991-12-31 | 1993-09-07 | Intel Corporation | High voltage CMOS switch with protection against diffusion to well reverse junction breakdown |
| US5321324A (en) * | 1993-01-28 | 1994-06-14 | United Memories, Inc. | Low-to-high voltage translator with latch-up immunity |
| US5426376A (en) * | 1993-04-23 | 1995-06-20 | Vlsi Technology, Inc. | Noise isolated I/O buffer that uses two separate power supplies |
| US5408147A (en) * | 1993-09-07 | 1995-04-18 | National Semiconductor Corporation | VCC translator circuit |
| US5410267A (en) * | 1993-09-24 | 1995-04-25 | Intel Corporation | 3.3 V to 5 V supply interface buffer |
| US5521531A (en) * | 1993-12-13 | 1996-05-28 | Nec Corporation | CMOS bidirectional transceiver/translator operating between two power supplies of different voltages |
| US5424659A (en) * | 1994-06-20 | 1995-06-13 | International Business Machines Corp. | Mixed voltage output buffer circuit |
| US5418476A (en) * | 1994-07-28 | 1995-05-23 | At&T Corp. | Low voltage output buffer with improved speed |
| US5455526A (en) * | 1994-08-10 | 1995-10-03 | Cirrus Logic, Inc. | Digital voltage shifters and systems using the same |
| JP3547854B2 (ja) * | 1995-06-08 | 2004-07-28 | 株式会社ルネサステクノロジ | 駆動電流調整機能付きバッファ回路 |
-
1995
- 1995-12-22 US US08/575,793 patent/US5684415A/en not_active Expired - Lifetime
-
1996
- 1996-12-10 JP JP8329883A patent/JPH09246946A/ja active Pending
- 1996-12-17 EP EP96309222A patent/EP0780983B1/en not_active Expired - Lifetime
- 1996-12-17 DE DE69616726T patent/DE69616726T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0780983A2 (en) | 1997-06-25 |
| US5684415A (en) | 1997-11-04 |
| DE69616726D1 (de) | 2001-12-13 |
| EP0780983B1 (en) | 2001-11-07 |
| EP0780983A3 (en) | 1997-07-09 |
| DE69616726T2 (de) | 2002-05-08 |
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