TWI394158B - 可降低記憶體漏電流的方法及其相關裝置 - Google Patents

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Description

可降低記憶體漏電流的方法及其相關裝置
本發明係指一種可以降低記憶體漏電流的方法及其相關裝置，尤指一種可以降低記憶體處於待機狀態時之漏電流的方法及其相關裝置。
近年來，方便攜帶的電子產品在我們的日常生活中日益普及，比如行動電話、個人數位助理以及筆記型電腦，節省電源消耗已成為這類型產品主要的設計目標。許多工程師與設計人員在如何節省電源消耗的問題上貢獻出非常多的努力。
低耗能動態隨機存取記憶體的一個主要設計目標是能夠降低其於待機狀態時之直流電電流位準，以使其符合聯合電子裝置工程協會(Joint Electronic Device Engineering Council，JEDEC)所制定的Idd6(待機狀態直流電電流位準)的標準。Idd6標準非常重要，肇因於此標準與前述電子裝置的待機時間的長度密切相關。如果前述電子裝置的待機時間能夠延長的話，那麼就可以增進使用者的便利性以及裝置的可攜性。
請參考第1圖，第1圖為記憶體中一字線驅動裝置10之示意圖。字線驅動裝置10屬於一種階層式字線結構，並且包含有一主字線驅動裝置100、一區字線驅動裝置102以及一電源供應裝置104的雙層式字線結構。電源供應裝置104通常是一個電荷泵電路(Charge Pump Circuit)，其主要功能是提供一個2.6伏特的輸出電壓VPP，以及一個低於接地電壓的-0.6伏特電壓，這兩個電壓係用來負責提供電源予主字線驅動裝置100以及區字線驅動裝置102操作使用。其中，電荷泵電路是一種非常有用的電路，但是其效率較差也廣為人知，此種電流可以將內部漏電流放大成為一比較大的外部電流。
主字線驅動裝置100主要係用來執行記憶體列位址解碼以及電壓位準平移等功能，同時，另包含有P型金氧半場效電晶體(PMOS)MP1以及N型金氧半場效電晶體(NMOS)MN1，用來驅動區字線驅動裝置102。區字線驅動裝置102，包含有P型金氧半場效電晶體(PMOS)MP2以及N型金氧半場效電晶體(NMOS)MN2，用來驅動一區字線(Local Wordline)，執行記憶體讀取功能。在字線驅動裝置10中，只有在字線驅動電壓VWLDV被拉到VPP的高電壓位準，以及反相主字線電壓VBMWL被拉到-0.6V的低電壓位準的情況下，區字線電壓VLWL才會被拉到VPP的高電壓位準。為了進一步說明區字線驅動裝置102的操作方式，請參考第2圖，第2圖為相關於區字線驅動裝置102的訊號操作位準的表格20之示意圖。在第2圖中，表格20的最後一列係用來指示，當變化主字線電壓VBMWL以及字線驅動電壓VWLDV時，所得之區字線電壓VLWL的輸出電壓位準。此外，表格20的最後一行係用來表示待機狀態的相關訊號關係。
在字線驅動裝置10中，主字線驅動裝置100所包含之N型金氧半場效電晶體MN1會產生漏電流，肇因於一種稱為GIDL(Gate Induced Drain Leakage、閘極引發汲極漏電)的效應。GIDL效應發生在N型金氧半場效電晶體MN1處於關閉(OFF)的狀態時，由於閘極相對與汲極的電壓較大，以及汲極相對於基底(Bulk)的電壓較高所導致。在電晶體MN1中，閘極的電壓相對於汲極的電壓為低，此時在閘極至汲極的重疊區域有一狹窄的空乏寬度存在。高電位差將導致閘極至汲極之間存在大的電場強度，使得電子產生穿隧效應，由鍵結能帶躍遷到導通能帶，成為自由電子。GIDL效應在電晶體MN1中的汲極至基底的電壓差愈大時，穿隧效應就愈明顯。最後，這種惱人的GIDL漏電流被不甚有效率的電荷泵電路放大，因而間接增加了由外部電源供應裝置所供應的外部電流位準。當這樣的情況發生時，Idd6(待機狀態直流電電流位準)的標準將很容易被超過，低耗能動態隨機存取記憶體的設計規範將難以實現。
因此，本發明之主要目的即在於提供一種可降低記憶體漏電流的方法及其相關裝置。
本發明揭露一種可降低記憶體漏電流的方法，包含有提供一第一電壓予一主字線驅動裝置；提供高於該第一電壓之一第二電壓予一區字線驅動裝置；以及於該區字線驅動裝置中使用一絕對臨限電壓高於一特定值之一電晶體。
本發明另揭露一種可降低記憶體漏電流的裝置，包含有一第一電壓供應裝置，用來提供一第一電壓予一主字線驅動裝置；以及一第二電壓供應裝置，用來提供高於該第一電壓之一第二電壓予一區字線驅動裝置；其中，該區字線驅動裝置中使用一絕對臨限電壓高於一特定值之一電晶體。
為降低第1圖中N型金氧半場效電晶體MN1所引起的GIDL漏電流，本發明提供不同的操作電壓位準，分別給予主字線驅動裝置100以及區字線驅動裝置102，此乃肇因於GIDL漏電流的大小對N型金氧半場效電晶體MN1的汲極相對於基底的電壓差非常敏感。
請參考第3圖，第3圖為GIDL漏電流相對於汲極相對於基底的電壓差之關係示意圖。在N型金氧半場效電晶體MN1中，當汲極至基底的電壓差為3.2V時，單位寬度的GIDL漏電流的大小大約為500pA/μm。如第三圖所示，GIDL漏電流會隨汲極相對於基底的電壓差的減少而大量降低。利用此特性，本發明可以有效的降低GIDL漏電流。
請參考第4圖，第4圖為本發明實施例之一流程圖40之示意圖。流程圖40用來降低因GIDL效應所引起的漏電流，包含有：
步驟400：開始。
步驟402：提供一第一電壓予主字線驅動裝置100。
步驟404：提供高於該第一電壓之一第二電壓予一區字線驅動裝置。
步驟406：在該區字線驅動裝置中使用一絕對臨限電壓(absolute threshould voltage)高於一特定值之一電晶體。
步驟408：結束。
根據流程圖40，本發明提供不同的電壓值分別給主字線驅動裝置100以及區字線驅動裝置102，藉此降低因為GIDL效應，而在主字線驅動裝置100引起的漏電流。
請參考第5圖，第5圖為本發明實施例之一字線驅動裝置50之示意圖。字線驅動裝置50包含有一主字線驅動裝置500、一區字線驅動裝置502以及一電源供應裝置504。主字線驅動裝置500以及區字線驅動裝置502的架構與操作方式，相似於第1圖之主字線驅動裝置100以及區字線驅動裝置102，只是區字線驅動裝置102中的P型金氧半場效電晶體(PMOS)MP2已經由區字線驅動裝置502中的P型金氧半場效電晶體(PMOS)MPK所取代，而且電晶體MPK的絕對臨限電壓係大於一個新的特定值。至於，電晶體MPK的絕對臨限電壓須大於一特定值的原因，將在稍後陳述。電源供應裝置504包含有一第一電壓供應裝置506及一第二電壓供應裝置508。第一電壓供應裝置506提供一第一電壓VDD1，其中，第一電壓VDD1符合聯合電子裝置工程協會(Joint Electronic Device Engineering Council，JEDEC)有關第二代低耗能動態隨機存取記憶體(LPDDR2)之外部電壓位準的規定。第二電壓供應裝置508提供一高於第一電壓位準VDD1的第二電壓VPP予區字線驅動裝置502。較佳地，第二電壓供應裝置508係一電荷泵電路(Charge Pump Circuit)，並且可以將輸入電壓VDD1，轉換成一個比較高的電壓VPP，其中VPP等於2.6V。簡單來說，主字線驅動裝置500的驅動電壓，已經由習知技術中的2.6V，轉變成本發明中的電壓VDD1，也就是較低的1.8V。因此，在待機狀態時，汲極至基底的電壓差可以減少為2.4V。根據第3圖，當汲極至基底的電壓差為2.4V時，單位寬度的GIDL效應漏電流成為10pA/μm。與汲極至基底的電壓差為3.2V時的GIDL效應漏電流比較，其中差異非常明顯。
主字線驅動裝置500的電壓源是1.8V。因此，主字線驅動裝置的輸出電壓VBMWL在處於高位時是1.8V，而處於低位時是-0.6V。為了証明區字線驅動裝置502操作電壓的改變，不會影響其他電路的正常操作，請參考第6圖。第6圖為相關於區字線驅動裝置502的訊號操作位準的表格60之示意圖。在第6圖中，表格60的最後一列係用來指示，變化主字線電壓VBMWL以及字線驅動電壓VWLDV時，區字線電壓VLWL的輸出電壓位準。此外，表格20的最後一行係用來表示待機狀態的相關訊號值。值得注意的是，區字線驅動裝置502仍然是使用電荷泵電路(Charge Pump Circuit)所供應的VPP(2.6V)去驅動區字線。當反相主字線輸出電壓VBMWL處於高位1.8V，並且字線驅動電壓VWLDV也處於高位2.6V時，位於區字線驅動裝置502上的P型金氧半場效電晶體(PMOS)MPK沒有辦法完全關閉。其他型式的漏電流將會流經電晶體MPK。為了使區字線驅動裝置502上的P型金氧半場效電晶體MPK完全關閉，電晶體MPK的絕對臨限電壓必須提高。根據本發明的實驗顯示，當絕對臨限電壓高於1.6V時，在上述情況下，電晶體MPK可以完全關閉。換句話說，只要電晶體MPK的絕對臨限電壓高於1.6V，當發生反相主字線輸出電壓VBMWL處於高位1.8V時，以及字線驅動電壓VWLDV處於高位2.6V的極端情況時，區字線驅動裝置502上的電晶體MPK便可以完全關閉。經由此法，本發明的區字線驅動裝置502便可以正常操作。
請參考第7圖，第7圖為區字線驅動裝置502的時序訊號70之示意圖。第7圖為區字線驅動裝置502上電晶體MPK的絕對臨限電壓為1.6V(曲線A)以及0.8V(曲線B)的延遲時間比較。曲線A以及曲線B在時間延遲上的差別約為130ps(ps代表picosecond)。曲線A在時間上的延遲，主要是因為此時電晶體MPK的絕對臨限電壓比曲線B高出0.8V的緣故。然而，此項時間延遲在低耗能動態隨機存取記憶體的許多應用中是可以容忍的。
總而言之，GIDL效應不受歡迎，因為它會在待機狀態，導致動態隨機存取記憶體裝置中存在可觀的漏電流。因為GIDL效應對於汲極至基底的電壓差非常敏感，因此，將主字線驅動裝置500的操作電壓從VPP(2.6V)改為VDD1(1.8V)可以降低98%的GIDL漏電流。區字線驅動裝置502上電晶體MPK的絕對臨限電壓被提升為1.6V，以保證電晶體MPK可以在反相主字線輸出電壓VBMWL處於高位1.8V時，以及字線驅動電壓VWLDV處於高位2.6V的極端情況下完全關閉。
本發明最主要的目的在於提供一個方法以降低GIDL漏電流，並且最終能夠降低動態隨機存取記憶體的待機狀態電流。主字線驅動裝置不再使用電荷泵電路(Charge Pump Circuit)所供應的高電壓去驅動，反而直接使用一個由外部供應，並符合JEDEC/LPDDR2規範的電壓，以驅動主字線驅動裝置100所包含之電晶體MN1，用來達到降低GIDL漏電流的目的。區字線驅動裝置502上電晶體MPK的絕對臨限電壓被提升，以保證區字線驅動裝置的正常操作。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、50．．．字線驅動裝置
100、500．．．主字線驅動裝置
102、502．．．區字線驅動裝置
104、504．．．電源供應裝置
VBMWL．．．反相主字線輸出電壓
MN1、MN2．．．N型金氧半場效電晶體
MPK、MP1、MP2．．．P型金氧半場效電晶體
VLWL．．．區字線電壓
VWLDV．．．字線驅動電壓
VPP、VDD1．．．電壓位準
Idd6．．．待機狀態直流電電流位準
第1圖為記憶體中一字線驅動裝置之示意圖。
第2圖為相關於區字線驅動裝置的訊號操作位準的表格之示意圖。
第3圖為GIDL漏電流相對於汲極相對於基底的電壓差之關係示意圖。
第4圖為本發明實施例之一流程圖之示意圖。
第5圖為本發明實施例之一字線驅動裝置之示意圖。
第6圖為相關於區字線驅動裝置的訊號操作位準的表格之示意圖。
第7圖為區字線驅動裝置的時序訊號之示意圖。
40．．．流程
400、402、404、406、408．．．步驟

Claims (12)

  1. 一種可降低記憶體漏電流的方法，包含有：提供一第一電壓予一主字線驅動裝置；提供高於該第一電壓之一第二電壓予一區字線驅動裝置；以及於該區字線驅動裝置中使用一絕對臨限電壓高於一特定值之一電晶體；其中該特定值為1.6V。
  2. 如申請專利範圍第1項所述之可降低記憶體漏電流的方法，其中該第一電壓係由一外部電壓源所提供。
  3. 如申請專利範圍第2項所述之可降低記憶體漏電流的方法，其中該外部電壓源係符合聯合電子裝置工程協會(Joint Electronic Device Engineering Council，JEDEC)有關第二代低耗能動態隨機存取記憶體(LPDDR2)之外部電壓位準的規定。
  4. 如申請專利範圍第1項所述之可降低記憶體漏電流的方法，其中該第二電壓係由記憶體內之一電荷泵電路(Charge Pump Circuit)所提供。
  5. 如申請專利範圍第1項所述之可降低記憶體漏電流的方法，其中該電晶體係為一P型金氧半場效電晶體(PMOS)。
  6. 如申請專利範圍第1項所述之可降低記憶體漏電流的方法，其中該記憶體係為一動態隨機存取記憶體。
  7. 一種可降低記憶體漏電流的裝置，包含有：一第一電壓供應裝置，用來提供一第一電壓予一主字線驅動裝置；以及一第二電壓供應裝置，用來提供高於該第一電壓之一第二電壓予一區字線驅動裝置；其中，該區字線驅動裝置中使用一絕對臨限電壓高於一特定值之一電晶體；其中該特定值為1.6V。
  8. 如申請專利範圍第7項所述之可降低記憶體漏電流的裝置，其中該第一電壓供應裝置係一外部電壓源。
  9. 如申請專利範圍第8項所述之可降低記憶體漏電流的裝置，其中該外部電壓源係符合符合聯合電子裝置工程協會(Joint Electronic Device Engineering Council，JEDEC)有關第二代低耗能動態隨機存取記憶體(LPDDR2)之外部電壓位準的規定。
  10. 如申請專利範圍第7項所述之可降低記憶體漏電流的裝置，其中該第二電壓係由記憶體內之一電荷泵電路(Charge Pump Circuit)所提供。
  11. 如申請專利範圍第7項所述之可降低記憶體漏電流的裝置，其中該電晶體係為一P型金氧半場效電晶體(PMOS)。
  12. 如申請專利範圍第7項所述之可降低記憶體漏電流的裝置，其中該記憶體係為一動態隨機存取記憶體。
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