JPS6081869A - 薄膜トランジスタの駆動方法 - Google Patents
薄膜トランジスタの駆動方法Info
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- JPS6081869A JPS6081869A JP19022783A JP19022783A JPS6081869A JP S6081869 A JPS6081869 A JP S6081869A JP 19022783 A JP19022783 A JP 19022783A JP 19022783 A JP19022783 A JP 19022783A JP S6081869 A JPS6081869 A JP S6081869A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はソース拳ドレイン間のリーク電流を低減させ、
かつＯＮ電流を増大させ、大＾な０Ｎ１０ ＦＦ比を実
現する薄膜トランジスタの駆動方法に関する。
かつＯＮ電流を増大させ、大＾な０Ｎ１０ ＦＦ比を実
現する薄膜トランジスタの駆動方法に関する。
近年、絶縁基板上に薄膜トランジスタを形成する研究が
活発に行なわれている。この技術は、安価な絶縁基板を
用いて薄膜ディスプレイを実現するアクティブマトリク
ス型画像衣示装胃、あるいは通常の半導体集積回路上に
トランジスタなどの能動素子を形成するいわゆる三次元
集積回路など多くの応用が期待できるものである。以下
、薄膜トランジスタをアクティブマトリクスパネルに応
用した場合を例にとって説明する。
活発に行なわれている。この技術は、安価な絶縁基板を
用いて薄膜ディスプレイを実現するアクティブマトリク
ス型画像衣示装胃、あるいは通常の半導体集積回路上に
トランジスタなどの能動素子を形成するいわゆる三次元
集積回路など多くの応用が期待できるものである。以下
、薄膜トランジスタをアクティブマトリクスパネルに応
用した場合を例にとって説明する。
薄膜トランジスタをアクティブマトリクスパネルに応用
した場合の液晶表示装置は、一般に１．ｉ：側のガラス
基板と、下側の薄膜トランジスタ基板と、その間に封入
された液晶とから構成されており、前記薄膜トランジス
タ基板上にマトリクヌ状に配置さｈた液晶駆動素子を外
部選択回路により選択し、前記液晶駆動素子に接続され
た液晶駆動素子に電圧を印加することにより、任意の文
字。
した場合の液晶表示装置は、一般に１．ｉ：側のガラス
基板と、下側の薄膜トランジスタ基板と、その間に封入
された液晶とから構成されており、前記薄膜トランジス
タ基板上にマトリクヌ状に配置さｈた液晶駆動素子を外
部選択回路により選択し、前記液晶駆動素子に接続され
た液晶駆動素子に電圧を印加することにより、任意の文
字。
図形あるいけ画像の表示を行なうものである。前記薄膜
トランジスタ基板の一般的な回路図を第１図に示す。
トランジスタ基板の一般的な回路図を第１図に示す。
第１図（ａ）は薄膜トランジヌ〃基板上の液晶駆動素子
のマトリクス状配置図である。図中の１で囲まれｆＣ領
域が表示領竣であり、その中に液晶駆動素子２がマ）
Ｉ＋クス状に配置されている。６は液晶駆動素子２への
データ信号ラインであり、４け液晶駆動素子２へのタイ
ミング信号ラインである。
のマトリクス状配置図である。図中の１で囲まれｆＣ領
域が表示領竣であり、その中に液晶駆動素子２がマ）
Ｉ＋クス状に配置されている。６は液晶駆動素子２への
データ信号ラインであり、４け液晶駆動素子２へのタイ
ミング信号ラインである。
液晶駆動素子２の回路図を第１図（ｂ）に示す。５け薄
膜トランジスタであり、データのスイツチングを行なう
。６はコンデンサであり、データ信号の保持用として用
いられる。７け液晶パネルであり７−１１−を各液晶駆
動素子に対応して形成された液晶駆動電極であり、７−
２は上側ガラス基板上の共通電極である。
膜トランジスタであり、データのスイツチングを行なう
。６はコンデンサであり、データ信号の保持用として用
いられる。７け液晶パネルであり７−１１−を各液晶駆
動素子に対応して形成された液晶駆動電極であり、７−
２は上側ガラス基板上の共通電極である。
以上の説明かられかるように、薄膜トランジスｉけ、液
晶に印加する電圧のデータをスイツチングするために用
いられる。この時、薄膜トランジスタの特性に関しては
、次の２つの項目が要求される。
晶に印加する電圧のデータをスイツチングするために用
いられる。この時、薄膜トランジスタの特性に関しては
、次の２つの項目が要求される。
（１） 薄膜トランジスタをＯＮ状態にした時、コンデ
ンサを充電させるために充分な雪原を流すことができる
こと。
ンサを充電させるために充分な雪原を流すことができる
こと。
（２） 薄膜トランジスタをＯＦＦ状卯にしだ時、極力
、電流が流ｈ、ないこと。
、電流が流ｈ、ないこと。
（１）は、コンデンサへのデータの書＾込み特性に関す
るものである。液晶の表示はコンデンサの１位により決
定されるだめ、短時間にデータを完壁に書き込むことが
できるように、薄膜トランジスタは充分大きい？流ｆ流
すことかで＾なくてはならない。この時の電流（以下、
ＯＮＮ流と呼ぶ）は、コンデンサの容量と、書き込入時
間とから定まり、そのｏｙＦ！１ｆｌＬをクリアで角る
ように薄膜トランジスタを作製しなければならない。
るものである。液晶の表示はコンデンサの１位により決
定されるだめ、短時間にデータを完壁に書き込むことが
できるように、薄膜トランジスタは充分大きい？流ｆ流
すことかで＾なくてはならない。この時の電流（以下、
ＯＮＮ流と呼ぶ）は、コンデンサの容量と、書き込入時
間とから定まり、そのｏｙＦ！１ｆｌＬをクリアで角る
ように薄膜トランジスタを作製しなければならない。
（２）は、コンデンサに′！Ｊ：き込まれたデータの保
持特性に関するものである。一般に、有き込まれたデー
タは書き込み時間よりもけるかに長い時間保持されなく
てはならない。コンデンサの静電’Ｂ 帛は、通常１７
１Ｆ程度の小さい値であるため、薄膜トランジスタがＯ
ＦＦ状態の時にわずかでもリーク電流（Ｊソ下、ＯＦＦ
［流と呼ぶ）が流りるとドレインの雷、位、すなわち
コンデンサの電位は急激にソースの電位に近づき、埠き
込まれたデータは正しく惺持さねなく ｊ「ってしまう
。ＯＦＦ電流を小言〈おさえることは、薄膜トランジス
タをアクティブマトリクスパネルＩｕ外の用途に応用す
る場合にも全く同様に要求される項目である。例えば、
簿膜トランジスタを用いて１通常のロジック回路を構成
する場合には、静止電流が増加し、まだメモリ回路を構
成する場合には、誤動作の原因となる。
持特性に関するものである。一般に、有き込まれたデー
タは書き込み時間よりもけるかに長い時間保持されなく
てはならない。コンデンサの静電’Ｂ 帛は、通常１７
１Ｆ程度の小さい値であるため、薄膜トランジスタがＯ
ＦＦ状態の時にわずかでもリーク電流（Ｊソ下、ＯＦＦ
［流と呼ぶ）が流りるとドレインの雷、位、すなわち
コンデンサの電位は急激にソースの電位に近づき、埠き
込まれたデータは正しく惺持さねなく ｊ「ってしまう
。ＯＦＦ電流を小言〈おさえることは、薄膜トランジス
タをアクティブマトリクスパネルＩｕ外の用途に応用す
る場合にも全く同様に要求される項目である。例えば、
簿膜トランジスタを用いて１通常のロジック回路を構成
する場合には、静止電流が増加し、まだメモリ回路を構
成する場合には、誤動作の原因となる。
本発明の目的は、ＯＮｔ流を増大させると共にＯＦＦ
Ｍ流を低鋪させて、ＯＮ１０ Ｆ Ｆ比を増大させる薄
膜トランジス〃の駆動方法を提供することであり、薄膜
トランジスタの応用分冊をさらに絋げる事を可能にする
ものである。以下、従来のＮチャネル薄膜トランジスタ
の駆動方法について述べた徒、本発明の詳細な説明する
。
Ｍ流を低鋪させて、ＯＮ１０ Ｆ Ｆ比を増大させる薄
膜トランジス〃の駆動方法を提供することであり、薄膜
トランジスタの応用分冊をさらに絋げる事を可能にする
ものである。以下、従来のＮチャネル薄膜トランジスタ
の駆動方法について述べた徒、本発明の詳細な説明する
。
第２図はＮチャネル薄膜トランジスタの従来の一般的な
構造を示す断面図である。８ （ｄ絶縁性透明基板であ
る。三次元集積回路に応用した場合に ５− は、８は通常の半導体Ｉ！積回路である。、９け半導体
薄膜、１０け８の絶縁性透明基板中に含まれるナトリウ
ムイオン（Ｎα＋）などの正電荷が、半導体薄膜中に混
入する事を防ぐための基板絶縁膜であり通常二酸化硅素
（１ＭＯ２）が用いられる。１１は半導体薄膜９中にリ
ンやヒ素などの不純物をドープして形成したＮ型層のソ
ース領域、１２け同じくドレイン領域、１３けゲート絶
縁膜、１４けゲート電極、１５け層間絶縁膜、１６けソ
ースａ椿、１７けドレイン電うである。半導体薄ｗ９の
土面及び下面は共にＢｉ ０２膜と接している。従って
、半導体薄膜のバンドは上部界面及び下部界面の部分で
曲がっている。このバンドの曲がる原因１ｄ 、 Ｓ？
：０２膜に含まれる正電荷及び界面準位によって半導体
表面近傍に負電荷が誘起されるためである。上部界面及
び下部界面の概略図を第２図（ｂ）に示す。１８Ｕ絶縁
性透明基板、１９け基板絶縁膜、２０け半導体薄膜、２
１はソース領域、２２けドレイン領域、２６けゲート絶
縁膜、２４けゲート１１１ｆ、２５け上部界面のＮ型層
であり、これは上部界面の界 ６− 面摩位乃γドゲート絶す膜２３中妬含まれる正電荷及び
ゲート電ｆｆ２４と半導体薄膜２０との仕事関数差φλ
４ｓとに起因して誘起されるものである。２６は下部界
面のＮ型層であり、これは基板絶縁膜１９中て含まれる
正電荷及び下部界面の界面準位とに起因して誘起される
ものである。従来の駆動方法では、ゲート電極２４に印
加するゲート電圧ＶＧｓを変調することにより、上部界
面のＮ型層２５が形成されることを制御してトランジス
タのＱ Ｎ、 ＯＦＦをスイッチングしている。同図（
ｂ） ｆ卯ねばＪつかるようにトランジス々のＯＮ、
ＯＦＦにかかわらず下部界面のＮ型層は常に形成されて
いることになる。
構造を示す断面図である。８ （ｄ絶縁性透明基板であ
る。三次元集積回路に応用した場合に ５− は、８は通常の半導体Ｉ！積回路である。、９け半導体
薄膜、１０け８の絶縁性透明基板中に含まれるナトリウ
ムイオン（Ｎα＋）などの正電荷が、半導体薄膜中に混
入する事を防ぐための基板絶縁膜であり通常二酸化硅素
（１ＭＯ２）が用いられる。１１は半導体薄膜９中にリ
ンやヒ素などの不純物をドープして形成したＮ型層のソ
ース領域、１２け同じくドレイン領域、１３けゲート絶
縁膜、１４けゲート電極、１５け層間絶縁膜、１６けソ
ースａ椿、１７けドレイン電うである。半導体薄ｗ９の
土面及び下面は共にＢｉ ０２膜と接している。従って
、半導体薄膜のバンドは上部界面及び下部界面の部分で
曲がっている。このバンドの曲がる原因１ｄ 、 Ｓ？
：０２膜に含まれる正電荷及び界面準位によって半導体
表面近傍に負電荷が誘起されるためである。上部界面及
び下部界面の概略図を第２図（ｂ）に示す。１８Ｕ絶縁
性透明基板、１９け基板絶縁膜、２０け半導体薄膜、２
１はソース領域、２２けドレイン領域、２６けゲート絶
縁膜、２４けゲート１１１ｆ、２５け上部界面のＮ型層
であり、これは上部界面の界 ６− 面摩位乃γドゲート絶す膜２３中妬含まれる正電荷及び
ゲート電ｆｆ２４と半導体薄膜２０との仕事関数差φλ
４ｓとに起因して誘起されるものである。２６は下部界
面のＮ型層であり、これは基板絶縁膜１９中て含まれる
正電荷及び下部界面の界面準位とに起因して誘起される
ものである。従来の駆動方法では、ゲート電極２４に印
加するゲート電圧ＶＧｓを変調することにより、上部界
面のＮ型層２５が形成されることを制御してトランジス
タのＱ Ｎ、 ＯＦＦをスイッチングしている。同図（
ｂ） ｆ卯ねばＪつかるようにトランジス々のＯＮ、
ＯＦＦにかかわらず下部界面のＮ型層は常に形成されて
いることになる。
バンド図を同図（ｃ）に示す。２７はゲート電極、２８
は半導体薄膜、２９１１ゲート絶縁膜、３０け基板絶縁
ｌα、３１１ｄ絶縁性透明基板を示している。３２け半
導体薄膜のコンダクションバンドエ・ソジの準位Ｅｃ、
３３け同じくバレンスバンドエ・Ｉジの準位ＥＶを示し
、３４は真性フェルミレベルの準位Ｅｆｆｌを示してい
る。３５Ｌｌ′ｉ前記ゲート電極及び半導体薄膜及び基
板のフェルミレベルＦ４ｒ が一致シテいる事を示して
いる。３６け半導体薄膜の上部界面、３７け同じく下部
界面を示している。上部界面のＮ升１層を流れるＯＦＦ
電流を乃ＦＦ丸下部界面のＮ型層を流れるリーク電流を
工Ｌ とすると、従来の薄膜トランジスタの駆動方法に
よるＯＦＦ ′に流工０卯はｌ０ＦＦ ” ｌ０ＦＦ＊
十工Ｌ ・・・・・・・・・・■で衣すされる。一方、
ＯＮ状態になると、ゲート電圧により上部界面にチャネ
ルが形成される。この上部界面を流れるＯＮＮ電流工Ｏ
Ｎ’とする。一方正部界面にはＯＮ、 ０ＴＦＦにかか
わらず一定のＮ型層が形成されているため、トランジス
タＯＮ状態の場合も下部界面のＮ型層には電流工りが流
れることになる。つまり薄膜トランジスタのＯＮ電流Ｉ
ＯＮけ１ １ＯＮ−：［ｏＮ” ＩＬ ・・・・・・・・・・■で
表りされる。工りけ下部界面のリーク電流なのでＩＯＮ
に比べて非常に小さいので、ＩＯＮはほぼＩＯＮ’で表
わされることになる。
は半導体薄膜、２９１１ゲート絶縁膜、３０け基板絶縁
ｌα、３１１ｄ絶縁性透明基板を示している。３２け半
導体薄膜のコンダクションバンドエ・ソジの準位Ｅｃ、
３３け同じくバレンスバンドエ・Ｉジの準位ＥＶを示し
、３４は真性フェルミレベルの準位Ｅｆｆｌを示してい
る。３５Ｌｌ′ｉ前記ゲート電極及び半導体薄膜及び基
板のフェルミレベルＦ４ｒ が一致シテいる事を示して
いる。３６け半導体薄膜の上部界面、３７け同じく下部
界面を示している。上部界面のＮ升１層を流れるＯＦＦ
電流を乃ＦＦ丸下部界面のＮ型層を流れるリーク電流を
工Ｌ とすると、従来の薄膜トランジスタの駆動方法に
よるＯＦＦ ′に流工０卯はｌ０ＦＦ ” ｌ０ＦＦ＊
十工Ｌ ・・・・・・・・・・■で衣すされる。一方、
ＯＮ状態になると、ゲート電圧により上部界面にチャネ
ルが形成される。この上部界面を流れるＯＮＮ電流工Ｏ
Ｎ’とする。一方正部界面にはＯＮ、 ０ＴＦＦにかか
わらず一定のＮ型層が形成されているため、トランジス
タＯＮ状態の場合も下部界面のＮ型層には電流工りが流
れることになる。つまり薄膜トランジスタのＯＮ電流Ｉ
ＯＮけ１ １ＯＮ−：［ｏＮ” ＩＬ ・・・・・・・・・・■で
表りされる。工りけ下部界面のリーク電流なのでＩＯＮ
に比べて非常に小さいので、ＩＯＮはほぼＩＯＮ’で表
わされることになる。
本発明は以上述べて衣だような従来の薄膜トランジスタ
の駆動方法の欠点を改善して、ＯＦＦ Ｎ流を低域させ
、ＯＮＮ電流増大させて）・ランジスタの０Ｎ１０ＦＦ
比を増大せしめる薄膜トランジスタの［動方法を提供す
るものである。これを実３’ｆ（するために本発明で一
１半導体薄膜の下部にもゲート絶＆！−縁を介してゲー
ト電極を設け、トランジスタＯＦＦ状態の時には該下部
ゲーｌ■に、下部界面のフラリトバンド電圧近傍の電圧
を印加し、トランジスタＯＮ状態の時には該下部ゲート
電極にスレッシュホルド電圧以上の電圧を印加して薄膜
トランジスタを駆動する。以下、本発明について説明す
る。
の駆動方法の欠点を改善して、ＯＦＦ Ｎ流を低域させ
、ＯＮＮ電流増大させて）・ランジスタの０Ｎ１０ＦＦ
比を増大せしめる薄膜トランジスタの［動方法を提供す
るものである。これを実３’ｆ（するために本発明で一
１半導体薄膜の下部にもゲート絶＆！−縁を介してゲー
ト電極を設け、トランジスタＯＦＦ状態の時には該下部
ゲーｌ■に、下部界面のフラリトバンド電圧近傍の電圧
を印加し、トランジスタＯＮ状態の時には該下部ゲート
電極にスレッシュホルド電圧以上の電圧を印加して薄膜
トランジスタを駆動する。以下、本発明について説明す
る。
第３図は本発明の実施例を示すものであり、同図（ａｌ
け半導体薄膜の下部にもゲート絶縁膜を介してゲート電
極を設けた薄膜トランジスタを示している。３８は絶縁
性透明基板、３９は基板絶縁嗅、４０け下部ゲート絶縁
膜、４１は下部ゲート電極、４２け半導体＃＊、４３け
ソース領域、４４けドレイン領域、４５け上部ゲート絶
縁膜、４６は上部ゲートｌｔｉ、４７け層間絶縁膜、４
８はソース雷椿、４９けドレイン電極を示している。Ｏ
ＦＦ雷 ９− 流を低減させるだめには、トランジスタＯＦＦ状態の時
に、前記下部が−）Ｗ極４１に下部界面のフラットバン
ド電圧ＶＦＲ近傍の電圧を印加し、またＯＮ電流を増大
させるためには、トランジヌタＯＮ状帽の時に、前記下
部ゲート雷＊４１にスレッシュホルド電圧以上の？・圧
ＶＧ２を印加する。以上に述べた駆動方法により薄膜ト
ランジスタのＯＦＦ ’ｌ！流を低減させ、ＯＮ電流を
増大させる事ができる。
け半導体薄膜の下部にもゲート絶縁膜を介してゲート電
極を設けた薄膜トランジスタを示している。３８は絶縁
性透明基板、３９は基板絶縁嗅、４０け下部ゲート絶縁
膜、４１は下部ゲート電極、４２け半導体＃＊、４３け
ソース領域、４４けドレイン領域、４５け上部ゲート絶
縁膜、４６は上部ゲートｌｔｉ、４７け層間絶縁膜、４
８はソース雷椿、４９けドレイン電極を示している。Ｏ
ＦＦ雷 ９− 流を低減させるだめには、トランジスタＯＦＦ状態の時
に、前記下部が−）Ｗ極４１に下部界面のフラットバン
ド電圧ＶＦＲ近傍の電圧を印加し、またＯＮ電流を増大
させるためには、トランジヌタＯＮ状帽の時に、前記下
部ゲート雷＊４１にスレッシュホルド電圧以上の？・圧
ＶＧ２を印加する。以上に述べた駆動方法により薄膜ト
ランジスタのＯＦＦ ’ｌ！流を低減させ、ＯＮ電流を
増大させる事ができる。
すなわち、ＯＦＦ’電流ｌ０ＦＦは上部界面を流れるり
−り電流工ｏＦＦシ表わされ、ＯＮ電流工ＯＮは、十部
界末 面を流れるＯＮ電流工。Ｎ と、下部ゲート笥、極に電
圧ＶＧ２を印加したことによって下部界面に流れる電流
ＩＬＯＮ との和として表わされ、それぞれ次のように
記すことができる。
−り電流工ｏＦＦシ表わされ、ＯＮ電流工ＯＮは、十部
界末 面を流れるＯＮ電流工。Ｎ と、下部ゲート笥、極に電
圧ＶＧ２を印加したことによって下部界面に流れる電流
ＩＬＯＮ との和として表わされ、それぞれ次のように
記すことができる。
本
工ＯＦＦ ＝ＩＯＦＦ ・・・・・・・・・・・・・・
■１ＯＮ−ＩＯＮ＊・ＩＬＯＮ ・・・・・・・・・・
■薄膜トランジスタＯＦＦ状態の時のバンド図ヲ第３図
（ｂ）ＶＣ５ＯＮ状聾の時のバンド図を第３図（Ｃ）に
示す。両図において、５０は半導体薄膜、５１１−１上
部ゲート１！債、５２け上部ゲート絶縁膜、５３は １
０− 下部ゲート！ｉ、５４け下部ゲート絶縁膜、５５け上部
界面、５６は下部界面、５７け半導体薄嘩のコンダクシ
目ンバンドエヅジの準位Ｅ（７，５８は同シくバレンス
パントエツジの準位Ｅｖヲ示している。けじめにＯＦＦ
状態では同図の）に見られるように、土部ゲート絶縁膜
中に含まれる正電荷によって、上部界面近傍にはＮ型層
が誘起されているのでバンドは曲がっている。しかし、
下部ゲート電接には、フラ・リドバンド電圧ＶＦＲが印
加されているためバンドの曲がりが防上されている。つ
まり下部界面近傍にはＮ型層は形成されておらず、ここ
ではリーク電流はまったく流れない。従って、ＯＦＦ
電流工ＯＦＦは式■で表わされる。一方、ＯＮ状態では
同図（Ｃ）に見られるように、上部界面にＮ型層のチャ
ネルが形成されると共に、下部界面にもＮ型層が形成さ
れる。従ってＯＮ電流は、上部界面及び下部界面を流れ
る電流の和として表わされ式■に示すとおりにな不。こ
のように本発明による薄膜トランジスタの駆動方法を用
いれば、ＯＦＦ雷流全卵常に小さい値におさえると共に
、ＯＮ電流を増大させ、薄膜トランジスタのＯＮ１０
Ｆ Ｆ比を大＾くすることができるという優れた効果を
得ることができる。
■１ＯＮ−ＩＯＮ＊・ＩＬＯＮ ・・・・・・・・・・
■薄膜トランジスタＯＦＦ状態の時のバンド図ヲ第３図
（ｂ）ＶＣ５ＯＮ状聾の時のバンド図を第３図（Ｃ）に
示す。両図において、５０は半導体薄膜、５１１−１上
部ゲート１！債、５２け上部ゲート絶縁膜、５３は １
０− 下部ゲート！ｉ、５４け下部ゲート絶縁膜、５５け上部
界面、５６は下部界面、５７け半導体薄嘩のコンダクシ
目ンバンドエヅジの準位Ｅ（７，５８は同シくバレンス
パントエツジの準位Ｅｖヲ示している。けじめにＯＦＦ
状態では同図の）に見られるように、土部ゲート絶縁膜
中に含まれる正電荷によって、上部界面近傍にはＮ型層
が誘起されているのでバンドは曲がっている。しかし、
下部ゲート電接には、フラ・リドバンド電圧ＶＦＲが印
加されているためバンドの曲がりが防上されている。つ
まり下部界面近傍にはＮ型層は形成されておらず、ここ
ではリーク電流はまったく流れない。従って、ＯＦＦ
電流工ＯＦＦは式■で表わされる。一方、ＯＮ状態では
同図（Ｃ）に見られるように、上部界面にＮ型層のチャ
ネルが形成されると共に、下部界面にもＮ型層が形成さ
れる。従ってＯＮ電流は、上部界面及び下部界面を流れ
る電流の和として表わされ式■に示すとおりにな不。こ
のように本発明による薄膜トランジスタの駆動方法を用
いれば、ＯＦＦ雷流全卵常に小さい値におさえると共に
、ＯＮ電流を増大させ、薄膜トランジスタのＯＮ１０
Ｆ Ｆ比を大＾くすることができるという優れた効果を
得ることができる。
本発明をアクティブマトリクスパネルに応用した場合、
ＯＮｑ流を増大させ、ＯＦＦ ｌｉ流を低減させること
ができるので、書き込み特性が良く、しかも優れた保持
特性を実現することかで＾る。ＯＮＮ電流大きさもある
程度は制御できる。第３図（α）においてＯＮ状態の時
に上部ゲート電椿４６に印加する電圧と等しい電圧を下
部ゲート雷ｗｉ４１に印加する場合を考える。例えば、
下部ゲート絶縁膜４０の膜厚ｄＬ と上部ゲート絶縁膜
４５の膜厚ｄＵ とを等しくすれば、上部界面と下部界
面にはほぼ等しい電流が流れる。つまり、ｄＬ ＝ ｄ
Ｕとすれば従来の駆動方法によるＯＮ電流の約２倍のＯ
Ｎ電流が得られることとなる。またｄＬ＝ ｄＵ／２と
すれば下部界面を流れる電流は上部界面を流れる電流の
ほぼ２倍となり、本発明の駆動方法によＩ’）ＯＮ電流
を約３倍に増大させることができる。
ＯＮｑ流を増大させ、ＯＦＦ ｌｉ流を低減させること
ができるので、書き込み特性が良く、しかも優れた保持
特性を実現することかで＾る。ＯＮＮ電流大きさもある
程度は制御できる。第３図（α）においてＯＮ状態の時
に上部ゲート電椿４６に印加する電圧と等しい電圧を下
部ゲート雷ｗｉ４１に印加する場合を考える。例えば、
下部ゲート絶縁膜４０の膜厚ｄＬ と上部ゲート絶縁膜
４５の膜厚ｄＵ とを等しくすれば、上部界面と下部界
面にはほぼ等しい電流が流れる。つまり、ｄＬ ＝ ｄ
Ｕとすれば従来の駆動方法によるＯＮ電流の約２倍のＯ
Ｎ電流が得られることとなる。またｄＬ＝ ｄＵ／２と
すれば下部界面を流れる電流は上部界面を流れる電流の
ほぼ２倍となり、本発明の駆動方法によＩ’）ＯＮ電流
を約３倍に増大させることができる。
以上述べたように、本発明は薄膜トランジスタのＯＦＦ
ｌｌｊ流を低減させると共に、ＯＮ電流を増大させて
、ＯＮ１０ Ｆ ｐ比を大幅に増大させることができる
という優れた効果を有するものであり、書き込み特性及
び保持特性の優れたアクティブマトリクスパネル、ある
いけ誤動作の少ないメモリ回路を実州できるなど、優れ
た回路を実親することが可能となる。
ｌｌｊ流を低減させると共に、ＯＮ電流を増大させて
、ＯＮ１０ Ｆ ｐ比を大幅に増大させることができる
という優れた効果を有するものであり、書き込み特性及
び保持特性の優れたアクティブマトリクスパネル、ある
いけ誤動作の少ないメモリ回路を実州できるなど、優れ
た回路を実親することが可能となる。
第１図（σ；）、（ｂｌは薄膜トランジスタをアクティ
ブマトリクスパネルに応用した場合の一般的な回路図で
ある。第２図れ）、 （ｈ）、 （ｃｌけ従来の薄膜ト
ランジスタの駆動方法を説明するための図であり、第３
図し）、ω）、（ｃ）ｎ本発明で提案する薄膜トランジ
スタの駆動方法を説明するだめの図である。 以 −ヒ 出願人 株式会社 諏訪精工舎 代理人 弁理士 最十 務 １３− （ｃノ 第３図 タシ コＪ
ブマトリクスパネルに応用した場合の一般的な回路図で
ある。第２図れ）、 （ｈ）、 （ｃｌけ従来の薄膜ト
ランジスタの駆動方法を説明するための図であり、第３
図し）、ω）、（ｃ）ｎ本発明で提案する薄膜トランジ
スタの駆動方法を説明するだめの図である。 以 −ヒ 出願人 株式会社 諏訪精工舎 代理人 弁理士 最十 務 １３− （ｃノ 第３図 タシ コＪ
Claims (1)
- 半導体薄膜の上部にゲート絶縁膜を介して設けた上部ゲ
ート！葎に印加するゲート電圧を変調することにより薄
膜トランジスタの０Ｎ１０ＦＦ ヲ、ｘイツチングする
薄膜トランジスタの駆動方法において、半導体薄膜の下
部にもゲート絶縁膜を介した下部ゲート電葎を設け、薄
膜トランジスタＯＦＦの場合には、前記下部ゲート電極
にフラ・ノドバンド電圧近傍の電圧を印加し、薄膜トラ
ンジスタＯＮの場合には、スレヴシュホルド電圧以上の
電圧を前記下部ゲート電極に印加することを特徴とする
薄嘆トランジスタの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19022783A JPS6081869A (ja) | 1983-10-12 | 1983-10-12 | 薄膜トランジスタの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19022783A JPS6081869A (ja) | 1983-10-12 | 1983-10-12 | 薄膜トランジスタの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081869A true JPS6081869A (ja) | 1985-05-09 |
Family
ID=16254597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19022783A Pending JPS6081869A (ja) | 1983-10-12 | 1983-10-12 | 薄膜トランジスタの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081869A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS645060A (en) * | 1987-06-26 | 1989-01-10 | Canon Kk | Photoelectric converting device |
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-
1983
- 1983-10-12 JP JP19022783A patent/JPS6081869A/ja active Pending
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| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
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