CN109148475B - 显示装置及其制造方法 - Google Patents

显示装置及其制造方法 Download PDF

Info

Publication number
CN109148475B
CN109148475B CN201810618241.0A CN201810618241A CN109148475B CN 109148475 B CN109148475 B CN 109148475B CN 201810618241 A CN201810618241 A CN 201810618241A CN 109148475 B CN109148475 B CN 109148475B
Authority
CN
China
Prior art keywords
region
silicide
insulating layer
pattern
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810618241.0A
Other languages
English (en)
Other versions
CN109148475A (zh
Inventor
郑雄喜
梁泰勋
李京垣
李宗璨
李镕守
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN109148475A publication Critical patent/CN109148475A/zh
Application granted granted Critical
Publication of CN109148475B publication Critical patent/CN109148475B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

提供了一种显示装置及其制造方法。所述显示装置包括公共有源图案、第一栅电极和第二栅电极。公共有源图案包括NMOS区、PMOS区以及与NMOS区和PMOS区在同一层中的硅化物区。硅化物区将NMOS区电连接到PMOS区。NMOS区包括第一沟道区和接触第一沟道区的n掺杂区。PMOS区包括第二沟道区和接触第二沟道区的p掺杂区。第一栅电极与第一沟道区叠置，第二栅电极与第二沟道区叠置。

Description

显示装置及其制造方法
技术领域
这里描述的一个或更多个实施例涉及一种显示装置及一种制造显示装置的方法。
背景技术
已经开发了各种显示器。示例包括液晶显示器和有机发光显示器。这些显示器的像素包括薄膜晶体管。薄膜晶体管的沟道可以包括非晶硅、多晶硅或氧化物半导体。有机发光显示器通常使用多晶硅作为沟道材料。多晶硅具有相对较高的载流子迁移率，因此可以用于形成PMOS或NMOS晶体管。
正在不断做出增大显示电路的集成度的尝试。一种方法试图集成布线并且减小薄膜晶体管的尺寸，以增大集成度，同时实现高分辨率。
为了提高驱动效率，可以以CMOS构造布置薄膜晶体管。在CMOS构造中，由于n掺杂区和p掺杂区的电特性不同，因此n掺杂区和p掺杂区彼此不直接(或物理)接触。然而，n掺杂区和p掺杂区通过由金属布线形成的桥彼此电连接。形成桥的工艺会损坏或另外造成显示器的缺陷。此外，由于对用于形成桥的附加掩模的使用使得增加了制造成本。
发明内容
根据一个或多个实施例，一种显示装置包括：公共有源图案，所述公共有源图案包括NMOS区、PMOS区以及硅化物区，所述硅化物区与NMOS区和PMOS区在同一层中，并且将NMOS区电连接到PMOS区，所述NMOS区包括第一沟道区和接触第一沟道区的n掺杂区，所述PMOS区包括第二沟道区和接触第二沟道区的p掺杂区；第一栅电极，与第一沟道区叠置；以及第二栅电极，与第二沟道区叠置。
硅化物区的宽度可以等于与硅化物区相邻的NMOS区或PMOS区的宽度。硅化物区可以包括硅化钛、硅化镍、硅化钽、硅化铂、硅化钴和硅化钨中的至少一种。硅化物区的厚度可以等于与硅化物区相邻的NMOS区或PMOS区的厚度。硅化物区的厚度可以大于与硅化物区相邻的NMOS区或PMOS区的厚度。硅化物区中的硅化部分的深度可以是约至约/>
n掺杂区可以包括第一高浓度n掺杂区、第一低浓度n掺杂区、第二低浓度n掺杂区和第二高浓度n掺杂区，p掺杂区可以包括第一p掺杂区和第二p掺杂区，硅化物区可以接触第一高浓度n掺杂区和第二p掺杂区。
显示装置可以包括覆盖公共有源图案的第一绝缘层，第一栅电极和第二栅电极可以位于第一绝缘层上。显示装置可以包括：第二绝缘层，覆盖第一栅电极、第二栅电极和第一绝缘层；以及硅化物金属图案，穿过第一绝缘层和第二绝缘层以接触硅化物区。
显示装置可以包括：源电极，穿过第一绝缘层和第二绝缘层以接触公共有源图案；以及漏电极，穿过第一绝缘层和第二绝缘层以接触公共有源图案，其中，所述硅化物金属图案与源电极和漏电极在同一层中。显示装置可以包括通过公共有源图案接收驱动电流的有机发光二极管。
根据一个或多个其它实施例，一种用于制造显示装置的方法包括：形成公共有源图案，所述公共有源图案包括第一有源区、与第一有源区间隔开的第二有源区以及在第一有源区与第二有源区之间的硅化物区；部分地掺杂第一有源区，以形成NMOS区，NMOS区包括第一沟道区和接触第一沟道区的n掺杂区；以及部分掺杂第二有源区，以形成PMOS区，PMOS区包括第二沟道区和接触第二沟道区的p掺杂区。
形成公共有源图案的步骤可以包括：在基体基底上形成包括多晶硅的半导体图案；在半导体图案上形成硅化物金属图案；以及加热半导体图案和硅化物金属图案，以形成硅化物区。硅化物金属图案可以包括钛、镍、钽、铂、钴和钨中的至少一种。硅化物金属图案的宽度可以等于半导体图案的宽度。硅化物金属图案的宽度可以大于半导体图案的宽度。
形成公共有源图案的步骤可以包括：在基体基底上形成非晶硅层；在非晶硅层上形成硅化物金属图案；以及加热非晶硅层和硅化物金属图案，以形成硅化物区和多晶硅。
根据一个或多个其它实施例，用于制造显示装置的方法包括：在基体基底上形成半导体图案；形成覆盖半导体图案的第一绝缘层；在第一绝缘层上形成第一栅电极；在第一绝缘层上形成与第一栅电极间隔开的第二栅电极；部分地掺杂半导体图案，以形成NMOS区，所述NMOS区包括第一沟道区和接触第一沟道区的n掺杂区；部分地掺杂半导体图案，以形成PMOS区，PMOS区包括第二沟道区和接触第二沟道区的p掺杂区；形成覆盖第一栅电极和第二栅电极的第二绝缘层；形成穿过第一绝缘层和第二绝缘层以接触半导体图案的硅化物金属图案；以及形成将NMOS区电连接到PMOS区的硅化物区。
所述方法可以包括：形成覆盖硅化物金属图案的第三绝缘层；以及形成穿过第一绝缘层、第二绝缘层和第三绝缘层以连接到NMOS区或PMOS区的多个电极。形成硅化物金属图案的步骤可以包括：蚀刻第一绝缘层和第二绝缘层，以暴露n掺杂区和p掺杂区；在第二绝缘层上形成数据金属层；以及对数据金属层进行图案化，以形成硅化物金属图案和连接到NMOS区或PMOS区的多个电极。
附图说明
通过参照附图详细描述示例性实施例，特征对本领域技术人员来说将变得更加明显，在附图中：
图1示出了像素的实施例；
图2-图14示出了用于制造有机发光显示装置的方法的实施例的各个阶段；
图15示出了显示装置的公共有源图案的实施例；
图16示出了显示装置的公共有源图案和剩余硅化物金属图案的实施例；
图17-图20示出了用于形成包括硅化物区的公共有源图案的工艺的实施例的各个阶段；
图21-图30示出了用于制造显示装置的方法的另一实施例的各个阶段；以及
图31示出了用于形成硅化物金属图案的工艺的实施例。
具体实施方式
参照附图描述示例实施例；然而，示例实施例可以以不同的形式来实施，并且不应该理解为受限于这里阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且将把示例性实施方式传达给本领域技术人员。可以组合实施例(或其部分)，以形成另外的实施例。
在附图中，为了示出的清楚性，可以夸大层和区域的尺寸。还将理解的是，当层或元件被称作“在”另一层或基底“上”时，该层或元件可以直接在所述另一层或基底上，或者也可以存在中间层。此外，将理解的是，当层被称作“在”另一层“下面”时，该层可以直接在所述另一层的下面，或者也可以存在一个或更多个中间层。另外，还将理解的是，当层被称作“在”两个层“之间”时，该层可以是所述两个层之间的唯一层，或者也可以存在一个或更多个中间层。同样的附图标记始终表示同样的元件。
当元件被称作“连接到”或“结合到”另一元件时，该元件可以直接连接到或直接结合到所述另一元件，或者可以间接连接到或结合到所述另一元件并且存在一个或更多个中间元件介于所述两个元件之间。另外，除非有不同的公开，否则当元件被称作“包括”组件时，这指该元件还可以包括另一组件，而不是排除另一组件。
图1示出了显示装置的像素的电路实施例，例如，所述显示装置是可以包括像素PX的阵列的有机发光显示装置。
参照图1，每个像素PX可以包括有机发光二极管OLED、第一晶体管TR1、第二晶体管TR2、第三晶体管TR3和存储电容器Cst。有机发光二极管OLED可以基于驱动电流而发光。有机发光二极管OLED可以包括第一端子和第二端子。在示例性实施例中，有机发光二极管OLED的第一端子可以接收第一电源电压ELVDD，有机发光二极管OLED的第二端子可以接收第二电源电压ELVSS。在示例性实施例中，第一端子可以是阳极，第二端子可以是阴极。
第一晶体管TR1可以包括栅极端子、第一端子和第二端子。第一晶体管TR1的第一端子可以连接到第二晶体管TR2。第一晶体管TR1的第二端子可以连接到有机发光二极管OLED。第一晶体管TR1的栅极端子可以连接到第三晶体管TR3。
第一晶体管TR1可以基于施加至其的第一电源电压ELVDD产生驱动电流。在示例性实施例中，可以基于提供给有机发光二极管OLED的驱动电流的量来实现光的灰度值。在一个示例性实施例中，在一帧内，可以基于驱动电流被提供给有机发光二极管OLED的时间的总和来实现灰度。
第二晶体管TR2可以包括栅极端子、第一端子和第二端子。栅极端子可以接收发射信号EM。第一端子可以接收第一电源电压ELVDD。第二端子可以连接到第一晶体管TR1的第一端子。
第二晶体管TR2可以在发射信号EM的激活时段期间将第一电源电压ELVDD提供给第一晶体管TR1的第一端子。此外，第二晶体管TR2可以在发射信号EM的非激活时段期间切断第一电源电压ELVDD。在发射信号EM的激活时段期间，第一晶体管TR1可以在第一电源电压ELVDD被提供给第一晶体管TR1的第一端子时产生驱动电流。
第三晶体管TR3可以包括栅极端子、第一端子和第二端子。栅极端子可以从扫描线(或栅极线)接收扫描信号Scan(n)。第一端子可以连接到数据线以接收数据信号DATA，第二端子可以连接到第一晶体管TR1的栅极端子。第三晶体管TR3可以在当前阶段的扫描信号Scan(n)的激活时段期间将数据信号DATA提供给第一晶体管TR1的栅极端子。
存储电容器Cst可以连接到第三晶体管TR3的第二端子和有机发光二极管OLED的第一端子，并且连接在第三晶体管TR3的第二端子与有机发光二极管OLED的第一端子之间。因此，可以基于由存储电容器Cst保持的电压电平将由第一晶体管TR1产生的驱动电流提供给有机发光二极管OLED。在示例性实施例中，第一晶体管TR1可以是NMOS晶体管，第二晶体管TR2和第三晶体管TR3可以是PMOS晶体管。
图2-图14示出了用于制造显示装置的方法的实施例的各个阶段的剖视图，显示装置可以包括第一晶体管TR1和第二晶体管TR2。可以通过与第二晶体管TR2相同的方法制造第三晶体管TR3。图15示出了显示装置的公共有源图案的实施例的平面图。图16示出了显示装置的公共有源图案和剩余硅化物金属图案的实施例的平面图。
参照图2，在基体基底100上形成半导体图案110。基体基底100可以包括诸如以玻璃、石英或聚合物为例的绝缘材料。聚合物可以包括例如聚对苯二甲酸乙二醇酯、聚萘二甲酸乙二醇酯、聚醚酮、聚碳酸酯、聚芳酯、聚醚砜或聚酰亚胺。
半导体图案110可以包括例如多晶硅。为了形成半导体图案，可以在基体基底100上形成非晶硅层，然后使非晶硅层结晶化以形成多晶硅层。可以例如通过溅射、低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成非晶硅层。可以通过准分子激光退火(ELA)、顺序横向固化(SLS)或其它工艺使非晶硅层结晶化。
可以例如通过化学机械抛光(CMP)等抛光多晶硅层，以使其表面平坦化。此后，可以例如通过光刻对多晶硅层进行图案化，以形成半导体图案110。半导体图案110可以掺杂有n型杂质或p型杂质。
参照图3，形成硅化物金属图案SM，以部分地覆盖半导体图案110。硅化物金属图案SM可以包括适合于形成硅化物的金属，例如，钛(Ti)、镍(Ni)、钽(Ta)、铂(Pt)、钴(Co)或钨(W)。硅化物金属图案SM可以具有单层结构或多层结构。当硅化物金属图案SM具有多层结构时，硅化物金属图案SM还可以包括例如金(Au)、银(Ag)、铝(Al)、铜(Cu)、镁(Mg)、铬(Cr)或钼(Mo)。可以通过诸如溅射、化学气相沉积、等离子体增强化学气相沉积或其它工艺的物理沉积形成硅化物金属图案SM。在示例性实施例中，硅化物金属图案SM可以包括钛。硅化物金属图案SM的厚度可以是例如约至约/>
参照图4，通过加热工艺将半导体图案110的与硅化物金属图案SM叠置的部分变为硅化物，以形成硅化物区SP。可以例如在约700℃的温度下执行加热工艺。
硅化物区SP包括硅化物金属图案SM中的金属的硅化物。例如，硅化物区SP可以包括硅化钛、硅化镍、硅化钽、硅化铂、硅化钴、硅化钨或其组合。硅化物区SP可以部分地包括未被硅化的材料。例如，硅化物区SP的一部分可以包括未被硅化的多晶硅或金属。
硅化物区SP中的基本硅化部分的深度可以是例如约至约/>硅化物区SP的薄膜电阻可以是约10μΩcm至约1000μΩcm。由于形成了硅化物区SP，所以半导体图案110可被划分为第一有源区112和通过硅化物区SP与第一有源区112间隔开的第二有源区114。硅化物金属图案SM的一部分可以不被硅化，以在硅化物区SP上保持为金属。可以去除剩余硅化物金属图案SM。
参照图5，形成第一绝缘层120以覆盖半导体图案110。第一绝缘层120可以将由半导体图案110形成的沟道与形成在第一绝缘层120上的栅电极绝缘。
第一绝缘层120可以包括例如氧化硅、氮化硅、碳化硅或其组合。此外，第一绝缘层120可以包括诸如氧化铝、氧化钽、氧化铪、氧化锆、氧化钛或其它金属氧化物的绝缘金属氧化物。第一绝缘层120可以具有单层结构或包括例如氮化硅和/或氧化硅的多层结构。
此后，在第一绝缘层120上形成栅极金属层130，并且在栅极金属层130上形成第一光致抗蚀剂层140。栅极金属层130可以包括例如金(Au)、银(Ag)、铝(Al)、铜(Cu)、镍(Ni)、铂(Pt)、镁(Mg)、铬(Cr)、钨(W)、钼(Mo)、钛(Ti)、钽(Ta)或其合金。栅极金属层130可以具有单层结构或包括不同金属层的多层结构。在示例性实施例中，栅极金属层130可以具有例如等于或大于1μm的相对大的厚度，以实现高分辨率。在另一示例性实施例中，栅极金属层130可以具有不同的厚度(例如，小于1μm)。
对第一光致抗蚀剂层140进行图案化，以部分地暴露栅极金属层130。例如，第一光致抗蚀剂层140可以包括与第一有源区112部分叠置的第一掩模图案141。可以涂覆包括粘合剂树脂(例如，酚醛树脂、丙烯酸树脂或其它树脂)的光致抗蚀剂组合物、使其暴露于光下并显影，以形成第一光致抗蚀剂层140。
参照图6，利用包括第一掩模图案141的第一光致抗蚀剂层140对栅极金属层130进行蚀刻，以形成栅极初始图案131。可以通过使用等离子体的干蚀刻工艺或其它工艺蚀刻栅极金属层130。
当形成栅极初始图案131时，可以在围绕或邻近栅极初始图案131的区域中使第一绝缘层120部分地暴露。此外，可以通过干蚀刻工艺部分地蚀刻第一绝缘层120，以使其具有减小的厚度。
此后，可以通过第一绝缘层120的暴露部分向第一有源区112提供具有预定的高浓度的n型杂质(例如，磷、砷或者其它材料)。在第一有源区112中，与栅极初始图案131叠置的栅极叠置部分113被栅极初始图案131保护而保持不被掺杂。第一有源区112的不与栅极初始图案131叠置的外围部分掺杂有高浓度的n型杂质，以形成第一高浓度n掺杂区NHD1和第二高浓度n掺杂区NHD2。第二有源区114被保持在第二有源区114上的栅极金属层130保护。因此，第二有源区114保持不被掺杂。
参照图7，通过灰化工艺蚀刻栅极初始图案131和第一掩模图案141。作为灰化工艺的结果，减小了栅极初始图案131的宽度，以形成第一栅电极133。灰化工艺可以蚀刻栅极初始图案131的侧表面，并且因此使栅极初始图案131的侧表面歪斜。因此，第一栅电极133可以具有小于栅极初始图案131的锥形角。锥形角可以是金属图案的下表面与侧表面之间的角度。
作为灰化工艺的结果，减小了栅极初始图案131的宽度，以使围绕或邻近第一栅电极133的区域中的第一绝缘层120暴露。可以例如使用等离子执行灰化工艺。灰化工艺可以像干蚀刻工艺一样蚀刻金属、无机绝缘材料和有机绝缘材料。因此，可以通过灰化工艺对栅极初始图案131、包括第一掩模图案141的第一光致抗蚀剂层140和第一绝缘层120部分地蚀刻。
参照图8，可以通过第一绝缘层120的暴露部分向栅极叠置部分113提供具有预定的低浓度的n型杂质(例如，磷、砷或其它材料)。因此，栅极叠置部分113的不与第一栅电极133叠置的外围部分被掺杂有具有预定低浓度的n型杂质，以形成第一低浓度n掺杂区NLD1和第二低浓度n掺杂区NLD2。在栅极叠置部分113中，与第一栅电极133叠置的部分被第一栅电极133保护。因此，该部分保持不被掺杂，以限定第一沟道区CH1。
在示例性实施例中，第一低浓度n掺杂区NLD1可以接触硅化物区SP。可以在去除第一光致抗蚀剂层140和剩余掩模图案143之后或之前执行用于提供具有预定的低浓度的n型杂质的工艺。
可以根据制造工艺和/或期望的装置特性而使第一低浓度n掺杂区NLD1和第二低浓度n掺杂区NLD2的长度变化。例如，第一低浓度n掺杂区NLD1和第二低浓度n掺杂区NLD2的长度可以是约0.2μm至约2μm。
参照图9，形成第二光致抗蚀剂层144以覆盖第一栅电极133、第一绝缘层120和栅极金属层130。可以对第二光致抗蚀剂层144进行图案化，以部分地暴露栅极金属层130。第二光致抗蚀剂层144可以包括例如与第二有源区114和栅极金属层130部分地叠置的第二掩模图案145。
参照图10，利用第二掩模图案145作为掩模对栅极金属层130进行蚀刻，以形成第二栅电极132。可以例如通过使用等离子体的干蚀刻工艺或其它工艺蚀刻栅极金属层130。
当形成第二栅电极132时，可以在围绕或邻近第二栅电极132的区域中使第一绝缘层120暴露。此外，可以通过干蚀刻工艺部分地蚀刻第一绝缘层120，以使其具有减小的厚度。
此后，可以通过第一绝缘层120的暴露部分向第二有源区114提供p型杂质(例如，硼或另一种材料)。结果，通过第二栅电极132对在第二有源区114中的与第二栅电极132叠置的部分进行保护。因此，该部分保持不被掺杂，以限定第二沟道区CH2。在第二有源区114中围绕且邻近第二沟道区CH2的外围部分掺杂有p型杂质，以形成第一p掺杂区PD1和第二p掺杂区PD2。
在示例性实施例中，在p掺杂工艺之后，第二p掺杂区PD2可以接触硅化物区SP。
结果，形成包括PMOS区、NMOS区和将PMOS区电连接到NMOS区的硅化物区SP的公共有源图案CA。PMOS区包括第一p掺杂区PD1、第二沟道区CH2和第二p掺杂区PD2。NMOS区包括第一高浓度n掺杂区NHD1、第一低浓度n掺杂区NLD1、第一沟道区CH1、第二低浓度n掺杂区NLD2以及第二高浓度n掺杂区NHD2。因此，PMOS区可以电连接到NMOS区而无需额外的桥接图案。
因此，可以省略用于制造桥接图案的工艺，并且可以防止通过该工艺损坏晶体管。此外，由于可以完全增大有源图案的尺寸，所以可以增大使用公共有源图案CA作为电极的电容器的电容。
参照图15，PMOS区、硅化物区SP和NMOS区可以沿第一方向D1布置。硅化物区SP的沿基本与第一方向D1垂直的第二方向D2的宽度W可以例如与公共有源图案CA的宽度基本相同。
公共有源图案CA可以弯曲以沿不同的方向延伸，或者可以具有各种宽度。硅化物区SP的宽度W可以与邻近硅化物区SP的PMOS区或NMOS区的宽度基本相同。
在示例性实施例中，考虑到工艺余量，硅化物金属图案SM可以形成为具有比公共有源图案CA的宽度大的宽度。因此，如图16中所示，硅化物金属图案SM的宽度可以大于硅化物区SP或公共有源图案CA的宽度。在平面图中，硅化物区SP的尺寸可以是例如公共有源图案CA的整个面积的大约30％至90％，或者在一个实施例中可以是大约40％至80％。
如上所述，通过干蚀刻工艺和灰化工艺形成第一栅电极133，通过干蚀刻工艺形成第二栅电极132。因此，第一栅电极133的锥形角θ1可以小于第二栅电极132的锥形角θ2。可以在灰化工艺之前根据灰化时间和初始锥形角来确定第一栅电极133的锥形角θ1。例如，随着灰化时间增加，可以减小第一栅电极133的锥形角θ1。
在一个实施例中，第一栅电极133的锥形角θ1可以是约20°至约80°。第二栅电极132的锥形角θ2可以是约30°至约90°。当第二栅电极132的锥形角θ2大于90°以形成倒锥形时，形成在第二栅电极132上的上层会由于台阶而具有缺陷。当第二栅电极132的锥形角θ2小于30°时，会出现隆起或者电阻会增大。
在一个实施例中，第一栅电极133的锥形角θ1可以是约30°至约70°，第二栅电极132的锥形角θ2可以是约60°至约90°。
在一个实施例中，第一栅电极133的锥形角θ1与第二栅电极132的锥形角θ2之间的差可以是约20°至约40°。当第一栅电极133的锥形角θ1与第二栅电极132的锥形角θ2之间的差小于20°时，会减小NMOS晶体管中的低浓度n掺杂区的长度。因此，漏电流和截止电流会增大。
当第一栅电极133的锥形角θ1与第二栅电极132的锥形角θ2之间的差大于40°时，第一绝缘层120的在暴露于干蚀刻工艺和灰化工艺的区域(例如，高浓度n掺杂区)中的厚度会过度减小，从而使器件特性劣化。在一个实施例中，第一栅电极133的锥形角θ1与第二栅电极132的锥形角θ2之间的差可以是约30°至约40°，或者可以是约35°至约40°。上面讨论的锥形值仅仅是说明性的，并且在其它实施例中可以不同。
参照图11，去除第二光致抗蚀剂层144，形成第二绝缘层150，以覆盖第一栅电极133、第二栅电极132和第一绝缘层120的暴露部分。第二绝缘层150可以包括例如氧化硅、氮化硅、碳化硅或其组合。第二绝缘层150可以包括例如绝缘金属氧化物，诸如氧化铝、氧化钽、氧化铪、氧化锆、氧化钛或其它金属氧化物。第二绝缘层150可以具有单层结构或包括氮化硅和/或氧化硅的多层结构。
此后，在第二绝缘层150上形成第三绝缘层160。第三绝缘层160可以包括例如氧化硅、氮化硅、碳化硅或其组合。此外，第三绝缘层160可以包括绝缘金属氧化物，诸如氧化铝、氧化钽、氧化铪、氧化锆、氧化钛或其它金属氧化物。第三绝缘层160可以具有单层结构或包括氮化硅和/或氧化硅的多层结构。当第三绝缘层160包括有机绝缘材料或者还包括有机绝缘层时，第三绝缘层160可以包括例如聚酰亚胺、聚酰胺、丙烯酸树脂、酚醛树脂或苯并环丁烯(BCB)。
参照图12，对第一绝缘层120、第二绝缘层150和第三绝缘层160进行图案化，以形成暴露第一p掺杂区PD1和第二高浓度n掺杂区NHD2的通孔。
此后，在第三绝缘层160上形成数据金属层，并对数据金属层进行图案化，以形成数据金属图案，数据金属图案包括接触第一p掺杂区PD1的源电极PSE和接触第二高浓度n掺杂区NHD2的漏电极NDE。数据金属图案还可以包括数据线和/或其它特征。数据金属层可以包括例如金(Au)、银(Ag)、铝(Al)、铜(Cu)、镍(Ni)、铂(Pt)、镁(Mg)、铬(Cr)、钨(W)、钼(Mo)、钛(Ti)、钽(Ta)或其合金。数据金属层可以具有单层结构或包括不同金属层的多层结构。
参照图13，在数据金属图案上形成第四绝缘层170，并对第四绝缘层170进行图案化以暴露漏电极NDE。在第四绝缘层170上形成第一电极金属层，并对第一电极金属层进行图案化，以形成接触漏电极NDE的第一电极EL1。如前所述，第四绝缘层170可以包括例如无机绝缘材料、有机绝缘材料或其组合。
第一电极EL1可以是显示装置的像素电极。根据显示装置的发射类型，第一电极EL1可以形成为透射电极或反射电极。当第一电极EL1是透射电极时，第一电极EL1可以包括例如氧化铟锡、氧化铟锌、氧化锌锡、氧化铟、氧化锌或氧化锡。当第一电极EL1是反射电极时，第一电极EL1可以包括例如金(Au)、银(Ag)、铝(Al)、铜(Cu)、镍(Ni)、铂(Pt)、镁(Mg)、铬(Cr)、钨(W)、钼(Mo)、钛(Ti)或其组合。第一电极EL1可以具有还包括透射电极的材料的堆叠结构。
参照图14，在第一电极EL1和第四绝缘层170上形成像素限定层180。像素限定层180包括暴露第一电极EL1的至少一部分的开口。像素限定层180可以包括例如有机绝缘材料。
可以在第一电极EL1上形成发光层OL。发光层OL可以包括至少一个功能层，诸如空穴注入层、空穴传输层、有机发光层、电子传输层、电子注入层等。发光层OL可以具有单层结构或多层结构。
发光层OL可以包括例如低分子量有机化合物或高分子量有机化合物。低分子有机化合物的示例包括铜酞菁、N,N'-二苯基联苯胺、三-(8-羟基喹啉)铝等。高分子量有机化合物的示例可以包括聚(3,4-乙撑二氧噻吩)、聚苯胺、聚苯撑乙烯撑或聚芴。
在示例性实施例中，发光层OL可以发射红光、绿光、蓝光、白光或另一颜色的光。发射白光的发光层OL可以具有例如包括红色发光层、绿色发光层和蓝色发光层的多层结构，或者包括红色发光材料、绿色发光材料和蓝色发光材料混合物的单层结构。
可以通过丝网印刷工艺、喷墨印刷工艺或其它工艺形成发光层OL。
可以在发光层OL上形成第二电极EL2。根据显示装置的发射类型，第二电极EL2可以形成为透射电极或反射电极。当第二电极EL2是透射电极时，第二电极EL2可以包括例如锂(Li)、钙(Ca)、氟化锂(LiF)、铝(Al)、镁(Mg)或其组合。显示装置还可以包括包含氧化铟锡、氧化铟锌、氧化锌锡、氧化铟、氧化锌、氧化锡或其它材料的子电极或总线电极线。
在示例性实施例中，有机发光显示装置可以是其中光通过第二电极EL2出射的前发射型。在一个示例性实施例中，有机发光显示装置可以是其中光沿相反方向出射的后发射型。
根据示例性实施例，NMOS晶体管可以是电连接到有机发光二极管的驱动晶体管，PMOS晶体管可以是被构造为基于发射信号向驱动晶体管提供第一电源电压ELVDD的发射晶体管。在一个示例性实施例中，PMOS晶体管可以用于驱动晶体管，NMOS晶体管可以用于发射晶体管。可以在形成NMOS晶体管之后形成PMOS晶体管，或者可以在形成PMOS晶体管之后形成NMOS晶体管。
图17-图20示出了用于形成包括硅化物区的公共有源图案的工艺的实施例的各种阶段剖视图。所述工艺可被包括在如这里所述的用于制造显示装置的方法中。
参照图17，在基体基底100上形成非晶硅层105。
参照图18，形成硅化物金属图案SM，以覆盖非晶硅层105的一部分。
参照图19，通过加热工艺使与硅化物金属图案SM叠置的非晶硅层105的一部分硅化，以形成硅化物区SP。此外，使非晶硅层105结晶化，以形成多晶硅层111。在一个实施例中，可以基本同时进行硅化和结晶化。例如，可以通过使用炉等的加热工艺、准分子激光退火(ELA)、顺序横向固化(SLS)或其组合来执行硅化和结晶化。
参照图20，对包括硅化物区SP的多晶硅层111进行图案化，以形成包括第一有源区112的有源图案和通过硅化物区SP与第一有源区112间隔开的第二有源区114。例如，可以通过化学机械抛光(CMP)等抛光多晶硅层111。在抛光多晶硅层111的工艺中，可以一起抛光硅化物区SP。因此，可以减小硅化物区SP和与其相邻的有源区之间的台阶。例如，硅化物区SP可以具有和与其相邻的有源区的厚度基本相同的厚度。
此后，可以通过例如与参照图5至图14所解释的相同的工艺制造显示装置。
根据示例性实施例，可以在同一工艺中执行形成硅化物区的步骤和使非晶硅层结晶化的步骤。因此，可以改善制造效率，并且可以容易地减小由硅化物区引起的台阶。
图21-图30示出了用于制造显示装置的方法的另一实施例的各个阶段的剖视图。参照图21，在基体基底100上形成半导体图案110，并且形成第一绝缘层120以覆盖半导体图案110。
参照图22，在第一绝缘层120上形成栅极金属层130，在栅极金属层130上形成第一光致抗蚀剂层140。第一光致抗蚀剂层140暴露栅极金属层130的一部分。例如，第一光致抗蚀剂层140可以包括与半导体图案110的一部分叠置的第一掩模图案141。
参照图23，利用包括第一掩模图案141的第一光致抗蚀剂层140对栅极金属层130进行蚀刻，以形成栅极初始图案131。
此后，可以通过第一绝缘层120的暴露部分向半导体图案110提供具有预定的高浓度的n型杂质(例如，磷、砷或另一材料)，以形成第一高浓度n掺杂区NHD1和第二高浓度n掺杂区NHD2。
参照图24，通过灰化工艺蚀刻栅极初始图案131和第一掩模图案141。作为灰化工艺的结果，减小了栅极初始图案131的宽度，以形成第一栅电极133。此外，在围绕且邻近第一栅电极133的区域中使第一绝缘层120暴露。
参照图25，可以通过第一绝缘层120的暴露部分向栅极叠置部分113提供预定的低浓度的n型杂质(例如，磷、砷或另一材料)，以形成第一低浓度n掺杂区NLD1和第二低浓度n掺杂区NLD2。结果，通过没有被掺杂而剩余的部分限定第一沟道区CH1。
参照图26，形成第二光致抗蚀剂层144。第二光致抗蚀剂层144覆盖第一栅电极133和第一绝缘层120，并且部分地暴露栅极金属层130。例如，第二光致抗蚀剂层144可以包括与栅极金属层130和剩余半导体图案116部分地叠置的第二掩模图案145。
参照图27，利用第二掩模图案145作为掩模对栅极金属层130进行蚀刻，以形成第二栅电极132。当形成第二栅电极132时，第一绝缘层120在围绕且邻近第二栅电极132的区域中被暴露。
此后，可以通过第一绝缘层120的暴露部分向剩余的半导体图案116提供p型杂质(例如，硼或另一材料)。结果，剩余半导体图案116的不与第二栅电极132叠置的外围部分被掺杂有p型杂质，以形成第一p掺杂区PD1和第二p掺杂区PD2。在剩余半导体图案116中与第二栅电极132叠置的部分被第二栅电极132保护。因此，该部分保持不被掺杂，以限定第二沟道区CH2。
结果，形成包括PMOS区、NMOS区和将PMOS区电连接到NMOS区的硅化物区SP的公共有源图案CA。PMOS区包括第一p掺杂区PD1、第二沟道区CH2和第二p掺杂区PD2。NMOS区包括第一高浓度n掺杂区NHD1、第一低浓度n掺杂区NLD1、第一沟道区CH1、第二低浓度n掺杂区NLD2以及第二高浓度n掺杂区NHD2。
参照图28，去除第二光致抗蚀剂层144，形成第二绝缘层150以覆盖第一栅电极133、第二栅电极132和第一绝缘层120。
此后，通过第一绝缘层120和第二绝缘层150形成开口。开口暴露第一栅电极133与第二栅电极132之间的公共有源图案CA。例如，开口可以暴露第二p掺杂区PD2的一部分或第一高浓度n掺杂区NHD1的一部分。
此后，在第二绝缘层150上形成金属层，并对金属层进行图案化以形成通过开口接触公共有源图案CA的硅化物金属图案SM。例如，硅化物金属图案SM可以接触第二p掺杂区PD2或第一高浓度n掺杂区NHD1。
此后，通过加热工艺在公共有源图案CA处形成硅化物区SP。当形成硅化物区SP时，可以减小第二p掺杂区PD2或第一高浓度n掺杂区NHD1的长度。
硅化物金属图案SM可以电连接到数据线、供应第一电源电压ELVDD和第二电源电压ELVSS的电源线和/或其它线或布线以实现预期的应用。例如，硅化物金属图案SM可以具有相对大的厚度，以用于与其它电极或布线连接。因此，除了与公共有源图案CA相邻的部分之外，硅化物金属图案SM可以包括未被硅化的金属。硅化物金属图案SM可以由用于形成其它电极或布线的金属层形成。
参照图29，形成第三绝缘层160以覆盖第二绝缘层150和硅化物金属图案SM。
此后，对第一绝缘层120、第二绝缘层150和第三绝缘层160进行图案化，以形成暴露第一p掺杂区PD1和第二高浓度n掺杂区NHD2的通孔。
此后，在第三绝缘层160上形成数据金属层并对数据金属层进行图案化，以形成数据金属图案，所述数据金属图案包括接触第一p掺杂区PD1的源电极PSE和接触第二高浓度n掺杂区NHD2的漏电极NDE。
参照图30，在数据金属图案上形成第四绝缘层170，并对第四绝缘层170进行图案化，以暴露漏电极NDE。在第四绝缘层170上形成第一电极金属层，并对第一电极金属层进行图案化，以形成接触漏电极NDE的第一电极EL1。
在第一电极EL1和第四绝缘层170上形成像素限定层180。像素限定层180包括暴露第一电极EL1的至少一部分的开口。可以在第一电极EL1上形成发光层OL。可以在发光层OL上形成第二电极EL2。
图31示出了用于形成硅化物金属图案SM的工艺的实施例，其可以被包括在用于制造如这里所述的显示装置的方法中。
参照图31，可以由数据金属层形成硅化物金属图案SM。因此，由数据金属层形成的数据金属图案可以包括接触PMOS区的源电极PSE、接触NMOS区的漏电极NDE以及硅化物金属图案SM。因此，可以在与源电极PSE和漏电极NDE相同的层中设置硅化物金属图案SM。
根据一个或更多个前述实施例，由数据金属层形成硅化物金属图案。因此，可以在没有额外的光刻工艺的情况下形成硅化物区，并且可以容易地形成与数据金属图案的接触。
这里描述的示范性实施例可用于制造包括例如图1中示出的像素电路的显示装置。图1中的像素电路具有三个晶体管，其中，第二晶体管TR2和第三晶体管TR3是NMOS晶体管并且第一晶体管TR1是PMOS晶体管。在其它实施例中，像素电路可以具有不同数量的晶体管和/或电容器。在这些或其它示例实施例中，显示装置可以制造为具有包括NMOS和PMOS晶体管的各种其它电路构造。在其它实施例中，像素电路可以具有多于三个晶体管。
此外，示例性实施例不限于像素电路，并且可以是例如用于制造栅极驱动部、数据驱动部或显示装置的另一部分的电路。示例性实施例可以用于有机发光显示装置，或者可以用于制造用于不同类型的显示装置(例如，液晶显示装置)的集成电路或者与显示装置不同或甚至不相关的装置，例如，这里描述的全部或部分方法可以用于制造在具有CMOS构造的任何装置中的晶体管。
这里已经公开了示例实施例，尽管使用了特定的术语，但是它们仅以一般性和描述性的意思来被使用并将被解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将明显的是，除非另外指明，否则自本申请的提交之日起结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，在不脱离权利要求书中阐述的实施例的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种显示装置，所述显示装置包括：
公共有源图案，包括NMOS区、PMOS区以及硅化物区，所述硅化物区与所述NMOS区和所述PMOS区在同一层中，并且所述硅化物区将所述NMOS区电连接到所述PMOS区，所述NMOS区包括第一沟道区和接触所述第一沟道区的n掺杂区，所述PMOS区包括第二沟道区和接触所述第二沟道区的p掺杂区；
第一栅电极，与所述第一沟道区叠置；以及
第二栅电极，与所述第二沟道区叠置，
其中，所述NMOS区和所述PMOS区彼此不直接接触。
2.根据权利要求1所述的显示装置，其中，所述硅化物区的宽度等于与所述硅化物区相邻的所述NMOS区或所述PMOS区的宽度。
3.根据权利要求1所述的显示装置，其中，所述硅化物区包括硅化钛、硅化镍、硅化钽、硅化铂、硅化钴和硅化钨中的至少一种。
4.根据权利要求1所述的显示装置，其中，所述硅化物区的厚度等于与所述硅化物区相邻的所述NMOS区或所述PMOS区的厚度。
5.根据权利要求1所述的显示装置，其中，所述硅化物区的厚度大于与所述硅化物区相邻的所述NMOS区或所述PMOS区的厚度。
6.根据权利要求1所述的显示装置，其中，所述硅化物区中的硅化部分的深度为至
7.根据权利要求1所述的显示装置，其中：
所述n掺杂区包括第一高浓度n掺杂区、第一低浓度n掺杂区、第二低浓度n掺杂区和第二高浓度n掺杂区，
所述p掺杂区包括第一p掺杂区和第二p掺杂区，并且
所述硅化物区接触所述第一高浓度n掺杂区和所述第二p掺杂区。
8.根据权利要求1所述的显示装置，所述显示装置还包括：
第一绝缘层，覆盖所述公共有源图案，
其中，所述第一栅电极和所述第二栅电极位于所述第一绝缘层上。
9.根据权利要求8所述的显示装置，所述显示装置还包括：
第二绝缘层，覆盖所述第一栅电极、所述第二栅电极和所述第一绝缘层；以及
硅化物金属图案，穿过所述第一绝缘层和所述第二绝缘层以接触所述硅化物区。
10.根据权利要求9所述的显示装置，所述显示装置还包括：
源电极，穿过所述第一绝缘层和所述第二绝缘层以接触所述公共有源图案；以及
漏电极，穿过所述第一绝缘层和所述第二绝缘层以接触所述公共有源图案，其中，所述硅化物金属图案与所述源电极和所述漏电极位于同一层中。
11.根据权利要求1所述的显示装置，所述显示装置还包括：
有机发光二极管，通过所述公共有源图案接收驱动电流。
12.一种用于制造显示装置的方法，所述方法包括：
形成公共有源图案，所述公共有源图案包括第一有源区、与所述第一有源区间隔开的第二有源区以及在所述第一有源区与所述第二有源区之间的硅化物区；
部分地掺杂所述第一有源区，以形成NMOS区，所述NMOS区包括第一沟道区和接触所述第一沟道区的n掺杂区；以及
部分地掺杂所述第二有源区，以形成PMOS区，所述PMOS区包括第二沟道区和接触所述第二沟道区的p掺杂区。
13.根据权利要求12所述的方法，其中，形成所述公共有源图案的步骤包括：
在基体基底上形成包括多晶硅的半导体图案；
在所述半导体图案上形成硅化物金属图案；以及
加热所述半导体图案和所述硅化物金属图案，以形成所述硅化物区。
14.根据权利要求13所述的方法，其中，所述硅化物金属图案包括钛、镍、钽、铂、钴和钨中的至少一种。
15.根据权利要求14所述的方法，其中，所述硅化物金属图案的宽度等于所述半导体图案的宽度。
16.根据权利要求14所述的方法，其中，所述硅化物金属图案的宽度大于所述半导体图案的宽度。
17.根据权利要求12所述的方法，形成所述公共有源图案的步骤包括：
在基体基底上形成非晶硅层；
在所述非晶硅层上形成硅化物金属图案；以及
加热所述非晶硅层和所述硅化物金属图案，以形成所述硅化物区和多晶硅。
18.一种用于制造显示装置的方法，所述方法包括：
在基体基底上形成半导体图案；
形成覆盖所述半导体图案的第一绝缘层；
在所述第一绝缘层上形成第一栅电极；
在所述第一绝缘层上形成与所述第一栅电极间隔开的第二栅电极；
部分地掺杂所述半导体图案，以形成NMOS区，所述NMOS区包括第一沟道区和接触所述第一沟道区的n掺杂区；
部分地掺杂所述半导体图案，以形成PMOS区，所述PMOS区包括第二沟道区和接触所述第二沟道区的p掺杂区；
形成覆盖所述第一栅电极和所述第二栅电极的第二绝缘层；
形成穿过所述第一绝缘层和所述第二绝缘层以接触所述半导体图案的硅化物金属图案；以及
形成将所述NMOS区电连接到所述PMOS区的硅化物区。
19.根据权利要求18所述的方法，所述方法还包括：
形成覆盖所述硅化物金属图案的第三绝缘层；以及
形成穿过所述第一绝缘层、所述第二绝缘层和所述第三绝缘层以连接到所述NMOS区或所述PMOS区的多个电极。
20.根据权利要求19所述的方法，其中，形成所述硅化物金属图案的步骤包括：
蚀刻所述第一绝缘层和所述第二绝缘层，以暴露所述n掺杂区和所述p掺杂区；
在所述第二绝缘层上形成数据金属层；以及
对所述数据金属层进行图案化，以形成所述硅化物金属图案和连接到所述NMOS区或所述PMOS区的多个电极。
CN201810618241.0A 2017-06-16 2018-06-15 显示装置及其制造方法 Active CN109148475B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0076839 2017-06-16
KR1020170076839A KR102446828B1 (ko) 2017-06-16 2017-06-16 표시 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN109148475A CN109148475A (zh) 2019-01-04
CN109148475B true CN109148475B (zh) 2023-08-25

Family

ID=64658258

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810618241.0A Active CN109148475B (zh) 2017-06-16 2018-06-15 显示装置及其制造方法

Country Status (3)

Country Link
US (1) US10403649B2 (zh)
KR (1) KR102446828B1 (zh)
CN (1) CN109148475B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102678548B1 (ko) * 2018-06-19 2024-06-26 삼성디스플레이 주식회사 표시장치
US11050045B2 (en) * 2018-10-23 2021-06-29 Samsung Display Co., Ltd. Display device and method of manufacturing the same
KR102512014B1 (ko) * 2020-05-21 2023-03-21 삼성디스플레이 주식회사 표시 장치
JP7543104B2 (ja) 2020-11-27 2024-09-02 キヤノン株式会社 発光装置、表示装置、光電変換装置、電子機器、照明装置、および移動体

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437296B1 (ko) * 1994-06-15 2004-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터및그제조방법
KR20060134734A (ko) * 2005-06-23 2006-12-28 삼성에스디아이 주식회사 박막트랜지스터 및 이를 이용한 유기전계발광표시장치의제조방법
CN103681690A (zh) * 2012-09-06 2014-03-26 三星显示有限公司 薄膜晶体管基底及其制造方法
CN105428366A (zh) * 2014-09-15 2016-03-23 三星显示有限公司 薄膜晶体管阵列基板、其制造方法和显示装置
CN105470197A (zh) * 2016-01-28 2016-04-06 武汉华星光电技术有限公司 低温多晶硅阵列基板的制作方法
CN105489552A (zh) * 2016-01-28 2016-04-13 武汉华星光电技术有限公司 Ltps阵列基板的制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002666B1 (ko) 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
CN103996655B (zh) 2014-03-07 2017-02-08 京东方科技集团股份有限公司 一种阵列基板及其制备方法，显示面板、显示装置
KR102370322B1 (ko) 2014-08-29 2022-03-07 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437296B1 (ko) * 1994-06-15 2004-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터및그제조방법
KR20060134734A (ko) * 2005-06-23 2006-12-28 삼성에스디아이 주식회사 박막트랜지스터 및 이를 이용한 유기전계발광표시장치의제조방법
CN103681690A (zh) * 2012-09-06 2014-03-26 三星显示有限公司 薄膜晶体管基底及其制造方法
CN105428366A (zh) * 2014-09-15 2016-03-23 三星显示有限公司 薄膜晶体管阵列基板、其制造方法和显示装置
CN105470197A (zh) * 2016-01-28 2016-04-06 武汉华星光电技术有限公司 低温多晶硅阵列基板的制作方法
CN105489552A (zh) * 2016-01-28 2016-04-13 武汉华星光电技术有限公司 Ltps阵列基板的制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
龚晓滨等.一种新型高压带电显示装置在配电设备中的应用.数字技术与应用.2016,第117、119页. *

Also Published As

Publication number Publication date
US20180366493A1 (en) 2018-12-20
US10403649B2 (en) 2019-09-03
KR20180137641A (ko) 2018-12-28
CN109148475A (zh) 2019-01-04
KR102446828B1 (ko) 2022-09-26

Similar Documents

Publication Publication Date Title
US12004397B2 (en) Display apparatus and method of manufacturing display apparatus
US10910477B2 (en) Display device and method of manufacturing the same
CN109148475B (zh) 显示装置及其制造方法
JP4738265B2 (ja) 有機電界発光素子及びその製造方法
US7728510B2 (en) Organic light emitting display with auxiliary electrode line and method of fabricating the same
US8283860B2 (en) Organic light emitting display device and method of fabricating the same
US7336031B2 (en) Organic light emitting display having auxiliary common electrode
US9478771B2 (en) Organic light-emitting display device and method of manufacturing the same
US7968870B2 (en) Thin film transistor, organic light emitting display device including the same, and method of manufacturing the organic light emitting display device
JP2006146205A (ja) 平板表示装置及びその製造方法
US20140117323A1 (en) Organic light emitting diode display, thin film transitor array panel, and method of manufacturing the same
KR102126380B1 (ko) 유기발광표시장치
US20190296095A1 (en) Display device including a cmos transistor and method of manufacturing the same
US8629449B2 (en) Display and manufacturing method of the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant