KR20210138843A - 표시 장치 및 그 제조방법 - Google Patents

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KR20210138843A
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전영재
강현승
김종인
방석환
손승석
최준환
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Abstract

본 발명은 제조 비용을 줄이고 생산성을 향상시킨 표시장치 및 이의 제조방법을 위하여, 표시영역에 배치되며, 반도체층 및 게이트전극을 포함하는 박막트랜지스터; 상기 표시영역에 배치되며, 서로 중첩하는 제1축전판, 제2축전판 및 더미축전판을 포함하는 스토리지 커패시터; 상기 박막트랜지스터 및 상기 스토리지 커패시터와 전기적으로 연결되며, 화소전극, 중간층, 및 대향전극을 구비한 발광다이오드; 상기 표시영역에 인접한 주변영역에 배치되는 패드; 상기 반도체층 하부에 배치되며, 적어도 일부분이 상기 반도체층과 중첩되는 하부전극패턴층; 및 상기 반도체층과 상기 하부전극패턴층을 전기적으로 연결시키는 브릿지전극;을 포함하는, 표시 장치 및 이의 제조방법을 제공한다.

Description

표시 장치 및 그 제조방법{Display apparatus and method of manufacturing the same}
본 발명은 표시 장치 및 그 제조방법에 관한 것이다.
핸드폰, PDA, 컴퓨터, 대형 TV와 같은 각종 전자기기가 발전함에 따라 이에 적용할 수 있는 다양한 종류의 표시 장치가 개발되고 있다. 예컨대, 시장에서 널리 사용되는 표시 장치는 백라이트 유닛을 구비하는 액정 표시 장치, 각 색영역마다 서로 다른 컬러의 빛을 방출하는 유기 발광 표시 장치가 있으며, 최근에는 양자점-변환층(quantum dot color conversion layer; QD-CCL)을 구비한 표시 장치가 개발되고 있다.
한편, 일반적으로 유기 발광 표시 장치는 기판 상에 박막트랜지스터 등을 포함한 화소회로 및 유기발광소자들을 구비하고, 유기발광소자들이 스스로 빛을 발광하여 작동한다. 기판 상에 화소회로 및 유기발광소자를 형성하는 공정에서는 다수회의 포토리소그래피(photolithography) 공정이 이용될 수 있다. 포토리소그래피 공정은 금속층, 유기층, 무기층 등의 박막이 증착된 기판 상에 마스크에 설계된 패턴을 전사시켜 상기 박막에 원하는 패턴을 형성하는 일련의 공정으로서, 포토레지스트 도포, 노광, 현상 공정 등으로 이루어진다.
패터닝된 마스크는 매우 고가이며, 제조공정에 사용되는 마스크의 수가 늘면 표시 장치의 제조비용이 증가할 수 있다. 또한, 마스크의 수와 포토리소그래피 공장의 수가 증가하면 생산성이 감소할 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 제조공정에 적용되는 마스크의 수를 줄이고 생산성을 향상시키면서 소비전력은 줄이며 표시 성능을 저하시키지 않는 표시 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시영역에 배치되며, 반도체층 및 게이트전극을 포함하는 박막트랜지스터; 상기 표시영역에 배치되며, 서로 중첩하는 제1축전판, 제2축전판 및 더미축전판을 포함하는 스토리지 커패시터; 상기 박막트랜지스터 및 상기 스토리지 커패시터와 전기적으로 연결되며, 화소전극, 중간층, 및 대향전극을 구비한 발광다이오드; 상기 표시영역에 인접한 주변영역에 배치되는 패드; 상기 반도체층 하부에 배치되며, 적어도 일부분이 상기 반도체층과 중첩되는 하부전극패턴층; 및 상기 반도체층과 상기 하부전극패턴층을 전기적으로 연결시키는 브릿지전극;을 포함하는, 표시 장치가 제공된다.
본 실시예에 따르면, 상기 더미축전판은 상기 반도체층과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1축전판은 상기 게이트전극과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 스토리지 커패시터는, 상기 제1축전판 및 상기 더미축전판의 아래에 배치되고 상기 제2축전판에 전기적으로 연결된 제3축전판을 더 포함할 수 있다.
본 실시예에 따르면, 상기 패드는, 상기 브릿지전극들과 동일한 물질을 포함하는 제1패드전극; 및 상기 제1패드전극과 접속하는 제2패드전극;을 포함할 수 있다.
본 실시예에 따르면, 상기 제2패드전극은 게이트전극 또는 하부전극패턴층과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 반도체층은 상기 게이트전극에 중첩하는 채널영역, 상기 채널영역의 양측에 배치되는 소스영역 및 드레인영역을 포함하고, 상기 하부전극패턴층은, 상기 소스영역에 전기적으로 연결된 소스전극 및 상기 드레인영역에 전기적으로 연결된 드레인전극을 포함할 수 있다.
본 실시예에 따르면, 상기 게이트전극을 덮는 패시베이션층;을 더 포함하고, 상기 브릿지전극은 상기 패시베이션층 상에 배치되고, 상기 소스전극과 상기 소스영역을 전기적으로 연결하는 제1브릿지전극, 및 상기 드레인전극과 상기 드레인영역을 전기적으로 연결하는 제2브릿지전극을 포함할 수 있다.
본 실시예에 따르면, 상기 브릿지전극들 상에 배치되는 평탄화절연층을 더 포함하고, 상기 화소전극은 상기 평탄화절연층에 형성된 컨택홀을 통해 상기 제1브릿지전극 또는 제2브릿지전극 중 어느 하나와 접속할 수 있다.
본 실시예에 따르면, 상기 제1브릿지전극 또는 상기 제2브릿지전극은 상기 화소전극을 포함할 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 하부전극패턴층을 형성하는 단계; 상기 하부전극패턴층 상에 버퍼층을 형성하는 단계; 순차적으로 적층된 제1물질층, 제2물질층, 및 제3물질층을 포함하는 적층 구조를 상기 버퍼층 상에 형성하는 단계; 및 하나의 마스크를 이용하여 상기 적층 구조 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 이용하여 박막트랜지스터의 반도체층, 게이트절연층 및 게이트전극을 형성하는 단계; 및 상기 포토레지스트 패턴을 이용하여 스토리지 커패시터의 제1축전판 및 더미축전판을 형성하는 단계;를 포함할 수 있다.
본 실시예에 따르면, 상기 포토레지스트 패턴은 상기 적층 구조를 부분적으로 노출시키고, 제1두께를 갖는 부분 및 상기 제1두께보다 얇은 제2두께를 갖는 부분을 포함할 수 있다.
본 실시예에 따르면, 상기 박막트랜지스터의 반도체층, 게이트절연층 및 게이트전극을 형성하는 단계는, 상기 제3물질층을 부분적으로 제거하는 단계; 상기 제2물질층을 부분적으로 제거하는 단계; 상기 포토레지스트 패턴을 적어도 상기 제2두께만큼 제거하는 단계; 상기 제1물질층 및 상기 제3물질층을 식각하여, 상기 게이트전극을 형성하는 단계; 상기 제2물질층을 식각하여, 상기 게이트절연층 및 상기 반도체층을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계;를 포함할 수 있다.
본 실시예에 따르면, 상기 반도체층은, 산화물 반도체 물질을 포함하고, 상기 게이트전극에 중첩하는 채널영역, 상기 채널영역의 양측에 배치되는 소스영역 및 드레인영역을 포함할 수 있다.
본 실시예에 따르면, 상기 제2물질층의 식각에 의해 노출된 상기 제1물질층의 일부분들이 각각 상기 반도체층의 상기 소스영역 및 상기 드레인영역으로 형성될 수 있다.
본 실시예에 따르면, 상기 반도체층 및 상기 게이트전극을 덮는 패시베이션층을 형성하는 단계; 상기 하부전극패턴층 및 상기 반도체층의 적어도 일부를 노출시키는 제1홀들을 상기 패시베이션층에 형성하는 단계; 및 상기 제1홀들에 대응하는 전극패턴층을 상기 패시베이션층 상에 형성하는 단계;를 더 포함할 수 있다.
본 실시예에 따르면, 상기 전극패턴층은, 상기 반도체층의 일부 영역과 상기 하부전극패턴층의 일부 영역 사이를 전기적으로 연결시킬 수 있다.
본 실시예에 따르면, 상기 더미축전판은 상기 반도체층과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1축전판은 상기 게이트전극과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 전극패턴층의 적어도 일부는 상기 제1축전판 및 상기 더미축전판과 중첩되고, 상기 하부전극패턴층의 일부와 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 전극패턴층의 일부를 노출시키는 개구부들을 포함하는 평탄화절연층을 상기 전극패턴층 상에 형성하는 단계; 상기 평탄화절연층 상에 화소전극을 형성하는 단계; 및 상기 화소전극의 적어도 일부를 덮는 화소정의막을 형성하는 단계;를 더 포함할 수 있다.
본 실시예에 따르면, 상기 반도체층 및 상기 게이트전극을 덮고, 상기 하부전극패턴층 및 상기 반도체층의 적어도 일부분에 대응하는 제2홀들을 포함하는 패시베이션층 및 평탄화절연층을 형성하는 단계; 상기 제2홀들에 대응하는 전극패턴층을 상기 패시베이션층 및 상기 평탄화절연층 상부에 형성하는 단계;를 더 포함할 수 있다.
본 실시예에 따르면, 상기 전극패턴층은 화소전극을 포함할 수 있다.
본 실시예에 따르면, 상기 포토레지스트 패턴을 이용하여 패드의 제1패드전극 및 더미패드전극을 형성하는 단계;를 더 포함하고, 상기 전극패턴층은 상기 제1패드전극과 접속하는 제2패드전극을 포함할 수 있다.
본 실시예에 따르면, 상기 패시베이션층 및 평탄화절연층을 형성하는 단계는, 상기 반도체층, 상기 게이트절연층, 및 상기 게이트전극층을 덮으며, 상기 하부전극패턴층 및 상기 반도체층의 적어도 일부분에 대응하는 패턴홀을 포함하는 평탄화절연층을 형성하는 단계; 및 상기 평탄화절연층을 이용하여, 상기 패턴홀에 대응하는 제2홀들을 포함하는 상기 패시베이션층을 형성하는 단계;를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 제조 공정에 적용되는 마스크의 수 및 포토리소그래피 공정의 수를 최소화하여, 제조 비용을 줄이고 생산성을 향상시킬 수 있으며, 소비전력은 줄이고 양호한 표시 성능을 갖는 표시장치 및 그 제조방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 발광요소에 연결된 화소회로의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 4a 내지 도 4o는 도 3의 표시 장치의 제조방법의 각 단계들을 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 확대하여 개략적으로 도시하는 단면도이다.
도 6는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 확대하여 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 8a 내지 도 8e는 도 7의 표시 장치의 제조방법의 각 단계들을 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA) 및 표시영역(DA)의 외측에 위치한 주변영역(SA)을 포함할 수 있다. 표시 장치(1)는 표시영역(DA)에 2차원적으로 배열된 복수의 화소(PX)들의 어레이를 통해 이미지를 제공할 수 있다. 화소(PX)들은 각각 소정의 빛(예컨대, 적색, 녹색, 청색의 빛)을 방출하는 발광요소를 포함할 수 있고, 표시 장치(1)는 발광요소를 통해 방출되는 빛을 이용하여 이미지를 제공할 수 있다.
일 실시예로, 표시영역(DA)은 ±y방향으로의 길이가 직사각형의 형상일 수 있다. 또는, 표시영역(DA)은 ±x방향으로의 길이가 긴 장방형이거나, 정사각형 등의 다각형의 형상을 가지거나, 타원 또는 원형일 수 있다.
주변영역(SA)은 이미지를 제공하지 않는 영역으로서, 비표시영역일 수 있다. 주변영역(SA)은 표시영역(DA)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 주변영역(SA)에는 화소(PX)들에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 주변영역(SA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드(400)가 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 발광요소에 연결된 화소회로의 등가회로도이다.
도 2를 참조하면, 표시 장치(1, 도 1)은 발광요소 및 화소회로(PC)를 포함할 수 있다. 발광요소는 발광다이오드, 예컨대 유기발광다이오드(Organic Light Emitting Diode, OLED)를 포함할 수 있다. 유기발광다이오드(OLED)는 화소회로(PC)와 전기적으로 연결될 수 있고, 화소회로(PC)를 통해 구동 전압을 전달받아 발광할 수 있다. 발광요소는 발광영역을 통해 빛을 방출하며, 발광영역을 화소(PX, 도 1)로 정의할 수 있다.
화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다. 일 실시예로, 화소회로(PC)는 제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 및 스토리지 커패시터(Cap)를 포함할 수 있다.
제2박막트랜지스터(T2)는 스위칭 박막트랜지스터로서, 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 전압(또는 스위칭 신호)에 기초하여 데이터라인(DL)으로부터 입력된 데이터 전압(또는 데이터 신호)을 제1박막트랜지스터(T1)로 전달할 수 있다.
스토리지 커패시터(Cap)는 제2박막트랜지스터(T2)와 구동전압라인(PL)에 연결되고, 제2박막트랜지스터(T2)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다. 스토리지 커패시터(Cap)는 적어도 제1축전판(Cap1) 및 제2축전판(Cap2)을 포함할 수 있다.
제1박막트랜지스터(T1)는 구동 박막트랜지스터로서, 구동전압라인(PL)과 스토리지 커패시터(Cap)에 연결되며, 스토리지 커패시터(Cap)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예, 캐소드)은 제2전원전압(ELVSS)을 공급받을 수 있다.
도 2에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)는 3개 이상의 박막트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다. 박막트랜지스터 및 스토리지 커패시터의 개수는 화소회로(PC)의 디자인에 따라 다양하게 변경될 수 있다. 다만, 이하 설명의 편의를 위해, 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우에 대해 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
우선 도 3의 표시영역(DA)을 참조하면, 기판(100) 상에 화소회로(PC)가 형성되고, 화소회로(PC) 상에 발광요소(200), 예컨대 유기발광다이오드(OLED)가 형성될 수 있다.
기판(100)은 글래스재 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다. 일 실시예로, 기판(100)은 글래스재를 포함하는 단층 구조일 수 있고, 다른 실시예로, 기판(100)은 고분자 수지를 포함하는 베이스층 및 무기층을 포함하는 다층 구조일 수 있다.
버퍼층(110)은 기판(100) 상에 배치될 수 있다. 버퍼층(110)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(110)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
기판(100) 상에 배치되는 화소회로(PC)는 제1박막트랜지스터(T1), 제2박막트랜지스터(T2) 및 스토리지 커패시터(Cap)를 포함할 수 있다. 제1박막트랜지스터(T1)와 제2박막트랜지스터(T2)는 서로 동일한 구조를 가질 수 있다. 이하 설명의 편의를 위해 구성의 차이점이 없는 한, 제1 및 제2박막트랜지스터(T1, T2)를 박막트랜지스터(TFT)로 통칭하며, 제1 및 제2반도체층(Act1, Act2)은 반도체층(Act), 제1 및 제2게이트전극(GE1, GE2)은 게이트전극(GE), 제1 및 제2소스전극(SE1, SE2)은 소스전극(SE), 제1 및 제2드레인전극(DE1, DE2)은 드레인전극(DE)으로 각각 통칭한다.
박막트랜지스터(TFT)는 반도체층(Act), 반도체층(Act)의 채널영역(C)과 중첩하는 게이트전극(GE), 소스전극(SE) 및 드레인전극(DE)을 포함할 수 있다. 반도체층(Act)과 게이트전극(GE) 사이에는 게이트절연층(130)이 개재될 수 있다.
반도체층(Act)은 폴리 실리콘을 포함할 수 있다. 일부 실시예에서, 반도체층(Act)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 일부 실시예에서, 반도체층(Act)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물 반도체 물질을 포함할 수 있다. 일부 실시예에서, 산화물 반도체 물질은 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체 물질일 수 있다.
산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 박막트랜지스터(TFT) 및 박막트랜지스터(TFT)를 산화물 반도체로 채용하여 게이트전극(GE)으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
반도체층(Act)은 채널영역(C), 채널영역(C)의 양 옆의 소스영역(S) 및 드레인영역(D)을 포함할 수 있다. 일 예로, 소스영역(S) 및 드레인영역(D)은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다.
반도체층(Act) 하부에는 하부전극패턴층(BPL)이 배치될 수 있다. 하부전극패턴층(BPL)은 기판(100)과 버퍼층(110) 사이에 배치되어, 버퍼층(110)에 의해 커버될 수 있다.
하부전극패턴층(BPL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
하부전극패턴층(BPL)은 박막트랜지스터(TFT)의 소스전극(SE) 및 드레인전극(DE)을 포함할 수 있다. 따라서, 소스전극(SE) 및 드레인전극(DE)은 동일한 층에 위치할 수 있으며, 반도체층(Act) 하부에 배치될 수 있다. 소스전극(SE) 및 드레인전극(DE)은 서로 동일한 물질을 포함할 수 있으며, 하부전극패턴층(BPL)과 동일한 물질을 포함할 수 있다. 예컨대, 소스전극(SE) 및 드레인전극(DE)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다. 예컨대, 소스전극(SE) 및 드레인전극(DE)은 티타늄층/알루미늄층/티타늄층의 3층 구조일 수 있다.
하부전극패턴층(BPL)은 적어도 일부분(BPLa)이 반도체층(Act)들과 중첩될 수 있다. 일 실시예로, 하부전극패턴층(BPL)의 일부분(BPLa)은 제1박막트랜지스터(T1)의 제1반도체층(Act1)과 중첩될 수 있다. 이를 통해, 제1반도체층(Act1)으로 광이 입사하는 것을 방지할 수 있다.
하부전극패턴층(BPL)의 상기 일부분(BPLa)은 제1소스전극(SE1)과 전기적으로 연결되어 정전압, 예컨대 제1전원전압(ELVDD, 도 2)을 인가받을 수 있고, 주변의 전극들로부터 제1박막트랜지스터(T1)가 영향을 받는 것을 차폐하여 전기적으로 안정화 시킬 수 있다. 이를 통해, 제1박막트랜지스터(T1)인 구동 박막트랜지스터가 안정화된 출력 특성을 가질 수 있고, 표시 장치(1)의 발광요소가 일정한 휘도로 광을 방출할 수 있어 표시 성능 및 표시 품질이 향상될 수 있다.
게이트전극(GE) 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일 층 또는 다층 구조일 수 있다.
게이트절연층(130)은 반도체층(Act)과 게이트전극(GE) 사이에 배치되며, 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기절연물을 포함할 수 있고, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
패시베이션층(150)은 게이트전극(GE) 상에 배치되며, 게이트전극(GE)과 반도체층(Act)을 덮을 수 있다. 패시베이션층(150)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기 절연물을 포함할 수 있고, 전술한 물질을 포함하는 단층 또는 다층일 수 있다.
일 실시예로, 패시베이션층(150) 상에는 브릿지전극(BE)이 배치될 수 있다. 브릿지전극(BE)은 반도체층(Act)과 하부전극패턴층(BPL)을 전기적으로 연결시킬 수 있다. 일 실시예로, 브릿지전극(BE)은 소스전극(SE)과 반도체층(Act)의 소스영역(S)을 전기적으로 연결하는 제1브릿지전극(BE1) 및 드레인전극(DE)과 반도체층(Act)의 드레인전극(DE)을 전기적으로 연결하는 제2브릿지전극(BE2)을 포함할 수 있다. 예컨대, 제1브릿지전극(BE1)은 패시베이션층(150)에 형성된 컨택홀을 통해 소스영역(S)과 접속하고, 패시베이션층(150) 및 버퍼층(110)에 형성된 컨택홀을 통해 소스전극(SE)과 접속할 수 있다. 유사하게, 제2브릿지전극(BE2)은 패시베이션층(150)에 형성된 컨택홀을 통해 드레인영역(D)과 접속하고, 패시베이션층(150) 및 버퍼층(110)에 형성된 컨택홀을 통해 드레인전극(DE)과 접속할 수 있다.
브릿지전극(BE)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
스토리지 커패시터(Cap)는 서로 중첩하는 제1축전판(Cap1), 제2축전판(Cap2), 제3축전판(Cap3) 및 더미축전판(Cap-D)을 포함할 수 있다. 제1축전판(Cap1)과 제2축전판(Cap2) 사이에 패시베이션층(150)이 배치되고, 제1축전판(Cap1)과 더미축전판(Cap-D) 사이에 게이트절연층(130)이 배치되고, 더미축전판(Cap-D)과 제3축전판(Cap3) 사이에 버퍼층(110)이 배치될 수 있다.
제1축전판(Cap1)은 제1게이트전극(GE1)과 동일한 물질을 포함할 수 있다. 도 3는 제1축전판(Cap1)과 제1게이트전극(GE1)이 상호 이격된 것을 도시하나, 다른 실시예로서 제1축전판(Cap1)은 제1게이트전극(GE1)을 포함할 수 있다. 예컨대, 제1축전판(Cap1)이 제1게이트전극(GE1)을 포함하거나, 제1게이트전극(GE1)의 일부가 제1축전판(Cap1)을 포함할 수 있다.
제2축전판(Cap2)은 브릿지전극(BE)과 동일한 물질을 포함하며, 패시베이션층(150) 및 버퍼층(110)에 형성된 컨택홀을 통해 제3축전판(Cap3)과 전기적으로 연결될 수 있다. 이 경우, 제1축전판(Cap1)과 제2축전판(Cap2) 사이의 패시베이션층(150)은 스토리지 커패시터(Cap)의 유전체로서 기능할 수 있다.
더미축전판(Cap-D)은 반도체층(Act)과 동일한 물질을 포함할 수 있고, 동일한 층에 형성될 수 있다. 예컨대, 더미축전판(Cap-D)은 반도체층(Act)의 채널영역(C)과 동일한 물질을 포함할 수 있다.
제3축전판(Cap3)은 제1축전판(Cap1) 및 더미축전판(Cap-D)의 아래에 배치될 수 있고, 하부전극패턴층(BPL)과 동일한 물질을 포함할 수 있다. 예컨대, 제3축전판(Cap3)이 하부전극패턴층(BPL)을 포함하거나, 하부전극패턴층(BPL)의 일부가 제3축전판(Cap3)을 포함할 수 있다. 즉, 제3축전판(Cap3)과 하부전극패턴층(BPL)은 일체(一體)로 형성될 수 있다. 일부 실시예에서, 상기 제2축전판(Cap2)은 생략될 수 있고, 이 경우 제3축전판(Cap3)이 제2축전판(Cap2)으로서의 기능을 할 수 있고, 제1축전판(Cap1)과 제3축전판(Cap3) 사이의 게이트절연층(130)은 스토리지 커패시터(Cap)의 유전체로서 기능할 수 있다.
패시베이션층(150) 상에는 평탄화절연층(170)이 배치될 수 있다. 평탄화절연층(170)은 브릿지전극(BE) 중 일부를 노출시키는 개구부(170OP)들을 포함할 수 있다. 예컨대, 평탄화절연층(170)은 제1브릿지전극(BE1) 또는 제2브릿지전극(BE2)의 일부를 노출시키는 제1개구부(170OP1) 및 패드(400)의 일부를 노출시키는 제2개구부(170OP2)를 포함할 수 있다.
평탄화절연층(170)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldis116xane) 등의 유기 절연물을 포함할 수 있다. 또는, 평탄화절연층(170)은 무기물을 포함할 수 있다. 평탄화절연층(170)은 박막트랜지스터(TFT)들을 덮을 수 있고, 평탄한 상면을 제공하는 역할을 할 수 있다. 평탄화절연층(170)은 단층 또는 다층으로 구비될 수 있다.
화소전극(210)은 평탄화절연층(170) 상에 형성될 수 있다. 화소전극(210)은 평탄화절연층(170)에 형성된 콘택홀, 예컨대 제1개구부(170OP1)를 통해 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.
화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 화소전극(210)은 전술한 물질을 포함하는 반사막, 및 반사막의 위 또는/및 아래에 배치된 투명도전막을 포함할 수 있다. 투명도전막은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3 indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide) 등을 포함할 수 있다. 일 실시예로, 화소전극(210)은 순차적으로 적층된, ITO층/Ag층/ITO층의 3층 구조를 가질 수 있다.
화소전극(210) 상에는 화소정의막(190)이 배치될 수 있다. 화소정의막(190)은 화소전극(210)의 가장자리를 커버하며 화소전극(210)의 중심 부분에 중첩하는 개구부(190OP)를 포함할 수 있다.
화소정의막(190)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(190)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldiSL-1oxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(190) 상부에는 화소전극(210)에 대응되도록 형성된 중간층(220)이 배치된다. 중간층(220)은 소정의 색상의 광을 방출하는 고분자 유기물 또는 저분자 유기물을 포함할 수 있다.
중간층(220) 상부에는 대향전극(230)이 배치된다. 대향전극(230)은 비교적 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 일 실시예로, 대향전극(230)은 은(Ag) 및 마그네슘(Mg)을 포함할 수 있다. 대향전극(230)은 표시영역(DA)을 전체적으로 커버하도록 일체로 형성될 수 있다.
화소전극(210), 중간층(220), 및 대향전극(230)의 적층 구조는 발광다이오드, 예컨대 유기발광다이오드(OLED)를 형성할 수 있다. 유기발광다이오드(OLED)는 적색, 녹색, 또는 청색의 광을 방출할 수 있으며, 각 유기발광다이오드(OLED)의 발광영역이 화소(PX)에 해당한다.
대향전극(230) 상에는 박막봉지층(300)이 배치될 수 있다. 유기발광다이오드(OLED)는 박막봉지층(300)으로 커버될 수 있다. 박막봉지층(300)은 제1및 제2무기봉지층(310, 330) 및 이들 사이의 유기봉지층(320)을 포함할 수 있다.
제1및 제2무기봉지층(310, 330)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 또는/및 실리콘옥시나이트라이드를 포함할 수 있다. 제1및 제2무기봉지층(310, 330)은 화학기상증착법을 통해 형성될 수 있다.
유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 유기봉지층(320)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 유기봉지층(320)은 모노머를 경화하거나, 폴리머를 도포하여 형성할 수 있다.
도 3의 주변영역(SA)을 참조하면, 기판(100) 상에 스캔드라이버(미도시), 데이터드라이버(미도시) 등이 배치될 수 있고, 패드(400) 및 전극연결부(500)가 형성될 수 있다.
패드(400)는 기판(100)의 에지들 중 어느 하나의 에지에 인접하게 배치될 수 있다. 패드(400)는 평탄화절연층(170)에 의해 덮히지 않고 노출될 수 있다. 일 예로 평탄화절연층(170)의 제2개구부(170OP2)에 의해 패드(400)의 일부가 노출되고, 제2개구부(170OP2)를 통해 플렉서블 인쇄회로기판에 전기적으로 연결될 수 있다. 플렉서블 인쇄회로기판은 컨트롤러와 패드(400)를 전기적으로 연결할 수 있으며, 컨트롤러로부터 전달된 신호 또는 전원을 공급할 수 있다. 일부 실시예에서, 플렉서블 인쇄회로기판에는 데이터드라이버가 배치될 수 있다. 플렉서블 인쇄회로기판에서의 신호 또는 전압을 화소들에 전달하기 위하여, 패드(400)는 복수의 배선들과 연결될 수 있다.
다른 실시예로서, 플렉서블 인쇄회로기판 대신에 집적회로가 패드(400) 상에 배치될 수 있다. 집적회로는 예컨대 데이터 드라이버를 포함할 수 있으며, 도전볼을 포함하는 이방성도전필름을 통해 패드(400)와 전기적으로 연결될 수 있다.
패드(400)는 브릿지전극(BE)과 동일한 물질을 포함하는 제1패드전극(410) 및 제1패드전극(410)과 접속하는 제2패드전극(420)을 포함할 수 있다. 일 실시예에서, 제2패드전극(420)은 게이트전극(GE)과 동일한 층에 배치되고 동일한 물질을 포함할 수 있다. 이 경우 패드(400)는 더미패드전극(430)을 더 포함할 수 있다. 더미패드전극(430)은 제2패드전극(420) 하부에 배치되고, 더미패드전극(430)과 제2패드전극(420) 사이에는 게이트절연층(130)이 배치될 수 있다. 더미패드전극(430)은 반도체층(Act)과 동일한 층에 배치되고 동일한 물질을 포함할 수 있다.
전극연결부(500)는 하부전극패턴층(BPL)과 동일한 물질을 포함하는 제1도전층(510), 게이트전극(GE)과 동일한 물질을 포함하는 제2도전층(520), 및 제1도전층(510)과 제2도전층(520)을 전기적으로 연결시키는 연결전극(530)을 포함할 수 있다. 연결전극(530)은 브릿지전극(BE)과 동일한 물질을 포함할 수 있고, 패시베이션층(150) 및 버퍼층(110)에 형성된 컨택홀들을 통해 제1도전층(510)과 제2도전층(520) 사이를 브릿지 연결시킬 수 있다.
제1도전층(510)은 박막트랜지스터(TFT)의 소스전극(SE) 및 드레인전극(DE)과 동일한 층에 배치되며, 서로 연결될 수 있다. 제2도전층(520)은 박막트랜지스터(TFT)의 게이트전극(GE) 또는 패드(400)의 제2패드전극(420)과 동일한 층에 배치되며, 서로 연결될 수 있다. 따라서, 전극연결부(500)는 게이트전극(GE)을 소스전극(SE) 또는 드레인전극(DE)과 전기적으로 연결시키거나, 제2패드전극(420)을 소스전극(SE) 또는 드레인전극(DE)과 전기적으로 연결시킬 수 있다. 전극연결부(500)는 평탄화절연층(170)에 의해 커버될 수 있다.
비록, 도 3에서는 전극연결부(500)가 주변영역(SA)에 배치된 것을 도시하였으나, 이에 한정되지 않으며, 필요에 따라 표시영역(DA)에 배치될 수 있다.
도 4a 내지 도 4o는 도 3의 표시 장치의 제조방법의 각 단계들을 개략적으로 나타낸 단면도이다. 도 3과 실질적으로 동일한 구성에 대해서는 동일한 도면부호로 도시하였으며, 이에 대한 자세한 설명은 생략하도록 한다.
도 4a를 참조하면, 기판(100) 상에 하부전극패턴층(BPL)을 형성할 수 있다. 하부전극패턴층(BPL)은 포토리소그래피(photolithography) 공정을 통해 형성될 수 있다. 이에 대해 설명하면, 우선 기판(100) 상에 예비 하부전극패턴층(미도시)을 형성하고, 그 위에 제1포토레지스트(미도시)를 도포할 수 있다. 이후, 하부전극패턴층(BPL)에 대응하는 패턴을 구비한 제1마스크를 통해 제1포토레지스트를 노광하고 현상함으로써, 제1포토레지스트 패턴(미도시)을 형성할 수 있다. 여기서, 포토레지스트는 포지티브(positive) 또는 네거티브(negative)일 수 있다. 상기 제1포토레지스트 패턴을 식각 마스크로 하여 예비 하부전극패턴층을 식각하고 제1포토레지스트 패턴을 제거함으로써, 하부전극패턴층(BPL)을 형성할 수 있다. 하부전극패턴층(BPL)은 상기한 바와 같이 소스전극(SE), 드레인전극(DE), 반도체층(Act)의 채널영역(C)과 중첩하는 일부분(BPLa), 전극연결부(500)의 제1도전층(510), 및 스토리지 커패시터(Cap)의 제3축전판(Cap3)을 포함할 수 있다.
하부전극패턴층(BPL)이 형성된 후, 그 상부에 전체적으로 버퍼층(110)을 형성할 수 있다. 버퍼층(110)은 예컨대 화학기상증착법(CVD), 열화학 기상증착법(TCVD), 플라즈마증착법(PECVD), 스퍼터링법(Sputtering), 전자빔증착법(e-beam evaporatation) 등의 증착법을 이용할 수 있다.
도 4b를 참조하면, 순차적으로 적층된 제1물질층(120’), 제2물질층(130’), 및 제3물질층(140’)을 포함하는 적층 구조를 버퍼층(110) 상에 형성할 수 있다. 이들은 예컨대, 화학기상증착법(CVD), 열화학 기상증착법(TCVD), 플라즈마증착법(PECVD), 스퍼터링법(Sputtering), 전자빔증착법(e-beam evaporatation) 등의 증착법을 이용하여 형성될 수 있다.
도 4c를 참조하면, 상기 적층 구조(120', 130', 140') 상에는 제2포토레지스트 패턴(PR)이 형성될 수 있다. 제2포토레지스트 패턴(PR)은 제3물질층(140’)을 부분적으로 노출시키고, 제1두께(t1)를 갖는 부분 및 제1두께(t1)보다 얇은 제2두께(t2)를 갖는 부분을 포함할 수 있다. 여기서, 두께는 제3물질층(140’)의 상면으로부터 제2포토레지스트 패턴(PR)의 상면까지의 최단 거리를 의미할 수 있다.
제2포토레지스트 패턴(PR)은 제2마스크를 통해 형성될 수 있다. 상기 제2마스크는 하프톤(half-tone) 마스크 또는 슬릿(slit) 마스크일 수 있다. 하프톤(half-tone) 마스크 또는 슬릿(slit) 마스크는 광 투과도에 따라, 광을 투과시키는 투과영역, 광을 부분적으로 투과시키는 반투과영역 및 광 투과를 차단하는 불투과영역으로 구분될 수 있다. 제2마스크를 통하여 포토레지스트를 노광한 후 이를 현상하면 투과영역 및 반투과영역에 대응하는 포토레지스트 영역은 서로 상이한 두께만큼 제거되고, 불투과영역에 대응하는 포토레지스트 영역은 제거되지 않고 남을 수 있다. 이에 따라, 각각의 영역들에서 상기 제2포토레지스트 패턴(PR)은 상이한 두께를 가질 수 있다.
이때, 제2포토레지스트 패턴(PR) 중 제1두께(t1)를 갖는 부분은 반도체층(Act, 도 3)의 채널영역(C, 도 3), 스토리지 커패시터(Cap, 도 3)의 영역, 패드(400, 도 3)의 영역 및 전극연결부(500, 도 3)의 제2도전층(510, 도 3) 영역에 대응될 수 있고, 제2두께(t2)를 갖는 부분은 반도체층(Act)의 소스영역(S, 도 3) 및 드레인영역(D, 도 3)에 대응될 수 있다.
도 4d를 참조하면, 제3물질층(140’)을 부분적으로 제거할 수 있다. 일 예로, 제2포토레지스트 패턴(PR)을 식각 마스크로 하여 제3물질층(140’)을 습식 식각함으로써 부분적으로 제거할 수 있다. 이때, 제3물질층(140’) 중 제거되는 일부 영역은 제2포토레지스트 패턴(PR)이 제3물질층(140’)을 노출시킨 영역에 대응할 수 있다. 다른 예로, 건식 식각을 통해 제3물질층(140’)을 부분적으로 제거할 수 있다.
도 4e를 참조하면, 제2물질층(130’)을 부분적으로 제거할 수 있다. 일 예로, 제2포토레지스트 패턴(PR)을 식각 마스크로 하여 제2물질층(130’)을 건식 식각하여 부분적으로 제거할 수 있다. 이때, 제2물질층(130’) 중 제거되는 일부 영역은 제2포토레지스트 패턴(PR) 및 부분적으로 제거된 상기 제3물질층(140’)에 의해 노출된 영역에 대응할 수 있다. 다른 예로, 제3물질층(140’)이 건식 식각을 통해 일부 제거된 경우, 제2물질층(130’)은 습식 식각을 통해 부분적으로 제거될 수 있다.
도 4f를 참조하면, 에치백(etch back) 공정 등을 수행하여 제2포토레지스트 패턴(PR)을 부분적으로 제거할 수 있다. 예컨대, 산소 가스를 이용하는 애싱(ashing) 공정 등을 이용하여, 제2포토레지스트 패턴(PR)을 적어도 제2두께(t2)만큼 제거할 수 있다. 이때, 비교적 작은 제2두께(t2)를 갖는 부분은 완전히 제거될 수 있으나, 비교적 두꺼운 제1두께(t1)를 갖는 부분은 부분적으로만 제거되고 제3두께(t3)만큼 잔류하여, 잔류 포토레지스트 패턴(PRr)이 형성될 수 있다.
도 4g를 참조하면, 제1물질층(120') 및 제3물질층(140’)을 식각할 수 있고, 제3물질층(140')을 식각하여 게이트전극(GE)을 형성할 수 있다. 일 예로, 잔류 포토레지스트 패턴(PRr)을 식각 마스크로 하여 제3물질층(140’)을 습식 식각할 수 있다. 이때, 부분적으로 제거된 제2물질층(130’)이 그 하부의 제1물질층(120’)을 부분적으로 노출시키므로, 제1물질층(120’)도 부분적으로 제거될 수 있다. 습식 식각은 등방성으로 진행되므로, 제1물질층(120’)의 측면도 식각되고 따라서, 제1물질층(120’)은 남아있는 제2물질층(130’)이 배치된 평면 상의 영역보다 더 작은 영역을 점유할 수 있다. 다른 예로, 제2물질층(130’)이 습식 식각을 통해 부분적으로 제거된 경우, 게이트전극층(140)의 형성을 위해 건식 식각이 이용될 수 있다.
한편, 제3물질층(140')을 식각하여 스토리지 커패시터(Cap)의 제1축전판(Cap1), 패드(400)의 제2패드전극(420) 및, 전극연결부(500)의 제2도전층(520)도 형성할 수 있다.
도 4h를 참조하면, 제2물질층(130’)을 식각하여, 게이트절연층(130) 및 반도체층(Act)을 형성할 수 있다. 일 예로, 잔류 포토레지스트 패턴(PRr)을 식각 마스크로 하여 제2물질층(130’)을 건식 식각할 수 있다. 이때, 제2물질층(130’)의 일부분이 식각되면서, 그 하부에 있는 제1물질층(120’)의 일부 영역들이 에칭 가스(etching gas)와 같은 에천트(etchant)에 노출될 수 있다. 에천트에 노출된 부분은 불순물의 주입 등에 의해 반도체층(Act)의 소스영역(S) 또는 드레인영역(D)이 될 수 있다.
제2물질층(130’) 중 잔류 포토레지스트 패턴(PRr)과 중첩되는 부분은 식각되지 않고, 이 부분은 게이트절연층(130)이 될 수 있다. 또한, 제1물질층(120') 중 게이트절연층(130)과 중첩되는 부분은 에천트에 의해 노출되지 않으므로, 불순물이 주입되지 않고, 반도체층(Act)의 채널영역(C)이 될 수 있다.
또한, 제1물질층(120') 중 잔류 포토레지스트 패턴(PRr)과 중첩되는 부분들은 스토리지 커패시터(Cap)의 더미축전판(Cap-D), 패드(400)의 더미패드전극(430) 및 전극연결부(500)의 더미도전층(540)이 될 수 있다.
한편, 다른 예로, 게이트전극층(140)의 형성을 위해 건식 식각이 이용된 경우, 제2물질층(130’)의 식각에는 습식 식각이 이용될 수 있다.
도 4i를 참조하면, 잔류 포토레지스트 패턴(PRr)은 제거될 수 있다. 박막트랜지스터(TFT)의 반도체층(Act) 및 게이트전극(GE)이 형성될 수 있다.
도 4j를 참조하면, 반도체층(Act) 및 게이트전극층(140)을 덮는 패시베이션 물질층(150’)이 형성될 수 있다. 예컨대, 패시베이션 물질층(150’)의 형성에는 화학기상증착법(CVD), 열화학 기상증착법(TCVD), 플라즈마증착법(PECVD), 스퍼터링법(Sputtering), 전자빔증착법(e-beam evaporatation) 등의 증착법을 이용할 수 있다.
도 4k를 참조하면, 패시베이션 물질층(150’)에 하부전극패턴층(BPL) 및 반도체층(Act)의 적어도 일부를 노출시키는 제1홀(HL1)들을 형성함으로써, 패시베이션층(150)을 형성할 수 있다. 제1홀(HL1)들에 의해 노출된 반도체층(Act)의 일부분은 반도체층(Act)의 소스영역(S) 또는 드레인영역(D)일 수 있다. 제1홀(HL1)들에 의해 노출된 하부전극패턴층(BPL)의 일부분은 소스전극(SE), 드레인전극(DE), 및 제3축전판(Cap3)일 수 있다. 제1홀(HL1)들은 제2패드전극(420) 및 제2도전층(520)도 노출시킬 수 있다. 하부전극패턴층(BPL)을 노출시키는 제1홀(HL1)들은 버퍼층(110)에도 그 일부가 형성될 수 있다. 제1홀(HL1)들의 형성에는 제1홀(HL1)들에 대응하는 패턴을 포함하는 제3-1마스크가 사용될 수 있고, 예컨대 포토리소그래피 공정을 통해 수행될 수 있다.
도 4l를 참조하면, 제1홀(HL1)들에 대응하는 브릿지전극(BE)을 패시베이션층(150) 상에 형성할 수 있다. 브릿지전극(BE)은 제1홀(HL1)들에 대응하는 패턴으로 형성된 전극패턴층일 수 있다. 브릿지전극(BE)의 형성에는 제4-1마스크를 사용될 수 있고, 예컨대 포토리소그래피 공정이 이용될 수 있다.
브릿지전극(BE)은 각각 소스전극(SE)과 반도체층(Act)의 소스영역(S) 사이를 전기적으로 연결시키는 제1브릿지전극(BE1) 및 드레인전극(DE)과 반도체층(Act)의 드레인영역(D) 사이를 전기적으로 연결시키는 제2브릿지전극(BE2)을 포함할 수 있다. 브릿지전극(BE) 중 일부는 스토리지 커패시터(Cap)의 제1축전판(Cap1)과 중첩되어 제2축전판(Cap2)을 형성할 수 있다. 또한, 브릿지전극(BE) 중 다른 일부는 패드(400)의 제2패드전극(420)과 접속하는 제1패드전극(410)을 형성할 수 있다. 또한, 브릿지전극(BE) 중 또 다른 일부는 전극연결부(500)의 제1도전층(510) 및 제2도전층(520)과 접속하는 연결전극(530)을 형성할 수 있다.
도 4m를 참조하면, 패시베이션층(150) 상에는 평탄화절연층(170)이 형성될 수 있고, 평탄화절연층(170)은 브릿지전극(BE)을 덮을 수 있다. 평탄화절연층(170)은 브릿지전극(BE)의 적어도 일부를 노출시키는 개구부(170OP)들을 포함할 수 있다. 평탄화절연층(170)의 형성에는 개구부(170OP)에 대응되는 패턴을 포함하는 제5마스크를 사용될 수 있고, 예컨대 포토리소그래피 공정이 이용될 수 있다.
일 예로, 평탄화절연층(170)의 개구부(170OP)들 중 제1개구부(170OP1)는 제1박막트랜지스터(T1)의 제1소스전극(SE1)과 제1반도체층(Act1)의 제1소스영역(S1)을 연결하는 제1브릿지전극(BE1)의 일부를 노출시킬 수 있다. 다른 예로, 제1개구부(170OP1)는 제1박막트랜지스터(T1)의 제1드레인전극(DE1)과 제1반도체층(Act1)의 제1드레인영역(D1)을 연결하는 제2브릿지전극(BE2)의 일부를 노출시킬 수 있다. 제1개구부(170OP1)는 후술하는 바와 같이 화소전극(210)과 브릿지전극(BE) 사이를 접속시키는 컨택홀이 될 수 있다.
평탄화절연층(170)의 개구부(170OP)들 중 제2개구부(170OP2)는 패드(400)의제2패드전극(420)을 노출시킬 수 있다. 앞서 도 3을 참조하여 설명한 바와 같이, 제2개구부(170OP2)는 패드(400)가 플렉서블 인쇄회로기판과 전기적으로 연결될 수 있도록 평탄화절연층(170)에 의해 덮히지 않고 노출된 부분일 수 있다.
도 4n를 참조하면, 평탄화절연층(170) 상에 화소전극(210)을 형성할 수 있다. 화소전극(210)의 형성에는 화소전극(210)에 대응하는 패턴을 포함하는 제6마스크가 사용될 수 있고, 예컨대 포토리소그래피 공정이 이용될 수 있다.
화소전극(210)은 평탄화절연층(170) 상에 형성된 컨택홀, 즉 제1개구부(170OP1)를 통해 브릿지전극(BE)과 접속할 수 있다. 화소전극(210)과 접속하는 브릿지전극(BE)은 제1박막트랜지스터(T1)의 제1브릿지전극(BE1) 또는 제2브릿지전극(BE2) 중 어느 하나일 수 있다.
도 4o를 참조하면, 화소전극(210) 상에 화소전극(210)의 적어도 일부를 덮는 화소정의막(190)을 형성할 수 있다. 화소정의막(190)은 화소전극(210)의 가장자리를 커버하며, 화소전극(210)의 중심 부분을 노출시키는 개구부(190OP)를 포함할 수 있다. 화소정의막(190)의 형성에는 화소정의막(190)에 대응하는 패턴을 포함하는 제6마스크가 사용될 수 있고, 예컨대 포토리소그래피 공정이 이용될 수 있다.
이후, 상기 제6마스크를 이용하는 포토리소그래피 공정을 통해 화소정의막(190) 상부에 화소전극(210)에 대응되는 중간층(220, 도 3)을 형성할 수 있다. 그 다음, 중간층(220, 도 3) 상부에 대향전극(230, 도 3), 박막봉지층(300, 도 3)을 형성할 수 있고, 예컨대 화학기상증착법(CVD), 열화학 기상증착법(TCVD), 플라즈마증착법(PECVD), 스퍼터링법(Sputtering), 전자빔증착법(e-beam evaporatation) 등의 증착법을 이용할 수 있다.
비교예로서, 게이트전극(GE) 상부에 소스전극(SE) 및 드레인전극(DE)이 배치되고, 게이트전극(GE)과 소스전극(SE) 또는 드레인전극(DE) 사이에 층간절연층이 배치되고, 소스전극(SE)은 층간절연층에 형성된 컨택홀을 통해 반도체층(Act) 하부에 배치된 하부전극패턴층(BPL)과 접속되며, 소스전극(SE) 및 드레인전극(DE) 상부에 제1패드전극(410)이 형성되는 표시 장치를 제조하기 위해서는 10개의 마스크가 이용될 수 있다.
그러나, 본 발명의 실시예에 따르면, 하부전극패턴층(BPL)과 소스전극(SE) 및 드레인전극(DE)을 하나의 마스크를 이용하여 형성하고, 또한 반도체층(Act) 및 게이트전극(GE)을 하나의 마스크를 이용하여 형성하며, 제1패드전극(410) 및 브릿지전극(BE)을 하나의 마스크를 이용하여 형성함으로써, 표시 장치(1)를 제조하기 위해서 총 7개의 마스크가 이용될 수 있다. 이를 통해, 표시 장치(1)의 제조 비용을 절감시키고, 생산성을 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 확대하여 개략적으로 도시하는 단면도이다. 도 5는 제1박막트랜지스터를 중심으로 도시하고 있으며, 도 3의 V부분에 대응될 수 있다.
도 5를 참조하면, 하부전극패턴층(BPL)의 상기 일부분(BPLa)과 제1소스전극(SE1)은 일체로 형성될 수 있다. 그러나, 제1드레인전극(DE1)은 상기 일부분(BPLa) 및 제1소스전극(SE1)과 일체로 형성되지 않으며, 평면 상 아일랜드 형태로 형성될 수 있다. 상기 제1소스전극과 제1드레인전극의 위치는 서로 바뀔 수 있다.
하부전극패턴층(BPL)의 상기 일부분(BPLa)은 제1소스전극(SE1)로부터 정전압, 예컨대 제1전원전압(ELVDD, 도 2)을 인가받을 수 있고, 주변의 전극들로부터 제1박막트랜지스터(T1)가 영향을 받는 것을 차폐하여 전기적으로 안정화 시킬 수 있다. 이를 통해, 제1박막트랜지스터(T1)인 구동 박막트랜지스터가 안정화된 출력 특성을 가질 수 있고, 표시 장치(1)의 발광요소가 일정한 휘도로 광을 방출할 수 있어 표시 성능 및 표시 품질이 향상될 수 있다.
도 6는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 확대하여 개략적으로 도시하는 단면도이다. 도 6는 패드를 중심으로 도시하고 있으며, 도 6는 도 3의 VI부분에 대응될 수 있다.
도 6을 참조하면, 패드(400)는 브릿지전극(BE)과 동일한 물질을 포함하는 제1패드전극(410) 및 하부전극패턴층(BPL)과 동일한 물질을 포함하는 제2패드전극(420)을 구비할 수 있다. 이 경우, 제1패드전극(410)은 패시베이션층(150) 및 버퍼층(110)에 형성된 제1홀(HL1)들 중 하나를 통해 제2패드전극(420)과 접속할 수 있다.
이러한 패드(400)를 형성하기 위해, 우선 도 4a의 하부전극패턴층(BPL)을 형성하는 단계에서, 제2패드전극(420)을 포함하는 하부전극패턴층(BPL)을 형성하도록 제1마스크의 패턴을 일부 변경할 수 있다.
그 후, 도 4c의 제3물질층(140’) 상에 제2포토레지스트 패턴(PR)을 형성하는 단계에서, 제2포토레지스트 패턴(PR, 도 4c)이 제1패드전극(410)이 위치할 영역을 노출시키도록 제2마스크의 패턴을 일부 변경할 수 있다. 변경된 제2마스크를 이용하여, 제1패드전극(410)이 위치할 영역에 있는 제3물질층(140’), 제2물질층(130’) 및 제1물질층(120’)을 제거할 수 있다.
그 다음, 도 4k의 패시베이션층(150)에 제1홀(HL1)들을 형성하는 단계에서, 제1홀(HL1)이 하부전극패턴층(BPL)의 제2패드전극(420)을 노출시키도록 제3-1마스크의 패턴을 일부 변경할 수 있다.
마지막으로, 도 4l의 제1홀(HL1)들에 대응하는 브릿지전극(BE)을 형성하는 단계에서, 제1패드전극(410)을 노출시키는 제1홀(HL1)에도 브릿지전극(BE)이 형성되도록 제4-1마스크의 패턴을 일부 변경할 수 있다. 이를 통해, 제1패드전극(410)과 접속하는 제2패드전극(420)을 형성할 수 있다.
상기한 과정을 통해, 마스크의 수를 추가하지 않으면서 도 5에 도시된 패드(400)를 형성할 수 있다. 이 경우, 제1패드전극(410)이 박막트랜지스터(TFT)의 소스전극(SE) 또는 드레인전극(DE)과 연결되기 위한 별도의 전극연결부(500)가 불필요하므로, 주변영역(SA)에서 전극연결부(500)가 배치되는 영역을 줄일 수 있고, 따라서 패드(400)의 형성을 위한 가용 공간을 늘리거나 표시 장치(1)의 비표시영역인 주변영역(SA)의 면적을 최소화할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 단면도이다. 앞서 도 3을 참조하여 설명한 표시 장치와 동일하거나 유사한 구성에 대한 설명은 생략하며, 차이점 위주로 설명하도록 한다.
반도체층(Act) 및 게이트전극(GE)을 덮는 패시베이션층(150) 상에는 평탄화절연층(170)이 배치될 수 있고, 브릿지전극(BE)은 평탄화절연층(170) 상에 배치될 수 있다. 브릿지전극(BE)은 패시베이션층(150) 및 평탄화절연층(170)에 형성된 컨택홀들을 통해 반도체층(Act)과 하부전극패턴층(BPL)을 전기적으로 연결시킬 수 있다.
예컨대, 브릿지전극(BE)은 소스전극(SE)과 반도체층(Act)의 소스영역(S)을 전기적으로 연결하는 제1브릿지전극(BE1) 및 드레인전극(DE)과 반도체층(Act)의 드레인전극(DE)을 전기적으로 연결하는 제2브릿지전극(BE2)을 포함할 수 있다. 일 예, 제1브릿지전극(BE1)은 패시베이션층(150) 및 평탄화절연층(170)에 형성된 컨택홀을 통해 소스영역(S)과 접속하고, 패시베이션층(150), 평탄화절연층(170) 및 버퍼층(110)에 형성된 컨택홀을 통해 소스전극(SE)과 접속할 수 있다. 유사하게, 제2브릿지전극(BE2)은 패시베이션층(150) 및 평탄화절연층(170)에 형성된 컨택홀을 통해 드레인영역(D)과 접속하고, 패시베이션층(150), 평탄화절연층(170) 및 버퍼층(110)에 형성된 컨택홀을 통해 드레인전극(DE)과 접속할 수 있다. 다른 예로, 제1브릿지전극(BE1)과 제2브릿지전극(BE2)의 위치는 서로 바뀔 수 있다.
제1브릿지전극(BE1) 또는 제2브릿지전극(BE2)은 화소전극(210)을 포함할 수 있다. 일 실시예로, 제1브릿지전극(BE1)의 일부는 평탄화절연층(170) 상에서 연장되어 화소전극(210)을 형성할 수 있고, 이 경우 제1브릿지전극(BE1)과 화소전극(210)은 일체로 형성될 수 있고, 제1브릿지전극(BE1)은 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또한, 제1브릿지전극(BE1)은 반사막의 위 또는/및 아래에 배치된 투명도전막을 포함할 수 있다.
브릿지전극(BE) 상에는 화소정의막(190)이 배치될 수 있다. 화소정의막(190)은 브릿지전극(BE)을 전체적으로 커버하되, 표시영역(DA)에 배치된 화소전극(210)의 중심 부분을 노출시키는 제1개구부(190OP1) 및 주변영역(SA)에 배치된 패드(400)를 노출시키는 제2개구부(190OP2)를 포함할 수 있다. 화소정의막(190)의 제1개구부(190OP1)를 통해 발광요소의 발광영역, 즉 화소가 정의되며, 화소정의막(190)의 제2개구부(190OP2)를 통해 패드(400)가 인쇄회로기판에 전기적으로 연결될 수 있다.
표시영역(DA)에서 화소정의막(190) 상부에는 순차적으로 중간층(220), 대향전극(230) 및 박막봉지층(300)이 형성될 수 있다.
도 8a 내지 도 8e는 도 7의 표시 장치의 제조방법의 각 단계들을 개략적으로 나타낸 단면도이다.
도 8a에서 도시한 단계의 이전 단계들은 앞서 도 4a 내지 도 4i를 참조하여 설명한 표시 장치(1)의 제조방법의 단계들과 동일할 수 있고, 이 과정에서 제1마스크 및 제2마스크가 이용될 수 있다. 도 8a는 도 4j에서 도시하는 제조 중인 표시 장치(1)의 단면과 동일할 수 있다.
도 8b을 참조하면, 패시베이션 물질층(150’) 상에 패턴홀(170PH)을 포함하는 평탄화절연층(170)을 형성할 수 있다. 패턴홀(170PH)은 하부전극패턴층(BPL), 반도체층(Act)의 적어도 일부분과 대응될 수 있다. 평탄화절연층(170)들의 형성에는 패턴홀(170PH)들에 대응되는 패턴을 포함하는 제3-2마스크가 사용될 수 있고, 예컨대, 포토리소그래피 공정을 통해 수행될 수 있다.
패턴홀(170PH)들과 대응되는 반도체층(Act)의 일부분은 반도체층(Act)의 소스영역(S) 또는 드레인영역(D)일 수 있다. 패턴홀(170PH)들과 대응되는 하부전극패턴층(BPL)의 일부분은 소스전극(SE), 드레인전극(DE), 제3축전판(Cap3), 및 제1도전층(510)일 수 있다. 또한, 패턴홀(170PH)은 패드(400)의 제2패드전극(420) 및 전극연결부(500)의 제2도전층(520)과 대응될 수 있다.
도 8c을 참조하면, 패턴홀(170PH)이 형성된 평탄화절연층(170)을 이용하여 패턴홀(170PH)에 대응하는 제2홀(HL2)들을 패시베이션 물질층(150')에 형성함으로써, 패시베이션층(150)을 형성할 수 있다.
일 실시예로, 패턴홀(170PH)이 형성된 평탄화절연층(170)을 식각 마스크로 하여 패시베이션 물질층(150’)을 식각함으로써, 패턴홀(170PH)에 대응하는 제2홀(HL2)들을 포함하는 패시베이션층(150)을 형성할 수 있다. 제2홀(HL2)은 패시베이션층(150)에 형성된 홀과 평탄화절연층(170)에 형성된 패턴홀을 포함하는 것으로 이해할 수 있다. 제2홀(HL2)들은 그 일부가 버퍼층(110)에도 형성될 수 있다.
제2홀(HL2)들은 패턴홀(170PH)들과 대응되므로, 제2홀(HL2)들은 각각 반도체층(Act)의 소스영역(S) 및 드레인영역(D), 소스전극(SE), 드레인전극(DE), 제3축전판(Cap3), 제2패드전극(420), 제1도전층(510) 및 제2도전층(520)을 노출시킬 수 있다. 이처럼, 반도체층(Act), 하부전극패턴층(BPL) 등을 노출시키기 위한 패시베이션층(150) 및 평탄화절연층(170)에 형성된 홀들(또는 개구부들)을 만들기 위해, 필요한 마스크의 수를 한 개로 줄일 수 있다. 즉, 제3-2마스크를 이용하여, 제2홀(HL2)들을 포함하는 패시베이션층(150) 및 평탄화절연층(170)을 형성할 수 있다.
도 8d을 참조하면, 제2홀(HL2)들에 대응하는 브릿지전극(BE)을 평탄화절연층(170) 상에 형성할 수 있다. 브릿지전극(BE)은 제2홀(HL2)들에 대응하는 패턴으로 형성된 전극패턴층일 수 있다. 브릿지전극(BE)의 형성에는 제4-2마스크를 사용될 수 있고, 예컨대 포토리소그래피 공정이 이용될 수 있다.
브릿지전극(BE) 중 제1브릿지전극(BE1)은 소스전극(SE)과 반도체층(Act)의 소스영역(S) 사이를 전기적으로 연결시킬 수 있고, 제2브릿지전극(BE2)은 드레인전극(DE)과 반도체층(Act)의 드레인영역(D) 사이를 전기적으로 연결시킬 수 있다.
일 실시예로, 소스전극(SE)과 소스영역(S)을 연결시키는 제1브릿지전극(BE1)은 평탄화절연층(170) 상에서 연장되어, 그 연장된 부분이 화소전극(210)을 형성할 수 있다. 다른 실시예로, 제2브릿지전극(BE2)이 평탄화절연층(170) 상에서 연장되어, 화소전극(210)을 형성할 수 있다.
이처럼, 브릿지전극(BE)이 화소전극(210)과 일체로 형성될 수 있고, 브릿지전극(BE) 및 화소전극(210)을 형성하기 위해 필요한 마스크의 수를 한 개로 줄일 수 있다.
도 8e을 참조하면, 브릿지전극(BE) 상에 화소정의막(190)을 형성할 수 있다. 화소정의막(190)은 브릿지전극(BE)을 전체적으로 커버하되, 화소전극(210)의 중심 부분을 노출시키는 제1개구부(190OP1) 및 패드(400)의 제1패드전극(410)을 노출시키는 제2개구부(190OP2)를 포함할 수 있다. 화소정의막(190)의 형성에는 화소정의막(190)에 대응하는 패턴을 포함하는 제5-2마스크가 사용될 수 있고, 예컨대 포토리소그래피 공정이 이용될 수 있다.
상기한 방법을 통해, 표시 장치(1)의 화소정의막(190)의 형성까지 필요한 마스크의 수를 5개로 줄일 수 있다. 따라서, 표시 장치(1)의 제조 비용을 절감시키고, 생산성을 향상시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 표시 장치
100: 기판
110: 버퍼층
130: 게이트절연층
150: 패시베이션층
170: 평탄화절연층
190: 화소정의막
200: 발광요소
210: 화소전극
300: 박막봉지층
400: 패드
500: 전극연결부
Act: 반도체층
BE: 브릿지전극
BPL: 하부전극패턴층
Cap: 스토리지 커패시터
DE: 드레인전극
D: 드레인영역
GE: 게이트전극
SE: 소스전극
S: 소스영역

Claims (25)

  1. 표시영역에 배치되며, 반도체층 및 게이트전극을 포함하는 박막트랜지스터;
    상기 표시영역에 배치되며, 서로 중첩하는 제1축전판, 제2축전판 및 더미축전판을 포함하는 스토리지 커패시터;
    상기 박막트랜지스터 및 상기 스토리지 커패시터와 전기적으로 연결되며, 화소전극, 중간층, 및 대향전극을 구비한 발광다이오드;
    상기 표시영역에 인접한 주변영역에 배치되는 패드;
    상기 반도체층 하부에 배치되며, 적어도 일부분이 상기 반도체층과 중첩되는 하부전극패턴층; 및
    상기 반도체층과 상기 하부전극패턴층을 전기적으로 연결시키는 브릿지전극;을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 더미축전판은 상기 반도체층과 동일한 물질을 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 제1축전판은 상기 게이트전극과 동일한 물질을 포함하는, 표시 장치.
  4. 제1항에 있어서,
    상기 스토리지 커패시터는,
    상기 제1축전판 및 상기 더미축전판의 아래에 배치되고 상기 제2축전판에 전기적으로 연결된 제3축전판을 더 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 패드는,
    상기 브릿지전극과 동일한 물질을 포함하는 제1패드전극; 및
    상기 제1패드전극과 접속하는 제2패드전극;을 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제2패드전극은 게이트전극 또는 하부전극패턴층과 동일한 물질을 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 반도체층은 상기 게이트전극에 중첩하는 채널영역, 상기 채널영역의 양측에 배치되는 소스영역 및 드레인영역을 포함하고,
    상기 하부전극패턴층은,
    상기 소스영역에 전기적으로 연결된 소스전극 및 상기 드레인영역에 전기적으로 연결된 드레인전극을 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 게이트전극을 덮는 패시베이션층;을 더 포함하고,
    상기 브릿지전극은 상기 패시베이션층 상에 배치되고, 상기 소스전극과 상기 소스영역을 전기적으로 연결하는 제1브릿지전극, 및 상기 드레인전극과 상기 드레인영역을 전기적으로 연결하는 제2브릿지전극을 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 브릿지전극 상에 배치되는 평탄화절연층을 더 포함하고,
    상기 화소전극은 상기 평탄화절연층에 형성된 컨택홀을 통해 상기 제1브릿지전극 또는 제2브릿지전극 중 어느 하나와 접속하는, 표시 장치.
  10. 제8항에 있어서,
    상기 제1브릿지전극 또는 상기 제2브릿지전극은 상기 화소전극을 포함하는, 표시 장치.
  11. 기판 상에 하부전극패턴층을 형성하는 단계;
    상기 하부전극패턴층 상에 버퍼층을 형성하는 단계;
    순차적으로 적층된 제1물질층, 제2물질층, 및 제3물질층을 포함하는 적층 구조를 상기 버퍼층 상에 형성하는 단계; 및
    하나의 마스크를 이용하여 상기 적층 구조 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 박막트랜지스터의 반도체층, 게이트절연층 및 게이트전극을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 스토리지 커패시터의 제1축전판 및 더미축전판을 형성하는 단계;를 포함하는, 표시 장치의 제조방법.
  12. 제11항에 있어서,
    상기 포토레지스트 패턴은 상기 적층 구조를 부분적으로 노출시키고, 제1두께를 갖는 부분 및 상기 제1두께보다 얇은 제2두께를 갖는 부분을 포함하는, 표시 장치의 제조방법.
  13. 제12항에 있어서,
    상기 박막트랜지스터의 반도체층, 게이트절연층 및 게이트전극을 형성하는 단계는,
    상기 제3물질층을 부분적으로 제거하는 단계;
    상기 제2물질층을 부분적으로 제거하는 단계;
    상기 포토레지스트 패턴을 적어도 상기 제2두께만큼 제거하는 단계;
    상기 제1물질층 및 상기 제3물질층을 식각하여, 상기 게이트전극을 형성하는 단계;
    상기 제2물질층을 식각하여, 상기 게이트절연층 및 상기 반도체층을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계;를 포함하는, 표시 장치의 제조방법.
  14. 제13항에 있어서,
    상기 반도체층은,
    산화물 반도체 물질을 포함하고,
    상기 게이트전극에 중첩하는 채널영역, 상기 채널영역의 양측에 배치되는 소스영역 및 드레인영역을 포함하는, 표시 장치의 제조방법.
  15. 제14항에 있어서,
    상기 제2물질층의 식각에 의해 노출된 상기 제1물질층의 일부분들이 각각 상기 반도체층의 상기 소스영역 및 상기 드레인영역으로 형성되는, 표시 장치의 제조방법.
  16. 제11항에 있어서,
    상기 반도체층 및 상기 게이트전극을 덮는 패시베이션층을 형성하는 단계;
    상기 하부전극패턴층 및 상기 반도체층의 적어도 일부를 노출시키는 제1홀들을 상기 패시베이션층에 형성하는 단계; 및
    상기 제1홀들에 대응하는 전극패턴층을 상기 패시베이션층 상에 형성하는 단계;를 더 포함하는, 표시 장치의 제조방법.
  17. 제16항에 있어서,
    상기 전극패턴층은, 상기 반도체층의 일부 영역과 상기 하부전극패턴층의 일부 영역 사이를 전기적으로 연결시키는, 표시 장치의 제조방법.
  18. 제11항에 있어서,
    상기 더미축전판은 상기 반도체층과 동일한 물질을 포함하는, 표시 장치의 제조방법.
  19. 제11항에 있어서,
    상기 제1축전판은 상기 게이트전극과 동일한 물질을 포함하는, 표시 장치의 제조방법.
  20. 제16항에 있어서,
    상기 전극패턴층의 적어도 일부는 상기 제1축전판 및 상기 더미축전판과 중첩되고, 상기 하부전극패턴층의 일부와 전기적으로 연결되는, 표시 장치의 제조방법.
  21. 제16항에 있어서,
    상기 전극패턴층의 일부를 노출시키는 개구부들을 포함하는 평탄화절연층을 상기 전극패턴층 상에 형성하는 단계;
    상기 평탄화절연층 상에 화소전극을 형성하는 단계; 및
    상기 화소전극의 적어도 일부를 덮는 화소정의막을 형성하는 단계;를 더 포함하는, 표시 장치의 제조방법.
  22. 제11항에 있어서,
    상기 반도체층 및 상기 게이트전극을 덮고, 상기 하부전극패턴층 및 상기 반도체층의 적어도 일부분에 대응하는 제2홀들을 포함하는 패시베이션층 및 평탄화절연층을 형성하는 단계;
    상기 제2홀들에 대응하는 전극패턴층을 상기 패시베이션층 및 상기 평탄화절연층 상부에 형성하는 단계;를 더 포함하는, 표시 장치의 제조방법.
  23. 제22항에 있어서,
    상기 전극패턴층은 화소전극을 포함하는, 표시 장치의 제조방법.
  24. 제22항에 있어서,
    상기 포토레지스트 패턴을 이용하여 패드의 제1패드전극 및 더미패드전극을 형성하는 단계;를 더 포함하고,
    상기 전극패턴층은 상기 제1패드전극과 접속하는 제2패드전극을 포함하는, 표시 장치의 제조방법.
  25. 제22항에 있어서,
    상기 패시베이션층 및 평탄화절연층을 형성하는 단계는,
    상기 반도체층, 상기 게이트절연층, 및 상기 게이트전극을 덮으며, 상기 하부전극패턴층 및 상기 반도체층의 적어도 일부분에 대응하는 패턴홀을 포함하는 평탄화절연층을 형성하는 단계; 및
    상기 평탄화절연층을 이용하여, 상기 패턴홀에 대응하는 제2홀들을 포함하는 상기 패시베이션층을 형성하는 단계;를 포함하는, 표시 장치의 제조방법.
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