KR20220021080A

KR20220021080A - 디스플레이 장치 및 그 제조 방법

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Publication number: KR20220021080A
Application number: KR1020200101402A
Authority: KR
Inventors: 김슬기; 김승래; 이광수; 이재현; 조정경; 최승하
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-08-12
Filing date: 2020-08-12
Publication date: 2022-02-22

Abstract

본 발명은 박막봉지층 손상에 의한 발광 소자의 열화 발생이 방지되는 디스플레이 장치 및 그 제조 방법을 위하여, 표시 영역 및 상기 표시 영역을 둘러싼 주변 영역을 포함하는 기판; 상기 표시 영역에 대응하는 상기 기판 상에 배치되는 박막트랜지스터; 상기 주변 영역에 대응하는 상기 기판 상에 배치되는 패드부; 상기 박막트랜지스터 상에 배치되고, 상기 패드부를 노출하는 제1 절연층; 상기 제1 절연층 상에 배치되고, 상기 박막트랜지스터와 전기적으로 연결되며 화소 전극, 중간층 및 대향 전극을 포함하는 발광 소자; 및 상기 제1 절연층 상에 배치되며 상기 화소 전극의 가장자리를 덮는 화소 정의막;을 구비하고, 상기 제1 절연층의 측면과 상기 화소 정의막의 측면은 동일 식각면 상에 위치한, 디스플레이 장치를 제공한다.

Description

디스플레이 장치 및 그 제조 방법{Display apparatus and manufacturing the same}

본 발명은 디스플레이 장치 및 그 제조 방법에 관한 것이다.

디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.

이러한 디스플레이 장치는 표시 영역과 비표시 영역으로 구획된 기판을 포함하며 표시 영역에는 게이트 라인과 데이터 라인이 상호 절연되어 형성된다. 표시 영역에 복수의 화소 영역이 정의되며, 복수의 화소 영역에 각각 배치되는 화소들은 외부로 이미지를 표시하기 위해 서로 교치하는 게이트 라인 및 데이터 라인으로부터 전기적 신호들을 받아 발광한다. 각 화소 영역(each pixel region or each of pixel regions(화소 영역들 각각))에는 박막트랜지스터, 및 상기 박막트랜지스터와 전기적으로 연결되는 화소 전극이 구비되며, 상기 화소 영역들에 공통으로 대향 전극이 구비된다. 비표시 영역에는 표시 영역 내의 화소들에 전기적 신호를 전달하는 다양한 배선들, 게이트 구동부, 및 데이터 구동부와 제어부가 연결될 수 있는 패드들 등이 구비될 수 있다.

근래 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 최근 디스플레이 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.

본 발명은 여러 문제점들을 해결하기 위한 것으로서, 박막봉지층 손상에 의한 발광 소자의 열화 발생이 방지되는 디스플레이 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.

본 발명의 일 관점에 따르면, 표시 영역 및 상기 표시 영역을 둘러싼 주변 영역을 포함하는 기판; 상기 표시 영역에 대응하는 상기 기판 상에 배치되는 박막트랜지스터; 상기 주변 영역에 대응하는 상기 기판 상에 배치되는 패드부; 상기 박막트랜지스터 상에 배치되고, 상기 패드부를 노출하는 제1 절연층; 상기 제1 절연층 상에 배치되고, 상기 박막트랜지스터와 전기적으로 연결되며 화소 전극, 중간층 및 대향 전극을 포함하는 발광 소자; 및 상기 제1 절연층 상에 배치되며 상기 화소 전극의 가장자리를 덮는 화소 정의막;을 구비하고, 상기 제1 절연층의 측면과 상기 화소 정의막의 측면은 동일 식각면 상에 위치한, 디스플레이 장치가 제공된다.

일 예에 따르면, 상기 제1 절연층은 제1 부분과, 상기 제1 부분으로부터 연장된 제2 부분을 포함하고, 상기 제1 절연층의 상면은 상기 제1 부분과 상기 제2 부분 사이의 단차를 가질 수 있다.

일 예에 따르면, 상기 기판으로부터 상기 제1 부분의 상면까지의 수직거리는 상기 기판으로부터 상기 제2 부분의 상면까지의 수직거리보다 멀 수 있다.

일 예에 따르면, 상기 제1 부분의 측면과 상기 화소 정의막의 외측면은 동일 식각면 상에 위치할 수 있다.

일 예에 따르면, 상기 화소 전극 및 상기 화소 정의막은 상기 제1 부분에 대응하여 배치될 수 있다.

일 예에 따르면, 상기 패드부는, 패드 전극; 및 상기 패드 전극 상에 배치되고, 상기 패드 전극과 적어도 일부 접촉하는 패드 연결 전극;을 포함할 수 있다.

일 예에 따르면, 상기 주변 영역에 배치되고, 상기 제1 절연층과 동일 물질을 포함하는 제2 절연층을 더 포함하고, 상기 제2 절연층은 상기 패드 전극과 상기 패드 연결 전극 사이에 배치되고, 상기 패드 연결 전극과 적어도 일부 중첩할 수 있다.

일 예에 따르면, 상기 패드 연결 전극과 중첩된 상기 제2 절연층의 표면은 경사를 가질 수 있다.

일 예에 따르면, 상기 패드 전극 상에 배치되고, 상기 패드 전극의 일부를 노출하는 콘택홀을 갖는 제3 절연층을 더 포함하고, 상기 패드 연결 전극의 일부는 상기 제3 절연층의 상면과 접촉할 수 있다.

일 예에 따르면, 일 방향을 따르는 상기 패드 연결 전극의 너비는 상기 콘택홀에 의해 노출된 상기 패드 전극의 너비보다 넓을 수 있다.

일 예에 따르면, 상기 화소 전극은 삼중막을 가지며 상기 패드 연결 전극은 단일막을 가질 수 있다.

일 예에 따르면, 상기 주변 영역에 대응하여 배치되고, 제1 주변 절연층, 상기 제1 주변 절연층 상에 배치된 제2 주변 절연층 및 상기 제1 주변 절연층과 상기 제2 주변 절연층 사이에 개재된 주변 전극층을 포함하는 댐부를 더 포함할 수 있다.

일 예에 따르면, 상기 제1 주변 절연층의 측면과 상기 제2 주변 절연층의 측면은 동일 식각면 상에 위치할 수 있다.

본 발명의 다른 관점에 따르면, 표시 영역 및 상기 표시 영역을 둘러싼 주변 영역을 포함한 기판을 준비하는 단계; 상기 표시 영역 상에 박막트랜지스터를 형성하는 단계; 상기 박막트랜지스터 상에 제1 절연층, 화소 전극 물질층 및 화소 정의막 물질층을 순차적으로 형성하는 단계; 제1 마스크를 이용하여 상기 화소 정의막 물질층을 패턴화하여 상기 제1 절연층의 제1 부분 상에 예비 화소 정의막을 형성하는 단계; 상기 예비 화소 정의막을 이용하여 상기 화소 전극 물질층을 식각하여 화소 전극을 형성하는 단계; 및 상기 예비 화소 정의막을 이용하여 상기 제1 절연층의 상기 제1 부분에서 연장된 제2 부분을 일부 식각하는 단계;를 포함하는, 디스플레이 장치의 제조 방법이 제공된다.

일 예에 따르면, 상기 주변 영역 상에 패드 전극을 형성하는 단계; 상기 패드 전극 상에 상기 패드 전극의 일부를 노출시키는 콘택홀을 갖는 무기 보호층을 형성하는 단계; 및 상기 콘택홀을 통해 상기 패드 전극과 전기적으로 연결되는 패드 연결 전극을 형성하는 단계;를 더 포함할 수 있다.

일 예에 따르면, 상기 패드 연결 전극을 형성하는 단계는, 상기 패드 전극 상에 패드 연결 전극 물질층을 형성하는 단계; 상기 패드 연결 전극 물질층 상에 포토레지스트패턴을 형성하는 단계; 및 상기 포토레지스트패턴을 이용하여 상기 패드 연결 전극 물질층을 식각하는 단계;를 포함할 수 있다.

일 예에 따르면, 상기 포토레지스트패턴은 상기 제1 마스크를 이용하여 상기 주변 영역에 대응하는 상기 화소 정의막 물질층을 패턴화하여 형성될 수 있다.

일 예에 따르면, 상기 예비 화소 정의막의 두께는 상기 포토레지스트패턴의 두께보다 두꺼울 수 있다.

일 예에 따르면, 상기 포토레지스트패턴을 이용하여 상기 주변 영역에 대응하는 상기 제1 절연층의 제3 부분을 일부 식각하는 단계를 더 포함할 수 있다.

일 예에 따르면, 상기 포토레지스트패턴을 제거하는 단계를 더 포함하고, 상기 포토레지스트패턴을 제거하는 단계 및 상기 제3 부분을 일부 식각하는 단계는 동시에 이루어질 수 있다.

일 예에 따르면, 상기 패드 연결 전극은 삼중막으로 형성되고, 상기 패드 연결 전극의 삼중막 중 상기 패드 전극에 인접한 막을 제외한 나머지 두 개의 막을 제거하는 단계를 더 포함할 수 있다.

일 예에 따르면, 상기 예비 화소 정의막은 상기 화소 전극의 가장자리를 덮는 제1 예비 화소 정의막 및 상기 제1 예비 화소 정의막으로 둘러싸인 제2 예비 화소 정의막을 포함하고, 상기 제1 예비 화소 정의막의 두께는 상기 제2 예비 화소 정의막의 두께보다 두꺼울 수 있다.

일 예에 따르면, 상기 제2 예비 화소 정의막을 제거하여 화소 정의막을 형성하는 단계를 더 포함할 수 있다.

일 예에 따르면, 상기 예비 화소 정의막을 상기 화소 전극의 측면과 접촉하도록 형성하는 단계를 더 포함할 수 있다.

일 예에 따르면, 상기 제1 마스크는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)일 수 있다.

전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 박막봉지층 손상에 의한 발광 소자의 열화 발생이 방지되는 디스플레이 장치 및 그 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 9a 내지 도 9i는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 10a 내지 도 10g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.

이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.

이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.

본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.

이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.

x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.

도 1을 참조하면, 디스플레이 장치(1)는 이미지를 표시하는 표시 영역(DA)과 표시 영역(DA) 주변에 배치되는 주변 영역(PA)을 포함한다. 디스플레이 장치(1)는 표시 영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다. 물론 디스플레이 장치(1)는 기판(100)을 포함하기에, 기판(100)이 그러한 표시 영역(DA) 및 주변 영역(PA)을 갖는다고 할 수도 있다.

기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.

기판(100)의 표시 영역(DA)에는 유기 발광 다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시 요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.

표시 영역(DA)을 평면 형상으로 볼 때, 상기 표시 영역(DA)는 도 1과 같이 직사각형 형상으로 구비될 수 있다. 또 다른 실시예로, 표시 영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.

기판(100)의 주변 영역(PA)은 표시 영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변 영역(PA)은 표시 영역(DA)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄 회로 기판이나 드라이버 IC칩이 부착되는 패드부(PAD)가 위치할 수 있다.

도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.

도 2를 참조하면, 각 화소(PX)는 스캔 라인(SL) 및 데이터 라인(DL)에 연결된 화소 회로(PC) 및 화소 회로(PC)에 연결된 유기 발광 다이오드(OLED)를 포함한다.

화소 회로(PC)는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔 라인(SL) 및 데이터 라인(DL)에 연결되며, 스캔 라인(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터 라인(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.

스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동 전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동 전압선(PL)에 공급되는 구동 전압(ELVDD)의 차이에 해당하는 전압을 저장한다.

구동 박막트랜지스터(T1)는 구동 전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동 전압선(PL)으로부터 유기 발광 다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기 발광 다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.

도 2에서는 화소 회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소 회로(PC)는 3개 이상의 박막트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 화소 회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다.

도 3은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.

도 3을 참조하면, 디스플레이 장치(1, 도 1 참조)는 표시 유닛(DU)과 표시 유닛(DU)에 대향하여 배치된 컬러 필터 유닛(CU)을 포함한다. 표시 유닛(DU)은 기판(100, 이하 하부 기판으로 지칭함) 상에 배치된 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 각각 하부 기판(100) 상에서 서로 다른 색을 발광하는 화소일 수 있다. 예컨대, 제1 화소(PX1)는 적색 광(Lr)을 발광할 수 있고, 제2 화소(PX2)는 녹색 광(Lg)을 발광할 수 있으며, 제3 화소(PX3)는 청색 광(Lb)을 발광할 수 있다.

제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 각각 유기 발광 다이오드(OLED)를 포함하는 제1 발광 소자(300a), 제2 발광 소자(300b) 및 제3 발광 소자(300c)를 구비할 수 있다. 일 실시예로, 제1 발광 소자(300a), 제2 발광 소자(300b) 및 제3 발광 소자(300c)는 청색 광을 발광할 수 있다. 다른 실시예로, 제1 발광 소자(300a), 제2 발광 소자(300b) 및 제3 발광 소자(300c)는 각각 적색 광(Lr), 녹색 광(Lg) 및 청색 광(Lb)을 발광할 수도 있다.

컬러 필터 유닛(CU)은 필터부들(500a, 500b, 500c)을 포함할 수 있다. 제1 발광 소자(300a), 제2 발광 소자(300b) 및 제3 발광 소자(300c)에서 발광한 광은 필터부들(500a, 500b, 500c)을 통과하여 각각 적색 광(Lr), 녹색 광(Lg), 청색 광(Lb)으로 방출될 수 있다.

필터부들(500a, 500b, 500c)은 상부 기판(200)에 바로 위치할 수 있다. 필터부들(500a, 500b, 500c)은 각각 후술할 도 13의 제1 양자점층(220a) 및 제1 필터층(210a), 제2 양자점층(220b) 및 제2 필터층(210b), 투과층(220c) 및 제3 필터층(210c)을 포함할 수 있다.

이때, '상부 기판(200)에 바로 위치'한다고 함은 상부 기판(200) 상에 제1 필터층(210a), 제2 필터층(210b) 및 제3 필터층(210c)을 직접 형성하여 컬러 필터 유닛(CU)을 제작하는 것을 의미할 수 있다. 그 후, 제1 필터층(210a), 제2 필터층(210b) 및 제3 필터층(210c) 각각이 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)와 마주보도록 하여 표시 유닛(DU)과 컬러 필터 유닛(CU)을 접합시킬 수 있다.

도 3에서는 접착층(ADH)을 통해 표시 유닛(DU)과 컬러 필터 유닛(CU)을 접합시킨 것을 도시한다. 접착층(ADH)은 예컨대 OCA(Optical Clear Adhesive)일 수 있으나, 반드시 이에 한정되는 것은 아니다. 다른 실시예로, 접착층(ADH)은 생략될 수도 있다.

도 3에서는 필터부들(500a, 500b, 500c)이 상부 기판(200) 상에 배치되도록 도시하고 있으나, 필터부들(500a, 500b, 500c)은 표시 유닛(DU) 상에 배치될 수 있다.

일 예로, 필터부들(500a, 500b, 500c)은 후술할 도 13에 도시된 박막봉지층(400) 상에 배치될 수 있다. 박막봉지층(400) 상에 제1 양자점층(220a), 제2 양자점층(220b), 투과층(220c), 제1 필터층(210a), 제2 필터층(210b) 및 제3 필터층(210c)이 배치될 수 있다. 먼저, 박막봉지층(400) 상에 제1 양자점층(220a), 제2 양자점층(220b) 및 투과층(220c)이 각각 배치되고, 그 다음, 제1 양자점층(220a), 제2 양자점층(220b) 및 투과층(220c) 상에 제1 필터층(210a), 제2 필터층(210b) 및 제3 필터층(210c)이 각각 배치될 수 있다.

디스플레이 장치(1)는 도 3에 도시된 것처럼, 하부 기판(100) 및 상부 기판(200)을 포함할 수 있다. 디스플레이 장치(1)에 포함된 기판의 개수는 2개일 수 있다. 다른 예로, 디스플레이 장치(1)는 상부 기판(200)을 포함하지 않고, 하부 기판(100)만 포함할 수도 있다. 이 때, 하부 기판(100) 상에는 필터부들(500a, 500b, 500c)이 배치될 수 있다. 디스플레이 장치(1)에 포함된 기판의 개수는 1개일 수 있다.

도 4는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.

도 4를 참조하면, 디스플레이 장치(1, 도 1 참조)는 표시 영역(DA)에 대응하는 기판(100) 상에 배치되는 박막트랜지스터(TFT) 및 주변 영역(PA)에 대응하는 기판(100) 상에 배치되는 패드부(PAD)를 포함한다. 박막트랜지스터(TFT) 상에 배치되며 패드부(PAD)를 노출시키는 절연층으로서 평탄화층(117)을 포함하고, 평탄화층(117)은 제1 부분(117a) 및 제1 부분(117a)으로부터 일 측으로 연장된 제2 부분(117b)를 포함한다. 이 때, 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(step, ST)를 가질 수 있다.

평탄화층(117) 상에는 화소 정의막(119)이 배치될 수 있다. 이 때, 평탄화층(117)의 측면과 화소 정의막(119)의 측면은 동일 면의 식각면일 수 있다. 평탄화층(117)의 제1 부분(117a)의 측면과 화소 정의막(119)의 측면은 동일 면의 식각면일 수 있다.

이하, 도 4를 참조하여 디스플레이 장치(1)에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명한다.

기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.

기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.

버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.

기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 반도체층(A)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.

버퍼층(111) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 산화물 반도체 물질을 포함할 수 있다. 반도체층(A)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.

일 예로, 반도체층(A)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.

반도체층(A)은 채널 영역(C)과 채널 영역(C)의 일 측 및 타 측에 각각 배치된 소스 영역(S)과 드레인 영역(D)을 포함할 수 있다. 반도체층(A)은 단층 또는 다층으로 구성될 수 있다.

기판(100)과 버퍼층(111) 사이에는 도전층(BML)이 배치될 수 있다. 도전층(BML)은 반도체층(A)의 채널 영역(C)에 중첩되도록 배치될 수 있다. 도전층(BML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 도전층(BML)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.

도전층(BML)은 산화물 반도체 물질을 포함하는 반도체층(A)과 중첩되도록 배치될 수 있다. 산화물 반도체 물질을 포함하는 반도체층(A)은 광에 취약한 특성을 갖기 때문에, 도전층(BML)은 기판(100) 측에서 입사되는 외부 광에 의해 반도체층(A)에 포토커런트가 유발되어 산화물 반도체 물질을 포함하는 박막트랜지스터(TFT)의 소자 특성이 변화하는 것을 방지할 수 있다. 또한, 도전층(BML)은 드레인 영역(D)에 연결될 수 있다. 도 4에서는 도전층(BML)이 드레인 영역(D)에 연결되는 것으로 도시하고 있으나, 도전층(BML)은 소스 영역(S)에 연결될 수도 있다.

반도체층(A) 상에는 게이트 절연층(113)이 배치될 수 있다. 게이트 절연층(113)은 실리콘산화물(SiO₂), 실리콘질화물(SiN_x), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 또는 아연산화물(ZnO₂) 등을 포함할 수 있다.

도 4에 도시된 것처럼, 게이트 절연층(113)은 반도체층(A)의 일부와 중첩되도록 패터닝될 수 있다. 즉, 게이트 절연층(113)은 소스 영역(S)과 드레인 영역(D)을 노출시키도록 패터닝될 수 있다.

게이트 절연층(113)과 반도체층(A)이 중첩되는 영역은 채널 영역(C)으로 이해될 수 있다. 소스 영역(S)과 드레인 영역(D)은 플라즈마 처리 등에 의한 도체화 과정을 거치는데, 이때 반도체층(A)에서 게이트 절연층(113)과 중첩된 부분(즉, 채널 영역(C))은 플라즈마 처리에 노출되지 않아 소스 영역(S)과 드레인 영역(D)과는 다른 성질을 갖게 된다. 즉, 반도체층(A)에 플라즈마 처리 시 게이트 절연층(113) 상부에 위치하는 게이트 전극(G)을 셀프 얼라인(self align) 마스크로 사용함으로써, 게이트 절연층(113)과 중첩하는 위치에 플라즈마 처리되지 않는 채널 영역(C)이 형성되고, 채널 영역(C)의 양측에는 각각 플라즈마 처리된 소스 영역(S)과 드레인 영역(D)이 형성될 수 있다.

다른 실시예로, 게이트 절연층(113)은 반도체층(A)의 일부와 중첩되도록 패터닝되지 않고, 반도체층(A)을 덮도록 기판(100) 전면(全面)에 배치될 수도 있다.

게이트 절연층(113) 상에는 반도체층(A)과 적어도 일부 중첩되도록 게이트 전극(G)이 배치될 수 있다. 또한, 게이트 절연층(113) 상에는 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드 전극(SPE)이 배치될 수 있다. 게이트 전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드 전극(SPE)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.

일 실시예에 있어서, 스토리지 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)로 구비되며, 도 4에 도시한 바와 같이 박막트랜지스터(TFT)와 중첩되지 않고, 따로 존재할 수 있다. 이와 다르게 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩될 수 있다. 예컨대, 박막트랜지스터(TFT)의 게이트 전극(G)은 스토리지 커패시터(Cst)의 제1 전극(CE1)으로의 기능을 수행할 수 있다.

반도체층(A), 게이트 전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드 전극(SPE)을 덮도록 층간 절연층(115)이 구비될 수 있다. 층간 절연층(115)은 실리콘산화물(SiO₂), 실리콘질화물(SiN_X), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂) 또는 아연산화물(ZnO₂)등을 포함할 수 있다.

층간 절연층(115) 상부에는 소스 전극, 드레인 전극, 데이터 라인(미도시), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE) 등이 배치될 수 있다.

소스 전극, 드레인 전극, 데이터 라인, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스 전극, 드레인 전극, 데이터 라인, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 다른 예로, 소스 전극, 드레인 전극, 데이터 라인, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 Ti/Cu의 다층 구조로 이루어질 수 있다.

소스 전극 및 드레인 전극은 콘택홀을 통해서 반도체층(A)의 소스 영역(S) 또는 드레인 영역(D)에 접속될 수 있다. 또한, 버퍼층(111) 및 층간 절연층(115)에 형성된 콘택홀을 통해서 도전층(BML)과 반도체층(A)의 소스 영역(S) 또는 드레인 영역(D)은 연결될 수 있다.

스토리지 커패시터(Cst)의 제2 전극(CE2)은 층간 절연층(115)을 사이에 두고 제1 전극(CE1)과 중첩하며, 커패시턴스를 형성한다. 이 경우, 층간 절연층(115)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.

패드 전극(PE)은 층간 절연층(115)에 형성된 콘택홀을 통해서 보조 패드 전극(SPE)에 접속될 수 있다. 도 4에서는 패드 전극(PE)과 보조 패드 전극(SPE)을 연결하는 콘택홀을 3개로 도시하고 있으나, 그 이상 또는 그 이하일 수도 있다. 또한, 도 4에서는 보조 패드 전극(SPE)을 도시하고 있으나, 보조 패드 전극(SPE)은 생략될 수 있다.

소스 전극, 드레인 전극 및 스토리지 커패시터(Cst)의 제2 전극(CE2) 상에 전극 보호층(EPL)이 배치되고, 패드 전극(PE) 상에는 패드 보호층(PPL)이 배치될 수 있다.

전극 보호층(EPL) 및 패드 보호층(PPL)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In₂O₃; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.

소스 전극, 드레인 전극, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 전극 보호층(EPL) 및 패드 보호층(PPL)과 함께 패터닝될 수 있다. 이를 통해 전극 보호층(EPL) 및 패드 보호층(PPL)을 패터닝하기 위한 별도의 마스크가 필요하지 않으므로 마스크 수가 감소할 수 있다.

소스 전극, 드레인 전극, 데이터 라인, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 무기 보호층(PVX)으로 커버될 수 있다. 무기 보호층(PVX)은 무기 재료로 이루어진 무기 절연막일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다. 또한, 무기 보호층(PVX)은 앞서 언급된 재료들의 단일막 또는 다층막일 수 있다. 일 예로, 무기 보호층(PVX)은 질화실리콘(SiN_X)과 산화실리콘(SiO_X)의 단일막 또는 다층막일 수 있다. 무기 보호층(PVX)은 층간 절연층(115) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.

소스 전극, 드레인 전극, 데이터 라인 및 스토리지 커패시터(Cst)의 제2 전극(CE2)을 덮도록 평탄화층(117)이 배치되며, 평탄화층(117)은 박막트랜지스터(TFT)와 화소 전극(310)을 연결하기 위한 콘택홀을 포함한다.

평탄화층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.

평탄화층(117)은 박막트랜지스터(TFT) 상에 배치된 제1 부분(117a)과 제1 부분(117a)으로부터 일 측으로 연장된 제2 부분(117b)을 포함할 수 있다. 이 때, 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(ST)를 가질 수 있다. 즉, 기판(100)의 상면으로부터 제1 부분(117a)의 상면까지의 수직거리(d1)와 기판(100)의 상면으로부터 제2 부분(117b)의 상면까지의 수직거리(d2)는 상이할 수 있다. 일 예로, 도 4에 도시된 것처럼, 기판(100)의 상면으로부터 제1 부분(117a)의 상면까지의 수직거리(d1)는 기판(100)의 상면으로부터 제2 부분(117b)의 상면까지의 수직거리(d2)보다 멀 수 있다.

평탄화층(117)은 패드부(PAD)를 노출하도록 배치될 수 있다. 즉, 평탄화층(117)은 주변 영역(PA)에 배치되지 않으며, 패드부(PAD)와 중첩되지 않을 수 있다.

비교예로, 디스플레이 패널 외곽 영역에 평탄화층이 잔존하여 배치될 수 있다. 이러한 경우, 디스플레이 외곽부의 잔류된 평탄화층은 외부로부터의 투습 경로로 작용할 수 있으며, 발광 소자 열화 등의 신뢰성 문제를 유발할 위험이 있다.

평탄화층(117) 상에는 발광 소자(300)가 배치된다. 발광 소자(300)는 화소 전극(310), 유기발광층을 포함하는 중간층(320) 및 대향 전극(330)을 포함한다.

화소 전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In₂O₃; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 도 4에 도시된 것처럼, 화소 전극(310)은 삼중막을 가질 수 있다. 일 예로, 화소 전극(310)의 삼중막은 ITO/Ag/ITO로 구비될 수 있다.

일 실시예에 있어서, 화소 전극(310)은 평탄화층(117)의 제1 부분(117a)에만 중첩하도록 배치될 수 있다. 평탄화층(117)의 상면은 제1 부분(117a)과 제1 부분(117a)으로부터 연장된 제2 부분(117b) 사이의 단차(ST)를 가질 수 있음은 전술하였다. 도 4에 도시된 것처럼, 주변 영역(PA) 측으로 연장된 제2 부분(117b)뿐만 아니라 표시 영역(DA) 측으로 연장된 평탄화층(117)의 제2 부분(117b)과 제1 부분(117a) 사이에도 단차(ST)가 형성될 수 있다. 즉, 제1 부분(117a)은 평탄화층(117) 중 기판(100)으로부터 평탄화층(117)의 상면까지의 수직거리가 상대적으로 먼 부분에 해당하며, 이러한 제1 부분(117a)의 상부에 화소 전극(310)이 배치될 수 있다.

평탄화층(117) 상에는 화소 정의막(119)이 배치될 수 있다. 화소 정의막(119)은 화소 전극(310)의 가장자리를 덮으며 화소 전극(310)의 일부를 노출하는 개구를 가질 수 있다. 화소 정의막(119)은 화소 전극(310)의 가장자리와 화소 전극(310) 상부의 대향 전극(330)의 사이의 거리를 증가시킴으로써 화소 전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.

화소 정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.

일 실시예에 있어서, 도 4에 도시된 것처럼, 평탄화층(117)과 화소 정의막(119)은 동일 식각면(s, s')을 가질 수 있다. 도 7g에서 후술할 바와 같이 평탄화층(117)과 화소 정의막(119)은 동일한 식각 공정에 의해 동시에 형성될 수 있으며, 동일 식각면(s, s')을 포함할 수 있다. 화소 정의막(119)을 마스크로 이용하여 평탄화층(117)의 일부가 식각될 수 있으며, 화소 정의막(119)의 외측면과 평탄화층(117)의 측면은 동일 식각면(s, s') 상에 위치할 수 있다. 화소 정의막(119)의 외측면과 평탄화층(117)의 제1 부분(117a)의 측면은 동일 식각면(s, s') 상에 위치할 수 있다.

화소 정의막(119)의 외측면과 평탄화층(117)의 측면은 동일 면상에 위치할 수 있다. 화소 정의막(119)의 외측면과 평탄화층(117)의 제1 부분(117a)의 측면은 동일 면상에 위치할 수 있다. 화소 정의막(119)의 외측면과 평탄화층(117)의 측면은 단차 없이 형성될 수 있다. 화소 정의막(119)의 외측면과 평탄화층(117)의 측면은 경계가 없게 형성될 수 있다.

화소 정의막(119)은 평탄화층(117)의 제1 부분(117a)에 중첩하여 배치될 수 있다. 평면 상에서, 화소 정의막(119)의 경계는 평탄화층(117)의 제1 부분(117a)의 경계와 대응할 수 있다.

화소 정의막(119)이 평탄화층(117)의 제1 부분(117a)과 동일 식각면(s, s')을 가지는 경우, 화소 정의막(119)은 제1 부분(117a)에 대응하여 배치될 수 있다. 화소 정의막(119)은 제1 부분(117a)에 대응하여 배치되고, 제2 부분(117b)에는 배치되지 않을 수 있다. 화소 정의막(119)은 제2 부분(117b)에 대응하는 부분에서 제거될 수 있다. 화소 정의막(119)의 두께(t)와 평탄화층(117)의 단차(ST)를 더한 값(t+(d1-d2))만큼 유기물로 이루어진 절연층이 제거될 수 있다. 이러한 경우, 발광 소자(300)와 인접한 화소 정의막(119) 및 평탄화층(117)이 일부 제거되므로, 디스플레이 장치(1) 내의 유기물의 체적(volume)을 감소시켜 유기물의 아웃개싱을 최소화할 수 있다. 따라서, 디스플레이 장치(1)가 태양광에 장시간 노출되더라도 태양광에 의한 유기물의 분해를 방지 또는 최소화할 수 있으므로, 아웃개싱에 의한 화소 수축 등과 같은 결함이 방지될 수 있다. 디스플레이 장치(1)의 신뢰성이 향상될 수 있다.

중간층(320)은 화소 정의막(119)에 의해 형성된 개구 내에 배치되며, 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.

대향 전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In₂O₃ 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(330)은 표시 영역(DA)에 걸쳐 배치되며, 중간층(320)과 화소 정의막(119)의 상부에 배치될 수 있다. 대향 전극(330)은 복수의 발광 소자(300)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(310)에 대응할 수 있다.

이러한 유기 발광 소자는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 도 13에서 후술할 바와 같이 박막봉지층(400)이 유기 발광 소자를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(400)은 제1 무기봉지층(410), 유기봉지층(420) 및 제2 무기봉지층(430)을 포함할 수 있다. 상술한 바와 같이 평탄화층(117)의 제2 부분(117b)에 대응하는 부분에서 유기물로 이루어진 절연층이 제거될 수 있다. 절연층이 제거된 만큼 유기봉지층(420)이 더 배치될 수 있다. 절연층이 제거된 만큼 유기봉지층(420)의 두께가 두꺼워질 수 있으므로, 외부로부터 유입된 이물 등이 대향 전극(330)에 도달하기 어렵다. 외부로부터 유입된 이물 등이 대향 전극(330)에 도달하면 발광 소자(300)의 열화가 발생할 수 있는데, 두꺼워진 유기봉지층(420)에 의해 발광 소자(300)의 열화 발생을 방지할 수 있다. 즉, 외부로부터 유입된 이물 등에 의해 박막봉지층(400)이 손상되고, 박막봉지층(400) 손상에 의해 발광 소자(300)의 열화 발생을 방지할 수 있다.

도 5 및 도 6는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 도 5 및 도 6에 있어서, 도 4와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.

도 5를 참조하면, 디스플레이 장치(1)는 표시 영역(DA)에 대응하는 기판(100) 상에 배치되는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst), 주변 영역(PA)에 대응하는 기판(100) 상에 배치되는 패드부(PAD)를 포함한다.

도 4와 다르게 도 5에 도시된 것처럼, 패드 전극(PE) 상에 패드 연결 전극(PCE)이 배치될 수 있다. 패드 연결 전극(PCE)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In₂O₃; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.

패드 연결 전극(PCE)은 화소 전극(310)의 적어도 일부와 동일 물질을 포함할 수 있다. 일 실시예에 있어서, 화소 전극(310)은 삼중막을 가지며 패드 연결 전극(PCE)은 단일막을 가질 수 있다. 일 예로, 화소 전극(310)의 삼중막은 ITO/Ag/ITO로 구비될 수 있으며, 패드 연결 전극(PCE)의 단일막은 ITO로 구비될 수 있다.

패드 연결 전극(PCE)은 패드 전극(PE)과 적어도 일부 접촉할 수 있다. 도 5에서는 패드 보호층(PPL)을 통해 패드 연결 전극(PCE)과 패드 전극(PE)이 전기적으로 연결되는 것으로 도시하고 있으나, 패드 보호층(PPL)은 생략될 수 있고, 패드 연결 전극(PCE)과 패드 전극(PE)은 직접 접촉할 수 있다. 무기 보호층(PVX)에는 패드 전극(PE)의 적어도 일부를 노출하는 콘택홀(CNT)이 형성되고, 패드 연결 전극(PCE)의 일부는 상기 콘택홀(CNT) 내에서 패드 전극(PE)과 접촉될 수 있다. 일 실시예에 있어서, 도 5에 도시된 것처럼, 일 방향을 따르는 패드 연결 전극(PCE)의 너비(W2)는 콘택홀(CNT)에 의해 노출된 패드 전극(PE)의 너비(W1)보다 넓을 수 있다.

도 1에서 서술한 바와 같이 패드부(PAD)는 인쇄 회로 기판이나 드라이버 IC칩이 부착될 수 있다. 이러한 경우, 패드부(PAD)와 인쇄 회로 기판이나 드라이버 IC칩의 접촉 너비가 콘택홀(CNT)에 의해 노출된 패드 전극(PE)의 너비(W1)에서 패드 연결 전극(PCE)의 너비(W2)로 증가한다. 즉, 패드부(PAD)와 인쇄 회로 기판이나 드라이버 IC칩이 접촉될 수 있는 면적이 증가한다. 따라서, 패드부(PAD)와 인쇄 회로 기판이나 드라이버 IC칩의 접촉 불량이 감소할 수 있으며, 디스플레이 장치(1) 구동 시 불량 발생의 위험이 감소할 수 있다.

일 실시예에 있어서, 도 5에 도시된 것처럼, 패드 연결 전극(PCE)의 일부는 무기 보호층(PVX)의 상면과 접촉할 수 있다. 패드 연결 전극(PCE)의 일부는 무기 보호층(PVX)의 상면과 접촉하여 무기 보호층(PVX)의 상면의 형상대로 형성될 수 있다.

다른 실시예에 있어서, 도 6에 도시된 것처럼, 디스플레이 장치(1)는 주변 영역(PA)에 대응하는 무기 보호층(PVX) 상에 배치되고, 평탄화층(117)과 동일 물질을 포함하는 절연층(118)을 더 포함할 수 있다.

절연층(118)은 패드 전극(PE)과 패드 연결 전극(PCE) 사이에 배치될 수 있으며, 패드 연결 전극(PCE)과 적어도 일부 중첩할 수 있다. 패드 연결 전극(PCE)과 중첩된 절연층(118)의 표면은 경사를 가질 수 있다. 기판(100)과 평행한 무기 보호층(PVX)의 표면과 절연층(118)의 표면은 일정한 각도를 가질 수 있다. 또한, 절연층(118)과 중첩된 패드 연결 전극(PCE)의 표면도 절연층(118)을 따라 경사를 가질 수 있다.

도 5 및 도 6에는 전극 보호층(EPL) 및 패드 보호층(PPL)이 도시되어 있으나, 전극 보호층(EPL) 및 패드 보호층(PPL)은 생략될 수도 있다.

지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.

도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 구체적으로, 도 4를 기초로 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 7a 내지 도 7h에 있어서, 도 4와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.

도 7a를 참조하면, 먼저 기판(100) 상에 도전층(BML), 버퍼층(111), 반도체층(A), 게이트 절연층(113), 게이트 전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 제2 전극(CE2), 보조 패드 전극(SPE), 층간 절연층(115), 전극층(E), 패드 전극(PE), 전극 보호층(EPL), 패드 보호층(PPL) 및 무기 보호층(PVX)을 순차적으로 형성한다.

도전층(BML)은 예비-도전층(미도시)을 패터닝하여 형성할 수 있다. 예비-도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.

버퍼층(111)은 실리콘산화물(SiO₂) 또는 질화실리콘(SiN_X)으로 구비될 수 있으며, 화학기상증착법(Chemical Vapor Deposition, CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있다.

버퍼층(111) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 예비-반도체층(미도시)을 패터닝하여 형성할 수 있다. 예비-반도체층은 산화물 반도체로 형성될 수 있으며, 화학기상증착법으로 증착될 수 있다.

반도체층(A) 상에 게이트 절연층(113) 및 게이트 전극(G)이 배치되며, 버퍼층(111) 상에 게이트 절연층(113), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드 전극(SPE)이 배치될 수 있다.

게이트 절연층(113), 게이트 전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드 전극(SPE)은 예비-게이트 절연층(미도시) 및 예비-금속층(미도시)을 패터닝하여 형성할 수 있다.

예비-게이트 절연층은 실리콘산화물(SiO₂), 실리콘질화물(SiN_X), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 또는 아연산화물(ZnO₂) 등으로 구비될 수 있고, 화학기상증착법(Chemical Vapor Deposition: CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.

예비-금속층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 구비될 수 있고, 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.

예비-게이트 절연층을 패터닝 시 플라즈마 처리를 하며 게이트 전극(G)과 중첩되지 않고 노출된 반도체층(A)의 일부분은 플라즈마 처리에 의한 도체화 과정을 거치게 된다. 그 결과 플라즈마 처리 시 노출된 소스 영역(S)과 드레인 영역(D)은 도체화되며, 게이트 전극(G)과 중첩된 채널 영역(C)은 소스 영역(S) 및 드레인 영역(D)과는 다른 성질을 갖게 된다.

게이트 전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드 전극(SPE) 상에 층간 절연층(115)을 형성한다. 층간 절연층(115)을 형성한 뒤, 층간 절연층(115)을 관통하며 도전층(BML), 반도체층(A) 및 보조 패드 전극(SPE)의 일부를 각각 노출하는 콘택홀들을 형성한다.

층간 절연층(115) 상에 전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)을 형성한다. 또한, 전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE) 상에 전극 보호층(EPL) 및 패드 보호층(PPL)을 형성한다. 전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2), 패드 전극(PE), 전극 보호층(EPL) 및 패드 보호층(PPL)은 층간 절연층(115) 상면 전체에 예비-전극층(미도시) 및 예비-보호층(미도시)을 순차적으로 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다. 즉, 전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 전극 보호층(EPL) 및 패드 보호층(PPL)과 함께 패터닝될 수 있다. 이를 통해 전극 보호층(EPL) 및 패드 보호층(PPL)을 패터닝하기 위한 별도의 마스크가 필요하지 않으므로 마스크 수가 감소할 수 있다.

전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE) 상에 무기 보호층(PVX)을 형성한다. 무기 보호층(PVX)은 무기 재료로 이루어진 무기 절연막일 수 있으며, 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.

무기 보호층(PVX)을 형성한 뒤, 별도의 마스크를 통해 전극 보호층(EPL) 및 패드 보호층(PPL)을 각각 일부 노출하는 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 형성할 수 있다.

도 7b를 참조하면, 무기 보호층(PVX) 상에 평탄화 물질층(117')이 배치될 수 있다. 평탄화 물질층(117')은 포지티브(Positive)형 포토레지스트를 포함할 수 있으며, 평탄화 물질층(117')은 포지티브형 포토레지스트액(미도시)을 무기 보호층(PVX) 상에 스핀 코팅(Spin-coating), 스프레이 또는 담금 등의 다양한 방법으로 도포함으로써 형성될 수 있다. 평탄화 물질층(117')이 무기 보호층(PVX)의 상면에 도포하기 이전에 평탄화 물질층(117')이 도포될 무기 보호층(PVX)의 상면을 연마(polishing)하는 공정을 추가적으로 실시할 수 있다.

평탄화 물질층(117') 상에 제1 마스크(M1)를 배치할 수 있다. 제1 마스크(M1)의 제1 영역(AR1) 및 제3 영역(AR3)은 평탄화 물질층(117')에 노광이 되지 않도록 차폐할 수 있으며, 제1 마스크(M1)의 제2 영역(AR2) 및 제4 영역(AR4)은 평탄화 물질층(117')에 노광이 되도록 차폐되지 않을 수 있다.

제1 마스크(M1)를 통해 영역별로 평탄화 물질층(117')을 노광할 수 있으며, 현상 공정(developing)을 통해 평탄화 물질층(117')의 일부를 제거하여 평탄화층(117)을 형성할 수 있다. 평탄화층(117)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 평탄화층(117)의 경화 건조 공정을 통해 무기 보호층(PVX)과의 접착도를 증가시킬 수 있다. 이 때, 경화 건조 공정은 열처리 공정을 포함할 수 있다. 평탄화층(117)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.

도 7b에서는 평탄화 물질층(117')이 포지티브형 포토레지스트를 포함하는 것을 예로 들었으나, 평탄화 물질층(117')은 네거티브(negative)형 포토레지스트를 포함할 수도 있다. 이러한 경우, 평탄화 물질층(117')이 포지티브형 포토레지스트를 포함할 때와 반대로 평탄화 물질층(117') 중 노광이 된 영역이 현상 공정 후 잔존하게 된다.

도 7c를 참조하면, 평탄화층(117)은 제1 마스크(M1)의 제2 영역(AR2)에 의해 노광된 부분에 대응하여 전극 보호층(EPL)을 일부 노출하는 제3 콘택홀(CNT3)을 가질 수 있다. 평탄화층(117)은 제1 마스크(M1)의 제4 영역(AR4)에 의해 노광된 부분에 대응하여 패드부(PAD)를 노출시키도록 형성될 수 있다. 평탄화층(117)을 형성한 뒤, 평탄화층(117) 상부에 화소 전극 물질층(310')을 형성한다.

도 7d를 참조하면, 화소 전극 물질층(310') 상부에 화소 정의막 물질층(119')을 형성한다. 화소 정의막 물질층(119')은 포지티브(Positive)형 포토레지스트를 포함할 수 있으며, 화소 정의막 물질층(119')은 포지티브형 포토레지스트액을 화소 전극 물질층(310') 상에 스핀 코팅(Spin-coating), 스프레이 또는 담금 등의 다양한 방법으로 도포함으로써 형성될 수 있다.

화소 정의막 물질층(119') 상에 제2 마스크(M2)를 배치할 수 있다. 제2 마스크(M2)는 영역별로 화소 정의막 물질층(119')에 가해지는 노광량을 조절할 수 있다. 예를 들면, 제2 마스크(M2)의 제3 영역(AR3)은 제2 마스크(M2)의 제1 영역(AR1) 및 제5 영역(AR5)보다 화소 정의막 물질층(119')에 가해지는 노광(light exposure)량을 작게 조절할 수 있다. 일 예로, 제2 마스크(M2)는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)일 수 있다. 일부 실시예에서, 제2 마스크(M2)의 제2 영역(AR2) 및 제4 영역(AR4)은 화소 정의막 물질층(119')에 노광이 되지 않도록 차폐할 수 있다.

제2 마스크(M2)를 통해 영역별로 상이한 노광량으로 화소 정의막 물질층(119')을 노광할 수 있으며, 현상 공정을 통해 화소 정의막 물질층(119')의 일부를 제거할 수 있다. 노광량에 따라 제거되는 화소 정의막 물질층(119')의 양이 상이하므로 영역별로 상이한 두께를 가진 예비 화소 정의막(119p)을 한 번에 형성할 수 있다.

예를 들면, 도 7e에 도시된 것처럼, 예비 화소 정의막(119p)은 제1 예비 화소 정의막(119pa) 및 제1 예비 화소 정의막(119pa)에 둘러싸인 제2 예비 화소 정의막(119pb)을 포함할 수 있다. 제1 예비 화소 정의막(119pa)은 제2 마스크(M2)의 제2 영역(AR2) 및 제4 영역(AR4)에 의해 화소 정의막 물질층(119')에 노광이 되지 않아 화소 정의막 물질층(119')이 제거되지 않은 부분에 해당한다. 제2 예비 화소 정의막(119pb)은 제2 마스크(M2)의 제3 영역(AR3)에 의해 화소 정의막 물질층(119')에 조절된 노광량이 가해져 화소 정의막 물질층(119')이 일부 제거된 부분에 해당한다. 제1 예비 화소 정의막(119pa)의 두께(t1)는 제2 예비 화소 정의막(119pb)의 두께(t2)보다 두꺼울 수 있다.

도 7d에서는 화소 정의막 물질층(119')이 포지티브형 포토레지스트를 포함하는 것을 예로 들었으나, 화소 정의막 물질층(119')은 네거티브형 포토레지스트를 포함할 수도 있다. 이러한 경우, 화소 정의막 물질층(119')이 포지티브형 포토레지스트를 포함할 때와 반대로 화소 정의막 물질층(119')에 가해지는 노광량이 많을수록 현상 공정 후 잔존하는 화소 정의막 물질층(119')의 두께가 두껍게 된다.

도 7e 및 도 7f를 참조하면, 화소 전극 물질층(310') 상에 형성된 예비 화소 정의막(119p)을 이용하여 화소 전극 물질층(310')을 식각하고, 화소 전극(310)을 형성한다. 즉, 화소 전극(310)은 화소 전극 물질층(310')을 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다. 일 예로, 식각 공정은 습식 식각(wet etch)일 수 있다.

식각 공정의 조건에 따라 식각 공정의 진행 횟수는 가변할 수 있다. 예를 들면, 식각 공정은 1차 식각 공정 및 2차 식각 공정을 포함할 수 있다. 식각 공정은 총 2번 진행될 수 있다. 1차 식각 공정 후, 예비 화소 정의막(119p)에 의해 보호되지 않은 화소 전극 물질층(310')은 단일막 또는 이중막으로 잔존할 수 있다. 2차 식각 공정 후, 예비 화소 정의막(119p)에 의해 보호되지 않은 화소 전극 물질층(310')은 제거될 수 있다. 다른 예로, 식각 공정은 1차 식각 공정만 진행하여 화소 전극 물질층(310')을 제거할 수도 있다.

평탄화층(117)에는 전극층(E)을 일부 노출하는 제3 콘택홀(CNT3)이 형성된 바, 화소 전극(310)은 제1 콘택홀(CNT1) 및 제3 콘택홀(CNT3)을 통해 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.

도 7f를 참조하면, 예비 화소 정의막(119p)의 큐어링(curing) 공정을 진행할 수 있다. 도 7d에서 예비 화소 정의막(119p)을 형성한 후, 1차 큐어링 공정을 진행할 수 있으며, 화소 전극(310)을 형성한 후, 2차 큐어링 공정을 또 진행할 수 있다. 이 때, 1차 큐어링 공정 조건과 2차 큐어링 공정 조건은 상이할 수 있다.

1차 큐어링 공정 조건 하에 예비 화소 정의막(119p)의 큐어링 공정을 진행하는 경우, 예비 화소 정의막(119p)의 큐어링 공정 후에도 예비 화소 정의막(119p)이 유동성을 가질 수 있다. 따라서, 화소 전극(310)을 패터닝한 후, 큐어링 공정 조건을 달리하여 예비 화소 정의막(119p)에 2차 큐어링 공정을 진행하면 도 7g에 도시된 것처럼, 예비 화소 정의막(119p)은 화소 전극(310)의 측면을 감싸게 된다. 큐어링 공정에 의해 예비 화소 정의막(119p)이 일부 리플로우(reflow)되어 화소 전극(310)의 측면을 감싸게 된다. 예비 화소 정의막(119p)에 의해 화소 전극(310)의 측면이 외부에 노출되지 않으므로, 화소 전극(310)에 포함된 환원성이 강한 은(Ag)이 외부 입자와 반응하는 것을 방지할 수 있다.

도 7g 및 도 7h를 참조하면, 화소 전극(310)의 일부를 노출하기 위해 제2 예비 화소 정의막(119pb)을 제거하는 식각 공정을 진행한다. 예비 화소 정의막(119p)에서 제2 예비 화소 정의막(119pb)을 제거하여 화소 정의막(119)을 형성할 수 있다. 일 예로, 식각 공정은 건식 식각(dry etch)일 수 있다.

평탄화층(117)의 제1 부분(117a)은 식각 공정 시 예비 화소 정의막(119p)에 의해 보호된 부분에 해당하고, 평탄화층(117)의 제2 부분(117b)은 식각 공정 시 예비 화소 정의막(119p)에 의해 보호되지 못한 부분에 해당함을 알 수 있다. 예비 화소 정의막(119p)에 의해 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(ST)를 가질 수 있다.

제2 예비 화소 정의막(119pb)을 식각할 때 제1 예비 화소 정의막(119pa)과 평탄화층(117)의 제1 부분(117a)은 함께 일부 식각될 수 있다. 그 결과, 평탄화층(117)과 화소 정의막(119)은 동일 식각면(s, s')을 가질 수 있다. 화소 정의막(119)의 외측면과 평탄화층(117)의 측면은 동일 식각면(s, s') 상에 위치할 수 있다.

한편, 도 7f에 도시된 바와 같이 화소 전극(310)은 예비 화소 정의막(119p)을 식각 마스크로 이용하여 형성되고, 도 7g 및 도 7h에 도시된 바와 같이 평탄화층(117)의 제1 부분(117a)도 예비 화소 정의막(119p)을 식각 마스크로 이용하여 형성되므로, 화소 전극(310)의 평면 형상과 제1 부분(117a)의 평면 형상은 모두 화소 정의막(119)의 평면 형상과 실질적으로 대응된다. 또한, 도 7h에 도시된 바와 같이, 화소 전극(310)의 에지와 제1 부분(117a)의 측벽 역시 서로 대응된다. 화소 전극(310)의 에지와 화소 정의막(119)의 측벽 역시 서로 대응된다.

도 7h를 참조하면, 화소 전극(310) 상에 즉, 화소 정의막(119)의 개구 내부에 중간층(320)을 형성한다. 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 중간층(320)은 진공증착의 방법, 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.

발광 소자(300)의 중간층(320)은 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소 전극(310) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(320)은 복수의 화소 전극(310)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.

그 다음, 복수의 발광 소자(300)에 대응하도록 대향 전극(330)을 형성한다. 대향 전극(330)은 오픈 마스크를 통해서 기판(100)의 표시 영역(DA)을 덮도록 형성될 수 있다. 대향 전극(330)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성될 수 있다.

도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 구체적으로, 도 5를 기초로 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 8a 내지 도 8g에 있어서, 도 5와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.

도 8a를 참조하면, 평탄화층(117) 상부에 화소 전극 물질층(310') 및 화소 정의막 물질층(119')을 순차적으로 형성한다. 화소 전극 물질층(310') 및 화소 정의막 물질층(119')을 순차적으로 형성하기 전, 박막트랜지스터(TFT), 패드 전극(PE), 평탄화층(117) 등 형성 과정은 도 7a 및 도 7b와 동일할 수 있다.

화소 정의막 물질층(119') 상에 제3 마스크(M3)를 배치할 수 있다. 제3 마스크(M3)는 영역별로 화소 정의막 물질층(119')에 가해지는 노광량을 조절할 수 있다. 예를 들면, 제3 마스크(M3)의 제3 영역(AR3) 및 제6 영역(AR6)은 제3 마스크(M3)의 제1 영역(AR1), 제5 영역(AR5) 및 제7 영역(AR7)보다 화소 정의막 물질층(119')에 가해지는 노광량을 작게 조절할 수 있다. 제3 마스크(M3)의 제3 영역(AR3)은 제3 마스크(M3)의 제6 영역(AR6)보다 화소 정의막 물질층(119')에 가해지는 노광량을 작게 조절할 수 있다. 제3 마스크(M3)의 제3 영역(AR3)에 대응하는 화소 정의막 물질층(119')에 가해지는 노광량이 가장 작을 수 있다. 일 예로, 제3 마스크(M3)는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)일 수 있다. 일부 실시예에서, 제3 마스크(M3)의 제2 영역(AR2) 및 제4 영역(AR4)은 화소 정의막 물질층(119')에 노광이 되지 않도록 차폐할 수 있다.

제3 마스크(M3)를 통해 영역별로 상이한 노광량으로 화소 정의막 물질층(119')을 노광할 수 있으며, 현상 공정을 통해 화소 정의막 물질층(119')의 일부를 제거할 수 있다. 노광량에 따라 제거되는 화소 정의막 물질층(119')의 양이 상이하므로 영역별로 상이한 두께를 가진 예비 화소 정의막(119p) 및 포토레지스트패턴(PR)을 한 번에 형성할 수 있다.

예를 들면, 도 8b에 도시된 것처럼, 표시 영역(DA)에는 예비 화소 정의막(119p)이 형성되고, 주변 영역(PA)에는 포토레지스트패턴(PR)이 형성될 수 있다. 예비 화소 정의막(119p)은 제1 예비 화소 정의막(119pa) 및 제1 예비 화소 정의막(119pa)에 둘러싸인 제2 예비 화소 정의막(119pb)을 포함할 수 있다. 포토레지스트패턴(PR)은 화소 정의막 물질층(119')으로 예비 화소 정의막(119p)과 동시에 형성될 수 있으므로, 예비 화소 정의막(119p)과 동일한 물질을 포함할 수 있다.

제1 예비 화소 정의막(119pa)은 제3 마스크(M3)의 제2 영역(AR2) 및 제4 영역(AR4)에 의해 화소 정의막 물질층(119')에 노광이 되지 않아 화소 정의막 물질층(119')이 제거되지 않은 부분에 해당한다. 제2 예비 화소 정의막(119pb)은 제3 마스크(M3)의 제3 영역(AR3)에 의해 화소 정의막 물질층(119')에 가장 작은 노광량이 가해져 화소 정의막 물질층(119')이 가장 작게 제거된 부분에 해당한다. 포토레지스트패턴(PR)은 제3 마스크(M3)의 제6 영역(AR6)에 의해 화소 정의막 물질층(119')에 제3 마스크(M3)의 제3 영역(AR3)보다 많은 노광량이 가해진 부분에 해당하고, 제2 예비 화소 정의막(119pb)보다 화소 정의막 물질층(119')이 더 제거된 부분에 해당한다.

제1 예비 화소 정의막(119pa)의 두께(t1)는 제2 예비 화소 정의막(119pb)의 두께(t2)보다 두꺼울 수 있다. 제2 예비 화소 정의막(119pb)의 두께(t2)는 포토레지스트패턴(PR)의 두께(t3)보다 두꺼울 수 있다. 즉, 예비 화소 정의막(119p)의 두께(t1, t2)는 포토레지스트패턴(PR)의 두께(t3)보다 두꺼울 수 있다.

도 8a에서는 화소 정의막 물질층(119')이 포지티브형 포토레지스트를 포함하는 것을 예로 들었으나, 화소 정의막 물질층(119')은 네거티브형 포토레지스트를 포함할 수도 있다. 이러한 경우, 화소 정의막 물질층(119')이 포지티브형 포토레지스트를 포함할 때와 반대로 화소 정의막 물질층(119')에 가해지는 노광량이 많을수록 현상 공정 후 잔존하는 화소 정의막 물질층(119')의 두께가 두껍게 된다.

도 8b 및 8c를 참조하면, 화소 전극 물질층(310') 상에 형성된 예비 화소 정의막(119p) 및 포토레지스트패턴(PR)을 이용하여 화소 전극 물질층(310')을 각각 식각하고, 화소 전극(310) 및 패드 연결 전극(PCE)을 형성한다. 즉, 화소 전극(310) 및 패드 연결 전극(PCE)은 화소 전극 물질층(310')을 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다. 일 예로, 식각 공정은 습식 식각(wet etch)일 수 있다.

도 8c 및 도 8d를 참조하면, 예비 화소 정의막(119p)의 큐어링(curing) 공정을 진행할 수 있다. 화소 전극(310)을 패터닝한 후, 예비 화소 정의막(119p)의 큐어링 공정을 진행하면 도 8d에 도시된 것처럼, 화소 전극(310)의 측면을 예비 화소 정의막(119p)이 감싸게 된다. 큐어링 공정에 의해 예비 화소 정의막(119p)이 일부 리플로우되어 화소 전극(310)의 측면을 감싸게 된다. 예비 화소 정의막(119p)에 의해 화소 전극(310)의 측면이 외부에 노출되지 않으므로, 화소 전극(310)에 포함된 환원성이 강한 은(Ag)이 외부 입자와 반응하는 것을 방지할 수 있다.

예비 화소 정의막(119p)을 예로 설명하였으나, 포토레지스트패턴(PR)도 함께 큐어링 공정이 진행될 수 있다. 포토레지스트패턴(PR)의 일부가 리플로우되어 패드 연결 전극(PCE)의 측면을 감싸게 된다.

도 8d 및 도 8e를 참조하면, 포토레지스트패턴(PR)을 제거하기 위한 식각 공정을 진행한다. 일 예로, 식각 공정은 건식 식각(dry etch)일 수 있다.

평탄화층(117)의 제1 부분(117a)은 식각 공정 시 예비 화소 정의막(119p)에 의해 보호된 부분에 해당하고, 평탄화층(117)의 제2 부분(117b)은 식각 공정 시 예비 화소 정의막(119p)에 의해 보호되지 못한 부분에 해당함을 알 수 있다. 예비 화소 정의막(119p)에 의해 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(ST)를 가질 수 있다. 또한, 식각 공정에 의해 예비 화소 정의막(119p)의 일부가 식각되어 예비 화소 정의막(119p)의 두께도 전체적으로 얇아질 수 있다.

그 다음, 예비 화소 정의막(119p)이 제거되지 않은 상태에서 식각 공정을 진행할 수 있다. 일 예로, 식각 공정은 습식 식각(wet etch)일 수 있다.

도 8f를 참조하면, 식각 공정을 통해 삼중막으로 형성되었던 패드 연결 전극(PCE)은 패드 전극(PE)에 인접한 막을 제외한 나머지 두 개의 막이 제거될 수 있다. 패드 연결 전극(PCE)은 단일막이 될 수 있다.

비교예로, 패드 연결 전극을 삼중막으로 유지할 수 있다. 패드 연결 전극이 삼중막인 경우, ITO/Ag/ITO로 형성될 수 있다. 패드 연결 전극은 절연층에 의해 덮이지 않고 노출될 수 있다. 이러한 경우, 반응속도가 높은 은(Ag)이 노출되게 되어 이웃 전극과 단선될 위험이 있다.

다만, 본 발명의 일 실시예와 같이 패드 연결 전극(PCE)의 삼중막 중 두 개의 막을 제거하는 경우, 노출된 패드 연결 전극(PCE)에는 ITO만이 존재하게 되고, 이웃 전극과 단선될 위험이 사라지게 된다.

그 다음, 화소 전극(310)의 일부를 노출하도록 제2 예비 화소 정의막(119pb)을 제거하기 위한 식각 공정을 진행한다. 예비 화소 정의막(119p)에서 제2 예비 화소 정의막(119pb)을 제거하여 화소 정의막(119)을 형성할 수 있다. 일 예로, 식각 공정은 건식 식각(dry etch)일 수 있다.

한편, 도 8c에 도시된 바와 같이 화소 전극(310)은 예비 화소 정의막(119p)을 식각 마스크로 이용하여 형성되고, 도 8f 및 도 8g에 도시된 바와 같이 평탄화층(117)의 제1 부분(117a)도 예비 화소 정의막(119p)을 식각 마스크로 이용하여 형성되므로, 화소 전극(310)의 평면 형상과 제1 부분(117a)의 평면 형상은 모두 화소 정의막(119)의 평면 형상과 실질적으로 대응된다. 또한, 도 8g에 도시된 바와 같이, 화소 전극(310)의 에지와 제1 부분(117a)의 측벽 역시 서로 대응된다. 화소 전극(310)의 에지와 화소 정의막(119)의 측벽 역시 서로 대응된다.

그 다음, 화소 정의막(119)의 개구 내부에 중간층(320)을 형성하고, 중간층(320) 상에 대향 전극(330)을 형성한다.

도 9a 내지 도 9i는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 구체적으로, 도 4를 기초로 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 9a 내지 도 9i에 있어서, 도 4 및 도 7a 내지 도 7h와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.

도 9a를 참조하면, 먼저 기판(100) 상에 도전층(BML), 버퍼층(111), 반도체층(A), 게이트 절연층(113), 게이트 전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 제2 전극(CE2), 보조 패드 전극(SPE), 층간 절연층(115), 전극층(E), 패드 전극(PE), 전극 보호층(EPL), 패드 보호층(PPL) 및 무기 보호층(PVX)을 순차적으로 형성한다. 도전층(BML)부터 무기 보호층(PVX)를 형성하는 과정은 도 7a에서 서술한 바와 같다. 다만, 무기 보호층(PVX)을 형성한 뒤, 별도의 마스크를 통해 전극 보호층(EPL) 및 패드 보호층(PPL)을 각각 일부 노출하는 콘택홀들을 형성하지 않고, 도 9b 및 도 9c에 도시된 것처럼 평탄화층(117)을 이용하여 콘택홀들을 형성할 수 있다. 그 결과, 무기 보호층(PVX)에 형성된 콘택홀들은 별도의 마스크없이 형성될 수 있다.

도 9b를 참조하면, 무기 보호층(PVX) 상에 평탄화 물질층(117')이 배치될 수 있다. 평탄화 물질층(117') 상에 제4 마스크(M4)를 배치할 수 있다. 제4 마스크(M4)는 영역별로 평탄화 물질층(117')에 가해지는 노광량을 조절할 수 있다. 예를 들면, 제4 마스크(M4)의 제4 영역(AR4)은 제4 마스크(M4)의 제2 영역(AR2) 및 제5 영역(AR5)보다 평탄화 물질층(117')에 가해지는 노광량을 작게 조절할 수 있다. 또한, 제4 마스크(M4)의 제6 영역(AR6)은 제4 마스크(M4)의 제2 영역(AR2) 및 제5 영역(AR5)보다 평탄화 물질층(117')에 가해지는 노광량을 작게 조절할 수 있다. 일 예로, 제4 마스크(M4)는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)일 수 있다. 일부 실시예에서, 제4 마스크(M4)의 제1 영역(AR1) 및 제3 영역(AR3)은 평탄화 물질층(117')에 노광이 되지 않도록 차폐할 수 있다.

제4 마스크(M4)를 통해 영역별로 상이한 노광량으로 평탄화 물질층(117')을 노광할 수 있으며, 현상 공정(developing)을 통해 평탄화 물질층(117')의 일부를 제거할 수 있다. 노광량에 따라 제거되는 평탄화 물질층(117')의 양이 상이하므로 영역별로 상이한 두께를 가진 평탄화층(117)을 한 번에 형성할 수 있다. 즉, 도 9c에 도시된 것처럼, 표시 영역(DA)에 대응하는 평탄화층(117)의 두께는 주변 영역(PA)에 대응하는 평탄화층(117)의 두께보다 두꺼울 수 있다. 그 다음, 평탄화층(117)의 경화 건조 공정을 통해 무기 보호층(PVX)과의 접착도를 증가시킬 수 있다. 이 때, 경화 건조 공정은 열처리 공정을 포함할 수 있다.

도 9b에서는 평탄화 물질층(117')이 포지티브형 포토레지스트를 포함하는 것을 예로 들었으나, 평탄화 물질층(117')은 네거티브(negative)형 포토레지스트를 포함할 수도 있다. 이러한 경우, 평탄화 물질층(117')이 포지티브형 포토레지스트를 포함할 때와 반대로 평탄화 물질층(117')에 가해지는 노광량이 많을수록 현상 공정 후 잔존하는 평탄화층(117)의 두께가 두껍게 된다.

도 9c 및 도 9d를 참조하면, 패턴화된 평탄화층(117)을 이용하여 무기 보호층(PVX)에 전극층(E)을 일부 노출하는 제1 콘택홀(CNT1) 및 패드 전극(PE)을 일부 노출하는 제2 콘택홀(CNT2)을 형성한다. 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)은 무기 보호층(PVX)을 일부 식각하는 식각 공정을 통해 형성된다. 일 예로, 무기 보호층(PVX)을 일부 식각하는 식각 공정은 건식 식각(dry etch)일 수 있다. 도 9d에 도시하지는 않았지만 평탄화층(117)의 일부도 함께 제거되어 전반적으로 평탄화층(117)의 두께가 감소할 수도 있다.

도 9e 내지 도 9i를 참조하면, 평탄화층(117) 상에 화소 전극 물질층(310') 및 화소 정의막 물질층(119')을 순차적으로 형성한다(도 9e). 화소 정의막 물질층(119') 상에 배치된 제5 마스크(M5)를 통해 영역별로 상이한 두께를 가진 예비 화소 정의막(119p)을 한 번에 형성할 수 있다(도 9f). 그 다음, 화소 전극 물질층(310') 상에 형성된 예비 화소 정의막(119p)을 이용하여 화소 전극 물질층(310')을 식각하고, 화소 전극(310)을 형성한다(도 9f 및 도 9g). 예비 화소 정의막(119p)의 큐어링 공정을 진행하여 예비 화소 정의막(119p)이 화소 전극(310)의 측면을 감싸도록 배치될 수 있다(도 9g 및 도 9h). 화소 전극(310)의 일부를 노출하기 위한 제2 예비 화소 정의막(119pb)을 제거하는 식각 공정을 진행한다(도 9h). 제2 예비 화소 정의막(119pb)을 식각하여 화소 정의막(119)을 형성할 수 있다. 자세한 내용은 도 7d 내지 도 7h에서 서술하였으므로 도 9e 내지 도 9i에서 중복 설명은 생략한다.

평탄화층(117)의 제1 부분(117a)은 제2 예비 화소 정의막(119pb)의 식각 공정 시 예비 화소 정의막(119p)에 의해 보호된 부분에 해당하고, 평탄화층(117)의 제2 부분(117b)은 제2 예비 화소 정의막(119pb)의 식각 공정 시 예비 화소 정의막(119p)에 의해 보호되지 못한 부분에 해당함을 알 수 있다. 예비 화소 정의막(119p)에 의해 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(ST)를 가질 수 있다. 또한, 평탄화층(117)과 화소 정의막(119)은 동일 식각면을 가질 수 있다. 주변 영역(PA)에 대응하는 평탄화층(117)은 식각 공정 시 예비 화소 정의막(119p)에 의해 보호되지 못하므로, 제거될 수 있다.

도 10a 내지 도 10g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 구체적으로, 도 6을 기초로 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 10a 내지 도 10g에 있어서, 도 6 및 도 8a 내지 도 8g와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.

도 10a를 참조하면, 평탄화층(117) 상부에 화소 전극 물질층(310') 및 화소 정의막 물질층(119')을 순차적으로 형성한다. 화소 전극 물질층(310') 및 화소 정의막 물질층(119')을 순차적으로 형성하기 전, 박막트랜지스터(TFT), 패드 전극(PE), 평탄화층(117) 등 형성 과정은 도 9a 내지 도 9d와 동일할 수 있다.

도 10a 내지 도 10g를 참조하면, 화소 정의막 물질층(119') 상에 배치된 제6 마스크(M6)를 통해 영역별로 상이한 두께를 가진 예비 화소 정의막(119p) 및 포토레지스트패턴(PR)을 한 번에 형성할 수 있다(도 10b). 그 다음, 화소 전극 물질층(310') 상에 형성된 예비 화소 정의막(119p) 및 포토레지스트패턴(PR)을 이용하여 화소 전극 물질층(310')을 각각 식각하고, 화소 전극(310) 및 패드 연결 전극(PCE)을 형성한다(도 10b 및 도 10c). 예비 화소 정의막(119p)의 큐어링 공정을 진행하여 예비 화소 정의막(119p)이 화소 전극(310)의 측면을 감쌀 수 있다(도 10c 및 도 10d). 포토레지스트패턴(PR)을 제거하기 위한 식각 공정을 진행한다(도 10e).

식각 공정 시 평탄화층(117)은 단차(ST)를 가질 수 있다. 또한, 주변 영역(PA)에 대응하는 평탄화층(117)의 제3 부분(117c) 중 포토레지스트패턴(PR)에 의해 보호되지 못한 부부은 제거된다. 이와 다르게 주변 영역(PA)에 대응하는 평탄화층(117)의 제3 부분(117c) 중 포토레지스트패턴(PR)에 의해 보호된 부분은 잔존한다. 또한, 도 10e에 도시된 것처럼, 식각 공정 시 포토레지스트패턴(PR)은 전부 식각되어 제거될 수도 있다. 즉, 평탄화층(117)의 제3 부분(117c)을 일부 식각하는 단계와 포토레지스트패턴(PR)을 제거하는 단계는 동시에 이루어질 수 있다.

그 다음, 예비 화소 정의막(119p)이 제거되지 않은 상태에서 패드 연결 전극(PCE)을 단익막이 되도록 식각 공정을 진행한다(도 10e 및 도 10f). 화소 전극(310)의 일부를 노출하도록 제2 예비 화소 정의막(119pb)을 제거하기 위한 식각 공정을 진행한다(도 10f 및 도 10g). 제2 예비 화소 정의막(119pb)을 제거하여 화소 정의막(119)을 형성할 수 있다. 도 8a 내지 도 8g에서 서술하였으므로 도 10a 내지 도 10g에 대한 자세한 내용은 생략한다.

도 11 및 12는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 도 11 및 도 12는 도 4 및 도 6의 일부 변형 실시예에 해당한다. 도 11 및 도 12에 있어서, 도 4 및 도 6와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.

도 11을 참조하면, 디스플레이 장치(1, 도 1 참조)는 표시 영역(DA)에 대응하는 기판(100) 상에 배치되는 박막트랜지스터(TFT) 및 주변 영역(PA)에 대응하는 기판(100) 상에 배치되는 패드부(PAD)를 포함한다. 박막트랜지스터(TFT) 상에 배치되며 패드부(PAD)를 노출시키는 절연층으로서 평탄화층(117)을 포함하고, 평탄화층(117)은 제1 부분(117a) 및 제1 부분(117a)으로부터 일 측으로 연장된 제2 부분(117b)를 포함한다. 이 때, 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(ST)를 가질 수 있다.

이하, 도 11을 참조하여 디스플레이 장치(1)에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명한다.

기판(100) 상에 버퍼층(111)이 배치될 수 있다. 기판(100)과 버퍼층(111) 사이에는 배리어층이 더 포함될 수 있다. 기판(100)과 버퍼층(111) 사이에는 도전층(BML), 전극층(E), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드 전극(SPE)이 배치될 수 있다. 도 4 및 6에 도시된 것과 다르게 전극층(E) 등이 도전층(BML)과 서로 다른 층에 배치되지 않는다. 도전층(BML), 전극층(E), 제1 전극(CE1) 및 보조 패드 전극(SPE)이 동일 층에 배치되므로, 도전층(BML), 전극층(E), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드 전극(SPE)은 하나의 금속층을 패터닝하여 동시에 형성할 수 있다. 따라서, 디스플레이 장치(1)를 제조하기 위한 마스크의 개수가 감소할 수 있다.

버퍼층(111) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A) 상에는 게이트 절연층(113)이 배치될 수 있다. 도 11에 도시된 것처럼, 게이트 절연층(113)은 반도체층(A)의 일부와 중첩되도록 패터닝될 수 있다.

게이트 절연층(113) 상에는 반도체층(A)과 적어도 일부 중첩되도록 게이트 전극(G)이 배치될 수 있다. 또한, 게이트 절연층(113) 상에는 제1 브리지(bridge) 전극(BE1), 제2 브리지 전극(BE2), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)이 배치될 수 있다.

제1 브리지 전극(BE1)은 게이트 절연층(113) 및 버퍼층(111)에 각각 형성된 콘택홀들을 통해 도전층(BML) 및 반도체층(A)에 각각 연결될 수 있다. 도전층(BML)과 반도체층(A)은 제1 브리지 전극(BE1)을 통해 전기적으로 연결될 수 있다.

제2 브리지 전극(BE2)은 게이트 절연층(113) 및 버퍼층(111)에 각각 형성된 콘택홀들을 통해 전극층(E) 및 반도체층(A)에 각각 연결될 수 있다. 전극층(E)과 반도체층(A)은 제2 브리지 전극(BE2)을 통해 전기적으로 연결될 수 있다.

스토리지 커패시터(Cst)의 제1 전극(CE1)과 제2 전극(CE2)은 게이트 절연층(113) 및 버퍼층(111)을 사이에 두고 서로 중첩할 수 있다. 게이트 절연층(113) 및 버퍼층(111)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 도 11에서는 스토리지 커패시터(Cst)의 제2 전극(CE2)이 게이트 전극(G)과 동일 물질을 포함하도록 도시하고 있으나, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 반도체층(A)과 동일 물질을 포함할 수도 있다. 스토리지 커패시터(Cst)의 제2 전극(CE2)은 반도체층(A)과 동일 층에 배치될 수도 있다.

게이트 전극(G), 제1 브리지 전극(BE1), 제2 브리지 전극(BE2) 및 스토리지 커패시터(Cst)의 제2 전극(CE2) 상에는 전극 보호층(EPL)이 배치되고, 패드 전극(PE) 상에는 패드 보호층(PPL)이 배치될 수 있다.

게이트 전극(G), 제1 브리지 전극(BE1), 제2 브리지 전극(BE2), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 무기 보호층(PVX)으로 커버될 수 있다.

무기 보호층(PVX) 상에는 평탄화층(117)이 배치되고, 평탄화층(117)은 박막트랜지스터(TFT)와 화소 전극(310)을 연결하기 위한 콘택홀을 포함한다. 평탄화층(117)은 패드부(PAD)를 노출하도록 배치될 수 있다. 즉, 평탄화층(117)은 주변 영역(PA)에 배치되지 않으며, 패드부(PAD)와 중첩되지 않을 수 있다.

평탄화층(117) 상에는 화소 정의막(119)이 배치될 수 있다. 화소 정의막(119)은 화소 전극(310)의 가장자리를 덮으며 화소 전극(310)의 일부를 노출하는 개구를 가질 수 있다. 평탄화층(117)과 화소 정의막(119)은 동일 식각면(s, s')을 가질 수 있다.

일 실시예에 있어서, 도 12에 도시된 것처럼, 패드 전극(PE) 상에 패드 연결 전극(PCE)이 배치될 수 있다. 디스플레이 장치(1)는 주변 영역(PA)에 대응하는 무기 보호층(PVX) 상에 배치되고, 평탄화층(117)과 동일 물질을 포함하는 절연층(118)을 더 포함할 수 있다. 절연층(118)은 패드 전극(PE)과 패드 연결 전극(PCE) 사이에 배치될 수 있으며, 패드 연결 전극(PCE)과 적어도 일부 중첩할 수 있다. 패드 연결 전극(PCE)과 중첩된 절연층(118)의 표면은 경사를 가질 수 있다.

도 11 및 도 12에 도시된 일 실시예에 따른 디스플레이 장치(1)를 제조할 때 도 9b 내지 도 9i, 도 10a 내지 도 10g에서 서술한 디스플레이 장치의 제조 방법이 동일하게 적용될 수 있다.

도 13은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 도 13에 있어서, 도 4와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.

도 13을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(1, 도 1 참조)의 표시 영역(DA) 상에는 적어도 하나의 박막트랜지스터(TFT) 및 박막트랜지스터(TFT)와 연결된 디스플레이 소자가 배치될 수 있다.

본 실시예에 따른 디스플레이 장치(1)의 표시 영역(DA)은 제1 내지 제3 화소(PX1, PX2, PX3)를 구비한다. 물론 이는 예시적인 것으로서, 디스플레이 장치(1)는 더 많은 화소들을 구비할 수 있다. 아울러 도 13에서는 제1 내지 제3 화소(PX1, PX2, PX3)가 서로 인접한 것처럼 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 내지 제3 화소(PX1, PX2, PX3) 사이에는 다른 배선 등의 구성요소들이 개재될 수도 있다. 이에 따라 예컨대 제1 화소(PX1)와 제2 화소(PX2)는 서로 인접하여 위치한 화소들이 아닐 수 있다. 또한, 도 13에서 제1 내지 제3 화소(PX1, PX2, PX3)의 단면들은 동일한 방향에서의 단면들이 아닐 수 있다.

제1 내지 제3 화소(PX1, PX2, PX3)는 각각 발광 영역(EA)을 포함한다. 발광 영역(EA)은 빛이 생성되어 외부로 출사되는 영역일 수 있다. 발광 영역(EA) 사이에는 비발광 영역(NEA)이 배치되어, 상기 비발광 영역(NEA)에 의해서 발광 영역(EA)이 구분될 수 있다.

제1 내지 제3 화소(PX1, PX2, PX3)는 서로 다른 광을 구현할 수 있다. 예컨대, 제1 화소(PX1)는 적색 광을, 제2 화소(PX2)는 녹색 광을, 제3 화소(PX3)는 청색 광을 구현할 수 있다. 평면상에서 볼 때, 발광 영역(EA)은 다양한 다각형 또는 원형의 형상을 할 수 있으며, 스트라이프 배열, 펜타일 배열 등 다양한 배열을 할 수 있음은 물론이다.

한편, 본 실시예에 따른 디스플레이 장치(1)는, 발광 영역(EA)에 각각 대응하여 제1 양자점층(220a), 제2 양자점층(220b) 및 투과층(220c)을 구비할 수 있다. 제1 양자점층(220a), 제2 양자점층(220b) 및 투과층(220c)은 양자점(Quantum Dot)과 금속 나노 입자를 포함할 수 있다.

예컨대, 제1 화소(PX1)는 제1 양자점층(220a)을 포함하고, 제2 화소(PX2)는 제2 양자점층(220b)을 포함하고, 제3 화소(PX3)는 투과층(220c)을 포함할 수 있다.

본 실시예에서, 제1 양자점층(220a) 및 제2 양자점층(220b)에 포함된 양자점들의 평균 크기는 서로 상이할 수 있다.

이하, 본 발명의 일 실시예에 따른 디스플레이 장치(1)에 대해서 도 13에 도시된 적층순서에 따라 구체적으로 설명하기로 한다.

기판(100, 이하 하부 기판으로 지칭함)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 하부 기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다.

하부 기판(100) 상에는 도전층(BML)이 배치되고, 버퍼층(111) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A) 상에는 게이트 절연층(113)을 사이에 두고, 상기 반도체층(A)과 적어도 일부 중첩되도록 게이트 전극(G)이 배치될 수 있다.

게이트 전극(G)을 덮도록 층간 절연층(115)이 구비될 수 있다. 층간 절연층(115) 상부에는 소스 전극 및 드레인 전극 등이 배치될 수 있다.

소스 전극 및 드레인 전극 상에는 평탄화층(117)이 배치되며, 평탄화층(117) 상에 제1 내지 제3 발광 소자(300a, 300b, 300c)가 배치될 수 있다. 제1 내지 제3 발광 소자(300a, 300b, 300c)는 각각 화소 전극(310), 유기 발광층을 포함하는 중간층(320) 및 대향 전극(330)을 공통적으로 포함한다.

평탄화층(117) 상에는 화소 정의막(119)이 배치될 수 있다. 일 실시예에 있어서, 도 13에 도시된 것처럼, 평탄화층(117)과 화소 정의막(119)은 동일 식각면(s, s')을 가질 수 있다. 평탄화층(117)과 화소 정의막(119)은 동일한 식각 공정에 의해 동시에 형성될 수 있으며, 동일 식각면(s, s')을 포함할 수 있다. 화소 정의막(119)을 마스크로 이용하여 평탄화층(117)의 일부가 식각될 수 있으며, 화소 정의막(119)의 외측면과 평탄화층(117)의 측면은 동일 식각면(s, s') 상에 위치할 수 있다. 화소 정의막(119)의 외측면과 평탄화층(117)의 제1 부분(117a)의 측면은 동일 식각면(s, s') 상에 위치할 수 있다.

화소 정의막(119)이 평탄화층(117)의 제1 부분(117a)과 동일 식각면(s, s')을 가지는 경우, 화소 정의막(119)은 제1 부분(117a)에 대응하여 배치될 수 있다. 화소 정의막(119)은 제1 부분(117a)에 대응하여 배치되고, 제2 부분(117b)에는 배치되지 않을 수 있다. 화소 정의막(119)은 제2 부분(117b)에 대응하는 부분에서 제거될 수 있다. 화소 정의막(119)의 두께(t)와 평탄화층(117)의 단차(ST)를 더한 값만큼 유기물로 이루어진 절연층이 제거될 수 있다. 이러한 경우, 발광 소자(300)와 인접한 화소 정의막(119) 및 평탄화층(117)이 일부 제거되므로, 디스플레이 장치(1) 내의 유기물의 체적(volume)을 감소시켜 유기물의 아웃개싱을 최소화할 수 있다. 따라서, 디스플레이 장치(1)가 태양광에 장시간 노출되더라도 태양광에 의한 유기물의 분해를 방지 또는 최소화할 수 있으므로, 아웃개싱에 의한 화소 수축 등과 같은 결함이 방지될 수 있다. 디스플레이 장치(1)의 신뢰성이 향상될 수 있다.

제1 내지 제3 발광 소자(300a, 300b, 300c)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막봉지층(400)으로 덮어 보호될 수 있다. 박막봉지층(400)은 표시 영역(DA)을 덮으며 표시 영역(DA) 외측까지 연장될 수 있다. 박막봉지층(400)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함한다. 예컨대, 박막봉지층(400)은 제1 무기봉지층(410), 유기봉지층(420) 및 제2 무기봉지층(430)을 포함할 수 있다.

제1 무기봉지층(410)은 대향 전극(330)을 덮으며, 산화규소, 질화규소, 및/또는 트라이산질화규소 등을 포함할 수 있다. 도시되지는 않았으나, 필요에 따라 제1 무기봉지층(410)과 대향 전극(330) 사이에 캡핑층 등의 다른 층들이 개재될 수도 있다. 제1 무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기봉지층(420)은 이러한 제1 무기봉지층(410)을 덮으며, 제1 무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다.

박막봉지층(400)은 전술한 다층 구조를 통해 박막봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1 무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2 무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 표시 영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.

상술한 바와 같이 평탄화층(117)의 제2 부분(117b)에 대응하는 부분에서 유기물로 이루어진 절연층이 제거될 수 있다. 절연층이 제거된 만큼 유기봉지층(420)이 더 배치될 수 있다. 절연층이 제거된 만큼 유기봉지층(420)의 두께(t4)가 두꺼워질 수 있으므로, 외부로부터 유입된 이물 등이 대향 전극(330)에 도달하기 어려우므로 발광 소자(300)의 열화 발생을 방지할 수 있다. 외부로부터 유입된 이물 등에 의해 박막봉지층(400)이 손상되고, 박막봉지층(400) 손상에 의해 발광 소자(300)의 열화 발생을 방지할 수 있다.

상부 기판(200)은 하부 기판(100) 상부에 위치하며, 대향 전극(330)이 상부 기판(200)과 하부 기판(100) 사이에 개재되도록 한다. 상부 기판(200)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 만일 상부 기판(200)이 플렉서블 또는 벤더블 특성을 갖는다면, 상부 기판(200)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 상부 기판(200)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.

상부 기판(200)의 하부 기판(100) 방향의 하면 상에는 차광층(230)이 배치된다. 차광층(230)은 제1 내지 제3 발광 소자(300a, 300b, 300c)에 각각 대응하여 개구들을 포함하며, 상기 개구들 내에 각각 제1 내지 제3 필터층(210a, 210b, 210c)이 위치한다. 차광층(230)은 블랙 매트릭스로서 색선명도 및 콘트라스트를 향상시키기 위한 층일 수 있다. 차광층(230)은 흑색 안료, 흑색 염료 또는 흑색의 입자 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 차광층(230)은 Cr 또는 CrO_X, Cr/CrO_X, Cr/CrO_X/CrN_Y, 수지(Carbon 안료, RGB 혼합안료), Graphite, Non-Cr계 등의 재료를 포함할 수 있다.

제1 필터층(210a)은 630nm 내지 780nm에 속하는 파장의 광만을 통과시키고, 제2 필터층(210b)은 495nm 내지 570nm에 속하는 파장의 광만을 통과시키며, 제3 필터층(210c)은 450nm 내지 495nm에 속하는 파장의 광만을 통과시킬 수 있다. 제1 내지 제3 필터층(210a, 210b, 210c)은 디스플레이 장치(1)에 있어서 외광 반사를 줄이는 역할을 할 수 있다.

차광층(230) 상에는 제1 상부 절연층(240)이 배치된다. 제1 상부 절연층(240)은 제1 발광 소자(300a)에 대응하는 제1-1 개구(241a), 제2 발광 소자(300b)에 대응하는 제1-2 개구(241b) 및 제3 발광 소자(300c)에 대응하는 제1-3 개구(241c)를 포함한다. 제1-1 개구(241a) 내에 제1 양자점층(220a)이 위치하며, 제1-2 개구(241b) 내에는 제2 양자점층(220b)이 위치하고, 제1-3 개구(241c) 내에는 투과층(220c)이 위치한다. 제1 양자점층(220a) 및 제2 양자점층(220b)은 잉크젯 프린팅 방식으로 형성될 수 있다.

제1 상부 절연층(240)은 예컨대, 유기 물질을 포함할 수 있다. 경우에 따라, 제1 상부 절연층(240)이 차광층의 기능을 하도록 차광 물질을 포함할 수 있다. 차광 물질은 예컨대, 흑색 안료, 흑색 염료, 흑색의 입자 또는 금속 입자 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 제1 상부 절연층(240)은 청색일 수 있다.

제1 양자점층(220a)은 화소 전극(310) 상의 중간층(320)에서 생성된 제1 파장대역의 광을 제2 파장대역의 광으로 변환시킬 수 있다. 예컨대 화소 전극(310) 상의 중간층(320)에서 450nm 내지 495nm에 속하는 파장의 광이 생성되면, 제1 양자점층(220a)은 이 광을 630nm 내지 780nm에 속하는 파장의 광으로 변환시킬 수 있다. 이에 따라 제1 화소(PX1)에서는 630nm 내지 780nm에 속하는 파장의 광이 상부 기판(200)을 통해 외부로 방출된다.

제2 양자점층(220b)은 화소 전극(310) 상의 중간층(320)에서 생성된 제1 파장대역의 광을 제3 파장대역의 광으로 변환시킬 수 있다. 예컨대 화소 전극(310) 상의 중간층(320)에서 450nm 내지 495nm에 속하는 파장의 광이 생성되면, 제2 양자점층(220b)은 이 광을 495nm 내지 570nm에 속하는 파장의 광으로 변환시킬 수 있다. 이에 따라 제2 화소(PX2)에서는 495nm 내지 570nm에 속하는 파장의 광이 상부 기판(200)을 통해 외부로 방출된다.

제1 양자점층(220a)과 제2 양자점층(220b) 각각은 수지 내에 양자점들이 분산되어 있는 형태를 가질 수 있다. 양자점은 카드뮴설파이드(CdS), 카드늄텔레라이드(CdTe), 징크설파이드(ZnS) 또는 인듐포스파이드(InP) 등의 반도체 물질을 포함한다. 양자점은 그 크기가 수 나노미터일 수 있으며, 양자점의 사이즈에 따라 변환 후의 광의 파장이 달라지게 된다. 제1 양자점층(220a)과 제2 양자점층(220b)이 포함하는 수지는 투광성 물질이라면 어떤 것이든 사용 가능하다. 예컨대, 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane)와 같은 고분자 수지를 제1 양자점층(220a)과 제2 양자점층(220b) 형성용 물질로 이용할 수 있다.

제3 화소(PX3)에서는 중간층(320)에서 생성된 제1 파장의 광을, 파장 변환 없이 외부로 방출할 수 있다. 따라서 제3 화소(PX3)는 양자점층을 갖지 않을 수 있다. 이처럼 제1-3 개구(241c) 내에는 양자점층이 필요하지 않을 수 있기에, 투광성 수지로 형성된 투과층(220c)이 위치할 수 있다. 투과층(220c)은 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane)를 포함할 수 있다. 물론 경우에 따라 도 13에 도시된 것과 달리 제1-3 개구(241c) 내에 투과층(220c)이 존재하지 않을 수도 있다.

이러한 본 실시예에 따른 디스플레이 장치는, 제1 화소(PX1)에서는 제2 파장대역의 광이 외부로 방출되고, 제2 화소(PX2)에서는 제3 파장대역의 광이 외부로 방출되며, 제3 화소(PX3)에서는 제1 파장대역의 광이 외부로 방출된다. 따라서 본 실시예에 따른 디스플레이 장치(1)는 풀컬러 이미지를 표시할 수 있다.

제1 상부 절연층(240) 상에는 제2 상부 절연층(250)이 배치된다. 제2 상부 절연층(250)은 제1-1 개구(241a)에 대응하는 제2-1 개구(251a), 제1-2 개구(241b)에 대응하는 제2-2 개구(251b) 및 제1-3 개구(241c)에 대응하는 제2-3 개구(251c)를 포함한다.

제1-1 개구(241a) 및 제1-2 개구(241b) 내에 각각 위치하는 제1 양자점층(220a) 및 제2 양자점층(220b)은 잉크젯 프린팅 방식으로 형성될 수 있으며, 제2-1 개구(251a) 및 제2-2 개구(251b)는 잉크젯 프린팅 시 노즐에 의해 분사된 잉크가 떨어져 이동하는 통로일 수 있다. 제2-1 개구(251a) 및 제2-2 개구(251b)를 포함하는 제2 상부 절연층(250)을 통해 이동한 잉크는 제1-1 개구(241a) 및 제1-2 개구(241b) 내에 각각 도달하게 되고, 제1 양자점층(220a) 및 제2 양자점층(220b)을 형성할 수 있다.

제2 상부 절연층(250)은 차광 물질을 포함할 수 있다. 예컨대, 차광 물질은 흑색 안료, 흑색 염료, 흑색의 입자 또는 금속 입자 중 적어도 하나를 포함할 수 있다. 또한, 일 실시예에 있어서, 제2 상부 절연층(250)은 청색일 수 있다. 상술한 바와 같이 제1 상부 절연층(240)도 차광 물질을 포함할 수 있으나, 잉크젯 프린팅 방식을 통해 제1 양자점층(220a) 및 제2 양자점층(220b)을 형성하기 위해서 제1 상부 절연층(240)과 제2 상부 절연층(250)을 구성하는 물질이 상이할 수 있다.

일 예로, 잉크젯 프린팅 시 노즐에 의해 분사된 잉크가 이동하는 통로인 제2 상부 절연층(250)은 잉크와 친화성이 없는 물질을 포함할 수 있다. 또한, 잉크가 쌓여 제1 양자점층(220a) 및 제2 양자점층(220b)이 형성되는 제1 상부 절연층(240)은 잉크와 친화성이 있는 물질을 포함할 수 있다.

도 13에서는 제1 상부 절연층(240) 및 제2 상부 절연층(250)을 모두 도시하고 있으나, 제2 상부 절연층(250)은 생략될 수 있으며, 제1 상부 절연층(240)만 상부 기판(200) 상에 배치될 수도 있다.

하부 기판(100)과 상부 기판(200) 사이에는 충진재(600)가 더 배치될 수 있다. 충진재(600)는 외부 압력 등에 대해서 완충작용을 할 수 있다. 충진재(600)는 메틸 실리콘(methyl silicone), 페닐 실리콘(phenyl silicone), 폴리이미드 등의 유기물질로 이루어질 수 있다. 그러나 이에 한정되는 것은 아니며, 충진재(600)는 유기 실런트인 우레탄계 수지, 에폭시계 수지, 아크릴계 수지, 또는 무기 실런트인 실리콘 등으로도 이루어질 수 있다.

도 14는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 구체적으로 도 14는 도 1의 디스플레이 장치를 I-I' 및 II-II'을 따라 절취한 예시적인 단면도이다. 도 14에 있어서, 도 4와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.

도 14를 참조하면, 디스플레이 장치(1)는 표시 영역(DA)과 주변 영역(PA)을 구비한다. 기판(100)은 표시 영역(DA) 및 주변 영역(PA)에 대응하는 영역을 구비할 수 있다.

도 14의 표시 영역(DA)을 참조하면, 기판(100) 상에 도전층(BML), 박막트랜지스터(TFT) 및 발광 소자(300)가 배치될 수 있다. 이에 대한 자세한 내용은 도 4에서 서술하였다.

발광 소자(300) 상에는 박막봉지층(400)이 배치될 수 있다. 박막봉지층(400)은 표시 영역(DA) 전체를 커버하며, 주변 영역(PA) 측으로 연장되어 주변 영역(PA)의 일부를 커버하도록 배치될 수 있다. 박막봉지층(400)는 공통 전압 공급라인(CVL)의 외측까지 연장될 수 있다.

박막봉지층(400)은 제1 무기봉지층(410), 제2 무기봉지층(430) 및 이들 사이에 개재되는 유기봉지층(420)을 포함할 수 있다.

대향 전극(330)의 일부(330a)는 주변 영역(PA) 측으로 연장되어 공통 전압 공급라인(CVL)과 중첩할 수 있다. 대향 전극(330)의 일부(330a)와 공통 전압 공급라인(CVL) 사이에는 연결 배선(CL)이 배치될 수 있다. 연결 배선(CL)은 공통 전압 공급라인(CVL)과 대향 전극(330)을 전기적으로 연결하여 공통 전압이 대향 전극(330)에 전달될 수 있도록 할 수 있다.

도 14에 도시하지 않았으나, 주변 영역(PA) 상에는 구동 회로 영역이 위치한다. 예컨대, 구동 회로 영역에는 게이트 구동 회로부가 배치될 수 있다. 게이트 구동 회로부는 박막트랜지스터들을 포함하며, 박막트랜지스터들과 연결된 배선을 포함할 수 있다.

버퍼층(111), 층간 절연층(115), 무기 보호층(PVX)은 주변 영역(PA)으로 연장될 수 있다.

주변 영역(PA)에 대응하는 무기 보호층(PVX) 상에는 제1 댐부(DAM1), 제2 댐부(DAM2) 및 마스크 지지대(MS)가 배치될 수 있다. 제1 댐부(DAM1), 제2 댐부(DAM2) 및 마스크 지지대(MS)는 평면 상에서 표시 영역(DA)의 외곽을 둘러싸도록 배치될 수 있다. 즉, 제1 댐부(DAM1)가 표시 영역(DA)의 외곽을 둘러싸도록 배치되고, 제2 댐부(DAM2)가 제1 댐부(DAM1)의 외곽을 둘러싸도록 배치되고, 마스크 지지대(MS)가 제2 댐부(DAM2)의 외곽을 둘러싸도록 배치될 수 있다.

제1 댐부(DAM1) 및 제2 댐부(DAM2)는 박막봉지층(400)의 유기봉지층(420)이 기판(100) 외측으로 오버플로우되는 것을 방지하는 역할을 할 수 있다. 마스크 지지대(MS)는 대향 전극(330) 등을 형성할 때 사용되는 오픈 마스크를 지지하는 역할을 할 수 있다.

박막봉지층(400) 중 제1 무기봉지층(410) 및 제2 무기봉지층(430)은 제1 댐부(DAM1) 및 제2 댐부(DAM2)와 일부 중첩될 수 있다. 이와 다르게 도 14에 도시된 것처럼, 제1 무기봉지층(410) 및 제2 무기봉지층(430)은 마스크 지지대(MS)와 중첩되지 않을 수 있다.

제1 댐부(DAM1), 제2 댐부(DAM2) 및 마스크 지지대(MS)는 2중층 구조로 구비될 수 있다. 제1 댐부(DAM1), 제2 댐부(DAM2) 및 마스크 지지대(MS)는 각각 평탄화층(117) 및 화소 정의막(119)과 동일 물질을 포함하는 주변 절연층(117s, 119s)들을 포함할 수 있다. 제1 댐부(DAM1), 제2 댐부(DAM2) 및 마스크 지지대(MS)를 각각 이루는 주변 절연층(117s, 119s)들은 평탄화층(117) 및 화소 정의막(119)과 동일 층에 배치될 수 있다.

제1 댐부(DAM1), 제2 댐부(DAM2) 및 마스크 지지대(MS)를 각각 이루는 주변 절연층(117s, 119s)들 사이에는 주변 전극층(310a, 310b, 310c)들이 개재될 수 있다. 주변 전극층(310a, 310b, 310c)들 각각은 화소 전극(310)과 동일 물질을 포함할 수 있다. 주변 전극층(310a, 310b, 310c)들 각각은 화소 전극(310)과 동일 층에 배치될 수 있다. 주변 전극층(310a, 310b, 310c)들 각각은 제2 주변 절연층(119s)에 둘러싸여 있을 수 있다.

제1 주변 절연층(117s)과 제2 주변 절연층(119s)은 동일 식각면을 가질 수 있다. 제1 주변 절연층(117s)의 측면과 제2 주변 절연층(119s)의 측면은 동일 식각면 상에 위치할 수 있다.

마스크 지지대(MS)의 폭은 제1 댐부(DAM1)의 폭보다 넓을 수 있다. 마스크 지지대(MS)의 폭은 제2 댐부(DAM2)의 폭보다 넓을 수 있다. 일 예로, 마스크 지지대(MS)의 폭은 제1 댐부(DAM1)의 폭의 약 4배 내지 6배일 수 있다.

본 발명의 일 실시예에 따른 디스플레이 장치(1)에 포함된 화소 정의막(119)과 평탄화층(117)은 동일 식각면을 가질 수 있다. 화소 정의막(119)과 평탄화층(117)이 식각되어 제거되는 만큼 박막봉지층(400)에서 유기봉지층(420)의 두께(t4)가 두꺼워질 수 있으므로, 외부로부터 유입된 이물 등이 대향 전극(330)에 도달하기 어려우므로 발광 소자(300)의 열화 발생을 방지할 수 있다. 외부로부터 유입된 이물 등에 의해 박막봉지층(400)이 손상되고, 박막봉지층(400) 손상에 의해 발광 소자(300)의 열화 발생을 방지할 수 있다.

또한, 디스플레이 장치(1) 내의 유기물의 체적(volume)을 감소시켜 유기물의 아웃개싱을 최소화할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

1: 디스플레이 장치
10: 디스플레이 패널
117a: 제1 부분
117b: 제2 부분
117c: 제3 부분
117: 평탄화층
118: 절연층
119: 화소 정의막
119p: 예비 화소 정의막
PR: 포토레지스트패턴
M1, M2, M3, M4, M5, M6: 제1 내지 제6 마스크
ST: 단차

Claims

표시 영역 및 상기 표시 영역을 둘러싼 주변 영역을 포함하는 기판;
상기 표시 영역에 대응하는 상기 기판 상에 배치되는 박막트랜지스터;
상기 주변 영역에 대응하는 상기 기판 상에 배치되는 패드부;
상기 박막트랜지스터 상에 배치되고, 상기 패드부를 노출하는 제1 절연층;
상기 제1 절연층 상에 배치되고, 상기 박막트랜지스터와 전기적으로 연결되며 화소 전극, 중간층 및 대향 전극을 포함하는 발광 소자; 및
상기 제1 절연층 상에 배치되며 상기 화소 전극의 가장자리를 덮는 화소 정의막;을 구비하고,
상기 제1 절연층의 측면과 상기 화소 정의막의 측면은 동일 식각면 상에 위치한, 디스플레이 장치.
제1 항에 있어서,
상기 제1 절연층은 제1 부분과, 상기 제1 부분으로부터 연장된 제2 부분을 포함하고,
상기 제1 절연층의 상면은 상기 제1 부분과 상기 제2 부분 사이의 단차를 갖는, 디스플레이 장치.
제2 항에 있어서,
상기 기판으로부터 상기 제1 부분의 상면까지의 수직거리는 상기 기판으로부터 상기 제2 부분의 상면까지의 수직거리보다 먼, 디스플레이 장치.
제2 항에 있어서,
상기 제1 부분의 측면과 상기 화소 정의막의 외측면은 동일 식각면 상에 위치한, 디스플레이 장치.
제2 항에 있어서,
상기 화소 전극 및 상기 화소 정의막은 상기 제1 부분에 대응하여 배치된, 디스플레이 장치.
제1 항에 있어서,
상기 패드부는,
패드 전극; 및
상기 패드 전극 상에 배치되고, 상기 패드 전극과 적어도 일부 접촉하는 패드 연결 전극;을 포함하는, 디스플레이 장치.
제6 항에 있어서,
상기 주변 영역에 배치되고, 상기 제1 절연층과 동일 물질을 포함하는 제2 절연층을 더 포함하고,
상기 제2 절연층은 상기 패드 전극과 상기 패드 연결 전극 사이에 배치되고, 상기 패드 연결 전극과 적어도 일부 중첩하는, 디스플레이 장치.
제7 항에 있어서,
상기 패드 연결 전극과 중첩된 상기 제2 절연층의 표면은 경사를 갖는, 디스플레이 장치.
제6 항에 있어서,
상기 패드 전극 상에 배치되고, 상기 패드 전극의 일부를 노출하는 콘택홀을 갖는 제3 절연층을 더 포함하고,
상기 패드 연결 전극의 일부는 상기 제3 절연층의 상면과 접촉하는, 디스플레이 장치.
제9 항에 있어서,
일 방향을 따르는 상기 패드 연결 전극의 너비는 상기 콘택홀에 의해 노출된 상기 패드 전극의 너비보다 넓은, 디스플레이 장치.
제6 항에 있어서,
상기 화소 전극은 삼중막을 가지며 상기 패드 연결 전극은 단일막을 갖는, 디스플레이 장치.
제1 항에 있어서,
상기 주변 영역에 대응하여 배치되고, 제1 주변 절연층, 상기 제1 주변 절연층 상에 배치된 제2 주변 절연층 및 상기 제1 주변 절연층과 상기 제2 주변 절연층 사이에 개재된 주변 전극층을 포함하는 댐부를 더 포함하는, 디스플레이 장치.
제12 항에 있어서,
상기 제1 주변 절연층의 측면과 상기 제2 주변 절연층의 측면은 동일 식각면 상에 위치한, 디스플레이 장치.
표시 영역 및 상기 표시 영역을 둘러싼 주변 영역을 포함한 기판을 준비하는 단계;
상기 표시 영역 상에 박막트랜지스터를 형성하는 단계;
상기 박막트랜지스터 상에 제1 절연층, 화소 전극 물질층 및 화소 정의막 물질층을 순차적으로 형성하는 단계;
제1 마스크를 이용하여 상기 화소 정의막 물질층을 패턴화하여 상기 제1 절연층의 제1 부분 상에 예비 화소 정의막을 형성하는 단계;
상기 예비 화소 정의막을 이용하여 상기 화소 전극 물질층을 식각하여 화소 전극을 형성하는 단계; 및
상기 예비 화소 정의막을 이용하여 상기 제1 절연층의 상기 제1 부분에서 연장된 제2 부분을 일부 식각하는 단계;
를 포함하는, 디스플레이 장치의 제조 방법.
제14 항에 있어서,
상기 주변 영역 상에 패드 전극을 형성하는 단계;
상기 패드 전극 상에 상기 패드 전극의 일부를 노출시키는 콘택홀을 갖는 무기 보호층을 형성하는 단계; 및
상기 콘택홀을 통해 상기 패드 전극과 전기적으로 연결되는 패드 연결 전극을 형성하는 단계;를 더 포함하는, 디스플레이 장치의 제조 방법.
제15 항에 있어서,
상기 패드 연결 전극을 형성하는 단계는,
상기 패드 전극 상에 패드 연결 전극 물질층을 형성하는 단계;
상기 패드 연결 전극 물질층 상에 포토레지스트패턴을 형성하는 단계; 및
상기 포토레지스트패턴을 이용하여 상기 패드 연결 전극 물질층을 식각하는 단계;를 포함하는, 디스플레이 장치의 제조 방법.
제16 항에 있어서,
상기 포토레지스트패턴은 상기 제1 마스크를 이용하여 상기 주변 영역에 대응하는 상기 화소 정의막 물질층을 패턴화하여 형성된, 디스플레이 장치의 제조 방법.
제17 항에 있어서,
상기 예비 화소 정의막의 두께는 상기 포토레지스트패턴의 두께보다 두꺼운, 디스플레이 장치의 제조 방법.
제16 항에 있어서,
상기 포토레지스트패턴을 이용하여 상기 주변 영역에 대응하는 상기 제1 절연층의 제3 부분을 일부 식각하는 단계를 더 포함하는, 디스플레이 장치의 제조 방법.
제19 항에 있어서,
상기 포토레지스트패턴을 제거하는 단계를 더 포함하고,
상기 포토레지스트패턴을 제거하는 단계 및 상기 제3 부분을 일부 식각하는 단계는 동시에 이루어지는, 디스플레이 장치의 제조 방법.
제15 항에 있어서,
상기 패드 연결 전극은 삼중막으로 형성되고,
상기 패드 연결 전극의 삼중막 중 상기 패드 전극에 인접한 막을 제외한 나머지 두 개의 막을 제거하는 단계를 더 포함하는, 디스플레이 장치의 제조 방법.
제14 항에 있어서,
상기 예비 화소 정의막은 상기 화소 전극의 가장자리를 덮는 제1 예비 화소 정의막 및 상기 제1 예비 화소 정의막으로 둘러싸인 제2 예비 화소 정의막을 포함하고,
상기 제1 예비 화소 정의막의 두께는 상기 제2 예비 화소 정의막의 두께보다 두꺼운, 디스플레이 장치의 제조 방법.
제22 항에 있어서,
상기 제2 예비 화소 정의막을 제거하여 화소 정의막을 형성하는 단계를 더 포함하는, 디스플레이 장치의 제조 방법.
제14 항에 있어서,
상기 예비 화소 정의막을 상기 화소 전극의 측면과 접촉하도록 형성하는 단계를 더 포함하는, 디스플레이 장치의 제조 방법.
제14 항에 있어서,
상기 제1 마스크는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)인, 디스플레이 장치의 제조 방법.