KR20210022187A - 표시 장치 - Google Patents

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KR20210022187A
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semiconductor layer
buffer layer
disposed
light blocking
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KR1020190100865A
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박준석
문연건
김명화
김태상
김형준
박근철
손상우
임준형
전경진
최혜림
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Abstract

표시 장치가 제공된다. 표시 장치는 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 발광 소자를 포함하는 화소, 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터, 및 상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 전압을 상기 구동 트랜지스터에 인가하기 위한 스위칭 트랜지스터를 포함하고, 상기 구동 트랜지스터는 제1 반도체층 및 상기 제1 반도체층 상에 배치된 제1 게이트 전극을 포함하고, 상기 스위칭 트랜지스터는 제2 반도체층 및 상기 제2 반도체층 상에 배치된 제2 게이트 전극을 포함하고, 상기 구동 트랜지스터의 하부에 배치된 차광층 및 제1 버퍼층을 더 포함하되, 상기 차광층 및 상기 제1 버퍼층은 상기 스위칭 트랜지스터와 비중첩한다.

Description

표시 장치 {Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
이러한 표시 장치는 표시 패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되는 화소들을 포함한다. 화소들 각각은 스위칭 소자로서 박층 트랜지스터를 이용하여 게이트 라인에 게이트 신호가 공급될 때 데이터 라인으로부터 데이터 전압을 공급받는다. 화소들 각각은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 UHD(Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 출시되고 있으며, 8K UHD(8K Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 개발되고 있다. UHD는 3840×2160 해상도를 나타내며, 8K UHD는 7680×4320 해상도를 나타낸다.
고해상도의 표시 장치의 경우 화소들의 개수가 늘어남에 따라 화소들 각각의 구동 전류가 감소할 수 있으며, 이로 인해 화소들 각각의 구동 트랜지스터의 구동 전압 범위가 줄어들 수 있다.
본 발명이 해결하고자 하는 과제는 구동 트랜지스터의 포지티브 바이어스 스트레스(Positive Bias Stress) 신뢰성을 개선하고, 스위칭 트랜지스터의 채널 길이를 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 발광 소자를 포함하는 화소, 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터, 및 상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 전압을 상기 구동 트랜지스터에 인가하기 위한 스위칭 트랜지스터를 포함하고, 상기 구동 트랜지스터는 제1 반도체층 및 상기 제1 반도체층 상에 배치된 제1 게이트 전극을 포함하고, 상기 스위칭 트랜지스터는 제2 반도체층 및 상기 제2 반도체층 상에 배치된 제2 게이트 전극을 포함하고, 상기 구동 트랜지스터의 하부에 배치된 차광층 및 제1 버퍼층을 더 포함하되, 상기 차광층 및 상기 제1 버퍼층은 상기 스위칭 트랜지스터와 비중첩한다.
상기 차광층의 측면과 상기 제1 버퍼층의 측면은 정렬될 수 있다.
상기 차광층의 폭과 상기 제1 버퍼층의 폭은 실질적으로 동일할 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에 배치된 절연층을 더 포함하고, 상기 구동 트랜지스터는 상기 절연층 상에 배치된 제1 소스 전극 및 제1 드레인 전극을 더 포함하고, 상기 제1 소스 전극은 상기 차광층과 전기적으로 연결될 수 있다.
상기 제1 소스 전극은 상기 절연층 및 상기 제1 버퍼층을 관통하는 컨택홀을 통해 상기 차광층과 접할 수 있다.
상기 스위칭 트랜지스터는 상기 제2 게이트 전극 상에 배치된 제2 소스 전극 및 제2 드레인 전극을 더 포함하고, 상기 제1 소스 전극 및 상기 제2 소스 전극은 동일한 층에 배치될 수 있다.
상기 제1 반도체층은 제1 도체화 영역, 제2 도체화 영역, 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함하고, 상기 제1 소스 전극은 상기 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역과 접하고, 상기 제1 드레인 전극은 상기 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역과 접할 수 있다.
상기 제1 버퍼층은 상기 제1 반도체층과 중첩하되, 상기 제2 반도체층과 비중첩할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 및 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.
상기 제1 버퍼층 상에 배치된 제2 버퍼층을 더 포함하고, 상기 제2 버퍼층은 상기 구동 트랜지스터와 상기 스위칭 트랜지스터 하부에 연속적으로 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판의 상기 표시 영역에 배치된 차광층, 상기 차광층 상에 배치된 제1 버퍼층, 상기 제1 버퍼층 상에 배치된 제2 버퍼층, 상기 제2 버퍼층 상에 배치된 제1 반도체층 및 제2 반도체층, 상기 제1 반도체층 상에 배치된 제1 게이트 전극, 및 상기 제2 반도체층 상에 배치된 제2 게이트 전극을 포함하되, 상기 차광층 및 상기 제1 버퍼층은 상기 제1 반도체층과 중첩하되, 상기 제2 반도체층과 비중첩한다.
상기 차광층의 측면과 상기 제1 버퍼층의 측면은 정렬될 수 있다.
상기 제2 버퍼층은 상기 차광층의 측면 및 상기 제1 버퍼층의 측면과 접할 수 있다.
상기 제2 버퍼층은 상기 기판 상에서 연속적으로 배치될 수 있다.
상기 제1 버퍼층의 수소 함량은 상기 제2 버퍼층의 수소 함량보다 클 수 있다.
상기 제1 버퍼층은 실리콘 질화물층(SiNx) 및 실리콘 산질화물층(SiON) 중 적어도 하나를 포함하고, 상기 제2 버퍼층은 실리콘 산화물충(SiOx)을 포함할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 및 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.
상기 제1 게이트 전극 상에 배치된 제1 소스 전극, 및 상기 제2 게이트 전극 상에 배치된 제2 소스 전극을 더 포함하고, 상기 제1 소스 전극은 상기 제1 반도체층과 전기적으로 연결되고, 상기 제2 소스 전극은 상기 제2 반도체층과 전기적으로 연결될 수 있다.
상기 제1 소스 전극은 상기 차광층과 전기적으로 연결될 수 있다.
상기 제1 소스 전극은 상기 제1 버퍼층 및 상기 제2 버퍼층을 관통하는 컨택홀을 통해 상기 차광층과 접할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 구동 트랜지스터 하부에 상대적으로 수소 함량이 큰 제1 버퍼층을 배치하여 구동 트랜지스터의 포지티브 바이어스 스트레스(Positive Bias Stress) 신뢰성을 개선할 수 있다.
아울러, 스위칭 트랜지스터 하부에는 상대적으로 수소 함량이 적은 제2 버퍼층만을 배치하여 스위칭 트랜지스터의 채널 길이를 최소화할 수 있다. 이에 따라, 설계 자유도를 확보할 수 있으므로, 고해상도 표시 장치를 구현할 수 있다. 또한, 스위칭 트랜지스터의 회로 면적을 감소시킬 수 있으므로, 표시 장치의 데드 스페이스를 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 평면도이다.
도 3은 도 2의 일 화소를 나타내는 회로도이다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다.
도 6은 일 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다.
도 7은 도 5의 I-I' 선 및 도 6의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 8 내지 도 17은 도 7의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(1)의 표시 영역(DA)의 형상 또한 표시 장치(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(1) 및 표시 영역(DA)이 예시되어 있다.
표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다.
표시 영역(DA)은 대체로 표시 장치(1)의 중앙을 차지할 수 있다. 표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 제1 방향(DR1)에 대해 기울어진 마름모 형상일 수도 있다.
도 2는 일 실시예에 따른 표시 장치의 평면도이다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10), 통합 구동부(20) 및 스캔 구동부(SDR)를 포함한다. 통합 구동부(20)는 타이밍 제어부와 데이터 구동부를 포함할 수 있다.
표시 패널(10)은 화소(PX)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(10)의 영상이 보일 수 있다.
표시 영역(DA)에는 화소(PX)들 뿐만 아니라, 화소(PX)들에 접속되는 스캔 라인(SCL1~SCLk, k는 2 이상의 정수)들, 데이터 라인(DTL1~DTLj, j는 2 이상의 정수)들, 및 전원 라인들이 배치될 수 있다. 스캔 라인(SCL)들은 제1 방향(DR1)으로 나란하게 형성되고, 데이터 라인(DTL)들은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 형성될 수 있다. 화소(PX)들 각각은 스캔 라인(SCL)들 중 적어도 어느 하나와 데이터 라인(DTL)들 중 어느 하나에 접속될 수 있다.
화소(PX)들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 스위칭 트랜지스터는 스캔 라인(SCL)으로부터 스캔 신호가 인가되는 경우 턴-온되므로, 데이터 라인(DTL)의 데이터 전압은 구동 트랜지스터의 게이트 전극에 인가될 수 있다. 구동 트랜지스터는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(10)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인(SCL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(SDR) 및 데이터 라인(DTL)들과 라우팅 라인(RL)들 사이에 접속되는 데이터 전압 분배 회로(DMUX)가 배치될 수 있다. 또한, 비표시 영역(NDA)에는 통합 구동부(20)와 전기적으로 연결되는 패드(DP)들이 배치될 수 있다. 이 경우, 통합 구동부(20)와 패드(DP)들은 표시 패널(10)의 일 측 가장자리에 배치될 수 있다.
통합 구동부(20)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 통합 구동부(20)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 라우팅 라인(RL)들과 데이터 전압 분배 회로(DMUX)를 통해 데이터 라인(DTL)들에 공급한다. 또한, 통합 구동부(20)는 스캔 제어 라인(SL)을 통해 스캔 구동부(SDR)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동부(SDR)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(PX)들이 선택되며, 선택된 화소(XP)들에 데이터 전압들이 공급된다. 또한, 통합 구동부(20)는 전원 라인들에 전원 전압들을 공급할 수 있다.
통합 구동부(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역에서 표시 패널(10) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 통합 구동부(20)는 별도의 회로 보드 상에 장착될 수 있다.
패드(DP)들은 통합 구동부(20)에 전기적으로 연결될 수 있다. 도면에 도시하지 않았으나, 회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 표시 패널(10)의 하부로 벤딩(bending)될 수 있다. 이 경우, 회로 보드의 일 측은 표시 패널(10)의 일 측 가장자리에 부착되며, 타 측은 표시 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
스캔 구동부(SDR)는 적어도 하나의 스캔 제어 라인(SL)을 통해 통합 구동부(20)에 연결되어 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(SDR)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인(SCL)들에 순차적으로 출력할 수 있다. 도 2에서는 스캔 구동부(SDR)가 표시 영역(DA)의 일 측, 예를 들어 좌측의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동부(SDR)는 표시 영역(DA)의 양 측, 예를 들어, 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
데이터 전압 분배 회로(DMUX)는 라우팅 라인(RL)들과 데이터 라인(DTL)들 사이에 연결될 수 있다. 데이터 전압 분배 회로(DMUX)에 접속된 라우팅 라인(RL)들의 개수와 데이터 라인(DTL)들의 개수는 1:q (q는 2 이상의 정수)일 수 있다. 데이터 전압 분배 회로(DMUX)는 하나의 라우팅 라인(RL)들에 인가되는 데이터 전압들을 복수의 데이터 라인(DTL)들로 분배하는 역할을 할 수 있다.
전원 공급 회로는 시스템 보드로부터 인가되는 메인 전원으로부터 표시 패널(10)의 구동에 필요한 전압들을 생성하여 표시 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로는 메인 전원으로부터 표시 패널(10)의 발광 소자(EL)들을 구동하기 위한 제1 전원 전압과 제2 전원 전압을 생성하여 표시 패널(10)의 제1 전압 라인(VDD, 도 3에 도시)과 제2 전압 라인(VSS, 도 3에 도시)에 공급할 수 있다. 또한, 전원 공급 회로는 메인 전원으로부터 통합 구동부(20)와 스캔 구동부(SDR)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
전원 공급 회로는 집적 회로로 형성되어 회로 보드 상에 장착될 수 있으나, 이에 제한되지 않는다. 예를 들어, 전원 공급 회로는 통합 구동부(20)에 통합 형성될 수 있다.
도 3은 도 2의 일 화소를 나타내는 회로도이다.
도 3을 참조하면, 화소(PX)는 구동 트랜지스터(DRT), 스위칭 트랜지스터(SCT), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다. 도 3에서는 각 화소(PX)가 하나의 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)와 하나의 커패시터(Cst)를 갖는 2T1C(2Transistor - 1Capacitor) 구조인 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 각 화소(PX)는 더 많은 수의 트랜지스터들과 복수의 커패시터들을 포함할 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이에 제한되지 않는다. 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)는 P 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다. 이하에서는, 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)가 N타입 MOSFET인 경우를 예시하여 설명한다.
구동 트랜지스터(DRT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자(EL)에 구동 전류를 공급함으로써 발광할 수 있다. 즉, 구동 트랜지스터(DRT)는 구동 트랜지스터일 수 있다. 구동 트랜지스터(DRT)의 게이트 전극은 스위칭 트랜지스터(SCT)의 소스 전극에 접속되고, 소스 전극은 발광 소자(EL)의 제1 전극에 접속되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(VDD)에 접속될 수 있다.
스위칭 트랜지스터(SCT)는 제k (k는 양의 정수) 스캔 라인(SCLk)으로부터 스캔 신호가 인가되는 경우 턴-온되어, 제j (j는 양의 정수) 데이터 라인(DTLj)의 데이터 전압은 구동 트랜지스터(DRT)의 게이트 전극에 인가될 수 있다. 즉, 스위칭 트랜지스터(SCT)는 스위칭 트랜지스터일 수 있다. 스위칭 트랜지스터(SCT)의 게이트 전극은 제k 스캔 라인(SCLk)에 접속되고, 소스 전극은 구동 트랜지스터(DRT)의 게이트 전극에 접속되며, 드레인 전극은 제j 데이터 라인(DTLj)에 접속될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 전극과 소스 전극 사이에 연결될 수 있다. 이로 인해, 커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(EL)는 구동 트랜지스터(DRT)의 구동 전류에 따라 발광할 수 있다. 발광 소자(EL)는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 발광 소자(EL)의 제1 전극은 구동 트랜지스터(DRT)의 소스 전극에 접속되고, 제2 전극은 제1 전원 전압보다 낮은 제2 전원 전압이 인가되는 제2 전원 라인(VSS)에 접속될 수 있다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
도 4를 참조하면, 화소(PX)는 구동 트랜지스터(DRT), 스위칭 트랜지스터(SCT), 센싱 트랜지스터(SST), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다. 도 4에서는 각 화소(PX)가 하나의 구동 트랜지스터(DRT), 스위칭 트랜지스터(SCT) 및 센싱 트랜지스터(SST)와 하나의 커패시터(Cst)를 갖는 3T1C(3Transistor - 1Capacitor) 구조인 것을 도시하고 있다. 도 4의 회로도는 도 3의 회로도에 비하여 센싱 트랜지스터(SST)와 레퍼런스 라인(Vref)을 더 포함하는 것을 제외하고는 동일하다.
도 4의 회로도는 센싱 트랜지스터(SST)와 레퍼런스 라인(Vref)을 포함하는 보상회로를 더 포함할 수 있다. 보상회로는 구동 트랜지스터인 구동 트랜지스터(DRT)의 문턱전압 등을 보상하기 위해, 각 화소(PX) 내에 추가된 회로이다.
센싱 트랜지스터(SST)는 구동 트랜지스터(DRT)의 소스 전극과 발광 소자(EL)의 제1 전극 사이에 접속될 수 있다. 센싱 트랜지스터(SST)의 게이트 전극은 제k 센싱신호 라인(SSLk)에 접속되고, 드레인 전극은 레퍼런스 라인(Vref)에 접속되고, 소스 전극은 커패시터(Cst)의 일 단에 접속될 수 있다. 센싱 트랜지스터(SST)는 제k 센싱신호 라인(SSLk)의 센싱 신호에 의해 턴-온되어 레퍼런스 라인(Vref)을 통해 전달되는 기준 전압을 구동 트랜지스터(DRT)의 소스 전극에 공급하거나 구동 트랜지스터(DRT)의 소스 전극의 전압 또는 전류를 감지할 수 있도록 동작한다.
레퍼런스 라인(Vref)은 스캔 구동부(SDR)에 연결될 수 있다. 이 경우, 스캔 구동부(SDR)는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 각 화소(PX)의 구동 트랜지스터(DRT)의 소스 전극을 센싱하고, 센싱 결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터인 스위칭 트랜지스터(SCT)와 센싱 트랜지스터인 센싱 트랜지스터(SST)는 동일한 시간에 턴온될 수 있다. 이 경우, 스캔 구동부(SDR)의 시분할 방식에 따라 레퍼런스 라인(Vref)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리된다.
그 외에, 센싱 결과에 따른 보상 대상은 디지털 형태의 데이터 신호, 아날로그 형태의 데이터 신호 또는 감마 등이 될 수 있다. 또한, 센싱 결과를 기반으로 보상 신호 등을 생성하는 보상 회로는 스캔 구동부(SDR)의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
다만, 이에 제한되지 않는다. 도 3 및 도 4에서는 2T1C 구조 및 3T1C 구조의 화소(PX)를 일 예로 설명하였으나, 더 많은 수의 트랜지스터 또는 커패시터 등을 포함할 수 있다. 이에 대한 설명은 생략하기로 한다.
이하에서는 각 화소(PX)에 배치되는 트랜지스터들의 구조 및 배치에 대하여 설명하기로 한다.
도 5는 일 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다. 도 6은 일 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다. 도 7은 도 5의 I-I' 선 및 도 6의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 5 내지 도 7을 참조하면, 표시 패널(10)은 복수의 도전층 및 복수의 절연층을 포함할 수 있다. 표시 패널(10)은 기판(110), 제1 버퍼층(121), 제2 버퍼층(122), 제1 절연층(130), 구동 트랜지스터(DRT), 스위칭 트랜지스터(SCT), 제2 절연층(140), 제1 보호막(150), 제3 절연층(160), 제1 전극(610), 발광층(620), 제2 전극(630), 화소 정의막(170), 및 봉지층(180)을 포함한다.
일 실시예에 따르면, 표시 장치(1)는 게이트 전극이 반도체층의 상부에 형성된 상부 게이트(top-gate) 구조를 갖는 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)를 포함할 수 있다. 이하, 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)에 대하여 상세히 설명하기로 한다.
표시 장치(1)의 표시 영역(DA)에는 복수의 화소(PX)들이 배치되고, 각 화소(PX)는 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)를 포함할 수 있다. 각 화소(PX)의 구동 트랜지스터(DRT)는 제1 반도체층(310), 제1 게이트 전극(410), 제1 소스 전극(511), 제1 드레인 전극(513) 및 차광층(210)을 포함한다. 화소(PX)의 스위칭 트랜지스터(SCT)는 제2 게이트 전극(430), 제2 반도체층(330), 제2 소스 전극(531) 및 제2 드레인 전극(533)을 포함한다.
기판(110)은 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)가 형성되는 영역을 제공할 수 있다. 기판(110)은 플라스틱(Plastic) 또는 유리(Glass)로 이루어질 수 있다.
기판(110) 상에는 제1 도전층(200)이 배치된다. 제1 도전층(200)은 구동 트랜지스터(DRT)의 차광층(210)을 포함할 수 있다.
차광층(210)은 기판(110) 상에 배치될 수 있다. 차광층(210)은 기판(110)으로부터 반사된 광이 제1 반도체층(310)에 입사되는 것을 차단할 수 있다. 차광층(210)이 제1 반도체층(310)에 입사되는 광을 차단함으로써 제1 반도체층(310)에 흐르는 누설 전류를 방지할 수 있다. 이를 위해 차광층(210)은 제1 반도체층(310)과 적어도 부분적으로 중첩할 수 있다. 차광층(210)은 스위칭 트랜지스터(SCT)와 비중첩하도록 배치될 수 있다.
차광층(210)의 제1 방향(DR1)의 폭은 제1 반도체층(310)의 제1 방향(DR1)의 폭보다 길 수 있다. 다만, 이에 제한되지 않으며, 차광층(210)은 제1 반도체층(310)의 폭보다 짧되, 적어도 제1 반도체층(310)의 채널 영역(310c)의 폭보다는 길 수 있다. 차광층(210)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 버퍼층(121)은 차광층(210) 상에 배치된다. 제1 버퍼층(121)은 기판(110)을 통해 침투하는 수분으로부터 화소(PX)의 구동 트랜지스터(DRT)를 보호할 수 있다.
제1 버퍼층(121)의 측면과 차광층(210)의 측면은 정렬될 수 있다. 즉, 제1 버퍼층(121)의 제1 방향(DR1)의 폭은 차광층(210)의 제1 방향(DR1)의 폭과 실질적으로 동일할 수 있다.
제1 버퍼층(121)은 구동 트랜지스터(DRT)와 중첩하도록 배치되되, 스위칭 트랜지스터(SCT)와는 비중첩하도록 배치될 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 포지티브 바이어스 스트레스(Positive Bias Stress) 신뢰성을 개선하는 동시에 스위칭 트랜지스터(SCT)의 채널 길이를 최소화할 수 있다.
구체적으로, 제1 버퍼층(121)으로부터 유입되는 수소가 구동 트랜지스터(DRT)의 제1 반도체층(310)의 계면의 트랩 사이트와 결합함으로써 전자 트랩핑을 방지하거나 최소화할 수 있다. 즉, 구동 트랜지스터(DRT)의 포지티브 바이어스 스트레스 신뢰성을 개선할 수 있다. 이를 위해, 제1 버퍼층(121)은 수소 함량이 큰 무기 물질로 이루어질 수 있다. 예를 들어, 제1 버퍼층(121)은 실리콘 질화물(SiNx) 및 실리콘 산질화물(SiON) 중 적어도 하나의 무기층을 포함할 수 있다.
한편, 제1 버퍼층(121)이 스위칭 트랜지스터(SCT)와 비중첩하도록 배치함으로써 제1 버퍼층(121)으로부터 수소가 유입되는 것을 차단할 수 있다. 즉, 제1 버퍼층(121)으로부터 유입되는 수소에 의해 제2 반도체층(330)의 캐리어가 증가하는 것을 방지할 수 있으므로, 스위칭 트랜지스터(SCT)의 채널 길이를 최소화할 수 있다. 이 경우, 스위칭 트랜지스터(SCT)의 회로 면적을 감소시킬 수 있으므로, 설계 자유도를 확보할 수 있다. 즉, 표시 장치(1)의 데드 스페이스를 최소화하고, 고해상도를 구현할 수 있다.
제2 버퍼층(122)은 기판(110) 및 제1 버퍼층(121) 상에 배치된다. 제2 버퍼층(122)은 제1 버퍼층(121)의 상면과 직접 접할 수 있다. 또한, 제2 버퍼층(122)은 차광층(210)의 측면 및 제1 버퍼층(121)의 측면과도 직접 접할 수 있다.
제2 버퍼층(122)은 기판(110) 상에서 연속적으로 배치될 수 있다. 즉, 제2 버퍼층(122)은 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)의 하부에 연속적으로 배치될 수 있다.
제2 버퍼층(122)은 기판(110)을 통해 침투하는 수분으로부터 화소(PX)의 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)를 보호할 수 있다.
제2 버퍼층(122)은 수소 함량보다 적은 무기 물질로 이루어질 수 있다. 예를 들어, 제2 버퍼층(122)의 수소 함량은 제1 버퍼층(121)의 수소 함량보다 적을 수 있다. 예를 들어, 제2 버퍼층(122)은 실리콘 산화물(SiOx)로 이루어질 수 있다. 제2 버퍼층(122)에 수소 함량이 적은 무기층을 적용함으로서, 제2 반도체층(330)에 수소가 유입되는 것을 최소화할 수 있다. 즉, 제2 반도체층(330)의 캐리어가 증가하는 것을 방지할 수 있으므로, 스위칭
제2 버퍼층(122) 상에는 반도체층(300)이 배치된다. 반도체층(300)은 구동 트랜지스터(DRT)의 제1 반도체층(310) 및 스위칭 트랜지스터(SCT)의 제2 반도체층(330)을 포함할 수 있다.
제1 반도체층(310)은 제2 버퍼층(122) 상에서 차광층(210)과 중첩하도록 배치될 수 있다. 제1 반도체층(310)은 산화물 반도체를 포함할 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함하는 산화물을 가질 수 있다. 예를 들어, 제1 반도체층(310)은 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Galium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 반도체층(310)은 제1 도체화 영역(310a), 제2 도체화 영역(310b), 및 채널 영역(310c)을 포함할 수 있다. 제1 반도체층(310)의 채널 영역(310c)은 제1 도체화 영역(310a)과 제2 도체화 영역(310b) 사이에 배치될 수 있다. 제1 반도체층(310)의 제1 도체화 영역(310a)과 제2 도체화 영역(310b)은 후술하는 제1 소스 전극(511) 및 제1 드레인 전극(513)이 접촉될 수 있다.
제2 반도체층(330)은 제1 반도체층(310)과 이격되어 배치될 수 있다. 제2 반도체층(330)은 제1 반도체층(310)과 동일한 물질을 포함하거나, 제1 반도체층(310)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 반도체층(330)은 제1 도체화 영역(330a), 제2 도체화 영역(330b), 및 채널 영역(330c)을 포함할 수 있다. 제2 반도체층(330)의 채널 영역(330c)은 제1 도체화 영역(330a)과 제2 도체화 영역(330b) 사이에 배치될 수 있다. 제2 반도체층(330)의 제1 도체화 영역(330a)과 제2 도체화 영역(330b)은 후술하는 제2 소스 전극(531) 및 제2 드레인 전극(533)이 접촉될 수 있다.
제1 반도체층(310)은 제1 버퍼층(121)과 중첩하되, 제2 반도체층(330)은 제1 버퍼층(122)과 비중첩할 수 있다. 이 경우, 구동 트랜지스터(DRT)의 포지티브 바이어스 스트레스(Positive Bias Stress) 신뢰성을 개선하는 동시에 스위칭 트랜지스터(SCT)의 채널 길이를 최소화할 수 있음은 앞서 설명한 바와 같다.
반도체층(300) 상에는 제1 절연층(130)이 배치된다. 제1 절연층(130)은 제1 반도체층(310)과 제2 반도체층(330) 상에 배치될 수 있다. 제1 절연층(130)은 제1 반도체층(310)과 제2 반도체층(330) 상에 직접 배치될 수 있다.
제1 절연층(130)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
한편, 도면에서는 제1 절연층(130)이 제1 게이트 전극(410)과 제1 반도체층(310) 사이 및 제2 게이트 전극(430)과 제2 반도체층(330) 사이에만 배치된 것을 예시하였으나, 이에 제한되는 것은 아니다. 즉, 제1 절연층(130)은 제1 반도체층(310) 및 제2 반도체층(330)의 상면과 측면들 상에도 형성될 수 있고, 제2 버퍼층(122) 상에서 연속적으로 배치될 수도 있다.
제1 절연층(130) 상에는 제2 도전층(400)이 배치된다. 제2 도전층(400)은 구동 트랜지스터(DRT)의 제1 게이트 전극(410)과 스위칭 트랜지스터(SCT)의 제2 게이트 전극(430)을 포함할 수 있다.
제1 게이트 전극(410)은 제1 절연층(130)을 사이에 두고 제1 반도체층(310)과 중첩할 수 있다. 제1 게이트 전극(410)의 제1 방향(DR1)의 폭은 제1 반도체층(310)의 제1 방향(DR1)의 폭보다 작을 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 게이트 전극(410)의 제1 방향(DR1)의 폭은 제1 반도체층(310)의 채널 영역(310c)과 중첩할 수 있을 정도의 폭을 갖는다면 그 범위는 특별히 제한되지 않는다.
제1 게이트 전극(410)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 전극(430)은 제1 절연층(130)을 사이에 두고 제2 반도체층(330)과 중첩할 수 있다. 제2 게이트 전극(430)의 제1 방향(DR1)의 폭은 제2 반도체층(330)의 제1 방향(DR1)의 폭보다 작을 수 있다. 다만, 이에 제한되는 것은 아니며, 제2 게이트 전극(430)의 제1 방향(DR1)의 폭은 제2 반도체층(330)의 채널 영역(330c)과 중첩할 수 있을 정도의 폭을 갖는다면 그 범위는 특별히 제한되지 않는다.
제2 게이트 전극(430)은 제1 게이트 전극(410)과 동일한 물질을 포함하거나, 제1 게이트 전극(410)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 도전층(400) 상에는 제2 절연층(140)이 배치된다. 제2 절연층(140)은 제1 절연층(130)과 동일한 물질을 포함하거나, 제1 절연층(130)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 절연층(140)은 제2 절연층(140)을 관통하여 제1 반도체층(310)의 상면 일부를 노출시키는 제1 컨택홀(CT1)과 제2 절연층(140)을 관통하여 제1 반도체층(310)의 상면의 다른 일부를 노출시키는 제2 컨택홀(CT2)을 포함할 수 있다. 즉, 제1 컨택홀(CT1)은 제1 반도체층(310)의 제1 도체화 영역(310a)을 노출하고, 제2 컨택홀(CT2)은 제1 반도체층(310)의 제2 도체화 영역(310b)을 노출하도록 형성될 수 있다.
또한, 제2 절연층(140), 제1 버퍼층(121), 및 제2 버퍼층(122)은 제2 절연층(140), 제1 버퍼층(121), 및 제2 버퍼층(122)을 관통하여 차광층(210)을 노출시키는 제3 컨택홀(CT3)을 포함할 수 있다.
또한, 제2 절연층(140)은 제2 절연층(140)을 관통하여 제2 반도체층(330)의 상면 일부를 노출시키는 제4 컨택홀(CT4)과 제2 절연층(140)을 관통하여 제2 반도체층(330)의 상면의 다른 일부를 노출시키는 제5 컨택홀(CT5)을 포함할 수 있다. 즉, 제4 컨택홀(CT4)은 제2 반도체층(330)의 제1 도체화 영역(330a)을 노출하고, 제5 컨택홀(CT5)은 제3 반도체층(330)의 제2 도체화 영역(330b)을 노출하도록 형성될 수 있다.
제2 절연층(140) 상에는 제3 도전층(500)이 배치된다. 제3 도전층(500)은 구동 트랜지스터(DRT)의 제1 소스 전극(511), 제1 드레인 전극(513), 스위칭 트랜지스터(SCT)의 제2 소스 전극(531), 및 제2 드레인 전극(533)을 포함할 수 있다.
제1 소스 전극(511) 및 제1 드레인 전극(513)은 제1 반도체층(310) 상에 배치된다. 제1 소스 전극(511)은 제1 반도체층(310)의 일측에 접하고, 제1 드레인 전극(513)은 제1 반도체층(310)의 타측에 접할 수 있다. 구체적으로, 제1 소스 전극(511)은 제1 컨택홀(CT1)을 통해 제1 반도체층(310)의 제1 도체화 영역(310a)에 접하고, 제1 드레인 전극(513)은 제2 컨택홀(CT2)을 통해 제1 반도체층(310)의 제2 도체화 영역(310b)에 접할 수 있다.
또한, 제1 소스 전극(511)은 제3 컨택홀(CT3)을 통해 차광층(210)과 접할 수 있다. 제1 소스 전극(511)이 차광층(210)과 전기적으로 연결되는 경우, 구동 트랜지스터(DRT)는 구동 전압-구동 전류 그래프에서 곡선의 기울기가 작아지고, 화소(PX)의 발광 소자(EL)를 구동하기 위해 넓은 범위의 구동 전압을 확보할 수 있다. 즉, 표시 장치(1)의 계조를 용이하게 조절할 수 있다.
제2 소스 전극(531) 및 제2 드레인 전극(533)은 제2 반도체층(330) 상에 배치된다. 제2 소스 전극(531)은 제2 반도체층(330)의 일측에 접하고, 제2 드레인 전극(533)은 제2 반도체층(330)의 타측에 접할 수 있다. 구체적으로, 제2 소스 전극(531)은 제4 컨택홀(CT4)을 통해 제2 반도체층(330)의 제1 도체화 영역(330a)에 접하고, 제2 드레인 전극(533)은 제5 컨택홀(CT5)을 통해 제2 반도체층(330)의 제2 도체화 영역(330b)에 접할 수 있다.
제3 도전층(500) 상에는 제1 보호막(150)이 배치된다. 제1 보호막(150)은 구동 트랜지스터(DRT)의 제1 소스 전극(511), 제1 드레인 전극(513), 스위칭 트랜지스터(SCT)의 제2 소스 전극(531), 및 제2 드레인 전극(533) 상에 배치된다. 제1 보호막(150)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 보호막(150) 상에는 제3 절연층(160)이 배치된다. 제3 절연층(160)은 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 할 수 있다. 제3 절연층(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제3 절연층(160) 상에는 제1 전극(610), 발광층(620), 및 제2 전극(630)을 포함하는 발광 소자와 화소 정의막(170)이 배치될 수 있다.
제1 전극(610)은 제3 절연층(160) 상에 형성될 수 있다. 제1 전극(610)은 제1 보호막(150)과 제3 절연층(160)을 관통하는 전극 컨택홀(CNTD)을 통해 구동 트랜지스터(DRT)의 제1 소스 전극(511)에 접속될 수 있다.
화소 정의막(170)은 화소들을 구획하기 위해 제3 절연층(160) 상에서 제1 전극(610)의 가장자리를 덮도록 형성될 수 있다. 즉, 화소 정의막(170)은 화소들을 정의하는 역할을 한다. 여기서, 화소들 각각은 제1 전극(610), 발광층(620), 및 제2 전극(630)이 순차적으로 적층되어 제1 전극(610)으로부터의 정공과 제2 전극(630)으로부터의 전자가 발광층(620)에서 서로 결합되어 발광하는 영역을 나타낸다.
발광층(620)은 제1 전극(610)과 화소 정의막(170) 상에 배치될 수 있다. 발광층(620)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 또한, 발광층(620)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있으며, 이 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다.
제2 전극(630)은 발광층(620) 상에 형성될 수 있다. 제2 전극(630)은 화소들에 공통적으로 형성되는 공통층일 수 있다.
발광 소자(EL)들은 상부 방향으로 발광하는 상부 발광(top emission) 방식으로 형성될 수 있다. 이 경우, 제1 전극(610)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 또한, 제2 전극(630)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(630)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 전극(630) 상에는 봉지층(180)이 배치될 수 있다. 봉지층(180)은 산소 또는 수분이 침투하는 것을 방지할 수 있다. 이를 위해, 봉지층(180)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다. 또한, 봉지층(180)은 이물들(particles)이 봉지층(180)을 뚫고 발광층(620)과 제2 전극(630)에 투입되는 것을 방지하기 위해 적어도 하나의 유기막을 포함할 수 있다. 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트로 형성될 수 있다.
상술한 바와 같이, 일 실시예에 따른 표시 장치(1)는 구동 트랜지스터(DRT)의 하부에 상대적으로 수소 함량이 큰 제1 버퍼층(121)을 배치함으로써 구동 트랜지스터(DRT)의 포지티브 바이어스 스트레스신뢰성을 개선할 수 있다. 또한, 스위칭 트랜지스터(SCT)의 하부에는 상대적으로 수소 함량이 적은 제2 버퍼층(122)만을 배치하여 스위칭 트랜지스터(SCT)의 채널 길이를 최소화할 수 있다. 즉, 구동 트랜지스터(DRT)의 포지티브 바이어스 스트레스 신뢰성을 개선하는 동시에 표시 장치(1)의 데드 스페이스를 최소화하고, 고해상도를 구현할 수 있다.
아울러, 구동 트랜지스터(DRT)의 제1 소스 전극(511)과 차광층(210)을 전기적으로 연결함으로써, 화소(PX)의 발광 소자(EL)를 구동하기 위해 넓은 범위의 구동 전압을 확보할 수 있다. 즉, 표시 장치(1)의 계조를 용이하게 조절할 수 있다.
한편, 스캔 구동부(SDR)도 복수의 트랜지스터들을 포함할 수 있고, 이들 각각은 각 화소(PX)의 스위칭 트랜지스터(SCT)와 실질적으로 동일하게 형성될 수 있다. 이 경우, 스캔 구동부(SDR)의 회로 면적을 최소화하여 표시 장치(1)의 데드 스페이스를 최소화할 수 있음은 앞서 설명한 바와 같다.
이하에서는 상술한 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)를 포함하는 표시 장치(1)의 제조 방법에 대하여 설명하기로 한다.
도 8 내지 도 17은 도 7의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
먼저 도 8을 참조하면, 기판(110) 상에 제1 금속층(210') 및 제1 버퍼 물질층(121')을 형성한다.
제1 금속층(210')은 기판(110) 상에 스퍼터링(sputtering) 방식으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 본 실시예에서 복수의 도전층, 반도체층을 형성하기 위한 공정은 통상적으로 채용될 수 있는 공정이면 특별히 제한되지 않는다. 이하에서는 각 부재들의 형성 순서 및 구조에 대하여 상세히 설명하기로 하고, 이들을 형성하기 위한 공정에 대한 설명은 생략하기로 한다. 제1 금속층(210')은 후속 공정에서 차광층(210)을 형성할 수 있다.
제1 버퍼 물질층(121')은 제1 금속층(210') 상에 전면적으로 형성될 수 있다. 제1 버퍼 물질층(121')은 화학 기상 증착(chemical vapor deposition) 방식으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 제1 버퍼 물질층(121')은 후속 공정에서 제1 버퍼층(121)을 형성할 수 있다.
이어서, 도 9를 참조하면, 제1 버퍼 물질층(121') 상에 포토 레지스트 패턴(PR)을 형성하고, 제1 버퍼 물질층(121')과 제1 금속층(210')을 패터닝한다.
포토 레지스트 패턴(PR)은 제1 버퍼층(121)과 차광층(210)을 형성하기 위한 마스크의 기능을 수행할 수 있다. 포토 레지스트 패턴(PR)의 제1 방향(DR1)의 폭은 제1 버퍼층(121) 및 차광층(210)의 제1 방향(DR1)의 폭과 실질적으로 동일할 수 있다.
포토 레지스트 패턴(PR)을 따라 제1 버퍼 물질층(121')과 제1 금속층(210')을 식각하는 식각 공정을 수행하면 제1 버퍼 물질층(121')과 제1 금속층(210')이 동시에 패터닝되고, 제1 버퍼층(121)과 차광층(210)을 형성할 수 있다.
도 10을 참조하면, 포토 레지스트 패턴(PR)의 하부에는 제1 버퍼층(121)이 형성되고, 제1 버퍼층(121)의 하부에는 차광층(210)이 형성될 수 있다.
이어서, 도 11을 참조하면, 포토 레지스트 패턴(PR)을 제거하고, 제1 버퍼층(121) 상에 제2 버퍼층(122)을 형성한다. 제2 버퍼층(122)은 기판(110) 상에 전면적으로 형성될 수 있다.
이어서, 도 12를 참조하면, 제2 버퍼층(122) 상에 반도체층(300)을 형성한다. 반도체층(300)은 제1 반도체층(310)과 제2 반도체층(330)을 포함한다.
제1 반도체층(310)은 제2 버퍼층(122) 상에서 차광층(210)과 중첩하도록 형성될 수 있다. 제1 반도체층(310)은 스퍼터링 방식으로 하나의 층을 형성한 뒤, 포토 레지스트를 이용한 패터닝 공정으로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 원자층 증착법(Atomic layer deposition)으로 형성될 수도 있다.
이어서, 도 13을 참조하면, 반도체층(300) 상에 제1 절연층(130) 및 제2 도전층(400)을 형성한다. 제2 도전층(400)은 제1 게이트 전극(410)과 제2 게이트 전극(430)을 포함할 수 있다.
제1 절연층(130)과 제2 도전층(400)은 화학 기상 증착(chemical vapor deposition)에 의해 형성된 절연 물질층과 스퍼터링(sputtering) 방식으로 형성된 금속층을 포토 레지스트 패턴을 이용한 식각 공정에 의해 동시에 패터닝함으로써 형성될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 14를 참조하면, 제2 도전층(400) 상에 제2 절연층(140)을 형성한다. 제2 절연층(140)을 형성하기 전에, 제1 반도체층(310)의 일부 영역을 도체화하여 제1 도체화 영역(310a), 제2 도체화 영역(310b) 및 채널 영역(310c)을 형성한다. 또한, 제2 반도체층(330)의 일부 영역을 도체화하여 제1 도체화 영역(330a), 제2 도체화 영역(330b) 및 채널 영역(330c)을 형성한다. 제2 절연층(140)은 후속 공정에서 일부 식각되어 하부에 배치된 도전층의 일부를 노출시키는 컨택홀을 포함할 수 있다.
이어서, 도 15를 참조하면, 제2 절연층(140)에 복수의 컨택홀(CT1, CT2, CT3, CT4, CT5)을 형성한다. 제1 컨택홀(CT1)은 제2 절연층(140)을 관통하여 제1 반도체층(310)의 제1 도체화 영역(310a)의 상면을 노출시킨다. 또한, 제2 컨택홀(CT2)은 제2 절연층(140)을 관통하여 제1 반도체층(310)의 제2 도체화 영역(310b)의 상면을 노출시킨다. 또한, 제3 컨택홀(CT3)은 제2 절연층(140), 제2 버퍼층(122), 및 제1 버퍼층(121)을 관통하여 차광층(210)의 상면을 노출시킨다. 또한, 제4 컨택홀(CT4)은 제2 절연층(140)을 관통하여 제2 반도체층(330)의 제1 도체화 영역(330a)의 상면을 노출시킨다. 또한, 제5 컨택홀(CT5)은 제2 절연층(140)을 관통하여 제2 반도체층(330)의 제2 도체화 영역(330b)의 상면을 노출시킨다.
이어서, 도 16을 참조하면, 제2 절연층(140) 상에 제3 도전층(500)을 형성한다. 제3 도전층(500)은 제1 소스 전극(511), 제1 드레인 전극(513), 제2 소스 전극(531) 및 제2 드레인 전극(533)을 포함한다. 제1 소스 전극(511), 제1 드레인 전극(513), 제2 소스 전극(531) 및 제2 드레인 전극(533)은 스퍼터링(sputtering) 방식으로 형성된 금속층을 포토 레지스트 패턴을 이용한 식각 공정에 의해 패터닝함으로써 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 소스 전극(511)은 제1 컨택홀(CT1)을 통해 제1 반도체층(310)의 제1 도체화 영역(310a)과 접하며, 동시에 제3 컨택홀(CT3)을 통해 차광층(210)과도 접할 수 있다.
제1 드레인 전극(513)은 제2 컨택홀(CT2)을 통해 제1 반도체층(310)의 제2 도체화 영역(310b)과 접할 수 있다.
제2 소스 전극(531)은 제4 컨택홀(CT4)을 통해 제2 반도체층(330)의 제1 도체화 영역(330a)과 접할 수 있다.
제2 드레인 전극(533)은 제5 컨택홀(CT5)을 통해 제2 반도체층(330)의 제2 도체화 영역(330b)과 접할 수 있다.
이어서, 도 17을 참조하면, 제3 도전층(500) 상에 제1 보호막(150), 제3 절연층(160)을 형성한다. 제3 절연층(160)에 제1 소스 전극(511)을 노출하는 전극 컨택홀(CNTD)을 형성하고, 제3 절연층(160) 상에 제1 전극(610)을 형성한다. 제1 전극(610)은 전극 컨택홀(CNTD)을 제1 소스 전극(511)과 접할 수 있다. 이어서, 제1 전극(610) 상에 발광층(620), 화소 정의막(170), 제2 전극(630) 및 봉지층(180)을 형성하여, 표시 장치(1)를 제조한다. 이들의 구조에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
110: 기판
121: 제1 버퍼층
122: 제2 버퍼층
130: 제1 절연층
140: 제2 절연층
150: 제1 보호막
160: 제3 절연층
610: 제1 전극
620: 발광층
630: 제2 전극
170: 화소 정의막
180: 봉지층
410: 제1 게이트 전극
511: 제1 소스 전극
513: 제1 드레인 전극
310: 제1 반도체층
430: 제2 게이트 전극
531: 제2 소스 전극
533: 제2 드레인 전극
330: 제2 반도체층

Claims (20)

  1. 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 발광 소자를 포함하는 화소;
    상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터; 및
    상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 전압을 상기 구동 트랜지스터에 인가하기 위한 스위칭 트랜지스터를 포함하고,
    상기 구동 트랜지스터는 제1 반도체층 및 상기 제1 반도체층 상에 배치된 제1 게이트 전극을 포함하고,
    상기 스위칭 트랜지스터는 제2 반도체층 및 상기 제2 반도체층 상에 배치된 제2 게이트 전극을 포함하고,
    상기 구동 트랜지스터의 하부에 배치된 차광층 및 제1 버퍼층을 더 포함하되, 상기 차광층 및 상기 제1 버퍼층은 상기 스위칭 트랜지스터와 비중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 차광층의 측면과 상기 제1 버퍼층의 측면은 정렬되는 표시 장치.
  3. 제1 항에 있어서,
    상기 차광층의 폭과 상기 제1 버퍼층의 폭은 실질적으로 동일한 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에 배치된 절연층을 더 포함하고,
    상기 구동 트랜지스터는 상기 절연층 상에 배치된 제1 소스 전극 및 제1 드레인 전극을 더 포함하고,
    상기 제1 소스 전극은 상기 차광층과 전기적으로 연결된 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 소스 전극은 상기 절연층 및 상기 제1 버퍼층을 관통하는 컨택홀을 통해 상기 차광층과 접하는 표시 장치.
  6. 제4 항에 있어서,
    상기 스위칭 트랜지스터는 상기 제2 게이트 전극 상에 배치된 제2 소스 전극 및 제2 드레인 전극을 더 포함하고,
    상기 제1 소스 전극 및 상기 제2 소스 전극은 동일한 층에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 반도체층은 제1 도체화 영역, 제2 도체화 영역, 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함하고,
    상기 제1 소스 전극은 상기 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역과 접하고,
    상기 제1 드레인 전극은 상기 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역과 접하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 버퍼층은 상기 제1 반도체층과 중첩하되, 상기 제2 반도체층과 비중첩하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 및 하프늄(Hf) 중 적어도 하나를 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 버퍼층 상에 배치된 제2 버퍼층을 더 포함하고,
    상기 제2 버퍼층은 상기 구동 트랜지스터와 상기 스위칭 트랜지스터 하부에 연속적으로 배치되는 표시 장치.
  11. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역에 배치된 차광층;
    상기 차광층 상에 배치된 제1 버퍼층;
    상기 제1 버퍼층 상에 배치된 제2 버퍼층;
    상기 제2 버퍼층 상에 배치된 제1 반도체층 및 제2 반도체층;
    상기 제1 반도체층 상에 배치된 제1 게이트 전극; 및
    상기 제2 반도체층 상에 배치된 제2 게이트 전극을 포함하되,
    상기 차광층 및 상기 제1 버퍼층은 상기 제1 반도체층과 중첩하되, 상기 제2 반도체층과 비중첩하는 표시 장치.
  12. 제11 항에 있어서,
    상기 차광층의 측면과 상기 제1 버퍼층의 측면은 정렬되는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 버퍼층은 상기 차광층의 측면 및 상기 제1 버퍼층의 측면과 접하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 버퍼층은 상기 기판 상에서 연속적으로 배치되는 표시 장치.
  15. 제11 항에 있어서,
    상기 제1 버퍼층의 수소 함량은 상기 제2 버퍼층의 수소 함량보다 큰 표시 장치.
  16. 제11 항에 있어서,
    상기 제1 버퍼층은 실리콘 질화물층(SiNx) 및 실리콘 산질화물층(SiON) 중 적어도 하나를 포함하고,
    상기 제2 버퍼층은 실리콘 산화물충(SiOx)을 포함하는 표시 장치.
  17. 제11 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 및 하프늄(Hf) 중 적어도 하나를 포함하는 표시 장치.
  18. 제11 항에 있어서,
    상기 제1 게이트 전극 상에 배치된 제1 소스 전극, 및 상기 제2 게이트 전극 상에 배치된 제2 소스 전극을 더 포함하고,
    상기 제1 소스 전극은 상기 제1 반도체층과 전기적으로 연결되고,
    상기 제2 소스 전극은 상기 제2 반도체층과 전기적으로 연결된 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 소스 전극은 상기 차광층과 전기적으로 연결되는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 소스 전극은 상기 제1 버퍼층 및 상기 제2 버퍼층을 관통하는 컨택홀을 통해 상기 차광층과 접하는 표시 장치.
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