KR20230166546A - 박막 트랜지스터 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 구동 박막 트랜지스터가 산화물 반도체 패턴을 포함하여 구성되는 유기 발광 표시 장치를 제공한다. 구동 박막 트랜지스터는 산화물 반도체 패턴의 하부에 게이트 전극을 포함하고, 산화물 반도체 패턴의 상부에 더미 전극, 소스 전극 및 드레인 전극을 포함하고, 더미 전극은 소스 전극과 전기적으로 연결됨으로써 구동 박막 트랜지스터의 에스 펙터 값을 높일 수 있다. 또한, 본 발명의 유기 발광 표시 장치는 산화물 반도체 패턴을 포함하는 다수의 스위칭 박막 트랜지스터를 구비하고, 다수의 스위칭 박막 트랜지스터는 서로 다른 문턱 전압을 가질 수 있도록 산화물 반도체 패턴과 게이트 전극 간의 거리가 서로 다른 다수의 스위칭 박막 트랜지스터를 포함할 수 있다.

Description

박막 트랜지스터 및 이를 포함하는 표시 장치{Thin Film Transistor and Display Device including that}
본 발명은 유기 발광 표시 장치에 관한 것으로서, 특히, 서브-픽셀의 화소 회로 부분을 구성하는 다수의 박막 트랜지스터 및 GIP 회로부의 다수의 박막 트랜지스터를 구성함에 있어서, 서로 다른 종류의 반도체 물질을 사용하는 하이브리드 형태의 박막 트랜지스터를 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 액정 표시 장치에 비해 백-라이트를 사용하지 않고 자발광하는 발광 소자를 사용하기 때문에 뛰어난 박막성과 화질로 디스플레이 분야의 대세를 이루고 있다.
특히, 플렉서블 기판 위에 발광 소자를 형성할 수 있기 때문에 구부리거나 접는 등 다양한 형태로 화면을 구성할 수 있고, 또 뛰어난 박막성으로 인해 스마트 시계 등 소형 전자제품의 표시 장치로 적합하다.
또한, 정지 화면이 많은 스마트 시계 등의 표시 장치로 적용하기 위해서 정지 화면에서 누설 전류를 방지할 수 있는 새로운 형태의 화소 회로를 구비하는 표시 장치가 요구되었다.
이러한 누설 전류 차단에 유리한 박막 트랜지스터는 활성 층으로서 산화물반도체를 사용하는 것들이 제안되었다.
그러나 하이브리드 형태의 박막 트랜지스터를 사용하는 표시 장치는 서로 다른 종류의 반도체 소자, 예를 들어, 다결정 반도체 패턴을 활성 층으로 사용하는 다결정 박막 트랜지스터(polycrystalline TFT)와 산화물 반도체 패턴을 활성 층으로 사용하는 산화물 박막 트랜지스터(oxide TFT)를 사용하기 때문에 다결정 반도체 패턴을 형성하는 공정과 산화물 반도체 패턴을 형성하는 공정이 별도로 이루어져야 하기 때문에 공정이 복잡하다. 또한, 다결정 반도체 패턴과 산화물 반도체 패턴은 화학 가스에 대해 서로 다른 식각 특성을 갖기 때문에 더욱 복잡한 공정을 요구한다.
특히, 다결정 반도체 패턴은 산화물 반도체 패턴에 비해 전자나 정공과 같은 캐리어의 이동속도가 더 빠르기 때문에 빠른 구동이 필요한 구동 박막 트랜지스터에 적합하다. 그 결과 통상 구동 박막 트랜지스터는 다결정 반도체 패턴을 사용한다.
그러나 다결정 반도체 패턴을 사용하는 구동 박막 트랜지스터는 구동 속도가 빠른 대신 전류 스트레스에 의해 전류 변동률이 커 저계조 표현에 불리한 문제점을 가지고 있다. 따라서 본 발명은 산화물 반도체 패턴을 이용하는 구동 박막 트랜지스터를 구성하면서 전류 스트레스 후 전류 변동률도 작고 에스펙터(s-factor)값도 큰 화소 회로 부분을 제공하는 것을 목적으로 한다.
위 목적을 달성하기 위한 본 발명의 유기 발광 표시 장치에 포함되는 박막 트랜지스터는 채널 영역, 채널 영역을 사이에 두고 서로 대응하는 소스 영역 및 드레인 영역을 포함하는 반도체 패턴; 반도체 패턴 아래에서 채널 영역과 중첩하는 게이트 전극; 반도체 패턴 상에서 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극; 및 반도체 패턴 상에서 반도체 패턴과 중첩하는 더미 전극을 포함하고, 더미 전극은 소스 전극 또는 드레인 전극 중 어느 하나에 연결된다.
반도체 패턴은 산화물 반도체 패턴으로 구성될 수 있다.
게이트 전극과 반도체 패턴 사이에는 적어도 하나의 무기질 절연 층을 포함하는 게이트 절연 층이 배치되고, 반도체 패턴과 더미 전극 사이에는 적어도 하나의 무기질 절연 층을 포함하는 제1 층간 절연 층이 배치되고, 게이트 절연 층의 두께는 제1 층간 절연 층 두께보다 클 수 있다.
또한, 게이트 전극과 반도체 패턴 사이에는 적어도 하나의 무기질 절연 층을 포함하는 게이트 절연 층이 배치될 수 있고, 반도체 패턴과 더미 전극 사이에는 적어도 하나의 무기질 절연 층을 포함하는 제1 층간 절연 층이 배치되고, 제1 층간 절연 층의 유전율은 게이트 절연 층의 유전율보다 클 수 있다.
또한, 게이트 절연 층은 산화 실리콘 박막을 포함하고, 제1 층간 절연 층은 산화 실리콘 박막보다 유전율이 큰 불소 실리콘 질화막을 포함할 수 있다.
또한, 더미 전극은 도전성 금속 패턴일 수 있다.
또한, 소스 전극은 소스 영역 및 더미 전극과 하나의 컨택 홀을 통해 연결되며 더미 전극은 컨택 홀과 측면 접촉을 통해 소스 전극에 연결될 수 있다.
한편, 본 발명의 유기 발광 표시 장치는 표시 영역과 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판; 기판상에 배치되며 제1 반도체 패턴, 제1 반도체 패턴 상에 배치되는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터; 및 기판상에 배치되며 제1 반도체 패턴과 다른 층에 배치되는 제2 반도체 패턴과, 제2 반도체 패턴 아래에 배치되는 제2 게이트 전극, 반도체 패턴 상에 배치되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고, 제2 반도체 패턴 상에는 제2 소스 전극 또는 제2 드레인 전극 중 어느 하나와 연결되고 제2 반도체 패턴과 중첩하는 더미 전극을 포함할 수 있다.
또한, 본 발명의 유기 발광 표시 장치는 제2 반도체 패턴과 동일 층상에 배치되는 제3 반도체 패턴, 제3 반도체 패턴 아래에 배치되는 제3 게이트 전극, 제3 반도체 패턴 상에 배치되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 더 포함할 수 있다.
또한, 본 발명의 유기 발광 표시 장치는 제2 반도체 패턴과 동일 층상에 배치되는 제4 반도체 패턴, 제4 반도체 패턴 아래에 배치되는 제4 게이트 전극, 제4 반도체 패턴 상에 배치되는 제4 소스 전극 및 제4 드레인 전극을 포함하는 제4 박막 트랜지스터를 더 포함하고, 제3 게이트 전극과 제4 게이트 전극은 서로 다른 층에 배치될 수 있다.
또한, 본 발명의 유기 발광 표시 장치에서 제1 게이트 전극과 제2 게이트 전극은 동일 층상에 배치될 수 있다.
또한, 본 발명의 유기 발광 표시 장치는 제1 게이트 전극과 동일 층상에 배치되는 스토리지 커패시터의 제1 전극과 스토리지 커패시터의 제1 전극의 상부에 배치되는 스토리지 커패시터의 제2 전극을 포함하는 스토리지 커패시터를 더 포함하고, 제2 게이트 전극은 스토리지 커패시터의 제2 전극과 동일 층상에 배치될 수 있다.
또한, 제2 게이트 전극과 상기 제2 반도체 패턴 사이에 적어도 하나의 무기질 절연 층을 포함하는 게이트 절연 층이 배치되고, 제2 반도체 패턴과 상기 더미 전극 사이에 적어도 하나의 무기질 절연 층을 포함하는 제1 층간 절연 층이 배치되고, 게이트 절연 층의 두께는 상기 제1 층간 절연 층의 두께보다 클 수 있다.
또한, 제2 게이트 전극과 상기 제2 반도체 패턴 사이에 적어도 하나의 무기질 절연 층을 포함하는 게이트 절연 층이 배치되고, 제2 반도체 패턴과 상기 더미 전극 사이에 적어도 하나의 무기질 절연 층을 포함하는 제1 층간 절연 층이 배치되고, 제1 층간 절연 층의 유전율은 게이트 절연 층의 유전율보다 클 수 있다.
또한, 게이트 절연 층은 산화 실리콘 박막을 포함하고, 제1 층간 절연 층은 상기 산화 실리콘 박막보다 유전율이 큰 불소 실리콘 질화막을 포함할 수 있다.
또한, 제1 반도체 패턴은 다결정 반도체 패턴을 포함하고, 제2 반도체 패턴, 제3 반도체 패턴 및 제4 반도체 패턴 중 적어도 어느 하나는 산화물 반도체 패턴을 포함할 수 있다.
또한, 제1 박막 트랜지스터는 비 표시 영역에 배치되고, 제2 박막 트랜지스터는 표시 영역에 배치될 수 있다.
또한, 본 발명의 유기 발광 표시 장치는 제3 반도체 패턴 상에 배치되며 제2 게이트 전극과 전기적으로 연결되는 제5 게이트 전극을 포함할 수 있다.
본 발명의 유기 발광 표시 장치는 산화물 반도체 패턴을 포함하는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 도입함으로써 오프 상태에서 누설 전류를 감소시켜 전력 소비를 줄일 수 있다.
또한, 구동 박막 트랜지스터 내부에 형성되는 기생 커패시턴스를 조절하여 산화물 반도체 패턴에 걸리는 실효 전압을 줄여 저계조에서 정밀한 계조 표현을 통해 얼룩 발생 등의 불량을 제어할 수 있다.
또한, 구동 박막 트랜지스터는 게이트 전극이 활성 층 아래에 배치되는 바텀 게이트(bottom gate)를 사용하고 활성 층 상에 더미 전극을 구비함으로써 활성 층의 상하에서 유입될 수 있는 수소 입자로부터 활성 층을 보호하는 효과를 얻을 수 있다.
또한, 박막 트랜지스터의 구성을 위해 다수의 레이어(layer)들을 형성할 때 마스크를 통합해서 사용할 수 있어 공정을 단순화시킬 수 있다.
또한, 하나의 서브-픽셀의 화소 회로 부분에서 서로 다른 구조의 산화물 박막 트랜지스터를 배치할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 개략도이다.
도 2는 본 발명의 일 실시 예에 따른 표시 장치에서 하나의 화소를 구동하는 화소 회로를 나타내는 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 비 표시 영역에 배치되는 하나의 박막 트랜지스터와 화소 영역 내에 배치되는 구동 박막 트랜지스터, 스위칭 박막 트랜지스터 및 스토리지 커패시터의 단면도이다.
도 4a는 본 발명의 일 실시 예에 따른 구동 박막 트랜지스터를 도시한 단면도이다.
도 4b는 본 발명의 구동 박막 트랜지스터에 발생하는 기생 커패시터 간의 연결 관계를 나타내는 회로도이다.
도 5는 본 발명의 실시 예에 따른 화소 영역 내에 배치되는 구동 박막 트랜지스터 및 서로 다른 구조를 가지는 두 개의 스위칭 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 실시 예에 따른 스위칭 박막 트랜지스터가 듀얼 게이트로 구성되는 표시 장치의 단면도이다.
도 7은 본 발명의 실시 예에 따른 비 표시 영역에 다결정 반도체 패턴을 포함하는 박막 트랜지스터와 산화물 반도체 패턴을 포함하는 박막 트랜지스터가 CMOS를 구성하는 표시 장치의 단면도이다.
도 8은 본 발명의 실시 예에 따른 구동 박막 트랜지스터의 층간 절연 층에 유전율이 높은 무기 절연 층을 사용하는 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다.
본 발명의 실시 예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명할 때, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석할 때, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부(lower)",
위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1항목, 제2항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1항목, 제2항목 또는 제3항목 각각 뿐만 아니라 제1항목, 제2항목 및 제3항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예 들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시 예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가할 때 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시 예들에서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시 예의 소스 전극은 다른 실시 예에서 드레인 전극이 될 수 있고, 어느 한
실시 예의 드레인 전극은 다른 실시 예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시 예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 당업자에 의해 기술적으로 다양한 연동 및 구동될 수 있으며, 각 실시 예들이 서로에 대하여 독립적으로 실시되거나 또는 연관 관계로 함께 실시될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예들을 상세히 설명한다.
도 1은 본 발명에 따른 표시 장치(100)를 나타내는 평면도이다.
표시 패널(102)은 기판(101)상에 마련되는 표시 영역(AA)과, 표시 영역(AA)의 주변에 배치되는 비 표시 영역(NA)을 포함한다. 기판(101)은 벤딩이 가능하도록 가요성(flexibility)을 가지는 플라스틱 재질로 형성될 수 있다. 예를 들어, 기판(101)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(ciclic-olefin copolymer) 등의 재질로 형성될 수 있다. 그러나 기판의 재질로서 유리가 배제되는 것은 아니다.
표시 영역(AA)의 서브-픽셀은 액티브 층으로 산화물반도체 물질을 사용하는 박막 트랜지스터를 포함한다.
비 표시 영역(NA)에는 데이터 구동부(104) 및 게이트 구동부(103) 중 적어도 어느 하나가 배치될 수 있다. 또한, 기판(101)이 구부러지는 벤딩 영역(BA)을 더 포함할 수 있다.
이 중, 게이트 구동부(103)는 액티브 층으로서 다결정 반도체 물질을 사용하는 박막 트랜지스터를 이용하여 기판(101)에 직접 형성될 수도 있고, 다결정 반도체 물질을 액티브 층으로 사용하는 박막 트랜지스터와 산화물 반도체 물질을 액티브 층으로 사용하는 박막 트랜지스터를 포함하여 형성할 수도 있다.
이러한 산화물 반도체 패턴을 갖는 박막 트랜지스터 및 다결정 반도체 패턴을 갖는 박막 트랜지스터는 채널에서 전자 이동도가 높아 고해상도 및 저전력 구현이 가능하다.
표시 영역(AA)에는 복수의 데이터 라인 및 복수의 게이트 라인이 배치될 수 있다. 예를 들어, 복수의 데이터 라인은 행(Row) 또는 열(Column)로 배치될 수 있고, 복수의 게이트 라인은 열(Column) 또는 행(Row)으로 배치될 수 있다. 그리고 데이터 라인과 게이트 라인에 의해 정의되는 영역에는 서브-픽셀(PX)이 배치될 수 있다.
비 표시 영역(NA)에는 게이트 구동 회로를 포함한 게이트 구동부(103)가 배치될 수 있다. 게이트 구동부(103)의 게이트 구동 회로는, 복수의 게이트 라인(GL)에 스캔 신호를 순차적으로 공급함으로써, 표시 영역의 각 화소 행들을 순차적으로 구동시킨다. 여기서, 게이트 구동 회로는 스캔 구동 회로라고도 한다. 여기서 화소 행은 하나의 게이트 라인에 연결된 화소들이 이루는 행을 일컫는다.
게이트 구동 회로는 다결정 반도체 패턴을 갖는 박막 트랜지스터로 구성될 수 있고, 산화물 반도체 패턴을 갖는 박막 트랜지스터로 구성될 수도 있으며, 다결정 반도체 패턴을 갖는 박막 트랜지스터와 산화물 반도체 패턴을 갖는 박막 트랜지스터를 한 쌍을 이루어 구성될 수도 있다. 비 표시 영역(NA)과 표시 영역(AA)에 배치된 박막 트랜지스터에 동일한 반도체 물질을 사용하는 경우에는 동일한 공정에서 동시에 진행될 수 있다.
게이트 구동 회로는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
게이트 구동 회로는 본 명세서의 실시 예에 따른 표시 장치와 같이, GIP(Gate In Panel) 타입으로 구현되어 기판(101)에 직접 배치될 수 있다.
게이트 구동 회로를 포함한 게이트 구동부(103)는 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인에 순차적으로 공급한다.
본 명세서의 일 실시 예에 따른 표시 장치(100)는 데이터 구동 회로를 더 포함할 수 있다. 그리고 데이터 구동 회로는, 게이트 구동 회로를 포함한 게이트 구동부(103)에 의해 특정 게이트 라인이 열리면, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 복수의 데이터 라인으로 공급한다.
기판(101)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔 라인 및 다수의 발광제어라인 등을 포함할 수 있다. 다수의 스캔 라인 및 다수의 발광제어라인은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드에 서로 다른 종류의 게이트 신호(스캔 신호, 발광제어신호)를 전달하는 배선들이다.
게이트 구동 회로를 포함한 게이트 구동부(103)는 게이트 라인(GL)의 한 종류인 복수의 스캔 라인으로 스캔 신호들을 출력하는 스캔 구동 회로와 게이트 라인의 다른 종류인 복수의 발광제어라인으로 발광제어신호들을 출력하는 발광 구동 회로를 포함할 수 있다.
데이터 라인(DL)은 벤딩 영역(BA)을 통과하도록 배치될 수 있으며 다양한 데이터 라인(DL)이 배치되어 데이터 패드(PAD)와 연결될 수 있다.
벤딩 영역(BA)은 기판(101)이 굽어지는 영역일 수 있다. 기판(101)은 벤딩 영역(BA)을 제외한 영역에서는 평탄한 상태로 유지될 수 있다.
도 2는 본 발명의 일 실시 예에서 제안하는 서브-픽셀의 화소 회로도이다. 일 실시 예로서 7개의 박막 트랜지스터와 하나의 스토리지 커패시터로 구성되는 화소 회로도를 개시한다. 7개의 박막 트랜지스터 중 하나는 구동 박막 트랜지스터이고 나머지는 내부 보상을 위한 스위칭 박막 트랜지스터일 수 있다.
일 예로서 본 발명은 구동 박막 트랜지스터(D-TFT)는 산화물 반도체 패턴을 활성 층으로 사용하고, 나머지는 산화물 반도체 패턴을 활성 층으로 사용하는 스위칭 박막 트랜지스터일 수 있다. 더불어, 내부 보상을 위한 스위칭 박막 트랜지스터 중 적어도 하나는 다결정 반도체 패턴을 활성 층으로 사용할 수도 있다. 그러나 본 발명은 도 2에서 제시하는 화소의 회로도에 제한되지 않으며 다양한 구성의 내부 보상 회로의 구성이 가능하다.
도 3은 비 표시 영역(NA) 특히, 게이트 구동부에 배치되고 다결정 반도체 패턴을 활성 층으로 사용하는 게이트 구동용 제1 박막 트랜지스터(GT)와, 서브-픽셀(PX) 내에 배치되고 산화물 박막 트랜지스터로 구성되는 구동 박막 트랜지스터(DT)와 제1 스위칭 박막 트랜지스터(ST-1) 및 스토리지 커패시터(Cst)를 개시하는 단면도이다.
하나의 서브-픽셀(PX)의 단면 구성을 간단히 설명하면, 기판(101)상에 배치되며 각 서브-픽셀의 회로를 구성하는 화소 회로 부분(370)과 화소 회로 부분(370)과 전기적으로 연결되는 발광 소자 부분(380)과 화소 회로 부분(370)과 발광 소자 부분(380)을 서로 분리하며 회소 회로 부분(370)의 상면을 평탄화하는 평탄화 층(PLN1, PNL2)으로 구분할 수 있다. 발광 소자 부분(380) 위에 봉지 부분(328) 및 터치 패널 부분(미도시)가 더 배치될 수 있다.
여기서 화소 회로 부분(370)은 구동 박막 트랜지스터(DT)와 제1 스위칭 박막 트랜지스터(ST-1) 및 스토리지 커패시터(Cst)를 포함하여 하나의 서브-픽셀(PX)을 구동하는 어레이부를 지칭한다. 또한, 발광 소자 부분(380)은 애노드 전극과 캐소드 전극 및 그 사이에 배치되는 발광 층을 포함하여 발광을 위한 어레이부를 지칭한다.
도 3에서는 화소 회로 부분(370)의 일 예로서 하나의 구동 박막 트랜지스터(DT)와 하나의 스위칭 박막 트랜지스터(ST-1)와 하나의 스토리지 커패시터(Cst)을 도시하였다.
특히, 본 발명의 일 실시 예에서 구동 박막 트랜지스터(DT)와 적어도 하나의 스위칭 박막 트랜지스터(ST-1)는 산화물 반도체 패턴을 활성 층으로 사용한다.
산화물 박막 트랜지스터는 누설 전류의 차단 효과가 우수할 뿐 아니라 다결정 박막 트랜지스터에 비해 상대적으로 제조비용이 저렴하다. 따라서, 소비전력을 감소시키고 또 제조비용을 낮추기 위해 본 발명의 일 실시 예는 산화물 반도체 물질을 사용하여 구동 박막 트랜지스터를 제조하고, 적어도 하나의 스위칭 박막 트랜지스터도 산화물 반도체 물질을 이용하여 제조한다.
산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 더 구체적으로, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO) 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등을 포함할 수 있다.
하나의 서브-픽셀 중 화소 회로 부분에서 모든 박막 트랜지스터를 산화물 박막 트랜지스터로 구성할 수도 있고 일부만 산화물 박막 트랜지스터로 구성할 수도 있다.
그러나 산화물 박막 트랜지스터는 신뢰성을 확보하기가 어려운 점이 있는 반면, 다결정 박막 트랜지스터는 동작 속도가 빠르고 신뢰성이 우수하기 때문에, 도 3에 도시된 본 발명의 일 실시 예는 스위칭 박막 트랜지스터들 중 적어도 하나 및 구동 박막 트랜지스터(DT)를 산화물 박막 트랜지스터로 제조하고, 게이트 구동부를 구성하는 박막 트랜지스터는 다결정 박막 트랜지스터로 제조되는 것을 예를 들어 설명한다.
그러나 본 발명은 도 3에 도시된 실시 예에 한정되는 것은 아니다. 즉, 본 발명은 서브-픽셀을 구성하는 모든 박막 트랜지스터를 산화물 반도체를 이용하여 구성할 수도 있고, 게이트 구동부를 구성하는 박막 트랜지스터를 모두 다결정 반도체 패턴으로 구성할 수도 있다. 또는 게이트 구동부를 구성하는 박막 트랜지스터들을 산화물 박막 트랜지스터와, 다결정 박막 트랜지스터를 혼합하여 구성할 수도 있다.
기판(101)은 유기막과 무기막이 교대로 적층된 멀티- 레이어(multi-layer)로 구성될 수 있다. 예를 들어, 기판(101)은 폴리이미드(polyimide)와 같은 유기막과 산화 실리콘(SiO2)과 같은 무기막이 서로 교번하면서 적층되어 구성될 수 있다.
기판(101)상에 하부 버퍼층(301)이 형성된다. 하부 버퍼층(301)은 외부로부터 침투할 수 있는 수분 등을 차단하기 위한 것으로 산화 실리콘(SiO2)막 등의 무기막을 단층 또는 다층으로 적층하여 사용할 수 있다.
하부 버퍼층(301)위에는 한 번 더 투습으로부터 화소 회로 부분(370)에 배치되는 박막 트랜지스터들을 보호하기 위해 제2 버퍼층(미도시)을 더 형성할 수도 있다.
기판(101) 상의 비 표시 영역(NA)에는 제1 박막 트랜지스터(GT)가 형성된다. 제1 박막 트랜지스터는 다결정 박막 트랜지스터일 수 있다. 제1 박막 트랜지스터(GT)는 전자 또는 정공이 이동하는 채널을 포함하는 다결정 반도체 패턴(303)과, 제1 게이트 전극(304)과 제1 소스 전극(317S) 및 제1 드레인 전극(317D)을 포함한다.
다결정 반도체 패턴(303)은 가운데에 제1 채널 영역(303C)을 구비하고 제1 채널 영역(303C)을 사이에 두고 제1 소스 영역(303S) 및 제1 드레인 영역(303D)이 배치된다.
제1 소스 영역(303S) 및 제1 드레인 영역(303D)은 진성의 다결정 반도체 패턴에 5족 또는 3족의 불순물 이온, 예를 들어 인(P)이나 붕소(B)를 소정의 농도로 도핑하여 도체화시킨 영역일 수 있다.
제1 채널 영역(303C)은 다결정 반도체 물질이 진성의 상태를 유지하는 것으로 전자나 정공이 이동하는 경로를 제공한다.
한편, 제1 박막 트랜지스터(GT)는 제1 다결정 반도체 패턴(303) 중 제1 채널 영역(303C)과 중첩하는 제1 게이트 전극(304)을 포함한다. 제1 게이트 전극(306)과 다결정 반도체 패턴(303) 사이에 제1 게이트 절연 층(302)이 개재된다.
본 발명의 일 실시 예에서 제1 박막 트랜지스터(GT)는 제1 게이트 전극(304)이 다결정 반도체 패턴(303)의 상부에 위치하는 탑 게이트 방식을 취한다. 제1 박막 트랜지스터(GT)는 탑 게이트 방식을 취함으로써 바텀 게이트 방식을 취하는 구동 박막 트랜지스터(DT)의 제2 게이트 전극(305)과 상기 제1 게이트 전극(304)을 같은 층에 배열할 수 있어 하나의 마스크를 사용하여 제조할 수 있는 장점이 있다.
제1 게이트 전극(304)은 금속물질로 구성된다. 예를 들어 제1 게이트 전극(306)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일 층 또는 다중 층일 수 있으나, 이에 한정되지 않는다.
제1 게이트 전극(304) 상에는 제1 층간 절연 층(307)이 증착된다. 제1 층간 절연 층(307)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx)으로 구성될 수 있다. 또는 이들의 적층인 복수의 층으로 구성될 수도 있다. 특히, 제1 층간 절연 층(307)은 소수 입자를 포함하는 질화 실리콘(SiNx)층을 포함할 수 있다.
수소 입자는 제1 반도체 패턴(303) 위에 제1 층간 절연 층(307)을 증착한 후 열처리 공정을 진행할 때 제1 층간 절연 층(307)에 포함된 수소 입자가 제1 소스 영역(303S) 및 제1 드레인 영역(303D)에 침투하여 다결정 반도체 물질의 전도도를 향상시키고 안정화시키는데 기여한다. 이를 수소화 공정이라 부르기도 한다.
그리고 제1 층간 절연 층(307) 상에 제1 소스 전극(317S) 및 제1 드레인 전극(317D)이 배치된다.
제1 층간 절연 층(307)과 제1 소스 전극(317S) 및 제1 드레인 전극(317D) 사이에는 다수의 무기 절연 층이 개재될 수 있다.
제1 소스 전극(317S) 및 제1 드레인 전극(317D)은 제1 소스 영역(303S) 및 제1 드레인 영역(303D)과 각각 제1 컨택 홀(CH1) 및 제2 컨택 홀(CH2)을 통해 전기적으로 연결될 수 있다.
도 3을 참조하는 본 발명의 일 실시 예에서는 제1 층간 절연 층(307)은 분리 절연막으로서 기능할 수 있다. 즉, 제1 층간 절연 층(307) 상에 산화물 반도체 패턴을 포함하는 구동 박막 트랜지스터(DT) 및 제1 스위칭 박막 트랜지스터(ST-1)를 형성할 수 있다. 그러므로 제1 층간 절연 층(307)은 다결정 반도체 패턴(303)과 산화물 반도체 패턴을 서로 절연시키는 분리 절연막의 역할을 할 수 있다.
제1 층간 절연 층(307)이 수소 입자를 포함하는 질화 실리콘(SiNx)층을 포함하는 경우, 제1 층간 절연 층(307)은 질화 실리콘(SiNx)층과 그 위에 산화 실리콘(SiO2)층이 적층되는 순서로 구성될 수 있다. 질화 실리콘(SiNx)층에 포함되는 수소 입자는 다결정 반도체 패턴을 도체화하는데 기여할 수 있지만, 산화물 반도체에는 산소 공극(oxide vacancy)을 감소시켜 산화물 반도체의 신뢰성을 손상시킬 수 있다. 따라서 제1 층간 절연 층(307) 상에 산화물 반도체 패턴이 형성되는 경우, 산화물 반도체 패턴은 산화 실리콘(SiO2)층 상에 직접 형성될 수 있도록 무기 절연 층들의 적층 순서를 선택할 수 있다.
제1 소스 전극(317S) 및 제1 드레인 전극(317D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일 층 또는 다중 층일 수 있으나, 이에 한정되지 않는다.
한편, 구동 박막 트랜지스터(DT)는 제1 층간 절연 층(307) 위에 형성된다.
본 발명의 일 실시 예에서 구동 박막 트랜지스터(DT)는 제1 산화물 반도체 패턴(311)을 포함한다.
종래에는 구동 박막 트랜지스터(DT)로서 고속 동작에 유리한 다결정 박막 트랜지스터를 사용하였다. 그러나 다결정 박막 트랜지스터는 오프(off)상태에서 누설 전류가 발생하여 전력 소비가 큰 문제점을 안고 있었다. 이에 본 발명의 일 실시 예에서 누설 전류 발생을 차단하는데 유리한 산화물 반도체 패턴을 활성 층으로 사용하는 구동 박막 트랜지스터(DT)를 제안한다.
그러나 산화물 박막 트랜지스터의 경우, 산화물 반도체의 물질 특성상 단위 전압 변동 값에 대한 전류 변동 값이 커 정밀한 전류제어가 필요한 저계조 영역에서 불량을 발생하는 경우가 많다. 따라서 본 발명의 일 실시 예에서는 활성 층에서 게이트 전극에 인가되는 전압의 변동 값에 대해 전류의 변동 값이 상대적으로 둔감한 구동 박막 트랜지스터를 제공한다.
도 3을 참조하면, 구동 박막 트랜지스터(DT)는 제1 층간 절연 층(307) 상에 제1 산화물 반도체 패턴(311)과, 제1 산화물 반도체 패턴(311)을 덮는 제2 층간 절연 층(308)과, 제1 층간 절연 층(307)을 사이에 두고 제1 산화물 반도체 패턴(311) 하부에 배치되는 제2 게이트 전극(305)과, 제2 층간 절연 층(308) 상에 배치되는 더미 전극(315)과, 더미 전극(315)을 덮는 제3 층간 절연 층(310)과, 제3 층간 절연 층(310) 상에 배치되는 제2 소스 전극(319S) 및 제2 드레인 전극(319D)을 포함한다.
제1 산화물 반도체 패턴(311)은 가운데에 제2 채널 영역(311C)과 제2 채널 영역(311C)의 양측 배치되며 서로 마주보는 제2 소스 영역(311S)과 제2 드레인 영역(311D)을 포함한다.
제2 소스 전극(319S) 및 제2 드레인 전극(319D)은 각각 제3 컨택 홀(CH3) 및 제4 컨택 홀(CH4)을 통해 제2 소스 영역(311S) 및 제2 드레인 영역(311D)과 연결된다.
특히, 더미 전극(315)은 제1 산화물 반도체 패턴(311) 상에 배치되면서 제1 산화물 반도체 패턴(311)과 일부 중첩하도록 배치된다. 또한, 더미 전극(315)은 제2 소스 전극(319S) 또는 제2 드레인 전극(319D) 중 어느 하나와 전기적으로 연결된다.
더미 전극(315)은 제1 산화물 반도체 패턴(311)의 상부로부터 유입될 수 있는 수소 입자로부터 제1 산화물 반도체 패턴(311)을 보호하는 역할을 한다. 따라서 더미 전극(315)은 수소 입자에 대한 포집 능력이 있는 티타늄(Ti) 물질을 포함할 수 있다. 예를 들어, 더미 전극(315)은 티타늄 단층 또는 몰리브덴(Mo)과 티타늄(Ti)의 복층 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금일 수 있다. 그러나 이에 한정되지 않고 티타늄(Ti)을 포함하는 다른 금속 층도 가능하다.
더미 전극(315)이 제2 소스 전극(319S) 또는 제2 드레인 전극(319D) 중 어느 하나와 연결되면 아래와 같은 추가적 효과를 얻을 수 있다. (설명의 편의상 제2 소스 전극에 연결된 것으로 설명한다)
이에 대해, 도 4a 및 도 4b를 참조하여 설명한다.
도 4a는 도 3에서 구동 박막 트랜지스터(DT)만 분리하여 도시한 단면도이다. 도 4b는 구동 박막 트랜지스터(DT)에 발생하는 기생 커패시턴스와 인가되는 전압 간의 관계를 도시한 회로도이다.
도 4a를 참조하면, 제1 산화물 반도체 패턴(311)은 제2 소스 영역(311S) 및 제2 드레인 영역(311D)이 도체화됨에 따라 제1 산화물 반도체 패턴(311) 내부에서 기생 커패시턴스 Cact 가 발생하고, 제2 게이트 전극(305)과 제1 산화물 반도체 패턴(311) 사이에서 기생 커패시턴스 Cgi가 발생하며, 제2 소스 전극(319S)와 전기적으로 연결되는 더미 전극(315)과 제1 산화물 반도체 패턴(311) 간에는 기생 커패시턴스 Cbuf 가 발생한다.
제1 산화물 반도체 패턴(311)과 더미 전극(315)은 제2 소스 전극(319S)에 의해 전기적으로 연결되어 있어 기생 커패시턴스 Cact 와 기생 커패시턴스 Cbuf 는 서로 병렬로 연결되고 기생 커패시턴스 Cact와 기생 커패시턴스 Cgi는 직렬로 연결된다. 또한, 제2 게이트 전극(305)에 Vgat의 게이트 전압을 인가하면, 실제 제1 산화물 반도체 패턴(311)에 인가되는 실효 전압 Veff는 아래와 같은 공식 1이 성립한다.
따라서, 제1 산화물 반도체 패턴(311)의 채널에 인가되는 실효 전압은 기생 커패시턴스 Cbuf와 반비례 관계에 있어 기생 커패시턴스 Cbuf를 조절하여 제1 산화물 반도체 패턴(311)에 인가되는 실효 전압을 조절할 수 있다.
즉, 더미 전극(315)을 제1 산화물 반도체 패턴(311) 가까이 배치하여 기생 커패시턴스 Cbuf 값을 키우면 제1 산화물 반도체 패턴(311)에 흐르는 실제 전류 값을 줄일 수 있다.
제1 산화물 반도체 패턴(311)에 흐르는 실효 전류 값이 줄어든다는 것은 실제 제2 게이트 전극(305)에 인가되는 전압 Vgat 을 통해 제어할 수 있는 구동 박막 트랜지스터(DT)의 제어 범위가 넓어진다는 것을 의미한다.
따라서, 도 3을 참조하는 본 발명의 일 실시 예에서는 더미 전극(315)이 제1 산화물 반도체 패턴(311)에 더 가깝게 배치되어 구동 박막 트랜지스터(DT)가 계조를 제어하는 범위를 넓힌다. 그 결과, 저계조에서도 정밀하게 발광 소자를 제어할 수 있어 저계조에서 자주 발생하는 화면 얼룩의 문제를 해결한다.
그러므로 본 실시 예에서, 기생 커패시턴스 Cbuf 값은 기생 커패시턴스 Cgi 값보다 클 수 있다.
한편, 제1 스위칭 박막 트랜지스터(ST-1)는 제1 층간 절연 층(307) 상에 형성되는 제2 산화물 반도체 패턴(312), 제2 산화물 반도체 패턴(312)의 하부에 배치되는 제3 게이트 전극(306A), 제2 산화물 반도체 패턴(312)을 덮는 제2 층간 절연 층(308) 및 제3 층간 절연 층(310), 제3 층간 절연 층(310) 상에 형성되는 제3 소스 전극(318S) 및 제3 드레인 전극(318D)을 포함한다.
제2 산화물 반도체 패턴(312)은 가운데에 제3 채널 영역(312C)과 제3 채널 영역(312C)의 양측에 배치되는 제3 소스 영역(312S) 및 제3 드레인 영역(312D)을 포함한다.
제3 소스 전극(318S) 및 제3 드레인 전극(318D)은 각각 제6 컨택 홀(CH6) 및 제7 컨택 홀(CH7)을 통해 제3 소스 영역(312S) 및 제3 드레인 영역(312D)에 연결된다.
특히, 제2 게이트 전극(305) 및 제3 게이트 전극(306A)은 각각 제1 산화물 반도체 패턴(311) 및 제2 산화물 반도체 패턴(312) 아래에 배치되어 산화물 반도체 패턴의 하부로부터 유입될 수 있는 광으로부터 산화물 반도체 패턴을 보호하는 기능도 하게 된다.
또한, 제1 게이트 전극(304), 제2 게이트 전극(305) 및 제3 게이트 전극(306A)은 동일 층상에 배치될 수 있어 하나의 마스크를 사용하여 동시에 형성할 수 있다. 즉 마스크 공정을 줄일 수 있는 장점이 있다.
한편, 제1 소스 전극(317S), 제1 드레인 전극(317D), 제2 소스 전극(319S), 제2 드레인 전극(319D), 제3 소스 전극(318S) 및 제3 드레인 전극(318D)은 동일 층상에 배치될 수 있다. 즉, 소스 전극들 및 드레인 전극들은 모두 제3 층간 절연 층(310) 상에 배치될 수 있다. 따라서, 소스 전극들 및 드레인 전극들은 하나의 마스크를 사용하여 동시에 형성할 수 있어 마스크 공정을 줄일 수 있는 장점이 있다.
한편, 도 3을 참조하면, 본 발명의 일 실시 예에 의한 하나의 서브-픽셀은 스토리지 커패시터(Cst)를 더 포함한다.
스토리지 커패시터(Cst)는 데이터 라인을 통해 인가되는 데이터 전압을 일정기간 저장하였다가 발광 소자에 제공한다.
스토리지 커패시터(Cst)는 서로 대응하는 두 개의 전극과 그 사이에 배치되는 유전체를 포함한다. 스토리지 커패시터(Cst)는 제1 다결정 반도체 패턴(303)과 같은 물질로 형성되면서 도체화된 스토리지 커패시터의 제1 전극(309A)과 제1 게이트 전극(304)과 동일한 물질로 동일층 상에 배치되는 스토리지 커패시터의 제2 전극(309)을 포함한다.
스토리지 커패시터의 제1 전극(309A)과 스토리지 커패시터의 제2 전극(309B) 사이에는 제1 게이트 절연 층(302)이 개재된다.
스토리지 커패시터(Cst) 중 스토리지 커패시터의 제2 전극(309B)은 제2 소스 전극(319S)과 제8 컨택 홀(CH8)을 통해 전기적으로 연결될 수 있다.
한편, 컨택 홀들, 즉 제1 컨택 홀(CH1) 내지 제8 컨택 홀(CH8)은 하나의 마스크를 사용하여 동시에 형성될 수 있다. 그 결과, 서로 다른 다수의 컨택 홀들을 형성하기 위해 여러 개의 마스크를 사용하는 것을 줄이고 공정을 단축할 수 있다.
제1 컨택 홀(CH1) 내지 제8 컨택 홀(CH8)이 하나의 마스크를 사용하여 동시에 형성됨으로써 제3 층간 절연 층(310) 상에 제1 소스 전극(317S), 제1 드레인 전극(317D), 제2 소스 전극(319S) 및 제2 드레인 전극(319D)을 동시에 형성할 수 있다. 이것을 통해 마스크 수를 줄일 수 있고 공정을 단축하는 효과를 얻을 수 있다.
이상에서 본 발명의 일 실시 예에 따른 서브-픽셀을 구성하는 화소 회로 부분(370)의 구성에 관해 설명하였다. 본 발명의 일 실시 예에 의한 화소 회로 부분(370)은 서로 다른 종류의 반도체 물질을 포함하는 다수의 박막 트랜지스터로 구성되기 때문에 다수의 층을 가지고, 많은 수의 마스크를 사용하여야 한다. 따라서 본 발명의 일 실시 예에서는 사용되는 마스크 수를 줄일 수 있도록 다수의 층들이 동시에 형성되는 구성을 가짐을 알 수 있다.
즉, 제1 박막 트랜지스터(GT)를 구성하는 제1 반도체 패턴(303)과 스토리지 커패시터의 제1 전극(309A)이 동일 층상에 동시에 형성될 수 있다.
또한, 제1 게이트 전극(304)과 제2 게이트 전극(305), 제3 게이트 전극(306A) 및 스토리지 커패시터의 제2 전극(309B)은 동일 층상에 동시에 형성될 수 있다.
또한, 제1 산화물 반도체 패턴(311)과 제2 산화물 반도체 패턴(312)은 동일 층상에 동시에 형성될 수 있다.
또한, 제1 소스 전극(317S), 제1 드레인 전극(317D), 제2 소스 전극(319S), 제2 드레인 전극(319D), 제3 소스 전극(318S) 및 제3 드레인 전극(318D)은 동일 층상에 동시에 형성될 수 있다.
한편, 도 3을 참조하면, 화소 회로 부분(370) 위에는 화소 회로 부분(370)의 상단을 평탄화하기 위해 제1 평탄화 층(PLN1) 및 제2 평탄화 층(PLN2)이 차례로 형성될 수 있다. 제1 평탄화 층(PLN1)이 형성되기 전에 제4 층간 절연 층(313)이 더 형성될 수 있다. 그러나 제4 층간 절연 층(313)의 형성은 필수적인 것은 아니다.
발광 소자 부분(380)은 애노드 전극으로서 제1 전극(323), 제1 전극(323)과 대응하는 캐소드 전극인이 제2 전극(327) 및 제1 전극(323) 및 제2 전극(327) 사이에 개재되는 발광 층(325)을 포함한다. 제1 전극(323)은 각 서브-픽셀마다 형성된다.
한편, 발광 소자 부분(380)은 제1 평탄화 층(PLN1) 상에 형성되는 연결 전극(321)을 통해 화소 회로 부분(370)와 연결된다. 특히, 발광 소자 부분(380)의 제1 전극(323)과 화소 회로 부분(370)를 구성하는 구동 박막 트랜지스터(DT)의 제2 드레인 전극(319D)이 제9 컨택 홀(CH9)에 채워지는 연결 전극(321)에 의해 전기적으로 서로 연결될 수 있다.
제1 전극(323)은 제2 평탄화 층(PLN2)을 관통하는 제10 컨택 홀(CH10)을 통해 연결 전극(321)과 접속된다.
제1 전극(323)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일 함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(323)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다.
발광 층(325)은 제1 전극(323) 상에 정공 관련층, 유기 발광 층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다.
뱅크층(324)은 각 서브-픽셀의 제1 전극(323)을 노출시키는 화소정의막이다. 뱅크층(324)는 인접한 서브-픽셀 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크층(324)은 컬러 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함한다. 뱅크층(324) 상에는 스페이서(326)가 더 배치될 수 있다.
캐소드 전극인 제2 전극(327)은 발광 층(325)을 사이에 두고 제1 전극(323)과 대향하며 발광 층(325)의 상부면 및 측면 상에 형성된다. 제2 전극(327)은 액티브 영역 전체 면에 일체로 형성될 수 있다. 제2 전극(327)은 전면 발광형 유기전계발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전막으로 이루어질 수 있다.
제2 전극(327) 상에는 수분 침투를 억제하는 봉지 부분(328)이 배치된다.
봉지 부분(328)는 차례로 적층되는 제1 무기 봉지층(328a), 제2 유기 봉지층(328b), 및 제3 무기 봉지층(328c)을 포함할 수 있다.
제1 무기 봉지층(328a) 및 제3 무기 봉지층(328c)은 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 제2 유기 봉지층(328b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 3에는 도시되지 않았으나, 봉지 부분(328) 상에 터치 패널이 더 배치될 수 있다.
이상에서, 도 3을 참조하여 표시 영역(AA)의 서브-픽셀 내에 배치되는 다수의 박막 트랜지스터 중 산화물 반도체 패턴을 포함하는 구동 박막 트랜지스터(DT)와 산화물 반도체 패턴을 사용하는 스위칭 박막 트랜지스터(ST-1)와 비 표시 영역(NA)의 GIP 영역에 배치되며 다결정 반도체 패턴을 포함하는 제1 박막 트랜지스터(GT)를 구비하는 본 발명의 제1 실시 예에 관해 설명하였다.
그러나 본 발명은 서브-픽셀 내에 서로 다른 구조의 스위칭 박막 트랜지스터가 배치될 수 있다.
이하에서, 도 5를 참조하여, 서로 다른 구조를 가지는 제1 스위칭 박막 트랜지스터(ST-1)와 제2 스위칭 박막 트랜지스터(ST-2)를 구비하는 경우에 관해 설명한다.
도 3을 참조하는 본 발명의 제1 실시 예와 동일한 구성에 대해서는 설명을 생략하고 차별점을 중심으로 설명한다.
도 5를 참조하면, 비 표시 영역(NA)에 배치되는 제1 박막 트랜지스터(GT)는 도 3을 참조한 제1 실시 예와 동일할 수 있다. 또한, 표시 영역(AA)의 서브-픽셀에 배치되는 구동 박막 트랜지스터(DT)도 3을 참조한 제1 실시 예와 동일한 구성일 수 있다.
도 2를 참조하면, 서브-픽셀은 다수의 스위칭 박막 트랜지스터를 포함하는 내부 보상 회로를 구비한다. 그 중, 구동 박막 트랜지스터(DT)의 게이트 노드에 연결되는 제2 스위칭 박막 트랜지스터(T3)는 다른 스위칭 박막 트랜지스터들에 비해 구동 전압에 매우 민감하게 작동하여 서브-픽셀의 초기 휘도 불균형의 원인이 된다. 이를 해결하기 위해 제2 스위칭 박막 트랜지스터(T3)의 문턱 전압을 높일 필요가 있다.
따라서, 본 발명의 내부 보상 회로는 스위칭 박막 트랜지스터 중 문턱 전압이 높아진 제2 스위치 박막 트랜지스터(ST-2)를 포함할 수 있다.
도 5를 참조하면, 제1 스위칭 박막 트랜지스터(ST-1)는 문턱 전압의 조절이 이루어 지지 않는 스위칭 박박 트랜지스터를 나타내고, 제2 스위칭 박막 트랜지스터(ST-2)는 문턱 전압이 제1 스위칭 박막 트랜지스터(ST-1)에 비해 높아진 구조를 나타낸다.
산화물 박막 트랜지스터에서 게이트 전극과 액티브 패턴 사이에는 기생 커패시턴스가 발생하는데, 게이트 전극과 액티브 패턴간의 거리가 멀어지면 기생 커패시턴스가 작아지고 그 결과 문턱 전압이 높아지는 관계를 보인다.
따라서, 도 5를 참조하면, 제2 스위칭 박막 트랜지스터(ST-2)의 제4 게이트 전극(306B)은 제1 스위칭 박막 트랜지스터(ST-1)의 제3 게이트 전극(306A)에 비해 산화물 반도체 패턴(312)으로부터 더 먼 곳에 위치한다.
즉, 제4 게이트 전극(306B)은 제1 게이트 전극(304)과 동일 층상인 제1 게이트 절연 층(302) 상에 배치되고, 제3 게이트 전극(306A)은 제1 게이트 절연 층(302) 상에 증착되는 제1 층간 절연 층(307) 상에 배치된다. 그리고 제2 산화물 반도체 패턴(312)은 제1 층간 절연 층(307) 상에 증착되는 제2 게이트 절연 층(314) 상에 배치된다. 따라서, 제1 스위칭 박박 트랜지스터(ST-1) 중 제2 산화물 반도체 패턴(312)과 제3 게이트 전극(306A) 간의 거리보다 제2 스위칭 박막 트랜지스터(ST-2) 중 제2 산화물 반도체 패턴(312)과 제4 게이트 전극(306B) 간의 거리가 더 멀도록 구성할 수 있다.
참고로, 제1 스위칭 박막 트랜지스터(ST-1)와 제2 스위칭 박막 트랜지스터(ST-2) 중 동일한 구성을 가지는 구성요소는 설명의 편의상 동일한 부호를 사용하였다.
제2 스위칭 박막 트랜지스터(ST-2)는 구동 박막 트랜지스터(DT)의 게이트 노드에 연결되는 샘플링 스위칭 트랜지스터의 일 예일 수 있고, 제1 스위칭 박막 트랜지스터는 그 이외의 스위칭 박막 트랜지스터의 일 예일 수 있다.
또한, 도 5를 참조하는 본 발명의 제2 실시 예에서 스토리지 커패시터(Cst)는 제4 게이트 전극(306B)과 동일 층상에 배치되는 스토리지 커패시터의 제1 전극(309A)과, 제1 층간 절연 층(307) 상에 배치되는 스토리지 커패시터의 제2 전극(309B)를 포함할 수 있다.
제4 게이트 전극(306B)과 스토리지 커패시터의 제1 전극(309A)은 제1 게이트 절연 층(302)상에서 하나의 마스크를 사용하여 형성될 수 있다.
또한, 구동 박막 트랜지스터(DT)의 제2 게이트 전극(305), 제1 스위칭 박막 트랜지스터(ST-1)의 제3 게이트 전극(306A) 및 스토리지 커패시터의 제2 전극(309B)는 제1 층간 절연 층(307) 상에서 하나의 마스크를 사용하여 형성될 수 있다.
도 5를 참조하면, 결과적으로 서브 픽셀 내에 배치되는 모든 박막 트랜지스터는 게이트 전극이 액티브 패턴 아래에 배치되는 바텀 게이트 구조를 가질 수 있다.
한편, 본 발명의 서브-픽셀 내의 스위칭 박막 트랜지스터는 듀얼 게이트 구조를 가질 있다.
도 6을 참조하면, 스위칭 박막 트랜지스터가 액티브 패턴 상하에 각각 게이트 전극을 가지는 듀얼 게이트 구조를 가질 수 있다.
도 6을 참조하면, 제1 박막 트랜지스터(GT), 스토리지 커패시터(Cst) 및 구동 박막 트랜지스터(DT)의 구성은 도 5를 참조하는 서브-픽셀의 구성과 동일하므로 설명을 생략한다.
도 6에서 설명의 편의상 하나의 스위칭 박막 트랜지스터만을 도시하였으나 서브-픽셀 내의 스위칭 박막 트랜지스터는 모두 동일한 구조를 가질 수 있다. 그러나 도 5와 같이 서로 다른 구조를 가지는 스위칭 박막 트랜지스터가 하나의 서브-픽셀 내에 혼합될 수 있다.
도 6을 참조하면, 서브-픽셀을 구성하는 제1 스위칭 박막 트랜지스터(ST-1)가 듀얼 게이트 구조를 가질 수 있음을 설명한다.
제1 스위치 박막 트랜지스터(ST-1)은 제2 산화물 반도체 패턴(312)의 하부에 배치되는 제3 게이트 전극(306A)과 제2 산화물 반도체 패턴(312)의 상부에 배치되는 제5 게이트 전극(306C)을 포함한다. 제3 게이트 전극(306A)과 제5 게이트 전극(306C)은 서로 전기적으로 연결될 수 있다.
스위칭 박막 트랜지스터가 듀얼 게이트를 가지도록 구성하면, 채널의 이동도를 높이고, 더 많은 전류를 흘릴 수 있으며, 외부 광으로부터 활성 층을 보호하여 박막 트랜지스터의 안정성을 높일 수 있다.
서브-픽셀 내에는 다수의 스위칭 박막 트랜지스터가 배치되는데, 서브-픽셀 내에서 구동 박막 트랜지스터(DT)를 제외한 모든 스위칭 박막 트랜지스터를 듀얼 게이트 구조로 제조할 수 있다.
또한, 도 5에서처럼, 서브-픽셀 내에서 일부 스위칭 박막 트랜지스터를 제1 스위칭 박막 트랜지스터(ST-1)와 같은 구조로 구성하고 다른 일부 스위칭 박막 트랜지스터를 제2 스위칭 박막 트랜지스터(ST-2)와 같은 구조로 구성하는 경우에도 서브-픽셀 내의 모든 스위칭 박막 트랜지스터는 듀얼 게이트 구조를 가질 수 있다.
도 6을 참조하면, 제3 게이트 전극(306A)은 구동 박막 트랜지스터(DT)의 제2 게이트 전극(305)과 같은 층에 같은 물질로 형성될 수 있다. 즉, 제3 게이트 전극(306A)과 제2 게이트 전극(305)은 제1 층간 절연 층(307) 상에 형성된다.
또한, 제5 게이트 전극(306C)과 더미 전극(315)은 동일 층상에 동일한 물질로 형성될 수 있다. 즉, 제5 게이트 전극(306C)과 더미 전극(315)은 제2 층간 절연 층(308) 상에 형성된다.
이렇게 함으로써, 제3 게이트 전극(306A)과 제2 게이트 전극(305)은 하나의 마스크를 사용하여 동시에 형성할 수 있고, 제5 게이트 전극(306C)과 더미 전극(315)는 하나의 마스크를 사용하여 동시에 형성할 수 있어 공정을 단축하는 효과를 얻을 수 있다.
한편, 도 7을 참조하면, 본 발명의 비 표시 영역(NA)에 배치되는 일부 박막 트랜지스터는 CMOS로 구성되는 것도 가능하다. 즉, 도 7을 참조하면, 다결정 반도체 패턴을 포함하는 P형의 제1 박막 트랜지스터(GT)와 산화물 반도체 패턴을 포함하는 N형의 제3 스위칭 박막 트랜지스터(ST-3)가 서로 상보적으로 구성되어 CMOS를 구성할 수 있다.
제3 스위칭 박막 트랜지스터(ST-3)는 제1 스위칭 박막 트랜지스터(ST-1)와 동일한 구조를 가질 수 있다.
도 7에서는 제3 스위칭 박막 트랜지스터(ST-3)가 도 6에 도시된 듀얼 게이트 구조를 가지는 제1 스위칭 박막 트랜지스터(ST-1)와 같은 구조를 취하는 것을 예시하였다. 그러나 제3 스위칭 박막 트랜지스터(ST-3)는 도 5에 도시된 제1 스위칭 박막 트랜지스터(ST-1)와 같이 싱글 게이트 구조를 가지는 것도 가능하다.
또한, 도 8을 참조하면, 제1 산화물 반도체 패턴(311)과 더미 전극(315) 사이에 배치되는 제2 층간 절연 층(308)은 유전율이 높은 복수의 무기질 절연 층으로 구성되는 것도 가능하다.
한편, 도 8을 참조하면, 제2 층간 절연 층(308)은 실리콘 산화막(SiO2)으로 구성되는 제1 서브-제2 층간 절연 층(308a)과 불소 실리콘 질화막(SiN:F)으로 구성되는 제2 서브-제2 층간 절연 층(308b)의 적층으로 구성될 수 있다. 실리콘 산화막(SiO2)은 유전율이 4.5 정도인데 반해, 불소 실리콘 질화막(SiN:F)은 유전율이 7 정도이다. 따라서 제2 층간 절연 층(308)이 불소 실리콘 질화막(SiN:F)을 포함하는 다중 층으로 구성하는 경우, 실리콘 산화막(SiO2) 단일 막으로 구성하는 경우보다 절연 층의 유전율을 높일 수 있다. 즉, 제2 층간 절연 층(308)을 형성하기 위해 실리콘 산화막(SiO2) 단일 막을 사용하는 것보다 실리콘 산화막(SiO2)과 불소 실리콘 질화막(SiO2)의 적층으로 구성하면 절연막의 두께를 더 얇게 할 수 있다.
또한, 불소 실리콘 질화막(SiN:F)은 절연막 내에 산소 함량이 적어 산소 입자에 대해 취약한 산화물 반도체 패턴 상에 증착하는데 적합하다.
제2 층간 절연 층(308)의 두께를 얇게 한다는 것은 공식 1에서 확인되는 바와 같이 기생 커패시턴스 Cbuf 값을 증가시키고 결과적으로 에스 펙터(S-factor)를 높일 수 있다.
한편, 도 8을 참조하면, 제2 소스 전극(319S)은 제3 컨택 홀(CH3)을 통해 제2 소스 영역(311S)과 연결될 수 있다. 또한, 제2 소스 전극(319S)은 더미 전극(315)과도 전기적으로 연결된다. 이때, 도 8을 참조하면, 제2 소스 전극(319S)은 하나의 컨택 홀, 즉 제3 컨택 홀(CH3)을 통해 제2 소스 영역(311S) 및 더미 전극(315)과 동시 연결될 수 있도록 제2 소스 전극(319S)은 더미 전극(315)의 측면과 접촉하는 사이트 컨택(side contact) 방식을 취할 수 있다. 이렇게 구성함으로써 더미 전극(315)이 제1 산화물 반도체 패턴(311)과 중첩하는 면적을 넓힐 수 있다. 또한, 컨택 홀의 개 수를 줄일 수도 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 또는 변형 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치, 101: 기판, 102: 표시패널
103: 게이트 구동부 104: 데이터 구동부
370: 화소 회로 부분, 380: 발광 소자 부분, 328: 봉지 부분
ST-1, ST-2, ST-3: 제1, 2, 3 스위칭 박막 트랜지스터
Cst: 스토리지 커패시터
DT: 구동 박막 트랜지스터
317S, 318S, 319S: 소스 전극, 317D, 318D, 319D: 드레인 전극
304: 제1 게이트 전극, 305: 제2 게이트 전극, 306A: 제3 게이트 전극,
306B: 제4 게이트 전극, 306C: 제5 게이트 전극
303: 다결정 반도체 패턴
311, 312: 산화물 반도체 패턴
315: 더미 전극

Claims (20)

  1. 채널 영역, 상기 채널 영역을 사이에 두고 서로 대응하는 소스 영역 및 드레인 영역을 포함하는 반도체 패턴;
    상기 반도체 패턴 아래에서 상기 채널 영역과 중첩하는 게이트 전극;
    상기 반도체 패턴 상에서 상기 소스 영역 및 상기 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극; 및
    상기 반도체 패턴 상에서 상기 반도체 패턴과 중첩하는 더미 전극을 포함하고,
    상기 더미 전극은 상기 소스 전극 또는 드레인 전극 중 어느 하나에 연결되는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 반도체 패턴은 산화물 반도체 패턴인 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트 전극과 상기 반도체 패턴 사이에 배치되는 적어도 하나의 무기질 절연 층을 포함하는 게이트 절연 층;
    상기 반도체 패턴과 상기 더미 전극 사이에 배치되는 적어도 하나의 무기질 절연 층을 포함하는 제1 층간 절연 층을 더 포함하고,
    상기 게이트 절연 층의 두께는 상기 제1 층간 절연 층 두께보다 큰 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 전극과 상기 반도체 패턴 사이에 배치되는 적어도 하나의 무기질 절연 층을 포함하는 게이트 절연 층;
    상기 반도체 패턴과 상기 더미 전극 사이에 배치되는 적어도 하나의 무기질 절연 층을 포함하는 제1 층간 절연 층을 더 포함하고,
    상기 제1 층간 절연 층의 유전율은 상기 게이트 절연 층의 유전율보다 큰 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 게이트 절연 층은 산화 실리콘 박막을 포함하고, 상기 제1 층간 절연 층은 상기 산화 실리콘 박막보다 유전율이 큰 불소 실리콘 질화막을 포함하는 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 더미 전극은 도전성 금속 패턴인 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 소스 전극은 상기 소스 영역 및 상기 더미 전극과 하나의 컨택 홀을 통해 연결되며 상기 더미 전극은 상기 컨택 홀과 측면 접촉을 통해 상기 소스 전극에 연결되는 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 더미 전극과 상기 반도체 패턴 사이에 발생하는 기생 커패시턴스는 상기 반도체 패턴과 상기 게이트 전극 사이에 발생하는 기생 커패시턴스보다 큰 박막 트랜지스터.
  9. 표시 영역과 상기 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판;
    상기 기판상에 배치되며 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터; 및
    상기 기판상에 배치되며 상기 제1 반도체 패턴과 다른 층에 배치되는 제2 반도체 패턴과, 상기 제2 반도체 패턴 아래에 배치되는 제2 게이트 전극, 상기 반도체 패턴 상에 배치되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고,
    상기 제2 반도체 패턴 상에는 상기 제2 소스 전극 또는 상기 제2 드레인 전극 중 어느 하나와 연결되고 상기 제2 반도체 패턴과 중첩하는 더미 전극을 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 제2 반도체 패턴과 동일 층상에 배치되는 제3 반도체 패턴, 상기 제3 반도체 패턴 아래에 배치되는 제3 게이트 전극, 상기 제3 반도체 패턴 상에 배치되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 더 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 제2 반도체 패턴과 동일 층상에 배치되는 제4 반도체 패턴, 상기 제4 반도체 패턴 아래에 배치되는 제4 게이트 전극, 상기 제4 반도체 패턴 상에 배치되는 제4 소스 전극 및 제4 드레인 전극을 포함하는 제4 박막 트랜지스터를 더 포함하고, 상기 제3 게이트 전극과 상기 제4 게이트 전극은 서로 다른 층에 배치되는 표시 장치.
  12. 제9항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 동일 층상에 배치되는 표시 장치.
  13. 제9항에 있어서,
    상기 제1 게이트 전극과 동일 층상에 배치되는 스토리지 커패시터의 제1 전극과 상기 스토리지 커패시터의 제1 전극의 상부에 배치되는 스토리지 커패시터의 제2 전극을 포함하는 스토리지 커패시터를 더 포함하고,
    상기 제2 게이트 전극은 상기 스토리지 커패시터의 제2 전극과 동일 층상에 배치되는 표시 장치.
  14. 제9항에 있어서,
    상기 제2 게이트 전극과 상기 제2 반도체 패턴 사이에 적어도 하나의 무기질 절연 층을 포함하는 게이트 절연 층이 배치되고,
    상기 제2 반도체 패턴과 상기 더미 전극 사이에 적어도 하나의 무기질 절연 층을 포함하는 제1 층간 절연 층이 배치되고,
    상기 게이트 절연 층의 두께는 상기 제1 층간 절연 층의 두께보다 큰 표시 장치.
  15. 제9항에 있어서,
    상기 제2 게이트 전극과 상기 제2 반도체 패턴 사이에 적어도 하나의 무기질 절연 층을 포함하는 게이트 절연 층이 배치되고,
    상기 제2 반도체 패턴과 상기 더미 전극 사이에 적어도 하나의 무기질 절연 층을 포함하는 제1 층간 절연 층이 배치되고,
    상기 제1 층간 절연 층의 유전율은 상기 게이트 절연 층의 유전율보다 큰 표시 장치.
  16. 제15항에 있어서,
    상기 게이트 절연 층은 산화 실리콘 박막을 포함하고, 상기 제1 층간 절연 층은 상기 산화 실리콘 박막보다 유전율이 큰 불소 실리콘 질화막을 포함하는 표시 장치.
  17. 제11항에 있어서,
    상기 제1 반도체 패턴은 다결정 반도체 패턴을 포함하고, 제2 반도체 패턴, 제3 반도체 패턴 및 제4 반도체 패턴 중 적어도 어느 하나는 산화물 반도체 패턴을 포함하는 표시 장치.
  18. 제9항에 있어서,
    상기 제1 박막 트랜지스터는 상기 비 표시 영역에 배치되고, 상기 제2 박막 트랜지스터는 상기 표시 영역에 배치되는 표시 장치.
  19. 제10항에 있어서,
    상기 제3 반도체 패턴 상에 배치되며 상기 제2 게이트 전극과 전기적으로 연결되는 제5 게이트 전극을 포함하는 표시 장치.
  20. 제9항에 있어서,
    상기 더미 전극과 상기 제2 반도체 패턴 사이에 발생하는 기생 커패시턴스는 상기 제2 반도체 패턴과 상기 제2 게이트 전극 사이에 발생하는 기생 커패시턴스 보다 큰 표시 장치.

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