KR20140115191A - 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 Download PDF

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KR20140115191A
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최보경
정재완
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Abstract

본 발명에 따른 박막 트랜지스터는 기판 위에 위치하는 반도체, 반도체과 중첩하며 반도체와 서로 마주하는 저항성 접촉 부재, 저항성 접촉 부재 위에 위치하는 소스 전극 및 드레인 전극, 반도체를 덮는 게이트 절연막, 소스 전극 및 드레인 전극 사이의 반도체와 중첩하며 게이트 절연막 위에 위치하는 게이트 전극을 포함하고, 게이트 전극은 드레인 전극으로부터 제1 거리만큼 떨어져 위치하고, 게이트 전극은 소스 전극으로부터 제2 거리만큼 떨어져 위치한다.

Description

박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치{THIN FILM TRANSISTOR AND ORGANIC LIGHT EMITTING DIODE DISPLAY INCLUDING THE SAME}
본 발명은 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 다양한 분야에 이용되고 있으며, 특히 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display) 등의 평탄 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.
박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
박막 트랜지스터의 반도체는 비정질 규소(amorphous silicon) 또는 다결정 규소(crystalline silicon) 등으로 이루어진다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시 장치에 많이 사용되고, 다결정 규소는 높은 전계 효과 이동도와 고주파 동작 특성 및 낮은 누설 전류(leakage current) 의 전기적 특성을 가진다.
그러나 바텀 게이트 구조의 비정질 규소 박막은 낮은 전계 효과 이동도 등의 문제점으로 표시 소자의 대면적화에 어려움이 있고, 탑 게이트 구조의 다결정 규소를 이용한 박막 트랜지스터는 결정화 하는 공정이 복잡한 문제점이 있다.
이를 해결하기 위해서, 탑 게이트 스태거드(top gate staggered) 구조의 박막 트랜지스터가 개발되었다.
그러나, 이러한 탑 게이트 스태거드 구조의 게이트 전극이 소스 전극 및 드레인 전극과 중첩하며, 게이트 전극이 소스 전극 및 드레인 전극 위에 위치하여 전류 클라우딩 현상을 발생시키는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 탑 게이트 스태거드 구조에서 전류 클라우딩 현상이 발생하지 않는 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하는 것이다.
상기한 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터는 기판 위에 위치하는 반도체, 반도체과 중첩하며 반도체와 서로 마주하는 저항성 접촉 부재, 저항성 접촉 부재 위에 위치하는 소스 전극 및 드레인 전극, 반도체를 덮는 게이트 절연막, 소스 전극 및 드레인 전극 사이의 반도체와 중첩하며 게이트 절연막 위에 위치하는 게이트 전극을 포함하고, 게이트 전극은 드레인 전극으로부터 제1 거리만큼 떨어져 위치하고, 게이트 전극은 소스 전극으로부터 제2 거리만큼 떨어져 위치한다.
상기 제1 거리 및 제2 거리는 0㎛이상 10㎛이하일 수 있다.
상기 제1 거리 및 제2 거리는 0㎛이상 2㎛이하일 수 있다.
상기 소스 전극 및 드레인 전극 사이의 반도체 위에 위치하는 식각 정지막을 더 포함할 수 있다.
상기 소스 전극 및 드레인 전극과 저항성 접촉 부재는 동일한 평면 패턴을 가질 수 있다.
상기 소스 전극과 드레인 전극 사이의 채널을 제외하고 저항성 접촉 부재는 반도체와 동일한 평면 패턴을 가질 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 유기 발광 표시 장치는 기판, 기판 위에 형성되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 제1 전극, 제1 전극 위에 위치하는 발광층, 발광층 위에 위치하는 제2 전극을 포함하고, 박막 트랜지스터의 게이트 전극은 드레인 전극으로부터 제1 거리만큼 떨어져 위치하고, 게이트 전극은 소스 전극으로부터 제2 거리만큼 떨어져 위치한다.
상기 박막 트랜지스터는 기판 위에 위치하는 반도체, 반도체와 중첩하며 반도체와 서로 마주하는 저항성 접촉 부재, 저항성 접촉 부재 위에 위치하는 소스 전극 및 드레인 전극, 반도체를 덮는 게이트 절연막, 소스 전극 및 드레인 전극 사이의 반도체와 중첩하며 게이트 절연막 위에 위치하는 게이트 전극을 포함한다.
상기 제1 거리 및 제2 거리는 0㎛이상 10㎛이하일 수 있다.
상기 제1 거리 및 제2 거리는 0㎛이상 2㎛이하일 수 있다.
상기 제2 전극 위에 위치하는 봉지 부재를 더 포함하고, 봉지 부재는 무기막 및 유기막을 적어도 하나 이상 포함할 수 있다.
본 발명에서와 같은 방법으로 박막 트랜지스터를 형성하면 전류 클라우딩 현상이 발생하지 않는 박막 트랜지스터 및 그를 포함하는 유기 발광 표시 장치를 제공할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3 내지 6은 오프셋의 거리에 따른 Ion 특성을 측정한 그래프이다.
도 7 내지 도 9은 오프셋의 거리에 따른 전압과 전류 특성을 특정한 그래프이다.
도 10 및 도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 한 화소에 대한 등가 회로도이다.
도 18은 도 17의 유기 발광 표시 장치의 한 화소의 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 도면을 참고하여 본 발명에 따른 박막 트랜지스터를 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 평면도이고, 도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 한 따른 박막 트랜지스터는 기판(100) 위에 위치하는 반도체(154), 반도체(154) 위에 위치하는 식각 정지 막(132), 식각 정지막(132) 위에 위치하는 저항성 접촉 부재(ohmic contact)(165), 저항성 접촉 부재(165) 위에 위치하는 소스 전극(173) 및 드레인 전극(175), 소스 전극(173) 및 드레인 전극(175) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(124)을 포함한다.
기판(100)은 박막 트랜지스터를 형성할 수 있는 모든 소재로, 유리, 금속 또는 가요성 고분자 물질일 수 있다.
고분자 물질은 절연성 유기물인 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP)로 이루어진 그룹으로부터 선택되는 유기물일 수 있다.
반도체(154)는 비정질 규소(a-Si)로 이루어질 수 있다. 또한, 반도체층(154)은 폴리 실리콘 또는 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 또는 아연-주석 산화물(Zn-Sn-O) 중 어느 하나를 포함할 수 있다.
반도체층(154)이 다결정 규소로 이루어지는 경우에는 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
반도체층(154)이 산화물 반도체로 이루어지는 경우에는 고온에 노출되는 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
식각 정지막(132)은 식각 시에 반도체가 손상되는 것을 방지하기 위한 것으로, 산화 규소 또는 질화 규소 따위로 이루어질 수 있다.
저항성 접촉 부재(163, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+수소화 비정질 규소 다위의 물질로 만들어지거나, 실리사이드(silicide)로 만들어질 수 있다.
소스 전극(173) 및 드레인 전극(175)은 저항성 접촉 부재(163, 165)와 동일한 평면 패턴을 가지며, 구리, 알루미늄, 텅스텐, 티타늄과 같은 금속 또는 이들의 합금으로 단층 또는 복수층으로 이루어질 수 있다.
게이트 절연막(140)은 반도체(154)의 채널 영역을 덮으며 질화 규소 또는 산화 규소 따위의 무기막 등으로 이루어질 수 있다.
게이트 전극(124)은 소스 전극(173) 및 드레인 전극(175)과 같은 금속 또는 이들의 합금으로 단층 또는 복수층으로 형성될 수 있다.
게이트 전극(124)은 서로 마주하는 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154) 위에 위치한다.
박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
게이트 전극(124)과 소스 전극(173) 사이, 게이트 전극(124)과 드레인 전극(175) 사이는 오프셋(offset)이 형성된다. 즉, 게이트 전극(124)과 드레인 전극(175) 사이는 제1 거리(D1)만큼 떨어져 위치하고, 게이트 전극(124)과 소스 전극(173)은 제2 거리(D2)만큼 떨어져 위치한다.
오프셋(offset)을 형성하는 제1 거리(D1) 및 제2 거리(D2)는 0㎛이상 10㎛이하일 수 있고, 바람직하게는 0㎛이상 2㎛이하이다.
제1 거리 및 제2 거리(D)는 0이상인 것이 바람직하나, 패터닝 시에 노광기의 해상도에 따라서 1㎛의 오차를 가질 수 있다.
도 3 내지 6은 오프셋의 거리에 따른 Ion 특성을 측정한 그래프이다.
도 3 내지 도 6은 오프셋의 거리가 각각 1㎛, 2㎛, 3㎛, -2㎛이다. (-는 중첩하는 것을 의미한다)
도 3 내지 도 5에서와 같이 오프셋의 거리가 각각 1㎛, 2㎛, 3㎛으로 증가하더라도 전류 클라우딩(current crowding) 현상이 발생하지 않는 것을 확인할 수 있다.
그러나 도 6에서와 같이 오프셋의 거리가 -2㎛일 때, 즉 드레인 전극(또는 소스 전극)과 게이트 전극이 중첩할 때, 전류 클라우딩 현상이 발생하는 것을 확인할 수 있다.
이처럼 오프셋의 거리가 증가하더라도 전류 클라우딩 현상은 발생하지 않는다. 그러나 소스 전극과 드레인 전극 사이인 채널의 크기는 한정되어 있고, 게이트 전극이 일정 크기 이상 형성되므로 오프셋 거리는 10㎛이하인 것이 바람직하다.
도 7 내지 도 9은 오프셋의 거리에 따른 전압과 전류 특성을 특정한 그래프이다.
도 7 내지 도 9에서 드레인 전극과 게이트 전극 사이는 제1 거리만큼 떨어져 위치하고, 소스 전극과 게이트 전극 사이는 제2 거리만큼 떨어져 위치한다.
도 7 내지 도 9의 제2 거리는 각각 1.5㎛, 0㎛, -1.5㎛이고, 제1 거리는 1㎛, 2㎛에서 측정하였다. 각각에 대한 비교를 용이하게 하기 위해서, 오프 전류는 1.E_10로 하고, 온 전류는 1.E_0.5을 기준값으로 한다.
도 7을 참조하면, 제2 거리가 1.5㎛이고, 제1 거리의 값이 1㎛, 2㎛일 때 모든 온 전류값이 기준값을 넘는 것을 알 수 있다. 그리고 도 8을 참조하면, 제2 거리가 0㎛일 때 제1 거리의 값이 1㎛때는 기준값을 넘으나 2㎛일 때는 기준값 아래로 떨어지는 것을 알 수 있다.
이처럼 제2 거리 및 제1 거리가 모두 적정 값을 가질 때 박막 트랜지스터의 전류 특성이 향상되는 것을 알 수 있다.
한편, 도 9을 참조하면 제2 거리는 -1.5㎛이고, 제1 거리는 1㎛, 2㎛이다. 이처럼 종래와 같이 소스 전극과 게이트 전극이 1.5㎛만큼 중첩하면, 드레인 전극과 게이트 전극 사이에 1㎛, 2㎛와 같은 제1 거리만큼의 오프셋이 형성되더라도 전류 값은 기준값 아래에 위치하는 것을 알 수 있다.
이처럼, 제1 거리 및 제2 거리가 0㎛이상 이면, 게이트 전극에 형성되는 전계에 소스 전극 및 드레인 전극으로 인한 영향을 최소화할 수 있어, 전류 클라우딩 현상이 발생하는 것을 방지할 수 있다.
이상의 박막 트랜지스터의 제조 방법은 도 10 및 도 11과 기 설명한 도 2를 참조하여 구체적으로 설명한다.
도 10 및 도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 10에 도시한 바와 같이, 기판(100) 위에 비정질 규소를 증착하여 비정질 규소막을 형성한 후 패터닝하여 반도체(154)를 형성한다.
이후, 반도체(154) 위에 질화 규소막을 형성한 후 패터닝하여 식각 정지막(132)을 형성한다.
다음, 도 11에 도시한 바와 같이, 반도체(154) 위에 불순물이 도핑된 비정질 규소막 및 금속막을 형성한다.
이후, 사진 식각 공정으로 금속막 및 비정질 규소막을 식각하여 소스 전극(173) 및 드레인 전극(175)과 저항성 접촉 부재(163, 165)를 형성한다.
소스 전극(173) 및 드레인 전극(175)과 저항성 접촉 부재(163, 165)를 동시에 식각하여 형성하므로, 소스 전극(173) 및 드레인 전극(175)과 저항성 접촉 부재(163, 165)는 동일한 평면 패턴을 가진다.
이때, 소스 전극(173) 및 드레인 전극(175) 사이에 위치하는 반도체(154)는 식각 정지막(132)에 덮여 있으므로, 식각 공정에 반도체(154)가 노출되지 않아 반도체의 표면이 보호된다.
다음, 도 2에 도시한 바와 같이, 소스 전극(173) 및 드레인 전극(175)과 식각 정지막(132)을 덮는 게이트 절연막(140)을 형성한다.
그리고 게이트 절연막(140) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(124)을 형성한다.
이상의 실시예에서와 달리 식각 정지막 및 반도체는 1회의 패터닝 공정으로 형성될 수 있다. 즉, 식각 정지막 및 반도체는 도 12 및 도 13에서와 같이 비정질 규소막 및 식각 정지막용 질화막을 적층한 후 두께가 다른 감광막 패턴을 이용하여 형성할 수 있다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
구체적으로, 도 12에 도시한 바와 같이 비정질 규소막 및 질화규소막을 적층한다. 그리고 두께가 다른 제1 감광 패턴과 제2 감광 패턴을 포함하는 감광막 패턴을 형성한다. 제1 감광 패턴(PR1)을 제2 감광 패턴(PR2)보다 두껍게 형성한다.
이후, 감광막 패턴을 마스크로 질화 규소막 및 비정질 규소막을 식각하여 질화규소 패턴(32) 및 반도체(154)를 형성한다.
다음, 도 13에 도시한 바와 같이, 제2 감광 패턴을 제거한 후 제1 감광 패턴(PR1)을 마스크로 질화 규소 패턴을 식각하여 식각 정지막(132)을 형성한다. 제2 감광 패턴을 제거할 때 제1 감광 패턴도 일부 제거될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 14의 박막 트랜지스터는 도 2의 박막 트랜지스터와 대부분 동일하므로 다른 부분에 대해서만 구체적으로 설명한다.
도 14에 도시한 바와 같이 본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판(100) 위에 형성되어 있는 반도체(154), 반도체(154) 위에 형성되어 있는 저항성 접촉 부재(163, 165), 저항성 접촉 부재(163, 165) 위에 위치하는 소스 전극(173) 및 드레인 전극(175), 소스 전극(173) 및 드레인 전극(175) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(124)을 포함한다.
도 2의 박막 트랜지스터와 달리 도 14의 박막 트랜지스터는 식각 정지막을 포함하지 않는다.
그리고 저항성 접촉 부재(163, 165)는 소스 전극(173) 및 드레인 전극(175) 사이의 채널을 제외하고 반도체(154)와 동일한 평면 패턴을 가진다.
이하에서는 도 14의 박막 트랜지스터를 제조하는 방법에 대해서 구체적으로 설명한다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 15에 도시한 바와 같이, 기판(100) 위에 제1 비정질 규소막 및 제2 비정질 규소막을 적층한 후, 사진 식각 공정으로 제2 비정질 규소막 및 제1 비정질 규소막을 패터닝하여 저항성 접촉 패턴(65) 및 반도체(154)를 형성한다.
제1 비정질 규소막은 불순물을 포함하지 않고, 제2 비정질 규소막은 도전형 불순물 이온을 포함한다.
다음, 도 16에 도시한 바와 같이, 기판(100) 위에 금속막을 형성한 후 패터닝하여 소스 전극(173) 및 드레인 전극(175)을 형성한다.
그럼 다음, 소스 전극(173) 및 드레인 전극(175)을 마스크로 소스 전극 및 드레인 전극 사이에 노출된 저항성 접촉 패턴을 제거하여 저항성 접촉 부재(165)를 형성한다.
저항성 접촉 부재(165)는 저항성 접촉 패턴을 반도체(154)와 함께 패터닝한 후, 채널의 노출된 저항성 접촉 패턴만을 제거하여 형성하므로 채널을 제외하고 반도체(154)와 동일한 평면 패턴을 가진다.
이후 도 14에 도시한 바와 같이, 소스 전극(173) 및 드레인 전극(175) 위에 게이트 절연막(140) 및 게이트 전극(124)을 형성한다.
이상의 박막 트랜지스터는 유기 발광 표시 장치의 박막 트랜지스터로 사용될 수 있다. 이하에서는 도 1 및 도 2의 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 예로 들어 구체적으로 설명한다.
도 17은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 한 화소에 대한 등가 회로도이다.
도 17에 도시한 바와 같이, 본 실시예에 따른 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있는 화소(pixel)(PX)를 포함한다. 화소(PX)는 적색 화소(R), 녹색 화소(G) 및 청색 화소(B) 중 어느 하나일 수 있다.
신호선은 게이트 신호(또는 주사 신호)를 전달하는 주사 신호선(scanning signal line)(121), 데이터 신호를 전달하는 데이터선(data line)(171), 구동 전압을 전달하는 구동 전압선(driving voltage line)(172) 등을 포함한다. 주사 신호선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고, 데이터선(171)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 구동 전압선(172)은 대략 열 방향으로 뻗어 있는 것으로 도시되어 있으나, 행 방향 또는 열 방향으로 뻗거나 그물 모양으로 형성될 수 있다.
한 화소(PX)는 스위칭 트랜지스터(switching transistor)(Qs), 구동 트랜지스터(driving transitor)(Qd), 유지 축전기(storage capacitor)(Cst) 및 유기 발광 소자(organic light emitting element)(70)를 포함한다.
스위칭 트랜지스터(Qs)는 제어 단자(control terminal), 입력 단자(input terminal) 및 출력 단자(output terminal)를 가지는데, 제어 단자는 주사 신호선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 주사 신호선(121)으로부터 받은 주사 신호에 응답하여 데이터선(171)으로부터 받은 데이터 신호를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 소자(70)에 연결되어 잇다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(ILD)를 흘린다.
축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qd)가 턴 오프(turn-off)된 뒤에도 이를 유지한다.
유기 발광 소자(70)는 예를 들면 유기 발광 다이오드(organic light emitting diode, OLED)로서, 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode)와 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 소자(70)는 구동 트랜지스터(Qd)의 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다. 유기 발광 소자(70)는 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나 또는 하나 이상의 빛을 고유하게 내는 유기 물질을 포함할 수 있으며, 유기 발광 표시 장치는 이들 색의 공간적인 합으로 원하는 영상을 표시한다.
스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)는 n-채널 전계 효과 트랜지스터(field effect transistor, FET)이지만, 이들 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. 또한, 트랜지스터(Qs, Qd), 축전기(Cst) 및 유기 발광 소자(70)의 연결 관계가 바뀔 수 있다.
도 18은 도 17의 유기 발광 표시 장치의 한 화소의 단면도이다.
도 18에서는 도 17의 구동 박막 트랜지스터(Qd) 및 유기 발광 소자(70)을 중심으로 적층 순서에 따라 상세히 설명한다. 이하에서는 구동 박막 트랜지스터(Qd)를 박막 트랜지스터라 한다.
도 18에 도시한 바와 같이, 기판(100) 위에는 비정질 규소로 이루어진 반도체(154)가 형성되어 있다.
반도체(154) 위에는 식각 정지막(132)이 형성되어 있다. 식각 정지 막(132)은 질화 규소로 이루어지며, 반도체(154)의 채널과 중첩한다.
식각 정지막(132) 위에는 반도체(154)와 접촉하며 식각 정지 막(132)을 사이에 두고 서로 마주하는 저항성 접촉 부재(163, 165)가 형성되어 있다.
저항성 접촉 부재(163, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+수소화 비정질 규소 다위의 물질로 만들어지거나, 실리사이드(silicide)로 만들어질 수 있다.
그리고 저항성 접촉 부재(163, 165) 위에는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다.
소스 전극(173) 및 드레인 전극(175)은 저항성 접촉 부재(163, 165)와 동일한 평면 패턴을 가지며, 구리, 알루미늄, 텅스텐, 티타늄과 같은 금속 또는 이들의 합금으로 단층 또는 복수층으로 이루어질 수 있다.
소스 전극(173) 및 드레인 전극(175) 위에는 채널을 덮는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 질화 규소 또는 산화 규소 따위의 무기막 등으로 이루어질 수 있다.
채널과 대응하는 게이트 절연막(140) 위에는 게이트 전극(124)이 형성되어 있다. 게이트 전극(124)은 소스 전극(173) 및 드레인 전극(175)과 같은 금속 또는 이들의 합금으로 단층 또는 복수층으로 형성될 수 있다.
게이트 전극(124)은 서로 마주하는 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154) 위에 위치한다.
박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
게이트 전극(124)과 소스 전극(173) 사이는 제2 거리만큼 떨어지고, 게이트 전극(124)과 드레인 전극(175) 사이는 제1 거리만큼 떨어져 오프셋(offset)이 형성된다.
게이트 전극(124) 위에는 층간 절연막(160)이 형성된다. 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 또는 산화 규소 등으로 형성될 수 있다.
층간 절연막(160) 및 게이트 절연막(140)은 드레인 전극(175)을 노출하는 접촉 구멍(185)을 갖는다.
층간 절연막(160) 위에는 드레인 전극(175)과 연결되는 제1 전극(710)이 형성되어 있다. 제1 전극(710)은 도 17의 유기 발광 소자의 애노드 전극이 된다.
제1 전극(710) 위에는 화소 정의막(190)이 형성되어 있다.
화소 정의막(190)은 제1 전극(710)을 노출하는 개구부(195)을 가진다. 화소 정의막(190)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 이루어질 수 있다.
화소 정의막(190)의 개구부(195)에는 유기 발광층(720)이 형성되어 있다.
유기 발광층(720)은 발광층을 포함하고, 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 더 포함하는 복수층으로 형성된다.
유기 발광층(720)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 제1 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
화소 정의막(190) 및 유기 발광층(720) 위에는 제2 전극(730)이 형성된다.
제2 전극(730)은 도 17의 유기 발광 소자(70)의 캐소드 전극이 된다. 따라서 제1 전극(710), 유기 발광층(720) 및 제2 전극(730)은 유기 발광 소자(70)를 이룬다.
유기 발광 소자(70)가 빛을 방출하는 방향에 따라서 유기 발광 표시 장치는 전면 표시형, 배면 표시형 및 양면 표시형 중 어느 한 구조를 가질 수 있다.
전면 표시형일 경우 제1 전극(710)은 반사막으로 형성하고 제2 전극(730)은 반투과막으로 형성한다. 반면, 배면 표시형일 경우 제1 전극(710)은 반투과막으로 형성하고 제2 전극(730)은 반사막으로 형성한다. 그리고 양면 표시형일 경우 제1 전극(710) 및 제2 전극(730)은 투명막 또는 반투과막으로 형성한다.
반사막 및 반투과막은 마그네슘(Mg), 은(Ag), 금(Au), 칼슘(Ca), 리튬(Li), 크롬(Cr) 및 알루미늄(Al) 중 하나 이상의 금속 또는 이들의 합금을 사용하여 만들어진다. 반사막과 반투과막은 두께로 결정되며, 반투과막은 200nm 이하의 두께로 형성될 수 있다. 두께가 얇아질수록 빛의 투과율이 높아지나, 너무 얇으면 저항이 증가한다.
투명막은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(산화 아연) 또는 In2O3(indium oxide) 등의 물질로 이루어진다.
제2 전극(730) 위에는 봉지 부재(260)는 무기막 또는 유기막일 수 있으며, 교대로 적층될 수 있다. 봉지 부재(260)는 외기로부터 화소를 보호한다.
하나 이상의 유기층과 하나 이상의 무기층이 상호 교번하여 적층 형성될 수 있다. 상기 무기층 또는 상기 유기층은 각각 복수 개일 수 있다.
유기층은 고분자로 형성되며, 바람직하게는 폴리에틸렌테레프탈레이트, 폴리이미드, 폴라카보네이트, 에폭시, 폴리에틸렌 및 폴리아크릴레이트 중 어느 하나로 형성되는 단일막 또는 적층막일 수 있다. 더욱 바람직하게는, 상기 유기층은 폴리아크릴레이트로 형성될 수 있으며, 구체적으로는 디아크릴레이트계 모노머와 트리아크릴레이트계 모노머를 포함하는 모노머 조성물이 고분자화된 것을 포함한다. 모노머 조성물에 모노아크릴레이트계 모노머가 더 포함될 수 있다. 또한, 상기 모노머 조성물에 TPO와 같은 공지의 광개시제가 더욱 포함될 수 있으나 이에 한정되는 것은 아니다.
무기층은 금속 산화물 또는 금속 질화물을 포함하는 단일막 또는 적층막일 수 있다. 구체적으로, 상기 무기층은 SiNx, Al2O3, SiO2, TiO2 중 어느 하나를 포함할 수 있다.
봉지 부재(260) 중 외부로 노출된 최상층은 유기발광소자에 대한 투습을 방지하기 위하여 무기층으로 형성될 수 있다.
봉지 부재(260)는 적어도 2개의 무기층 사이에 적어도 하나의 유기층이 삽입된 샌드위치 구조를 적어도 하나 포함할 수 있다. 또한, 상기 봉지 부재(600)는 적어도 2개의 유기층 사이에 적어도 하나의 무기층이 삽입된 샌드위치 구조를 적어도 하나 포함할 수 있다.
제2 전극(730)과 무기층 사이에 LiF를 포함하는 할로겐화 금속층이 추가로 포함될 수 있다. 할로겐화 금속층은 무기층을 스퍼터링 방식 또는 플라즈마 증착 방식으로 형성할 때 제2 전극(730)을 포함하는 디스플레이부가 손상되는 것을 방지할 수 있다.
봉지 부재(260)는 유기층 및 무기층을 형성하는 대신 금속 기판 또는 유리 기판 따위의 봉지 기판으로 대체할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (11)

  1. 기판 위에 위치하는 반도체,
    상기 반도체과 중첩하며 상기 반도체와 서로 마주하는 저항성 접촉 부재,
    상기 저항성 접촉 부재 위에 위치하는 소스 전극 및 드레인 전극,
    상기 반도체를 덮는 게이트 절연막,
    상기 소스 전극 및 드레인 전극 사이의 반도체와 중첩하며 상기 게이트 절연막 위에 위치하는 게이트 전극
    을 포함하고,
    상기 게이트 전극은 상기 드레인 전극으로부터 제1 거리만큼 떨어져 위치하고, 상기 게이트 전극은 상기 소스 전극으로부터 제2 거리만큼 떨어져 위치하는 박막 트랜지스터.
  2. 제1항에서,
    상기 제1 거리 및 상기 제2 거리는 0㎛이상 10㎛이하인 박막 트랜지스터.
  3. 제2항에서,
    상기 제1 거리 및 상기 제2 거리는 0㎛이상 2㎛이하인 박막 트랜지스터.
  4. 제1항에서,
    상기 소스 전극 및 드레인 전극 사이의 반도체 위에 위치하는 식각 정지막을 더 포함하는 박막 트랜지스터.
  5. 제1항에서,
    상기 소스 전극 및 드레인 전극과 상기 저항성 접촉 부재는 동일한 평면 패턴을 가지는 박막 트랜지스터.
  6. 제1항에서,
    상기 소스 전극과 상기 드레인 전극 사이의 채널을 제외하고 상기 저항성 접촉 부재는 상기 반도체와 동일한 평면 패턴을 가지는 박막 트랜지스터.
  7. 기판,
    상기 기판 위에 형성되어 있는 박막 트랜지스터,
    상기 박막 트랜지스터와 연결되어 있는 제1 전극,
    상기 제1 전극 위에 위치하는 발광층,
    상기 발광층 위에 위치하는 제2 전극
    을 포함하고,
    상기 박막 트랜지스터의 게이트 전극은 드레인 전극으로부터 제1 거리만큼 떨어져 위치하고, 상기 게이트 전극은 소스 전극으로부터 제2 거리만큼 떨어져 위치하는 유기 발광 표시 장치.
  8. 제7항에서,
    상기 박막 트랜지스터는
    상기 기판 위에 위치하는 반도체,
    상기 반도체과 중첩하며 상기 반도체와 서로 마주하는 저항성 접촉 부재,
    상기 저항성 접촉 부재 위에 위치하는 상기 소스 전극 및 상기 드레인 전극,
    상기 반도체를 덮는 게이트 절연막,
    상기 소스 전극 및 드레인 전극 사이의 반도체와 중첩하며 상기 게이트 절연막 위에 위치하는 상기 게이트 전극
    을 포함하는 유기 발광 표시 장치.
  9. 제7항에서,
    상기 제1 거리 및 상기 제2 거리는 0㎛이상 10㎛이하인 유기 발광 표시 장치.
  10. 제9항에서,
    상기 제1 거리 및 상기 제2 거리는 0㎛이상 2㎛이하인 박막 트랜지스터.
  11. 제7항에서,
    상기 제2 전극 위에 위치하는 봉지 부재를 더 포함하고,
    상기 봉지 부재는 무기막 및 유기막을 적어도 하나 이상 포함하는 유기 발광 표시 장치.

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