KR101808527B1 - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 오프전류를 저감할 수 있는 박막트랜지스터의 제조방법을 제공하기 위한 것으로, 제1 마스크를 이용하여, 기판 상에 게이트전극을 형성하는 단계; 상기 게이트전극을 커버하는 게이트절연막을 형성하는 단계; 제2 마스크를 이용하여, 상기 게이트전극과 적어도 일부 중첩되고 채널영역을 포함하는 반도체층과, 상기 채널영역을 사이에 두고 상기 반도체층 상의 양측에 서로 대향하도록 배치되는 소스전극과 드레인전극을 상기 게이트절연막 상에 형성하는 단계; 3족 원소 또는 5족 원소를 포함하는 가스를 이용하여, 상기 소스전극과 드레인전극 사이에 노출되는 상기 반도체층의 채널영역을 플라즈마 처리하는 단계; 및 상기 소스전극과 드레인전극 및 상기 플라즈마 처리된 채널영역을 커버하는 보호막을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법을 제공한다.

Description

박막트랜지스터의 제조방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR}
본 발명은 평판표시장치 등에 적용되는 바텀게이트타입(Bottom Gate Type)의 박막트랜지스터를 제조하는 방법에 관한 것으로, 박막트랜지스터의 오프전류를 감소시킬 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판 표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이 같은 평판 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD, Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다.
이들은 공통적으로 영상을 구현하는 평판 표시패널을 필수적인 구성요소로 하는 바, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 한 쌍의 기판을 대면 합착시킨 구성을 갖는다. 그리고 표시영역을 복수의 화소로 구분하고, 각 화소 별로 휘도를 조절함으로써 영상을 표시한다.
이때, 각 화소의 휘도를 조절하는 데에 능동매트릭스 방식(active-matrix)을 적용하는 경우, 각 화소의 휘도는 각 화소에 대응하는 박막트랜지스터(Thin Film Transistor: TFT)와 커패시터(Capacitor)를 통해 제어된다. 즉, 능동매트릭스 방식(active-matrix)에 의하면, 각 화소에 대응하여 박막트랜지스터는 일정 주기마다 선택적으로 턴온되고 커패시터는 턴온된 박막트랜지스터를 통해 인가된 전하를 다음 주기까지 유지함으로써, 각 주기에서 각 화소의 휘도를 표시한다.
한편, 박막트랜지스터(Thin Film Transistor)는 소스/드레인전극에 대한 게이트전극의 위치에 따라, 게이트전극이 소스/드레인전극의 하부에 배치되는 바텀게이트타입(Bottom Gate Type)과 게이트전극이 소스/드레인전극의 상부에 배치되는 탑게이트타입(Top Gate Type)으로 구분될 수 있다.
그런데, 평판표시장치의 일예인 액정표시장치는 비발광소자인 액정패널에 광을 조사하는 백라이트유닛을 포함함에 따라, 액정표시장치는 채널영역과 백라이트유닛 사이에 게이트전극이 배치되어, 백라이트유닛으로부터 조사된 광에 의한 누설전류 발생을 방지할 수 있는 바텀게이트타입의 박막트랜지스터를 이용하는 것이 일반적이다.
도 1에 도시한 바와 같이, 일반적인 바텀게이트타입의 박막트랜지스터는 기판(SUB) 상에 형성되는 게이트전극(GE), 게이트전극(GE)을 커버하는 제1 절연막(GI), 게이트전극(GE)과 중첩하도록 제1 절연막(GI) 상에 형성되는 반도체층(ACT), 반도체층(ACT)의 채널영역(CH: channel)을 사이에 두고 반도체층(ACT) 상의 양측에 서로 대향하도록 배치되는 소스전극(SE)과 드레인전극(DE), 및 소스전극(SE)과 드레인전극(DE)을 커버하는 제2 절연막(PAS)을 포함하여 이루어진다. 이때, 채널영역(CH)은 반도체층(ACT) 중 소스전극(SE)과 드레인전극(DE) 사이의 일부 영역으로써, 게이트전극(GE)에 문턱전압 이상의 전압이 인가되면, 소스전극(SE)과 드레인전극(DE) 사이에 채널(CH)이 발생되는 영역이다.
반도체층(ACT)은 비정질실리콘(amorphous Silicon: a-Si)으로 이루어지는 것이 일반적이다. 그런데, 소스전극(SE)과 드레인전극(DE)을 형성하는 공정에서, 반도체층(ACT)의 채널영역(CH)이 플라즈마, 공기 및 식각액 등에 노출됨에 따라, 비정질실리콘으로 이루어진 반도체층(ACT)의 표면 막이 손상되거나, 또는 공기 중 산소에 의해 산화되거나, 또는 잔존하는 식각액에 의해 오염될 수 있다. 그리고, 이와 같이 손상된 반도체층(ACT)은 많은 댕글링 결합(dangling bond)을 포함한다.
그러므로, 도 2에 도시한 바와 같이, 제2 절연막(PAS)에 접하는 면에서 반도체층(ACT)의 에너지 준위가 굽어지는 밴드벤딩(band bending)이 발생함으로써, 반도체층(ACT)은 누설 소스(leakage source)가 되어, 박막트랜지스터의 오프전류(Off current)를 증가시킨다.
이와 같이 박막트랜지스터의 오프전류가 높아지면, 박막트랜지스터의 오동작 발생율이 높아지고, 구동전압이 높아지는 문제점이 있다. 이에 따라, 높은 오프전류를 갖는 박막트랜지스터는 평판표시장치에서 잔상 및 얼룩 등을 유발하여, 화질을 저하시키고, 소비전력을 증가시키는 문제점이 있다.
본 발명은 반도체층의 채널영역에 대해 표면 처리를 실시하여 오프전류를 저감할 수 있는 박막트랜지스터의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본 발명은 제1 마스크를 이용하여, 기판 상에 게이트전극을 형성하는 단계; 상기 게이트전극을 커버하는 게이트절연막을 형성하는 단계; 제2 마스크를 이용하여, 상기 게이트전극과 적어도 일부 중첩되고 채널영역을 포함하는 반도체층과, 상기 채널영역을 사이에 두고 상기 반도체층 상의 양측에 서로 대향하도록 배치되는 소스전극과 드레인전극을 상기 게이트절연막 상에 형성하는 단계; 3족 원소 또는 5족 원소를 포함하는 가스를 이용하여, 상기 소스전극과 드레인전극 사이에 노출되는 상기 반도체층의 채널영역을 플라즈마 처리하는 단계; 및 상기 소스전극과 드레인전극 및 상기 플라즈마 처리된 채널영역을 커버하는 보호막을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법을 제공한다.
이상과 같이, 본 발명에 따른 박막트랜지스터의 제조방법은 3족 원소 또는 5족 원소를 포함하는 가스를 이용하여, 반도체층의 채널영역을 플라즈마 처리하는 과정을 포함함으로써, 반도체층의 채널영역과 보호막 사이의 계면에서 밴드벤딩이 발생되는 것을 방지할 수 있어, 박막트랜지스터의 오프전류를 저감시킬 수 있다.
도 1은 일반적인 바텀게이트타입의 박막트랜지스터를 나타낸 단면도이다.
도 2는 도 1의 A-A'에 대한 에너지준위를 나타낸 것이다.
도 3은 본 발명의 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 4는 도 3의 B-B'에 대한 에너지준위를 나타낸 것이다.
도 5는 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 순서도이다.
도 6a 내지 도 6g는 도 5에 도시한 박막트랜지스터의 제조방법을 나타낸 공정도이다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 박막트랜지스터의 오프전류 및 트랜스퍼 커브(Transfer Curve)를 비교 예에 대조하여 나타낸 것이다.
이하, 본 발명의 실시예에 따른 박막트랜지스터의 제조방법에 대하여, 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 3 및 도 4를 참조하여, 본 발명의 실시예에 따른 박막트랜지스터에 대해 설명한다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터는 기판(SUB) 상에 형성되는 게이트전극(GE), 게이트전극(GE)을 커버하도록 기판(SUB) 상에 형성되는 게이트절연막(GI), 게이트절연막(GI) 상에 게이트전극(GE)과 적어도 일부 중첩하고 채널영역(CH)을 포함하며 비정질실리콘(amorphous Silicon: a-Si)으로 형성되는 반도체층(ACT), 반도체층(ACT) 상의 채널영역(CH)을 제외한 나머지 영역에 도핑된 실리콘(doped Si)으로 형성되는 오믹접촉층(OC), 오믹접촉층(OC) 상에 반도체층(ACT)의 양측과 각각 중첩하고, 채널영역(CH)을 사이에 두고 서로 대향하도록 형성되는 소스전극(SE)과 드레인전극(DE), 및 채널영역(CH)과 소스전극(SE)과 드레인전극(DE)을 커버하도록 게이트절연막(GI) 상에 형성되는 보호막(PAS)을 포함한다.
여기서, 반도체층(ACT)의 채널영역(CH)과 보호막(PAS) 사이의 계면에서 전하축적을 억제하여 박막트랜지스터의 오프전류(Off current)가 감소될 수 있도록, 반도체층(ACT)의 채널영역(CH)은 붕소(B), 갈륨(Ga)과 같은 3족 원소, 또는 인(P), 비소(As)와 같은 5족 원소를 포함하는 가스(Gas)로 플라즈마 처리된다. 특히, 채널영역(CH)은 B2H6의 가스로 플라즈마 처리될 수 있다.
채널영역(CH)의 플라즈마 처리는 0.1% ~ 10%의 가스 함유량 및 2초 ~ 10초의 공정시간에 해당하는 조건 하에서 실시된다. 이는, 채널영역(CH)의 플라즈마 처리를 0.1% 미만의 가스 함유량 또는 2초 미만의 공정시간으로 미약하게 실시하면, 반도체층(ACT)에서 에너지준위의 변화가 발생하지 않기 때문이다. 그리고, 10% 초과의 가스 함유량 또는 10초 초과의 공정시간으로 과도하게 실시하면, 오프전류 뿐만 아니라 온전류(On current)까지 같이 감소될 수 있기 때문이다.
오믹접촉층(OC)은 PH3 등을 이용하여 n+ 도핑된 실리콘으로 이루어질 수 있다.
이상과 같이, 본 발명의 실시예에 따른 박막트랜지스터는 플라즈마 처리된 반도체층(ACT)의 채널영역(CH)을 포함한다. 이에 따라, 도 4에서 C로 나타낸 바와 같이, 반도체층(ACT)과 보호막(PAS) 사이의 계면에서 에너지준위가 밴드벤딩을 벗어나게 되어 전자가 축적되는 것을 방지할 수 있다. 그러므로, 반도체층(ACT)이 누설 소스(leakage source)로 되지 않으므로, 박막트랜지스터의 오프전류가 감소될 수 있다.
다음, 본 발명의 실시예에 따른 박막트랜지스터의 제조방법에 대해 설명한다.
도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터의 제조방법은 기판 상에 제1 금속층을 적층하는 단계(S100), 제1 마스크를 이용하여 게이트전극을 형성하는 단계(S110), 게이트전극을 포함한 기판 상의 전면에 게이트절연막을 형성하는 단계(S120), 게이트절연막 상에 비정질실리콘층, 도핑된 실리콘층 및 제2 금속층을 순차적으로 적층하는 단계(S130), 제2 마스크로 비정질실리콘층, 도핑된 실리콘층 및 제2 금속층을 패턴하여, 반도체층, 오믹접촉층 및 소스전극과 드레인전극을 형성하는 단계(S140), 소스전극과 드레인전극 사이에 외부로 노출되는 반도체층의 채널영역을 플라즈마 처리하는 단계(S150), 및 소스전극과 드레인전극 및 플라즈마 처리된 채널영역을 커버하는 보호막을 형성하는 단계(S160)를 포함한다.
도 6a에 도시한 바와 같이, 기판(SUB) 상에 제1 금속층(M1)을 적층한다. (S100) 여기서, 기판(SUB)은 절연성을 갖는 유리, 플라스틱 등의 재료로 선택될 수 있고, 투과성 또는 유연성을 더 갖는 재료로 선택될 수도 있다. 그리고 제1 금속층(M1)은 기판(SUB)과의 접착력이 우수하고 도전성이 높은 금속으로 선택될 수 있고, 특히, 알루미늄, 구리, 은, 금 등을 포함하는 단일 금속 또는 합금의 재료로 선택될 수 있으며, 하나 이상의 층 구조로 이루어질 수 있다.
도 6b에 도시한 바와 같이, 제1 마스크(미도시)를 이용하여 제1 금속층(M1)을 선택적으로 제거하는 패터닝 공정을 실시함으로써, 게이트전극(GE)을 형성한다. (S110)
도 6c에 도시한 바와 같이, 게이트전극(GE)을 커버하는 게이트절연막(GI)을 형성한다. (S120) 이때, 게이트절연막(GI)은 게이트전극(GE)을 포함한 기판(SUB) 상의 전면에 형성될 수도 있다.
도 6d에 도시한 바와 같이, 게이트절연막(GI) 상에 비정질실리콘층(a-Si), 도핑된 실리콘층(doped Si) 및 제2 금속층(M2)을 순차적으로 적층한다. (S130) 여기서 도핑된 실리콘층(doped Si)은 비정질실리콘층(a-Si)의 상면을 도핑시켜서 형성될 수 있고, 또는 별도의 도핑된 실리콘(예를 들어, n+-Si)을 증착시켜서 형성될 수도 있다. 그리고, 제2 금속층(M2)은 제1 금속층(M1)과 동일하거나 또는 상이하게, 알루미늄, 구리, 은, 금 등을 포함하는 단일 금속 또는 합금의 재료로 선택될 수 있으며, 하나 이상의 층 구조로 이루어질 수 있다.
도 6e에 도시한 바와 같이, 제2 마스크(미도시)를 이용하여 비정질실리콘층(a-Si), 도핑된 실리콘층(doped Si) 및 제2 금속층(M2)을 선택적으로 차등 식각하는 패터닝공정을 실시함으로써, 비정질 실리콘층(a-Si)으로 이루어진 반도체층(ACT), 도핑된 실리콘층(doped Si)으로 이루어진 오믹접촉층(OC) 및 제2 금속층(M2)으로 이루어진 소스전극(SE)과 드레인전극(DE)을 형성한다. (S140)
제2 마스크는 투과영역, 반투과영역 및 차단영역을 포함하는 하프톤마스크로 마련될 수 있다. 이때, 제2 마스크의 차단영역은 반도체층(ACT) 및 소스전극(SE)과 드레인전극(DE)에 대응하고, 제2 마스크의 반투과영역은 반도체층(ACT)의 채널영역(CH)에 대응하고, 제2 마스크의 투과영역은 그 외 나머지 영역에 대응한다. 이에, 제2 마스크를 이용한 패터닝공정에서, 제2 마스크의 반투과영역을 통해, 소스전극(SE)과 드레인전극(DE) 사이의 채널영역(CH)에 대응하는 도핑된 실리콘층(doped Si)과 제2 금속층(M2)의 일부영역이 제거되어, 채널영역(CH)이 외부로 노출된다.
이어서, 도 6f에 도시한 바와 같이, 3족 원소 또는 5족 원소를 포함하는 가스를 이용하여 외부로 노출된 반도체층(ACT)의 채널영역(CH)을 플라즈마(PLASMA) 처리한다. (S150) 이때, 채널영역(CH)의 플라즈마 처리 공정은 0.1% ~ 10%의 가스 함유량 및 2초 ~ 10초의 공정시간에 해당하는 조건 하에서 실시되어, 플라즈마 처리에 의해 반도체층(ACT)의 에너지 준위가 충분히 변동될 수 있고, 오프전류와 함께 온전류가 저감되는 것을 방지할 수 있도록 한다.
채널영역(CH)의 플라즈마 처리 공정에 있어서, 가스는 붕소(B), 갈륨(Ga)과 같이 3족 원소, 또는 인(P), 비소(As)와 같이 5족 원소를 포함하는 재료로 선택될 수 있다.
그리고, 반도체층(ACT)과 소스전극(SE) 사이의 계면 및 반도체층(ACT)과 드레인전극(DE) 사이의 계면에 각각 배치되는 오믹접촉층(OC)은 n+ 도핑된 실리콘층(doped Si)으로 이루어짐에 따라, 전자가 오믹접촉층(OC) 사이의 채널(CH) 표면을 따라 이동할 수 있다. 이에, 붕소(B), 갈륨(Ga)과 같이 3족 원소로 선택되는 가스를 이용하여 채널영역(CH)의 플라즈마 처리 공정을 실시하면, 채널영역(CH) 표면의 3족 원소에 의해 전자의 이동을 방해할 수 있어, 오프전류 저감에 더욱 효과적이다.
특히, 채널영역(CH)의 플라즈마 처리 공정에 있어서, 가스를 B2H6로 선택하면, 붕소(B)와 수소(H)에 의해 반도체층(ACT)을 형성하는 비정질실리콘층(a-Si)의 댕글링결합이 최소화될 수 있어 오프전류 저감에 더욱 효과적일 뿐만 아니라, 재료 비용이 저렴하여 공정비용이 저감될 수 있는 장점이 있다.
이후, 도 6g에 도시한 바와 같이, 소스전극(SE)과 드레인전극(DE) 및 플라즈마 처리된 채널영역(CH)을 커버하는 보호막(PAS)을 형성한다. (S160) 이때, 보호막(PAS)은 소스전극(SE)과 드레인전극(DE) 및 플라즈마 처리된 채널영역(CH)을 포함한 게이트절연막(GI) 상의 전면에 형성될 수도 있다. 그리고, 게이트절연막(GI)과 보호막(PAS) 각각은 무기 절연재료 또는 유기 절연재료로 선택될 수 있다. 특히 보호막(PAS)은 두꺼운 두께로 형성하는 데에 용이한 유기 절연재료를 포함한 적어도 하나 이상의 층 구조로 이루어질 수 있다.
다음, 도 7a 및 도 7b를 참고하여, 본 발명의 실시예에 따른 박막트랜지스터의 제조방법에 의한 오프전류 저감 효과에 대해 설명한다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 박막트랜지스터의 제조방법에 있어서, B2H6 가스를 이용하여 25sccm 또는 50sccm의 가스 유량 및 5초 또는 10초의 공정시간에 해당하는 조건 하에서 채널(CH)의 플라즈마 처리를 실시한 각각의 경우에서 박막트랜지스터의 오프전류 및 트랜스퍼 커브(Transfer Curve: 입력전압 대비 출력전압)를 비교 예에 대조한 결과를 나타낸 것이다. 여기서 비교예는 도 1에 도시한 종래기술에 따른 박막트랜지스터로써, 도 7a 및 도 7b에서 REF로 나타낸다.
도 7a에 도시한 바와 같이, 5V의 입력 전압에 대한 오프전류(Ioff)를 측정한 결과, 비교 예1, 2(REF1, REF2)의 경우, 실험패널 15개에 대한 오프전류의 평균값은 각각 81, 101로 나타난다. 그에 반해, 본 발명의 실시예에 따른 25sccm의 가스 유량 및 5초의 공정시간(공정조건(1)), 50sccm의 가스 유량 및 5초의 공정시간(공정조건(2)), 25sccm의 가스 유량 및 10초의 공정시간(공정조건(3)) 및 50sccm의 가스 유량 및 10초의 공정시간(공정조건(4)) 각각의 경우, 실험패널 15개에 대한 오프전류의 평균값은 18, 16, 19 및 16으로써, 비교 예1, 2보다 1/4배 정도로 작게 나타나는 것을 확인할 수 있다.
그로 인해, 도 7b에서 적색 화살표로 표시한 바와 같이, 약 -2V 이하의 입력전압에 대한 출력전압을 비교해보면, 본 발명의 실시예에 따른 공정조건(1)~(4) (다갈색 실선, 노란색 큰 원형, 핑크색 실선, 핑크색 작은 원형으로 각각 구분함)는 모두 실선으로 나타낸 비교예의 트랜스퍼 커브보다 낮게 나타나는 것을 확인할 수 있다.
이상과 같이, 본 발명의 실시예에 따른 박막트랜지스터의 제조방법은 3족 원소 또는 5족 원소를 포함하는 가스를 이용하여 보호막(PAS)과 접하는 반도체층(ACT)의 채널영역(CH)을 플라즈마 처리함으로써, 박막트랜지스터의 오프전류를 줄일 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다.
SUB: 기판 GE: 게이트전극
GI: 게이트절연막 ACT: 반도체층
CH: 채널영역 OC: 오믹콘택층
SE: 소스전극 DE: 드레인전극
PAS: 보호막

Claims (8)

  1. 제1 마스크를 이용하여, 기판 상에 게이트전극을 형성하는 단계;
    상기 게이트전극을 커버하는 게이트절연막을 형성하는 단계;
    상기 게이트 절연막 상에 비정질 실리콘층, 도핑된 실리콘층 및 금속층을 순차적으로 증착한 후, 제2 마스크를 이용하여 상기 게이트 전극과 적어도 일부가 중첩되고 채널영역을 포함하며, 상기 비정질 실리콘층으로 이루어진 반도체층과, 도핑된 실리콘층으로 이루어지고 상기 반도체층 상에 상기 채널 영역을 노출하도록 형성되는 오믹접촉층, 상기 오믹접촉층 상에 상기 채널 영역을 사이에 두고 서로 대향되도록 형성되는 소스전극과 드레인전극을 상기 게이트절연막 상에 형성하는 단계;
    3족 원소 또는 5족 원소를 포함하는 가스를 이용하여, 상기 소스전극과 드레인전극 사이에 노출되는 상기 비정질 실리콘층으로 이루어진 상기 반도체층의 채널영역을 플라즈마 처리하여 상기 비정질 실리콘층의 댕글링 결합을 최소화하는 단계; 및
    상기 소스전극과 드레인전극 및 상기 플라즈마 처리된 채널영역을 커버하는 보호막을 형성하는 단계를 포함하고,
    상기 가스를 이용하여 상기 반도체층의 채널영역을 플라즈마 처리하는 단계는, 공정시간이 2 ~ 10초인 조건 하에서 실시되는 박막트랜지스터의 제조방법.
  2. 제1항에 있어서,
    상기 3족 원소는 붕소(B) 또는 갈륨(Ga)이고,
    상기 5족 원소는 인(P) 또는 비소(As)인 박막트랜지스터의 제조방법.
  3. 제1항에 있어서,
    상기 가스는 B2H6인 박막트랜지스터의 제조방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 기판 상에 제1 금속층을 적층하는 단계; 및
    상기 제1 마스크로 상기 제1 금속층을 패턴하여, 상기 게이트전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법.
  6. 제5항에 있어서,
    상기 반도체층과, 상기 오믹접촉층 및 상기 소스전극과 드레인전극을 형성하는 단계는,
    상기 게이트절연막 상에 비정질실리콘층, 도핑된 실리콘층 및 제2 금속층을 순차적으로 적층하는 단계; 및
    상기 제2 마스크로 상기 도핑된 실리콘층 및 제2 금속층을 패턴하여, 상기 반도체층의 채널영역을 노출하는 단계를 포함하는 박막트랜지스터의 제조방법.
  7. 제6항에 있어서,
    상기 반도체층의 채널영역을 노출하는 단계에서, 상기 비정질실리콘층으로 이루어진 상기 반도체층, 상기 제2 금속층으로 이루어진 상기 소스전극과 드레인전극, 및 상기 반도체층과 상기 소스전극 사이 및 상기 반도체층과 상기 드레인전극 사이에 각각 배치되는 오믹접촉층을 형성하는 박막트랜지스터의 제조방법.
  8. 제6항에 있어서,
    상기 제2 마스크는 투과영역, 반투과영역 및 차단영역을 포함하는 하프톤마스크이고,
    상기 제2 마스크의 투과영역은 상기 반도체층, 소스전극 및 드레인전극에 해당하는 영역을 제외한 나머지에 대응하고, 상기 반투과영역은 상기 채널영역에 대응하는 박막트랜지스터의 제조방법.
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