JP2008166698A - トランジスタ、トランジスタの製造方法及び平板表示装置 - Google Patents

トランジスタ、トランジスタの製造方法及び平板表示装置 Download PDF

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Abstract

【課題】トランジスタのシリコン層に残留する金属触媒の濃度を最小化して漏れ電流を最小化することのできるトランジスタ及びその製造方法を提供する。
【解決手段】本発明のトランジスタは、基板１０１と、基板１０１上に形成されたソース領域、チャンネル領域及びドレイン領域を含むアクティブ領域１１１と、アクティブ領域１１１上に形成されたゲート絶縁膜１１２と、ゲート絶縁膜１１２上に形成されたゲート電極１１３とを含み、アクティブ領域１１１は大型シリコン結晶化法を利用して結晶化され、結晶化された結晶粒は第１結晶化工程により形成された第１結晶化部分と第２結晶化工程により形成された第２結晶化部分が異なることを特徴とする。
【選択図】図３

Description

本発明は、トランジスタ、その製造方法及びトランジスタを備えた平板表示装置に関し、より詳しくは、絶縁基板上に形成された非晶質シリコン層を大型シリコン結晶化法(ＳＧＳ:Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)で多結晶シリコン層に結晶化するときに、上記多結晶シリコン層に残留する金属触媒の濃度を制御するために上記基板を第１熱処理してキャッピング層に微量の金属触媒を吸着または拡散させて結晶化(第１結晶化工程)させた後にキャッピング層と金属触媒層を除去し、第２熱処理して残った結晶化(第２結晶化工程)を進行させるようにして製造されたトランジスタ、その製造方法及びトランジスタを備えた平板表示装置に関する。
一般に、薄膜トランジスタ(ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ)は、ソース領域及びドレイン領域にｐ型またはｎ型不純物をドーピングして、ゲート電極に所定の電圧を印加することにより、正孔または電子を流すことのできるチャネル領域が形成される半導体素子である。このような薄膜トランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに区分されるが、ソース領域とドレイン領域にｐ型不純物をドーピングしてチャネル領域の形成時に正孔が流れる場合にはＰＭＯＳトランジスタといい、ｎ型不純物をドーピングしてチャネル領域の形成時に電子が流れる場合にはＮＭＯＳトランジスタという。
また、このような薄膜トランジスタは、能動マトリックス方式の液晶表示装置や有機電界発光表示装置のような各種の平板表示装置のスイッチング素子または駆動素子として広く利用されている。
一般に、上述した薄膜トランジスタでは、ガラス、石英、プラスチック及びスチールなどの基板に非晶質(ａｍｏｒｐｈｏｕｓ)シリコンを蒸着し、上記非晶質シリコンを脱水素処理した後に上記非晶質シリコンを結晶化して半導体層を形成する。
このとき、半導体層は、薄膜トランジスタのソース領域、ドレイン領域及びチャネル領域(これらをアクティブ領域と称する)を構成する基板上に化学気相蒸着(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)法を用いて非晶質シリコン層を蒸着させることで形成される。しかし、化学気相蒸着法などの方法によって直接基板にシリコンを蒸着した場合には、水素含有量が約１２％の非晶質シリコン層が形成される。したがって、低い電子移動度(ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ)を有することになる。さらに、このような低い電子移動度を有する非晶質シリコン層が高い電子移動度を有する結晶質構造のシリコン層に結晶化される場合に、含まれている水素が爆発することによってシリコン層が損傷を受けることになる。結晶化する時に発生する水素の爆発現象を防止するために、脱水素の工程を実施するためには一般的に炉(Ｆｕｒｎａｃｅ)で数十分乃至数時間の間、約４００℃以上の温度で熱処理して脱水素処理を実行しなければならない。さらに、それに続いて、上記脱水素処理された非晶質シリコン層を結晶化するための結晶化工程も実施する必要がある。
上記非晶質シリコンをポリシリコンに結晶化する方法は、固相結晶化法(Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)、エキシマレーザー結晶化法(Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)、金属誘導結晶化法(Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)及び金属誘導側面結晶化法(Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)などがある。
ここで、固相結晶化法は、薄膜トランジスタが適用されるディスプレー装置の基板を形成する物質であるガラスの変形温度約７００℃以下の温度で、非晶質シリコン層を数時間乃至数十時間かけてアニーリング(ａｎｎｅａｌｉｎｇ)する方法である。エキシマレーザー結晶化法はエキシマレーザーをシリコン層に走査して非常に短い時間、局部的に高い温度に加熱して結晶化する方法であり、金属誘導結晶化法はニッケル、パラジウム、金、アルミニウムなどの金属を非晶質シリコン層と接触させて注入し、上記金属により非晶質シリコンからポリシリコンに相変化が誘導される現象を利用する方法である。また、金属誘導側面結晶化法は金属とシリコンが反応して生成されたシリサイドを側面に続けて伝播しながら順にシリコンの結晶化を誘導する方法を利用してシリコン層を結晶化する方法である。
しかし、上記固相結晶化法は、工程時間があまりに長いだけでなく、高温で長時間熱処理することによって、基板に変形が発生しやすいという短所がある。また、エキシマレーザー結晶化法は高価なレーザー装置が必要であるだけでなく、多結晶化された表面に突起(ｅｘｔｒｕｓｉｏｎ)が発生して半導体層とゲート絶縁膜の界面特性が悪くなるという短所がある。金属誘導結晶化法と金属誘導側面結晶化法では、結晶化する場合に金属触媒が結晶化した多結晶シリコン層に残留して薄膜トランジスタの半導体層の漏れ電流を増加させるという短所がある。そして、このような短所が薄膜トランジスタをスイッチング素子または駆動素子として利用する各種の平板表示装置の特性を低下させる原因にもなっている。
本発明は、上述した従来の問題点を解決するためになされたものであって、その目的は、絶縁基板上に形成された非晶質シリコン層を大型シリコン結晶化法(ＳＧＳ:Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)によって多結晶シリコン層に結晶化する時に、上記多結晶シリコン層に残留する金属触媒の濃度を制御することにある。本発明によれば、基板を第１熱処理してキャッピング層に微量の金属触媒を吸着または拡散させて結晶化した後にキャッピング層と金属触媒層を除去し、その後に第２熱処理を行って残った結晶化を進行させ、多結晶シリコン層に残留する金属触媒の濃度を最小化して、漏れ電流を最小化することができる。
上述した目的を達成するために、本発明に係る漏れ電流を最小化するトランジスタは、基板と、前記基板上に形成されたソース領域、チャンネル領域及びドレイン領域を含むアクティブ領域と、前記アクティブ領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極とを含み、前記アクティブ領域は大型シリコン結晶化法を利用して結晶化され、結晶化された結晶粒は第１結晶化工程により形成された第１結晶化部分と第２結晶化工程により形成された第２結晶化部分が異なることを特徴とする。
ここで、前記アクティブ領域において、前記第１結晶化部分が第２結晶化部分よりも小さくできる。
前記アクティブ領域は、金属触媒を含んでおり、前記第１結晶化部分が前記第２結晶化部分より金属触媒の濃度を高くできる。
前記アクティブ領域のうちソース領域及びドレイン領域は、ｐ型不純物がドーピングされてもよいし、ｎ型不純物がドーピングされてもよい。
前記ゲート電極は、ＭｏＷ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金及びＡｌ合金の中から選択されたいずれか一つであることを特徴とする。
前記基板と前記アクティブ領域との間にバッファ層を含むことを特徴とする。
前記金属触媒は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔの中から選択されるいずれか一つ、またはこれらの組み合わせであることを特徴とする。
前記ゲート絶縁膜及び前記ゲート電極の表面に形成された層間絶縁膜と、前記層間絶縁膜及び前記ゲート絶縁膜を貫通して前記ソース領域に接続されたソース電極と、前記層間絶縁膜及び前記ゲート絶縁膜を貫通して前記ドレイン領域に接続されたドレイン電極をさらに含むことを特徴とする。
また、上記目的を達成するために、本発明に係るトランジスタの製造方法は、基板を準備する段階と、前記基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層上にキャッピング層を形成する段階と、前記キャッピング層上に金属触媒層を形成する段階と、前記金属触媒層の金属触媒がキャッピング層を貫通して非晶質シリコン層まで拡散し、大型シリコン結晶化法によって非晶質シリコンを多結晶シリコンに初期結晶化する第１結晶化段階と、前記金属触媒層と前記キャッピング層とを除去する段階と、前記金属触媒により前記非晶質シリコンを大型シリコン結晶化法によって前記多結晶シリコンに結晶化する第２結晶化段階とを含むことを特徴とする。
前記第２結晶化段階の後に、前記多結晶シリコン層をパターニングして半導体層(アクティブ領域)を形成する段階と、前記基板上にゲート絶縁膜、ゲート電極、層間絶縁膜及びソース/ドレイン電極を形成する段階とをさらに含むことが可能である。
前記金属触媒層とキャッピング層とを除去する段階は、前記金属触媒が結晶化されてそれぞれの結晶粒の大きさが、金属触媒の平均距離の半分以下のときに、前記金属触媒層と前記キャッピング層とを除去しなければならない。
前記基板上に非晶質シリコン層を形成する段階の前にバッファ層を形成する段階を含むことが可能である。
前記第１結晶化段階で生成された多結晶シリコン層は、前記第２結晶化段階で生成された多結晶シリコン層と結晶性が異なることを特徴とする。
前記第１結晶化段階で生成された多結晶シリコン層の結晶粒は、前記第２結晶化段階で生成された多結晶シリコン層の結晶粒より小さいことを特徴とする。
前記第１結晶化段階で生成された多結晶シリコン層は、第２結晶化段階で生成された多結晶シリコン層より前記金属触媒の濃度が高いことを特徴とする。
前記金属触媒層は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔの中から選択されるいずれか一つ、またはこれらの組み合わせであることを特徴とする。
前記キャッピング層は、絶縁膜或いは酸化膜及び窒化膜(ナイトライド(ＳｉＮｘ))の中から選択されるいずれか一つで形成することができる。
前記酸化膜は、二酸化ケイ素(ＳｉＯ２)、アルミナ(Ａｌ２Ｏ３)、二酸化ハフニウム(ＨｆＯ２)、ジルコニア(ＺｒＯ２)の中から選択されるいずれか一つの物質から形成することが可能である。
上述したように、本発明は、多結晶シリコン層に残留する不必要な金属触媒の濃度を最小化して漏れ電流を減らすことができる。そして、不必要な金属触媒の結晶化を減らして結晶性の優れた多結晶シリコン層を得ることができる。
本発明に係るトランジスタ、トランジスタの製造方法及びトランジスタを備えた平板表示装置は、絶縁基板上に形成された非晶質シリコン層を大型シリコン結晶化法(ＳＧＳ:Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)によって多結晶シリコン層に結晶化する時に、上記多結晶シリコン層に残留する金属触媒の濃度を制御することが可能である。本発明によれば、上記基板を第１結晶化してキャッピング層に微量の金属触媒を吸着または拡散させて結晶化した後にキャッピング層と金属触媒層を除去し、その後に第２結晶化を行って残った結晶化を進行させ、多結晶シリコン層に残留する金属触媒の濃度を最小化することで漏れ電流を最小化することができる。
以下、本発明の属する技術分野の通常の知識を有する者が容易に実施できるように、本発明の好ましい実施形態について図面に基づいて説明する。
図１ａ乃至図１ｆは、本発明に係る非晶質シリコン層を大型シリコン結晶化法(ＳＧＳ:Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)によって多結晶シリコン層に結晶化する工程の断面図である。
まず、図１ａは、基板１０１上にバッファ層１０２を形成して上記バッファ層１０２上に非晶質シリコン層１０３を形成する工程の断面図である。図１ａに示すように、プラスチック、ガラスまたはスチールなどで形成された基板１０１上に化学的気相蒸着(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)法または物理的気相蒸着(Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)法を利用してシリコン酸化膜または窒化膜の単層または複層でバッファ層(Ｂｕｆｆｅｒ ｌａｙｅｒ)１０２を形成する。この時、上記バッファ層１０２は下部の基板１０１から発生する水分または不純物の拡散を防止したり、結晶化する時の熱の伝達速度を調節したりすることによって、半導体層の結晶化をよりよく進行させるようにする役割を担っている。
続いて、上記バッファ層１０２上に非晶質シリコン層１０３を形成する。この時、上記非晶質シリコン層１０３は、一般に化学的気相蒸着法によって形成されることになる。ここで、化学的気相蒸着法によって形成された非晶質シリコン層１０３は、水素などのガスを含有しており、このようなガスは電子移動度を減少させるなどの問題を発生させる。そこで、脱水素処理を実施して非晶質シリコン層内に水素が残留しないようにする。
次に、図１ｂは、上記基板１０１上にキャッピング層１０４を形成する工程の断面図である。図１ｂに示すように、非晶質シリコン層１０３が形成された基板１０１上にキャッピング層１０４を形成する。このキャッピング層１０４は、化学的気相蒸着法を利用して酸化膜または窒化膜で形成する。酸化膜は、二酸化ケイ素(ＳｉＯ２)、アルミナ(Ａｌ２Ｏ３)、二酸化ハフニウム(ＨｆＯ２)、ジルコニア(ＺｒＯ２)などの物質、窒化膜はシリコンナイトライド(ＳｉＮｘ)のような物質を利用する。
この時、上記キャッピング層１０４は、化学的気相蒸着法のさまざまな工程条件によってキャッピング層１０４の特性が変化することになる。このような特性の変化は以後の工程で金属触媒の拡散または浸透に多くの影響を与えることになり、上記非晶質シリコン層１０３の結晶化にも多くの影響を与えることになる。
すなわち、上記キャッピング層１０４を化学的気相蒸着法で形成する場合には、重要変数であるシランガスの流量、アンモニアガスの流量及びパワーなどを変化させることによって上記キャッピング層１０４の特性を変化させることができる。
この時、上記キャッピング層１０４は、熱処理工程時に上記金属触媒の拡散及び浸透を制御し、結晶化に寄与する金属触媒の量または濃度を制御する絶縁膜として定義される。上記キャッピング層１０４は、二酸化ケイ素(ＳｉＯ２)、アルミナ(Ａｌ２Ｏ３)、二酸化ハフニウム(ＨｆＯ２)、ジルコニア(ＺｒＯ２)のような酸化物、シリコンナイトライド(ＳｉＮｘ)のような窒化物で形成することができる。
次に、図１ｃは、上記キャッピング層１０４上に金属触媒層１０５を形成する工程の断面図である。図１ｃに示すように、上記キャッピング層１０４上に金属触媒を蒸着して金属触媒層１０５を形成する。
この時、上記金属触媒層１０５は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔのうちのいずれか一つ以上の金属触媒を蒸着して形成する。ただし、上記金属触媒層１０５は、ニッケル(Ｎｉ)で形成することが好ましい。これは上記ニッケルが上記非晶質シリコン層１０３を多結晶シリコン層１１０に結晶化することをより容易にするからである。
次に、図１ｄは、上記基板に第１熱処理を行う第１結晶化工程(矢印１０６により示す)を実施することによってキャッピング層１０４に金属触媒を吸着または拡散させる工程の断面図である。
図１ｄに示すように、金属触媒層１０５を形成する工程に続いて、上記基板１０１に対して第１結晶化工程１０６を行って上記非晶質シリコン層１０３を結晶化する工程が実施される。この第１結晶化工程１０６では、上記金属触媒層１０５内に含まれる金属触媒がキャッピング層１０４に拡散または浸透し（矢印１０７）、キャッピング層１０４と非晶質シリコン層１０３との界面に移動する。その結果、結晶化シード(ｓｅｅｄ)１０８ａが形成される。この時、非晶質シリコン層１０３との界面に到達できなかった金属触媒１０８ｂは結晶化に全く影響しない。このとき、第１結晶化工程を実施する温度は、５００℃乃至６５０℃で熱処理することが好ましい。５００℃以下で熱処理すると、結晶化を適切に実施することが難しくなり、６５０℃以上で熱処理すると、均一にシードを形成することが難しくなる。
ここで、第１結晶化工程１０６では、第１熱処理が実施されている間に上記金属触媒が非晶質シリコン層１０３とキャッピング層１０４との界面に移動して結晶化シード１０８ａを形成する。そして、この結晶化シード１０８ａを利用して大型シリコン結晶化法(ＳＧＳ:Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)により、非晶質シリコン層１０３が多結晶シリコン層１１０ａに結晶化される。
次に、図１ｅは、上記金属触媒層１０５とキャッピング層１０４とを除去することによって残留する金属触媒の濃度が非常に少ない多結晶シリコン層１１０を形成する工程の断面図である。図１ｅに示すように、上記キャッピング層１０４を除去して残留する金属触媒の濃度が非常に少ない多結晶シリコン層１１０を形成する。上記キャッピング層１０４を除去する時に、キャッピング層１０４と多結晶シリコン層１１０の界面に形成された結晶化シード１０８ａは、綺麗な界面を形成するために共に除去されなければならない。
ここで、金属触媒層１０５とキャッピング層１０４とを除去するタイミングは、下記の数式１によって計算される。
ここで、Ｖは平均結晶化速度、Ｌは金属触媒間の距離、ｔは結晶化時間である。
すなわち、上記金属触媒が結晶化された後に各結晶粒１１０ａの境界(Ｇｒａｉｎ ｂｏｕｎｄａｒｙ)が、金属触媒間の平均距離の半分よりも小さいときに、金属触媒層１０５とキャッピング層１０４を除去することが好ましい。
例えば、結晶粒の境界が６００℃で１分間に０．８３μｍずつ広がっていき、金属触媒間の距離が２０μｍである場合には、
となる。
すなわち、１２分間１次熱処理をしてから金属触媒層１０５とキャッピング層１０４を除去することが好ましいことになる。
図１ｆは、上記基板に第２熱処理を行う第２結晶化工程（矢印１０８で示す）を実施することにより、残っている非晶質シリコン層１０３ａを結晶化する工程を示している。第２結晶化工程１０８は、上記非晶質シリコン層１０３に第１結晶化工程１０６が実施された後に生成された多結晶シリコン層１１０ａを始まりとして非晶質シリコン層１０３ａを結晶化する。
一つの結晶粒１１０ａは、金属触媒によって形成された一つのシードから成長するものであり、二つ以上の異なるシードから成長した結晶粒がそれぞれ接触すると、結晶粒の境界１１０ｃが形成されることになる。したがって、キャッピング層１０４と非晶質シリコン層１０３との界面に到達する金属触媒の量を適正に制御すれば(すなわち、第１結晶化工程を実施した後に、不必要な金属触媒とキャッピング層を除去することによって金属触媒の拡散を制御し、その結果として界面における結晶成長のためのシードの数を制御することができる)、上記多結晶シリコン層の結晶粒は大きくなり、結晶粒の数は減少する。ここで、第２結晶化工程を実施するときの温度は、５５０℃乃至８００℃が好ましい。５５０℃以下で熱処理を実施すれば、適正に結晶化されない場合があり、８００℃以上で熱処理を実施すれば、基板が変形することがある。
ここで、第２結晶化工程では、残っている上記非晶質シリコン層１０３ａが第２熱処理工程１０８を実施している間に結晶化され、大型シリコン結晶化法(ＳＧＳ:Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)を利用して第１結晶化工程により生成された多結晶シリコン層１１０ａとなる。
上記大型シリコン結晶化法(ＳＧＳ:Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)で形成された多結晶シリコン層１１０において、金属触媒の拡散は第１結晶化工程を実施した後では不必要な金属触媒とキャッピング層を除去することによって制御されている。したがってキャッピング層１０４と非晶質シリコン層１０３との界面における結晶成長のシードの数が制御された状態で、第２結晶化工程が実施される。その結果、多結晶シリコン層の結晶粒は大きくなり、結晶粒の境界１１０ｃの数は減少する。
図２は、本発明に係る大型シリコン結晶化法(ＳＧＳ:Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)で形成された多結晶シリコン層１１０を弱く蝕刻(ｅｔｃｈｉｎｇ)した後の顕微鏡イメージデータを示したものである。第２結晶化工程により形成された多結晶シリコン１１０ｂの部分（第２結晶化部分）が第１結晶化工程により形成された多結晶シリコン１１０ａの部分（第１結晶化部分）より金属触媒の濃度が低く、また結晶性が優秀である。これは、第１結晶化工程を実施した後に金属触媒層１０５とキャッピング層１０４とを除去して不要な触媒金属の拡散及び浸透を減らしたためである。不要な触媒金属を削除したことにより、結晶粒が一定に生成されて第２結晶化部分は第１結晶化部分とは異なり、結晶性が優秀になる。
図３は、本発明の大型シリコン結晶化法(ＳＧＳ:Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)で形成された多結晶シリコン層を利用した薄膜トランジスタの断面図である。図３に示すように、ガラス、石英、プラスチック及びスチールなどの基板１０１の上にバッファ層１０２を形成し、上記図１ａ乃至図１ｆで説明したような方法で多結晶シリコン層を形成した後、パターニングしてシリコン層１１１（アクティブ領域）を形成する。このようなアクティブ領域１１１において、第１結晶化工程を実施した後に不要な金属触媒とキャッピング層を除去することによって金属触媒の拡散を制御している。それに応じて、界面における結晶成長のためのシードの数が制御された状態で、第２結晶化工程が実施される。これにより、多結晶シリコン層の結晶粒は大きくなり、結晶粒の境界の数は減少する。その結果、パターニングして形成されたアクティブ領域１１１では結晶粒の境界が存在しなかったり、多くても一つしか存在しないようにすることができる。
これに続いて、シリコン酸化膜または窒化膜のような絶縁膜を単層または複層に形成してゲート絶縁膜１１２を形成した後、基板の全面にゲート電極を形成する物質を蒸着し、パターニングしてゲート電極１１３を形成する。この時、上記ゲート電極１１３をマスクに利用して上記シリコン層(１１１、アクティブ領域)にｎ型あるいはｐ型の不純物をドーピングして不純物注入工程を実施し、ソース/ドレイン領域及びチャネル領域を定義することができる。そして、ゲート電極１１３は、ＭｏＷ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金及びＡｌ合金の中から選択されたいずれか一つで形成することができる。
次に、基板の全面にシリコン酸化膜または窒化膜のような絶縁膜を単層または複層に形成して層間絶縁膜１１４を形成する。そして、上記層間絶縁膜１１４及びゲート電極１１３の所定の領域をエッチングすることにより半導体層の一部を露出させるコンタクトホールを形成する。さらに、基板の全面にソース/ドレイン電極を形成する物質を蒸着し、パターニングしてソース/ドレイン電極１１５を形成すると、薄膜トランジスタが完成する。
このような構造及び製造方法を有するトランジスタ１００は、能動マトリックス方式の液晶表示装置及び有機電界発光表示装置等の各種平板表示装置のスイッチング素子及び駆動素子として広く利用されている。以下、このようなトランジスタ１００を備えた平板表示装置の一例として、有機電界発光表示装置４００を選択して説明するが、本発明に係るトランジスタ１００は、このような有機電界発光表示装置４００のみに限定されるわけではない。
図４には、本発明に係るトランジスタ１００を適用した平板表示装置として、能動マトリックス方式の有機電界発光表示装置の一例を示している。
図４に示すように、有機電界発光表示装置４００は、走査駆動部４１０と、データ駆動部４２０と、走査駆動部４１０及びデータ駆動部４２０によって駆動される画素部４３０とを含んで集積されて形成されている。
図５には、本発明に係るトランジスタ１００を適用した平板表示装置の画素回路４３１を示している。
図５に示すように、画素回路４３１は、駆動する画素を選択するスキャンライン(Ｓｃａｎ)と、制御された値に応じて画素に電圧を供給するデータライン(Ｄａｔａ)と、スキャンライン(Ｓｃａｎ)の信号に応じてデータの流れを制御するスイッチング素子Ｔ１と、電源を供給するパワーライン(ＶＤＤ)と、データライン(Ｄａｔａ)から供給される電圧とパワーライン(ＶＤＤ)によって供給される電圧との差に応じた電荷を蓄積する容量性素子(Ｃｓ)と、容量性素子(Ｃｓ)に蓄積された電荷による電圧が入力されて電流を流す駆動素子（Ｔ２）と、上記駆動素子（Ｔ２）に流れる電流によって発光する有機電界発光素子(ＯＬＥＤ)とによって単位画素が構成されている。
また、上記スイッチング素子Ｔ１と駆動素子Ｔ２は、それぞれ１個のＰＭＯＳ薄膜トランジスタで構成されるが、このようなスイッチング素子Ｔ１と駆動素子Ｔ２は、動作特性によってそれぞれ一つ以上のＰＭＯＳ及び/またはＮＭＯＳ薄膜トランジスタで形成することができる。
勿論、上述したスイッチング素子Ｔ１及び駆動素子Ｔ２は、本発明によって提案されたトランジスタ１００の構造を有し、このようなトランジスタ１００のシリコン層(１１１、アクティブ領域)に残留する金属触媒の濃度を最小化しているので、漏れ電流を減らすことができる。そして、不要な金属触媒の結晶化を減らしているので、結晶性の優れたシリコン層を有することになる。
したがって、有機電界発光表示装置または液晶表示装置のような平板表示装置４００に、本発明に係るトランジスタ１００を採用すれば、画面の各種の特性を向上させることができる。
以上、本発明は、上述した特定の好適な実施例に限定されるものではなく、特許請求の範囲で請求する本発明の基本概念に基づき、当該技術分野における通常の知識を有する者であれば、様々な実施形態の変形が可能であり、そのような変形は本発明の特許請求の範囲に属するものである。
本発明に係る製造方法により非晶質シリコン層を大型シリコン結晶化法で多結晶シリコン層に結晶化する工程を示した断面図である。 本発明に係る製造方法により非晶質シリコン層を大型シリコン結晶化法で多結晶シリコン層に結晶化する工程を示した断面図である。 本発明に係る製造方法により非晶質シリコン層を大型シリコン結晶化法で多結晶シリコン層に結晶化する工程を示した断面図である。 本発明に係る製造方法により非晶質シリコン層を大型シリコン結晶化法で多結晶シリコン層に結晶化する工程を示した断面図である。 本発明に係る製造方法により非晶質シリコン層を大型シリコン結晶化法で多結晶シリコン層に結晶化する工程を示した断面図である。 本発明に係る製造方法により非晶質シリコン層を大型シリコン結晶化法で多結晶シリコン層に結晶化する工程を示した断面図である。 本発明の製造方法により形成した多結晶シリコン層を弱く蝕刻(ｅｔｃｈｉｎｇ)して撮影した断面図である。 本発明の製造方法により形成した多結晶シリコン層を適用した薄膜トランジスタの断面図である。 本発明に係るトランジスタを適用した平板表示装置の一例を示すブロック図である。 本発明に係るトランジスタを適用した平板表示装置の画素回路を示す等価回路図である。
符号の説明
１０３…非晶質シリコン
１０４…キャッピング層
１０５…金属触媒層
１０６…第１熱処理する第１結晶化工程
１０８…第２熱処理する第２結晶化工程
１１０…多結晶シリコン

Claims (28)

  1. 基板と、
    前記基板上に形成されたソース領域、チャネル領域及びドレイン領域を含むアクティブ領域と、
    前記アクティブ領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成されたゲート電極とを含み、
    前記アクティブ領域は、大型シリコン結晶化法を利用して結晶化され、結晶化された結晶粒は第１結晶化工程により形成された第１結晶化部分と第２結晶化工程により形成された第２結晶化部分が異なることを特徴とするトランジスタ。
  2. 前記アクティブ領域では、前記第１結晶化部分が第２結晶化部分よりも小さいことを特徴とする請求項１に記載のトランジスタ。
  3. 前記アクティブ領域は、金属触媒を含むことを特徴とする請求項１または請求項２に記載のトランジスタ。
  4. 前記アクティブ領域は、前記第１結晶化部分が前記第２結晶化部分より金属触媒の濃度が高いことを特徴とする請求項３に記載のトランジスタ。
  5. 前記金属触媒は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔの中から選択されるいずれか一つ、またはこれらの組み合わせであることを特徴とする請求項３または請求項４に記載のトランジスタ。
  6. 前記アクティブ領域のうち、ソース領域及びドレイン領域は、ｐ型不純物がドーピングされて形成されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載のトランジスタ。
  7. 前記アクティブ領域のうち、ソース領域及びドレイン領域は、ｎ型不純物がドーピングされて形成されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載のトランジスタ。
  8. 前記ゲート電極は、ＭｏＷ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金及びＡｌ合金の中から選択されるいずれか一つであることを特徴とする請求項１乃至請求項７のいずれか１項に記載のトランジスタ。
  9. 前記基板と前記アクティブ領域との間には、バッファ層がさらに形成されていることを特徴とする請求項１乃至請求項８のいずれか１項に記載のトランジスタ。
  10. 前記ゲート絶縁膜及び前記ゲート電極の表面に形成された層間絶縁膜と、
    前記層間絶縁膜及び前記ゲート絶縁膜を貫通して前記ソース領域に接続されたソース電極と、
    前記層間絶縁膜及び前記ゲート絶縁膜を貫通して前記ドレイン領域に接続されたドレイン電極と
    をさらに含むことを特徴とする請求項１乃至請求項９のいずれか１項に記載のトランジスタ。
  11. 前記大型シリコン結晶化法により形成されたアクティブ領域には、結晶粒の境界が存在しないことを特徴とする請求項１乃至請求項１０のいずれか１項に記載のトランジスタ。
  12. 前記大型シリコン結晶化法により形成されたアクティブ領域には、多くても一つの結晶粒の境界が存在することを特徴とする請求項１乃至請求項１０のいずれか１項に記載のトランジスタ。
  13. 基板を準備する段階と、
    前記基板上に非晶質シリコン層を形成する段階と、
    前記非晶質シリコン層上にキャッピング層を形成する段階と、
    前記キャッピング層上に金属触媒層を形成する段階と、
    前記金属触媒層の金属触媒が前記キャッピング層を貫通して前記非晶質シリコン層まで拡散し、大型シリコン結晶化法によって非晶質シリコンを多結晶シリコンに初期結晶化する第１結晶化段階と、
    前記金属触媒層と前記キャッピング層とを除去する段階と、
    前記金属触媒により前記非晶質シリコンを大型シリコン結晶化法によって前記多結晶シリコンに結晶化する第２結晶化段階と
    を含むことを特徴とするトランジスタの製造方法。
  14. 前記第２結晶化段階の後に、
    前記多結晶シリコン層をパターニングして半導体層を形成する段階と、
    前記基板上にゲート絶縁膜、ゲート電極、層間絶縁膜及びソース/ドレイン電極を形成する段階とをさらに含むことを特徴とする請求項１３に記載のトランジスタの製造方法。
  15. 前記金属触媒層と前記キャッピング層とを除去する段階は、
    前記金属触媒が結晶化されてそれぞれの結晶粒の大きさが、金属触媒の平均距離の半分以下のときに、前記金属触媒層と前記キャッピング層とを除去することを特徴とする請求項１３または請求項１４に記載のトランジスタの製造方法。
  16. 前記基板上に非晶質シリコン層を形成する段階の前に、バッファ層を形成する段階をさらに含むことを特徴とする請求項１３乃至請求項１５のいずれか１項に記載のトランジスタの製造方法。
  17. 前記第１結晶化段階で生成された多結晶シリコン層は、前記第２結晶化段階で生成された多結晶シリコン層と結晶性が異なることを特徴とする請求項１３乃至請求項１６のいずれか１項に記載のトランジスタの製造方法。
  18. 前記第１結晶化段階で生成された多結晶シリコン層の結晶粒は、前記第２結晶化段階で生成された多結晶シリコン層の結晶粒より小さいことを特徴とする請求項１３乃至請求項１７のいずれか１項に記載のトランジスタの製造方法。
  19. 前記第１結晶化段階で生成された多結晶シリコン層は、前記第２結晶化段階で生成された多結晶シリコン層より前記金属触媒の濃度が高いことを特徴とする請求項１３乃至請求項１８のいずれか１項に記載のトランジスタの製造方法。
  20. 前記大型シリコン結晶化法により第１結晶化段階で形成された多結晶シリコン層には、結晶粒の境界が存在しないことを特徴とする請求項１３乃至請求項１９のいずれか１項に記載のトランジスタの製造方法。
  21. 前記大型シリコン結晶化法により第１結晶化段階で形成された多結晶シリコン層には、多くても一つの結晶粒の境界が存在することを特徴とする請求項１３乃至請求項１９のいずれか１項に記載のトランジスタの製造方法。
  22. 前記大型シリコン結晶化法により第２結晶化段階で形成された多結晶シリコン層には、結晶粒の境界が存在しないことを特徴とする請求項１３乃至請求項１９のいずれか１項に記載のトランジスタの製造方法。
  23. 前記大型シリコン結晶化法により第２結晶化段階で形成された多結晶シリコン層には、多くても一つの結晶粒の境界が存在することを特徴とする請求項１３乃至請求項１９のいずれか１項に記載のトランジスタの製造方法。
  24. 前記金属触媒層は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔの中から選択されるいずれか一つ、またはこれらの組み合わせであることを特徴とする請求項１３乃至請求項２３のいずれか１項に記載のトランジスタの製造方法。
  25. 前記キャッピング層は、絶縁膜であることを特徴とする請求項１３乃至請求項２４のいずれか１項に記載のトランジスタの製造方法。
  26. 前記キャッピング層は、酸化膜及び窒化膜(ナイトライド(ＳｉＮｘ))の中から選択されるいずれか一つであることを特徴とする請求項１３乃至請求項２４のいずれか１項に記載のトランジスタの製造方法。
  27. 前記酸化膜は、二酸化ケイ素(ＳｉＯ２)、アルミナ(Ａｌ２Ｏ３)、二酸化ハフニウム(ＨｆＯ２)、ジルコニア(ＺｒＯ２)の中から選択されるいずれか一つの物質から形成されることを特徴とする請求項２６に記載のトランジスタの製造方法。
  28. 請求項１３乃至請求項２７のいずれか１項に記載された方法で製造されたトランジスタを含むことを特徴とする平板表示装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206196A (ja) * 2009-03-03 2010-09-16 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置
JP2010206155A (ja) * 2009-03-03 2010-09-16 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及びこれを含む有機電界発光表示装置
JP2010206200A (ja) * 2009-03-03 2010-09-16 Samsung Mobile Display Co Ltd 有機電界発光表示装置及びその製造方法
US8546248B2 (en) 2009-03-05 2013-10-01 Samsung Display Co., Ltd. Method of forming polycrystalline silicon layer and atomic layer deposition apparatus used for the same
US8890165B2 (en) 2009-11-13 2014-11-18 Samsung Display Co., Ltd. Method of forming polycrystalline silicon layer, thin film transistor, organic light emitting diode display device having the same, and methods of fabricating the same
US9117798B2 (en) 2009-03-27 2015-08-25 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same and organic light emitting diode display device including the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2477212A1 (de) * 2008-06-09 2012-07-18 Dritte Patentportfolio Beteiligungsgesellschaft mbH & Co. KG Polykristalline Silizium-Dünnschichten hergestellt durch Titan-unterstützten Metall-induzierten Schichtaustausch
KR20100100187A (ko) * 2009-03-05 2010-09-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법
KR101305377B1 (ko) * 2009-06-16 2013-09-06 엘지디스플레이 주식회사 상부발광 방식 유기전계 발광소자 및 그 제조 방법
KR101049802B1 (ko) * 2009-11-20 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법
KR101752400B1 (ko) 2010-09-03 2017-06-30 삼성디스플레이 주식회사 다결정 규소층의 형성 방법, 상기 다결정 규소층을 포함하는 박막 트랜지스터 및 유기 발광 장치
KR20120032904A (ko) * 2010-09-29 2012-04-06 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
JP5695535B2 (ja) 2011-09-27 2015-04-08 株式会社東芝 表示装置の製造方法
CN103400765B (zh) * 2013-07-05 2016-12-28 昆山龙腾光电有限公司 氧化物薄膜晶体管的制造方法
US9818607B2 (en) * 2014-07-18 2017-11-14 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon in an oxidizing atmosphere
KR102245730B1 (ko) 2014-11-19 2021-04-29 삼성디스플레이 주식회사 박막트랜지스터 기판
CN104538350A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 多晶硅基板及其制造方法
US9490124B2 (en) * 2014-12-30 2016-11-08 Shenzhen China Star Optoelectronics Technology Co., Ltd Polycrystalline silicon substrate and manufacturing method thereof
CN105304500B (zh) * 2015-10-26 2018-01-30 深圳市华星光电技术有限公司 N型tft的制作方法
KR102580063B1 (ko) * 2016-07-21 2023-09-19 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244103A (ja) * 1993-02-15 1994-09-02 Semiconductor Energy Lab Co Ltd 半導体の製造方法
JP2006019689A (ja) * 2004-06-30 2006-01-19 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法
JP2006054415A (ja) * 2004-08-13 2006-02-23 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5639698A (en) * 1993-02-15 1997-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
DE19619891C2 (de) 1996-05-17 2001-07-26 Gkn Viscodrive Gmbh Vorrichtung zur Steuerung einer Kupplung
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
FR2794095B1 (fr) * 1999-05-28 2001-08-31 Otico Dispositif d'entrainement a chenille souple pour vehicule tout terrain
KR100470274B1 (ko) * 2002-11-08 2005-02-05 진 장 덮개층을 이용한 비정질 물질의 상 변화 방법
KR20040054441A (ko) * 2002-12-18 2004-06-25 한국전자통신연구원 반도체 소자의 버퍼 절연막 형성 방법 및 이를 이용한박막 트랜지스터 제조 방법
KR100752214B1 (ko) * 2003-10-16 2007-08-28 엘지.필립스 엘시디 주식회사 반투과형 액정표시소자의 제조방법
KR100611659B1 (ko) * 2004-07-07 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100666564B1 (ko) * 2004-08-04 2007-01-09 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법
KR100611761B1 (ko) * 2004-08-13 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
KR100611764B1 (ko) * 2004-08-20 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법
US7683373B2 (en) * 2004-10-05 2010-03-23 Samsung Mobile Display Co., Ltd. Thin film transistor and method of fabricating the same
KR100731732B1 (ko) * 2004-11-23 2007-06-22 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법과 이를 이용한 평판 표시장치
KR100700494B1 (ko) * 2005-08-25 2007-03-28 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100770269B1 (ko) * 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244103A (ja) * 1993-02-15 1994-09-02 Semiconductor Energy Lab Co Ltd 半導体の製造方法
JP2006019689A (ja) * 2004-06-30 2006-01-19 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法
JP2006054415A (ja) * 2004-08-13 2006-02-23 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206196A (ja) * 2009-03-03 2010-09-16 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置
JP2010206155A (ja) * 2009-03-03 2010-09-16 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及びこれを含む有機電界発光表示装置
JP2010206200A (ja) * 2009-03-03 2010-09-16 Samsung Mobile Display Co Ltd 有機電界発光表示装置及びその製造方法
US8409887B2 (en) 2009-03-03 2013-04-02 Samsung Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
US9035311B2 (en) 2009-03-03 2015-05-19 Samsung Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
US8546248B2 (en) 2009-03-05 2013-10-01 Samsung Display Co., Ltd. Method of forming polycrystalline silicon layer and atomic layer deposition apparatus used for the same
US9117798B2 (en) 2009-03-27 2015-08-25 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same and organic light emitting diode display device including the same
US8890165B2 (en) 2009-11-13 2014-11-18 Samsung Display Co., Ltd. Method of forming polycrystalline silicon layer, thin film transistor, organic light emitting diode display device having the same, and methods of fabricating the same

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