KR100567273B1 - 박막트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터에 관한 것으로서, 게이트 실리콘산화막과 비정질실리콘막 사이에 불순물이나 부정합(mismatch)이 감소하는 데 그 목적이 있다.
본 발명은 기판 상에 비정질실리콘막과 실리콘 산화막을 연속적으로 순차 증착하는 단계와, 상기 비정질실리콘막을 폴리실리콘막으로 결정화하고, 상기 비정질실리콘막과 실리콘 산화막 사이에 반도체 물질을 포함한 비정질 산화막을 형성하기 위하여, 상기 비정질실리콘막과 실리콘 산화막 사이에 반도체 물질을 임프란트시킴과 동시에 가열하는 단계와, 상기 비정질 산화막 상의 상기 실리콘 산화막을 식각하는 단계를 포함하는 박막트랜지스터 제조방법 및 그 제조방법에 의해 제조된 박막트랜지스터를 개시하고 있다.
Description
본 발명은 박막트랜지스터(TFT:Thin Film Transistor)에 관한 것으로서, 특히, 게이트 실리콘산화막과 폴리실리콘막 계면에서 불순물이나 부정합(mismatch)을 감소시키는 박막트랜지스터 및 그 제조 방법에 관한 것이다.
액티브 매트릭스 액정 디스플레이에서, 액티브소자로 주로 사용되는 박막트랜지스터(이하 TFT라 한다)는 활성층(active layer)에 사용되는 박막의 종류에 따라 비정질실리콘막 박막트랜지스터(a-Si TFT)와 폴리실리콘막 박막트랜지스터(p-Si TFT)로 나누어진다. 도 1은 종래의 폴리실리콘막 박막트랜지스터 활성층으로 사용되는 폴리실리콘막 공정의 개략도이다. 여기서, 도면의 명료성을 위해 박막트랜지스터의 전극으로 사용되는 게이트, 소오스/드레인 전극 등은 도시를 생략한다.
도 1a ∼ 도 1d에 도시된 바와 같이, 박막트랜지스터 내로 나트륨(Na)등 불순물의 침투를 방지하고, 또한, 유리기판(1)과 박막트랜지스터를 구성하는 막과의 응력(stress) 및 접착력을 향상시키기 위해 일종의 버퍼 층으로서 실리콘산화막(2)이 유리기판(1) 상에 증착된다 (도 1a). 다음에, 비정질실리콘막(3)을 실리콘 산화막(2) 상에 연속으로 순차 증착하고 (도 1b), 비정질실리콘막(3)은 레이저 어닐링에 의해 폴리실리콘막(4)으로 결정화된다 (도 1c). 결정화된 폴리실리콘막(4)은 박막트랜지스터의 활성층(active layer)으로 사용된다.
다음에, 박막트랜지스터의 전하유도를 위해 게이트 실리콘산화막(6)이 폴리실리콘막(4)에 증착되며, 액정디스플레이용 박막트랜지스터의 게이트 실리콘산화막(6)은 비교적 저온(300∼450℃)에서 증착되는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 실리콘산화막이나 APCVD(Atmospheric Pressure Chemical Vapor Deposition) 실리콘산화막이 주로 사용되고 있다 (도 1d).
또한, 폴리실리콘막 박막트랜지스터의 전기적 특성(전하이동도, 문턱전압 등)은 상기 게이트 실리콘산화막(6)과 활성층인 폴리실리콘막(4)의 전기적 특성뿐만아니라 계면(5)에서 트랩에너지의 상태밀도 (Density of Trap Energy States)에 의해 결정된다. 계면(5)에 형성되는 트랩에너지의 상태밀도는 비정질실리콘막과 실리콘산화막 사이의 응력에 의해 주로 결정되지만, 어닐링될 때, 과도한 열에너지에 의한 손상 정도로 결정된다. 이렇게 결정된 계면의 트랩에너지의 상태밀도가 높을수록 박막트랜지스터 소자는 높은 누설전류를 가지고, 낮을수록 낮은 누설 전류를 가진다. 따라서, 각 박막의 특성을 개선하고, 게이트실리콘 산화막(6)과 폴리실리콘막(4) 계면(5)에서 전하를 트랩하는 트랩에너지의 상태밀도를 감소시키는 방법이 연구되고 있다.
또한, 트랩에너지의 상태밀도를 감소시키는 방법은 어닐링장치에 의존성이 있기 때문에 어닐링장치의 개량도 연구되고 있다. 하지만, 종래에 사용되고 있는 퍼니스(furnace) 장치는 결정화에 장시간이 소요되고, 고온을 사용하기 때문에 유리기판(1)이 사용되는 디스플레이용 소자에는 적합하지 않아, 최근에는 결정화가 단시간에 되고, 저온 공정이 되는 엑시머 레이저 어닐링 방법이 주로 연구되고 있다.
최근, 트랩에너지 상태밀도를 감소시키는 연구는 비정질실리콘막(3)과 게이트실리콘 산화막(6)을 동시에 형성하여 레이저 어닐링 처리하는 방법이 일반적으로 사용되고 있다. 예를 들어, 비정질실리콘막(3)을 형성한 후, 별도로 산소를 박막 내로 임플란트 (implant)시킨다. 그 후, 레이저로 어닐링하여 비정질실리콘막(3)을 폴리실리콘막(4)으로 결정화시키고, 상기 임프란트에 의해 비정질실리콘박막 내로 주입된 산소는 비정질실리콘 원자와 반응하여 게이트 실리콘 산화막(6)을 형성함으로써, 계면(5)에서 전하를 트랩하는 트랩에너지의 상태밀도를 감소시키고 있다.
그러나, 상기와 같은 산소이온 임프란트 방법은 산소이온을 화학적인 반응 없이 박막 내부까지 물리적인 방법으로 강제로 침투시키는 방법이기 때문에, 원자반경이 큰 산소와 같은 원소는 비정질실리콘막 박막의 격자 (원자 배열)에 많은 손상을 주어 목적하는 바와 달리 산소가 일종의 불순물로 작용하는 문제가 있다.
본 발명은 상기의 문제점을 해결하기 위해 본 발명은 박막트랜지스터의 게이트실리콘 산화막과 폴리실리콘막 계면에서 전하를 트랩하는 계면의 불순물이나 부정합을 감소시키는 데 있다.
상기와 같은 본 발명의 목적을 달성하기 위해 본 발명은 기판 상에 비정질실리콘막과 실리콘산화막을 연속적으로 순차 증착하는 단계와, 상기 비정질실리콘막과 실리콘 산화막에 반도체 물질을 임프란트하여 비정질실리콘 박막을 폴리실리콘 박막으로 결정화하고, 상기 비정질실리콘막과 실리콘 산화막 사이에 반도체물질을 포함한 비정질 산화막을 형성하는 단계를 포함하는 박막트랜지스터 제조방법 및 그 제조방법에 의해 제조된 박막트랜지스터를 제시하고 있다.
또한, 반도체물질을 임프란트하면서 200℃ 내지 500℃ 사이의 온도로 가열하는 박막트랜지스터 제조방법을 제시하고 있다.
또한, 상기 비정질 산화막이 형성된 상기 폴리실리콘막에 어닐링 단계를 더 포함하는 박막트랜지스터 및 그 제조방법을 제시하고 있다. 또한, 상기 어닐링단계는 레이저를 가하는 방법에 의한 것을 특징으로 하는 박막트랜지스터 제조방법 및 그 제조방법에 의해 제조된 박막트랜지스터를 제시하고 있다.
도 2는 본 발명에 관계하는 폴리실리콘 박막트랜지스터의 폴리실리콘막의 개략 공정도를 나타낸 것으로 본 발명의 구성과 작용을 개략적으로 설명하기 위하여 다른 구성요소는 생략한다.
도 2 (a) 내지 도 2 (e)에 도시된 바와 같이, 박막트랜지스터 내로 나트륨(Na)등 불순물의 침투를 방지하고, 유리기판(1)과 박막트랜지스터 막과의 응력(stress) 및 접착력을 향상시키기 위해 일종의 버퍼 층으로서 5000Å 두께의 실리콘 산화막(10)이 유리기판(1) 상에 증착된다. 하지만, 실리콘 산화막(10)을 버퍼층으로 사용여부는 박막트랜지스터의 용도에 따라 다를 수 있기 때문에 임의적일 수 있다(도 2a).
다음에, 실리콘 산화막(10) 상에 500Å 두께의 비정질실리콘막 (11)을 증착하고 연속으로 실리콘산화막(12)을 증착한다(도 2b).
다음에, 기판을 200℃ 내지 500℃ 사이의 온도로 가열하면서 비정질실리콘막(11)과 실리콘산화막(12)의 계면으로 원자반경이 작은 실리콘 원자를 포함한 반도체물질을 임프란트시킨다. 여기서, 반도체 물질은 Si(Silicon), Ge(Germanium), Te(Tellurium), Sb(Antimony), As(Asenic), Ga(Gallium)과 같은 원자이다 (도 2c).
이러한 반도체 물질을 비정질실리콘 막(10)에 임프란트함으로써, 비정질실리콘 막(10)의 결정격자에 대체도핑(subtitutional doping)함과 동시에 비정질실리콘막(10)을 폴리실리콘막(13)으로 결정화하여 박막트랜지스터의 전계효과 이동도등의 전기적 특성을 개선한다. 또, 비정질실리콘막(10) 상의 실리콘 산화막(12)은 실리콘산화막(12)과 반도체물질을 포함한 비정질산화막(14)으로 분리된다. 즉, 산화막/a-Si 구조가 산화막(SiO2)/ 비정질 산화막/폴리실리콘막(p-Si)로 변화된다 (도 2d).
또한, 레이저 열에너지에 의해 비정질산화막(14) 내에 약하게 결합되어 있는 반도체물질과 산소원자가 재배치되어 일정한 당량비를 가진 50Å 내지 100Å 두께의 반도체물질을 포함한 산화막(15)으로 변화된다. 또, 캡핑(capping)효과에 의해 결정화되는 비정질실리콘막(11)은 열에너지가 보온되어 결정입자(grain) 크기가 증대된다. 이 때문에, 반도체물질을 포함한 산화막(15)과 폴리실리콘막(13) 계면에서 전하를 트랩하는 트랩에너지의 상태밀도에 영향을 주는 결정입자 경계면 (grain boundary) 수가 감소한다. 즉, 작은 결정입자는 단위면적당 많은 결정입자 경계면 수를 가지지만, 큰 결정입자는 단위면적당 적은 결정입자 경계면의 수를 가지기 때문에, 결정입자 경계면 수가 감소되고, 전하를 트랩하는 트랩에너지 상태밀도는 감소된다 (도 2e).
이하, 본 발명에 따른 실시예의 구성과 작용을 첨부된 도면을 참조하여 설명하고자 한다.
도 3a 내지 도 3h는 본 발명을 적용한 박막트랜지스터의 제 1 실시예를 설명하기 위한 도면으로 코플라나(Coplanar) 구조를 채용한 폴리실리콘막 박막트랜지스터의 제조공정도를 나타낸 것이다.
절연기판인 유리기판(1:glass)에 비정질실리콘막 (50)과 산화막(51)을 증착한 후, 상기 기판을 200℃ 내지 500℃ 사이의 온도로 가열하면서 비정질실리콘막(50)과 산화막(51)의 계면으로 원자반경이 작은 실리콘 원자를 포함한 반도체물질을 임프란트시킨다. 여기서, 반도체 물질은 Si(Silicon), Ge(Germanium), Te(Tellurium), Sb(Antimony), As(Asenic), Ga(Gallium)과 같은 원자이다 (도 3a).
이러한 반도체물질을 비정질실리콘 막(50)에 임프란트함으로써, 비정질실리콘 막(50)의 결정격자에 대체도핑(subtitutional doping)함과 동시에 비정질실리콘막(50)을 폴리실리콘막(53)으로 결정화하여 박막트랜지스터의 전계효과 이동도등의 전기적 특성을 개선한다. 또, 비정질실리콘막(50) 상의 실리콘 산화막(51)은 실리콘산화막(51)과 반도체물질을 포함한 비정질산화막(52)으로 분리된다. 즉, 산화막/a-Si 구조가 산화막(SiO2)/ 비정질 산화막/폴리실리콘막(p-Si)로 변화된다 (도 3b).
이와 같은 방법에 의해 형성된 폴리실리콘막(53)은 비정질산화막(52)과 부정합이 없어 계면의 전하를 트랩하는 트랩에너지의 상태밀도 수를 감소시킬 수 있고, 폴리실리콘의 결정입자 크기(4000Å정도)가 증대되어 결정입자 경계면 (grain boundary) 수를 감소 시킬 수 있다. 즉, 작은 결정입자는 단위면적당 많은 결정입자 경계면 수를 가지지만, 큰 결정입자는 단위면적당 적은 결정입자 경계면의 수를 가지기 때문에, 큰 결정입자를 형성하면 전하를 트랩에 기여하는 결정입자 경계면 수가 감소된다. 따라서, 결정입자 경계면 수의 감소는 상기 계면의 전하를 트랩하는 트랩에너지의 상태밀도 수를 감소시킨다.
다음에, 임프란트에 의해 손상된 비정질 산화막(52) 상의 실리콘산화막(51)을 식각한다 (도 3c). 또한, 레이저 어닐링으로 비정질산화막(52) 내에 약하게 결합되어 있는 임프란트된 반도체물질과 산소원자를 재배치한다. 즉, 어닐링할 때, 폴리실리콘(53)과 비정질 산화막(52)과 재결합함으로써, 상기 계면에서 발생하는 격자의 부정합에 따른 불순물 수를 감소시켜 전하를 트랩하는 트랩에너지의 상태밀도가 감소한다. 또한, 어닐링 처리할 때, 비정질 산화막/폴리실리콘막 구조이기 때문에, 캡핑(capping)효과에 의해 결정화되는 폴리실리콘막(50)은 비정질 산화막(52)로 인해 열에너지가 보온되어 결정입자(grain) 크기가 증대된다.
다음에, 박막트랜지스터의 활성층 및 게이트 절연막 역할을 하도록 비정질 산화막(52) 및 폴리실리콘막(53)을 리소그래피한다 (도 3d). 이 리소그라피 공정은 실리콘산화막의 식각 단계 후에 실시해도 좋다.
이 후, 비정질 산화막(52)위에 게이트 산화막(54)을 증착하고, 연속으로 500Å 두께의 몰리텅스텐과 3000Å 두께의 알루미늄을 사용하여 금속도전층(55)을 증착한다. 게이트 금속층(55)은 이중층으로 할 수 있고, 단일층으로 크롬을 사용할 수도 있다. 따라서, 알루미늄층과 몰리텅스텐층이외에 적절한 도전물질을 사용할 수 있다. 또한, 게이트 산화막(54)은 별도로 증착하지 않고 비정질산화막(52)으로 대체하여 사용할 수 있다(도 3e).
또한, 게이트 전극(56)을 패턴닝하기 위해 게이트 실리콘산화막(54), 비정질 산화막(52) 및 게이트 금속층(55)을 리소그래피한다.
다음에, 기판 전면에 불순물 도핑공정을 진행하여 게이트 전극(56)이 블로킹하지 않는 패턴된 폴리실리콘(53) 부분에 소스 영역(57S)과 드레인 영역(57D)이 형성된다. 또, 불순물은 n형 또는 p형 박막트랜지스터 형성할 것인지에 따라 다르게 도핑할 수 있다 (도 3f).
또한, 제 1 실리콘 산화막(58)을 증착하고 소스 영역(57S)과 드레인 영역(57D)에 소스 영역 콘택홀(59)과 드레인 영역 콘택홀(60)을 형성하여 소스영역(57S) 및 드레인 영역(57D)과 게이트 전극(56)을 격리한다(도 3g).
다음에, 소스(61S) 및 드레인 전극(61D)의 단선을 방지하고 낮은 저항을 가질수 있는 이중층의 금속막을 증착한다. 즉, 알루미늄층을 3000Å 두께로 증착하고 몰리브덴층을 500Å 두께로 증착한 후, 이들 금속을 동시에 식각하거나, 노출된 기판전면에 알루미늄층을 연속적으로 증착한 후, 식각하고, 다시 그 전면을 덮는 몰리브덴층을 증착하여 식각함으로써, 이중층의 구조를 가지는 소스전극(61S) 및 드레인 전극(61D)을 패턴닝한다. 상기 소스 전극(61S) 및 드레인 전극(61D)은 적어도 단일층 이상의 구조로 할 수 있으며, 알루미늄층과 몰리브덴층이외에 적절한 도전물질을 사용할 수 있다 (도 3h).
또한, 노출된 전면을 덮는 제 2 실리콘산화막(62)을 증착한 후, 제 2 실리콘 산화막(62)을 사진 식각하여 드레인전극(61D)을 노출시키는 콘택홀(63)을 형성한다 (도 3i).
다음에, 노출된 전면을 덮는 투명도전층(ITO)을 증착한 후, 투명도전층을 사진식각하여 드레인 전극(61D)에 연결되는 화소전극(64)을 형성한다(도 3j).
도 4a 내지 도 4e는 본 발명을 적용한 박막트랜지스터의 제 2실시예로서 BBC(Buried Bus Coplanar) 구조의 박막트랜지스터 제조공정을 나타낸 것이다.
절연기판인 유리기판(1:glass)에 단선을 방지하고 낮은 저항을 가질수 있는 이중층을 증착하여 소스 전극(100S)과 드레인 전극(100D)을 형성한다. 즉, 노출된 기판 전면에 알루미늄층을 3000Å 두께로 증착하고 몰리브덴층을 500Å 두께로 증착한 후, 이들 금속을 동시에 식각하거나, 노출된 기판전면에 알루미늄층을 연속적으로 증착한 후, 식각하고, 다시 그 전면을 덮는 몰리브덴층을 증착하여 식각함으로써, 이중층의 구조를 가지는 상기 소스/드레인 전극(100S/100D)을 형성한다. 소스/드레인 전극(100S/100D)은 적어도 단일층 이상의 구조로 할 수 있으며, 알루미늄층과 몰리브덴층이외에 적절한 도전물질을 사용할 수 있다.
또한, 박막트랜지스터 내로 나트륨(Na)등 불순물의 침투를 방지하고, 유리기판(1)과 박막트랜지스터 막과의 응력(stress) 및 접착력을 향상시키기 위해 일종의 버퍼 층으로서 5000Å 두께의 제1 실리콘 산화막(101)이 유리기판(1) 상에 증착된다. 하지만, 제 1 실리콘 산화막(101)을 버퍼층으로 사용여부는 박막트랜지스터의 용도에 따라 다를 수 있기 때문에 임의적일 수 있다 (도 4a).
다음에, 제1 실리콘 산화막(101) 상에 비정질실리콘막 (102)과 실리콘산화막(103)을 증착한 후, 상기 기판을 200℃ 내지 500℃ 사이의 온도로 가열하면서 비정질실리콘막(102)과 실리콘산화막(103)의 계면으로 원자반경이 작은 실리콘 원자를 포함한 반도체물질을 임프란트시킨다. 여기서, 반도체 물질은 Si(Silicon), Ge(Germanium), Te(Tellurium), Sb(Antimony), As(Asenic), Ga(Gallium)과 같은 원자이다(도 4b).
이러한 반도체물질을 비정질실리콘 막(102)에 임프란트함으로써, 비정질실리콘 막(102)의 결정격자에 대체도핑(subtitutional doping)함과 동시에 비정질실리콘막(102)을 폴리실리콘막(104)으로 결정화하여 박막트랜지스터의 전계효과 이동도등의 전기적 특성을 개선한다. 또, 비정질실리콘막(102) 상의 실리콘 산화막(103)은 실리콘산화막(103)과 비정질 산화막(105)으로 분리된다. 즉, 산화막/a-Si 구조가 산화막(SiO2)/비정질 산화막/폴리실리콘막(p-Si)로 변화된다 (도 4c).
이와 같은 방법에 의해 형성된 폴리실리콘막(104)은 비정질산화막(105)과 부정합이 없어 계면의 전하를 트랩하는 트랩에너지의 상태밀도 수를 감소시킬 수 있고, 폴리실리콘의 결정입자 크기(4000Å정도)를 증대하여 결정입자 경계면 (grain boundary) 수를 감소 시킬 수 있다. 즉, 작은 결정입자는 단위면적당 많은 결정입자 경계면 수를 가지지만, 큰 결정입자는 단위면적당 적은 결정입자 경계면의 수를 가지기 때문에, 큰 결정입자를 형성하면 전하를 트랩에 기여하는 결정입자 경계면 수가 감소된다. 따라서, 결정입자 경계면 수의 감소는 상기 계면의 전하를 트랩하는 트랩에너지의 상태밀도 수를 감소시킨다.
다음에, 임프란트에 의해 손상된 비정질 산화막(105) 상의 실리콘산화막(103)을 식각한다. 또, 레이저 어닐링으로 비정질 산화막(105) 내에 약하게 결합되어 있는 반도체물질과 산소원자를 재배치 한다. 즉, 어닐링할 때, 폴리실리콘(104)과 비정질 산화막(105)이 재결합함으로써, 상기 계면에서 발생하는 격자의 부정합에 따른 불순물 수를 감소시켜 전하를 트랩하는 트랩에너지의 상태밀도가 감소할 수 있다. 또한, 어닐링처리할 때, 비정질 산화막/폴리실리콘막 구조이기 때문에, 캡핑(capping)효과에 의해 결정화되는 폴리실리콘막(104)은 비정질 산화막(105)로 인해 열에너지가 보온되어 결정입자(grain) 크기가 증대된다. 다음에, 비정질 산화막(105) 및 폴리실리콘막(104)을 박막트랜지스터의 활성층으로 리소그래피한다 (도 4d). 이 리소그라피 공정은 실리콘산화막의 식각 단계 후에 실시해도 좋다.
이 후, 비정질 산화막(105)위에 게이트 실리콘산화막(106)을 증착하고, 연속으로 500Å 두께의 몰리텅스텐과 3000Å 두께의 알루미늄을 사용하여 금속도전층(107)을 증착한다. 게이트 금속층(107)은 이중층으로 할 수 있고, 단일층으로 크롬을 사용할 수도 있다. 즉, 알루미늄층과 몰리텅스텐층이외에 적절한 도전물질을 사용할 수 있다. 또한, 게이트 산화막(106)은 별도로 증착하지 않고 비정질산화막(105)으로 대체하여 사용할 수 있다 (도 4e).
다음에, 게이트 전극(108)을 형성하기 위해 게이트 실리콘산화막(106), 비정질 산화막(105) 및 게이트 금속층(107)를 리소그래피한다. 또, 기판 전면에 불순물 도핑공정을 진행하여 게이트 전극(107)이 블로킹하지 않는 패턴된 폴리실리콘(104) 부분에 소스 영역(109S)과 드레인 영역(109D)이 형성된다. 또, 불순물은 n형 또는 p형 박막트랜지스터 형성할 것인지에 따라 다르게 도핑할 수 있다 (도 4f).
또한, 노출된 전면을 덮는 제2 실리콘산화막(110)을 증착한 후, 제2 실리콘 산화막 (110)과 제1 실리콘 산화막(101)을 리소그래피하여 소스전극 콘택홀(111), 소스 영역콘택홀(112), 드레인 전극 콘택홀(113) 및 드레인 영역 콘택홀(114)을 노출시키는 패턴을 형성한다 (도 4g).
다음에, 노출된 전면을 덮는 투명도전층(Indium Tin Oxide)을 증착한 후, 투명도전층을 리소그래피하여 소스전극(100S)과 소스 영역(109S)을 연결하는 제1 연결배선(115)과 드레인전극(100D)과 드레인 영역(109D)을 연결하는 제2 연결배선(116)을 패턴닝한다. 이 때, 제 1 연결배선(115)과 제 2 연결배선(116)은 박막트랜지스터를 전기적으로 연결하는 연결배선으로 사용할 수 있다. 또한, 제 1 연결배선(115)은 액정표시장치에서 소스 전극(100S)에 연결되는 화소전극으로도 사용할 수 있다. 또한, 제 1 연결배선(115)과 제 2 연결배선(116)은 투명도전물질이외에 다른 종류의 도전물질로 형성할 수 있다 (도 4h).
상기한 바와 같이, 본 발명은 기판 상에 비정질실리콘막과 실리콘산화막을 연속적으로 순차 증착한 후, 비정질실리콘막과 실리콘 산화막 사이에 반도체물질을 임프란트시킴과 동시에 가열함으로써, 비정질실리콘막을 폴리실리콘막으로 결정화하고 전하를 트랩하는 트랩에너지의 상태밀도를 감소시킨다.
또한, 비정질실리콘막 증착 중에 실리콘산화막을 연속증착함으로써, 표면이 오염되지 않아 불순물에 의해 형성되는 전하를 트랩하는 트랩에너지의 상태밀도도 감소시킨다. 또, 실리콘산화막이 버퍼층으로써 작용하여 결정화되는 비정질실리콘막의 손상도 방지하는 효과가 있다.
또한, 임프란트 처리로 비정질실리콘막을 결정화하면서 200℃∼500℃ 사이의 온도로 가열하면 비정질실리콘 격자의 운동을 촉진함으로 결정화된 폴리실리콘막의 응력(stress)은 감소된다. 또, 임프란트 방법에 의해 결정화된 폴리실리콘막의 결정입자 크기는 최대 4000Å까지 증대시킬수 있어 결정입자 경계면 수가 감소되므로, 폴리실리콘 막질은 평탄화되어 폴리실리콘막 표면의 균일도를 향상시키는 효과가 있다.
한편, 레이저 어닐링처리를 더 실시함으로써, 비정질 산화막 내에 약하게 결합되어 있는 반도체물질과 산소원자를 재배치할 수 있다. 또한, 폴리실리콘과 비정질 산화막이 재결합함으로써, 계면에서 발생하는 격자의 부정합에 따른 불순물 수를 감소시켜 전하를 트랩하는 트랩에너지의 상태밀도가 더 감소하는 효과가 있다.
상기와 같은 방법에 의해 형성된 폴리실리콘막을 박막트랜지스터에 적용할 경우, 폴리실리콘막 박막 트랜지스터의 오프상태에서 누설전류 증가나 온 전류의 감소를 억제할 수 있다. 또한, 문턱전압의 증가도 억제할 수 있어 폴리실리콘막 박막트랜지스터의 전기적특성을 개선하는 효과가 있다.
도 1은 종래의 레이저어닐링 처리 방법에 의한 폴리실리콘막 공정의 개략 순서도.
도 2는 본 발명에 의한 폴리실리콘막을 형성하는 공정의 개략도.
도 3a 내지 도 3j는 본 발명에 관계하는 제1 실시예가 도시된 박막트랜지스터의 개략 단면도.
도 4a 내지 도 4h는 본 발명에 관계하는 제2 실시예가 도시된 박막트랜지스터의 개략 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 기판 (Glass) 50 : 비정질실리콘 막
52 : 비정질 산화막 53 : 폴리실리콘막
54 : 게이트 산화막 55 : 게이트금속층
56 : 게이트 전극 57S, 57D : 소스, 드레인 영역
58 : 제1 실리콘 산화막 61S, 61D : 소스, 드레인 전극
62 : 제2 실리콘 산화막 64 : 화소전극
Claims (13)
- 기판 상에 비정질실리콘막과 실리콘 산화막을 연속적으로 순차 증착하는 단계와,상기 비정질실리콘막과 실리콘 산화막에 반도체 물질을 임프란트하여 비정질실리콘 박막을 폴리실리콘 박막으로 결정화하고, 상기 비정질실리콘막과 실리콘 산화막 사이에 반도체물질을 포함한 비정질 산화막을 형성하는 단계를 포함하는 박막트랜지스터 제조방법.
- 청구항 1에 있어서,상기 실리콘 산화막을 식각하는 단계를 더 포함하는 박막트랜지스터 제조방법.
- 청구항 1에 있어서,상기 실리콘 산화막 식각 단계 후에 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 청구항 3에 있어서,상기 어닐링단계는 레이저를 가하는 방법에 의한 것을 특징으로 하는 박막트랜지스터 제조방법.
- 청구항 1에 있어서,상기 반도체성 물질은 Si(Silicon), Ge(Germanium), Te(Tellurium), Sb(Antimony), As(Asenic), Ga(Gallium)으로 이루어진 박막트랜지스터 제조방법.
- 청구항 1에 있어서,상기 임프란트 공정시에 가열하는 공정을 더 포함하는 박막트랜지스터 제조방법.
- 청구항 6에 있어서,상기 임프란트 공정시에 가열하는 온도는 200℃ 내지 500℃ 사이에서 조절하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판 상에 비정질실리콘막과 실리콘 산화막을 연속적으로 순차 증착하는 단계와,상기 비정질실리콘막과 실리콘 산화막에 반도체물질을 임프란트하여 상기 비정질실리콘막을 폴리실리콘막으로 결정화하고, 상기 비정질실리콘막과 실리콘 산화막 사이에 반도체물질을 포함한 비정질 산화막을 형성하는 단계와,상기 비정질 산화막 상의 상기 실리콘산화막을 식각하는 단계와,액티브층을 형성하도록 상기 폴리실리콘막 및 상기 비정질 산화막을 리소그래피하는 단계와,비정질 산화막상에 게이트 산화막과 게이트 전극을 순차적으로 형성하는 단계와,상기 기판과 게이트 전극 상에 제 1 절연막을 형성하고 소스 및 드레인 전극을 형성한 후에 제 2 절연막을 형성하는 단계와,화소 전극을 형성하는 단계를 포함하는 제조방법에 의해 제조된 박막트랜지스터.
- 청구항 8에 있어서,상기 기판과 상기 비정질실리콘막 사이에, 상기 기판과 상기 비정질실리콘막 사이의 응력을 감소시키고 불순물침투를 방지하기 위한 실리콘 산화막이 형성되는 것을 특징으로 하는 제조방법에 의해 제조된 박막트랜지스터.
- 기판 상에 소스 및 드레인 금속막을 증착하여 소스 및 드레인 전극을 형성하는 단계와,소스 및 드레인 전극 형성 후에 제 1 실리콘 산화막과 비정질실리콘막을 순차적으로 증착하는 단계와,상기 비정질실리콘막과 실리콘 산화막에 반도체물질을 임프란트하여 상기 비정질실리콘막을 폴리실리콘막으로 결정화하고, 상기 비정질실리콘막과 실리콘 산화막 사이에 반도체물질을 포함한 비정질 산화막을 형성하는 단계와,상기 비정질 산화막 상의 상기 실리콘산화막을 식각하는 단계와,상기 비정질 산화막 및 폴리실리콘을 액티브층으로 형성하는 단계와,게이트 산화막과 게이트 전극을 순차적으로 형성하는 단계와,상기 기판과 게이트 전극 상에 절연막을 형성하고 화소전극을 형성하는 단계를 포함하는 제조방법에 의해 제조된 박막트랜지스터.
- 청구항 8 또는 청구항 10에 있어서,상기 실리콘산화막을 식각하는 단계 후에 어닐링 단계를 더 포함하는 제조방법에 의해 제조된 박막트랜지스터.
- 청구항 11에 있어서,상기 어닐링단계는 레이저를 가하는 방법에 의한 것을 특징으로 하는 제조방법에 의해 제조된 박막트랜지스터.
- 기판과,상기 기판위에 형성된 폴리실리콘막과,상기 폴리실리콘막 위에 형성된 비정질 산화막과,상기 비정질 산화막 위에 형성된 게이트실리콘 산화막을 포함하는 박막트랜지스터.
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR860004464A (ko) * | 1984-11-30 | 1986-06-23 | 쏘니 가부시기가이샤 | 반도체박막의 형성방법 |
| JPH06244103A (ja) * | 1993-02-15 | 1994-09-02 | Semiconductor Energy Lab Co Ltd | 半導体の製造方法 |
| KR960002694A (ko) * | 1994-06-21 | 1996-01-26 | 양승택 | 다결정 실리콘 박막트랜지스터의 제조방법 |
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