CN117616553A - 形成空腔间隔物和源极-漏极外延生长以缩小环栅晶体管 - Google Patents

形成空腔间隔物和源极-漏极外延生长以缩小环栅晶体管 Download PDF

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R·达斯
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Abstract

讨论了涉及将源极和漏极蚀刻、空腔间隔物形成以及源极和漏极半导体生长结合到环栅晶体管中的单个光刻处理步骤中的方法、集成电路器件和系统。通过实现选择性掩蔽技术，对NMOS和PMOS环栅晶体管分离地执行这样的组合工艺。所得到的晶体管结构具有改善的空腔间隔物完整性和与栅极隔离的触点。

Description

形成空腔间隔物和源极-漏极外延生长以缩小环栅晶体管
优先权的要求
本申请要求2021年12月22日提交的且题为“FORMATION OF CAVITY SPACER ANDSOURCE-DRAIN EPITAXIAL GROWTH FOR SCALING OF GATE-ALL-AROUND TRANSISTORS”的美国专利申请第17/559,342号的优先权，出于所有目的，该美国专利申请通过引用而被整体地并入。
背景技术
在堆叠纳米片环栅(GAA)晶体管中，源极和漏极的外延(EPI)材料需要与金属栅极隔离，以防止接触栅极短路。通常，这样的隔离是通过执行源极-漏极垂直蚀刻、之后形成空腔并用介电材料填充空腔(即，空腔间隔物)来实现的。随后，NMOS(n型金属氧化物半导体)和PMOS(p型金属氧化物半导体)器件通过使用光刻图案化来生长相应的源极和漏极外延膜而创建。这样的源极和漏极外延图案化工艺对于非常窄的源极和漏极开口、包括可能阻止外延材料生长的捕获(trapped)图案化膜的困难以及其他问题来说可能变得具有挑战性。此外，使用这样的技术，空腔间隔物暴露于图案化湿法清洁，这可能导致腐蚀、与栅极隔离的接触失败以及其他问题。
期望增加空腔间隔物的可靠性，以防止接触栅极短路，并防止由于捕获的图案化膜和其他困难导致的沟道材料上外延生长失败。正是考虑到这些和其他考虑因素，已需要本改进。随着在各种高性能集成电路电子器件中实现GAA晶体管的期望变得更加普遍，这样的改进可能变得至关重要。
附图说明
本文中描述的材料在附图中通过示例的方式而不是通过限制的方式来图示。为了说明的简单和清楚起见，附图中所图示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被夸大。此外，在认为合适的情况下，附图中已经重复了附图标记以指示相应或类似的元件。在附图中：
图1图示了流程图，该流程图图示了用于使用单次光刻图案化工艺在每种导电类型的环栅晶体管中形成空腔间隔物以及源极和漏极材料来制造集成电路结构的示例过程；
图2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K和2L图示了在执行图1的过程的特定制造操作时示例集成电路结构的选择的视图；
图3图示了流程图，该流程图图示了用于制造集成电路结构的另一种示例过程，该过程使用单个光刻图案化工艺来在每种导电类型的环栅晶体管中形成空腔间隔物和源极和漏极材料；
图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4k和4L图示了在执行图3的过程的特定制造操作时示例集成电路结构的选择的视图；
图5是采用集成电路器件的移动计算平台的说明图，所述集成电路器件具有通过组合源极和漏极蚀刻、空腔间隔物形成以及源极和漏极半导体生长而形成的环栅晶体管；以及
图6是全部根据本公开的至少一些实现来布置的计算设备的功能框图。
具体实施方式
现在参考附图描述一个或多个实施例或实现。虽然讨论了具体的配置和布置，但是应当理解，这仅是出于说明性目的而进行的。相关领域中的技术人员将认识到，在不脱离本描述的精神和范围的情况下，可以采用其他配置和布置。对于相关领域中的技术人员来说将显而易见的是，本文中描述的技术和/或布置也可以用于除本文中描述的系统和应用之外的各种其他系统和应用中。
在下面的详细描述中参考了附图，附图形成详细描述的一部分，其中相同的标号可以贯穿始终表示相同的部分以指示相应或类似的元件。将理解，为了说明的简单和/或清楚起见，图中所图示的元件不一定已按比例绘制。例如，为了清楚起见，元件中的一些的尺寸可能相对于其他元件被夸大。此外，要理解，可以利用其他实施例，并且在不脱离所要求保护的主题的范围的情况下可以进行结构和/或逻辑改变。还应当注意，方向和参考，例如上、下、顶、底、上方、下方等等，可以用于促进附图和实施例的讨论，并且不旨在限制所要求保护的主题的应用。因此，下面的详细描述不要以限制性意义来理解，并且所要求保护的主题的范围由所附权利要求及其等同物限定。
在下面的描述中，阐述了许多细节。然而，对于本领域技术人员来说将显而易见的是，本发明可以在没有这些具体细节的情况下实施。在一些实例中，以框图形式而不是详细地示出众所周知的方法和设备，以避免模糊本发明。贯穿本说明书对“实施例”或“一个实施例”的引用意味着结合该实施例描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，短语“在实施例中”或“在一个实施例中”贯穿本说明书在不同地方中的出现不一定指代本发明的相同实施例。此外，特定特征、结构、功能或特性可以在一个或多个实施例中以任何合适的方式组合。例如，在与两个实施例相关联的特定特征、结构、功能或特性不相互排斥的任何地方，第一实施例可以与第二实施例组合。
如本发明的描述和所附权利要求中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文明确地另有指示。还将理解，如本文中所使用的术语“和/或”是指并涵盖相关联的列出条目中的一个或多个的任何和所有可能的组合。
术语“耦合”和“连接”及其派生词可以在本文中用于描述组件之间的结构关系。应当理解，这些术语并不旨在作为彼此的同义词。而是，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间有其他介入元件(intervening element))物理或电接触，和/或两个或更多个元件彼此合作(co-operate)或交互(例如，如因果关系、电关系、函数关系等)。
如本文中所使用的术语“上方”、“下方”、“之间”、“在……上”和/或诸如此类是指一个材料层或组件相对于其他层或组件的相对位置。例如，布置在另一层上方或下方的一层可以直接与另一层接触或者可以具有一个或多个介入层。此外，布置在两层之间的一层可以直接与两层接触或者可以具有一个或多个介入层。相比之下，第二层“上”的第一层与该第二层直接接触。类似地，除非另外明确说明，否则布置在两个装置之间的一个装置可以与相邻装置直接接触或者可以具有一个或多个介入装置。术语“紧邻”指示这样的特征直接接触。此外，术语“基本上”、“接近”、“大约”、“靠近”和“约”通常指的是在目标值的+/-10％内。如本文中所使用的术语“层”可以包括单种材料或多种材料。如贯穿本说明书中以及在权利要求书中所使用的，由术语“至少一个”或“……中的一个或多个”连接的条目的列表可以意指所列出的术语的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A、B和C。如本文中所使用的，术语“单片的”、“单片集成的”和类似术语指示单片整体结构的组件形成不能合理地分离的不可分割的整体。
本文中描述的集成电路器件结构、晶体管、系统和方法涉及形成用于环栅晶体管的高质量空腔间隔物和源极漏极外延材料。
如所讨论的，在堆叠纳米片环栅(GAA)晶体管中，源极和漏极的外延(EPI)材料需要与金属栅极隔离，以防止接触栅极短路。在典型的处理中，在形成与晶体管的沟道材料层之间的牺牲层相邻的空腔隔离物之后，与空腔间隔物相邻的区域被暴露几次以形成晶体管的其他结构。这样的源极和漏极外延图案化处理具有困难，包括非常窄的源极和漏极开口、阻止外延材料生长的图案化膜的捕获、由于特别是在图案化湿法清洁期间的暴露而导致的空腔间隔物的腐蚀及其他。在一些实施例中，源极和漏极蚀刻、空腔间隔物形成以及源极和漏极外延材料生长处理全部在对NMOS和PMOS晶体管中的每个执行的单个光刻图案化工艺期间提供。例如，可以掩蔽NMOS晶体管并且针对PMOS晶体管执行这样的处理，并且随后掩蔽PMOS晶体管并且针对NMOS晶体管执行这样的处理，或者反之亦然。这样的技术为窄源极和漏极开口中的GAA晶体管提供高质量的空腔间隔物和外延材料，以通过改进的接触栅极隔离实现低接触栅极泄漏。可以采用这样的技术来使能实现甚至更窄的栅极间距(pitch)以获得更高的晶体管密度。
图1图示了根据本公开的至少一些实现布置的流程图，该流程图图示了用于使用单次光刻图案化工艺在每种导电类型的环栅晶体管中形成空腔间隔物和源极和漏极材料来制造集成电路结构的示例过程100。如本文中所使用的，术语导电类型指示n型或p型导电之一。例如，可以实现过程100来制造集成电路结构295、296、297，或者本文中讨论的任何其他集成电路结构。在图示的实施例中，过程100包括如由操作101-110所图示的一个或多个操作。然而，本文中的实施例可以包括附加的操作，某些操作被省略，或者操作不按所提供的顺序执行。在实施例中，过程100可以制造集成电路结构295、296、297或如关于图2A-2L所讨论的类似的集成电路结构。
图2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K和2L图示了根据本公开的至少一些实现布置的、在执行过程100的特定制造操作时示例集成电路结构的选择的视图。特别地，将在过程100的上下文中参考图2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K和2L。
过程100开始于操作101处，在操作101中，接收衬底上的多个多层鳍结构以进行处理。例如，可以使用已知技术在衬底上或上方形成任何数量的鳍结构。在一些实施例中，交替的第一和第二材料的多层叠层被体沉积(bulk deposited)在衬底上方并被图案化以形成多层鳍结构。例如，多层鳍结构可以包括与隔离材料相邻的子鳍，以及在子鳍上方并在隔离材料上方延伸的交替的第一和第二材料。在一些实施例中，第一材料是被选择为晶体管的沟道材料的材料，并且第二材料是要被去除并被栅极电介质和栅极金属替换的牺牲材料。
现在参考图2A，以俯视图以及俯视图中所图示的横截面图A-A和B-B图示了示例集成电路结构210(例如，IC结构工件)。例如，横截面图A-A是在跨两个相邻多层鳍结构206、207的源极或漏极截线(cut)处截取的。值得注意的是，第一类型(即NMOS)的GAA晶体管将使用多层鳍结构206来形成，并且第二类型(即PMOS)的GAA晶体管将使用多层鳍结构207来形成。尽管在下文中相对于首先阻挡多层鳍结构206和其次阻挡多层鳍结构207图示了这样的处理，但是可以颠倒这样的处理。横截面图B-B是沿着多层鳍结构207的鳍截线截取的。在下文中，为了清楚起见，图示了源极或漏极截线和鳍截线视图；然而，为了简洁起见，没有图示自顶向下的视图。
如所示，集成电路结构210包括多层鳍结构206、207，其包括由隔离材料201隔离的子鳍202。隔离材料201可以包括任何合适的介电材料，诸如氧化硅。例如，隔离材料201可以包括硅和氧。如所示，沟道半导体层204和牺牲材料层205的多层材料叠层在子鳍202上方延伸。例如，沟道半导体层204将保留作为最终GAA晶体管的沟道层，而牺牲材料层205将被去除并由栅极结构替换。此外，在形成栅极结构之前，牺牲材料层205凹陷以形成空腔间隔物，使得最终的源极和漏极材料与栅极结构的栅极触点隔离。
多层鳍结构206、207位于衬底(未显示)上方，并且子鳍202可以与衬底的衬底材料连续。衬底可以包括任何合适的一种或多种材料，并且在一些实施例中，衬底包括与多层鳍结构206、207的沟道半导体层204具有相同或相似成分的一种或多种材料。在一些实施例中，衬底和沟道半导体层204包括IV族材料(例如，硅)。在一些实施例中，衬底和沟道半导体层204包括基本上单晶的材料。在一些实施例中，衬底包括例如绝缘体上半导体(SOI)衬底和或隔离绝缘体区以及诸如此类的掩埋绝缘体层(例如，SiO2)。沟道半导体层204可以包括衬底上的任何数量的沟道半导体、带或层，诸如三层、四层、五层或更多层。沟道半导体层204被牺牲材料层205分离，牺牲材料层205稍后将被去除并被一个或多个栅极结构替换，该栅极结构包括例如栅极介电材料和栅电极材料。在一些实施例中，沟道半导体层204包括硅(例如，单晶硅，Si)，并且牺牲材料层205包括硅和锗(例如，硅锗，SiGe)。
如俯视图中所示，多层鳍结构206包括栅极区232以及源极和漏极区231、233。值得注意的是，栅极结构将形成在栅极区232中，其将包括沟道半导体层204，并且源极和漏极半导体材料将形成(例如，外延沉积)在源极和漏极区231、233中。例如，NMOS源极和漏极半导体材料将形成在源极和漏极区231、233中(即，n型半导体源极和漏极材料)。类似地，多层鳍结构207包括栅极区235以及源极和漏极区234、236。值得注意的是，栅极结构将形成在栅极区235中，其将包括沟道半导体层204，并且源极和漏极半导体材料将形成(例如，外延沉积)在源极和漏极区234、236中。例如，PMOS源极和漏极半导体材料将形成在源极和漏极区234、236中(即，p型半导体源极和漏极材料)。在栅极区232、235与源极和漏极区231、233、234、236中的相应区域之间，使用空腔间隔物和其他材料将源极和漏极材料与栅极触点隔离是重要的。本文中讨论的技术提供用于改进的空腔间隔物鲁棒性，并因此通过减少空腔间隔物所暴露的处理的量来改进隔离。如所示，在栅极区232、235中，提供牺牲栅极结构203来保护牺牲栅极结构203下面的沟道半导体层204和牺牲材料层205。
返回到图1，处理在操作102处继续，其中栅极间隔物材料共形地沉积在所接收的包括多层鳍结构的工件上。可以使用任何合适的一种或多种技术(诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或类似的技术)来沉积栅极间隔物。在操作102处作为共形介电层提供的栅极间隔物材料将最终在栅极触点和源极和漏极触点之间提供间隔物。
图2B图示了在沉积共形栅极间隔物介电材料层208后类似于集成电路结构210的示例集成电路结构220。如所示，共形介电材料层208形成在牺牲栅极203、多层鳍结构206、207和隔离材料201上。共形介电材料层208可以包括任何合适的介电材料。在一些实施例中，共形介电材料层208是低k介电材料(例如，相对于二氧化硅具有较小相对介电常数的介电材料)。在一些实施例中，共形介电材料层208包括硅、氧、碳和氮中的一种或多种。在一些实施例中，共形介电材料层208是包括硅和氧的材料(例如，氧化硅，SiO2)。除了硅和氧之外，共形介电材料层208可以包括氮(例如氮氧化硅)或碳(例如碳氧化硅)。在一些实施例中，共形介电材料层208是(相同或不同厚度的)交替介电材料的多层叠层。
返回到图1，处理在操作103处继续，其中形成第一掩模以选择性地暴露第一多层鳍结构(PMOS晶体管或NMOS晶体管)并覆盖第二多层鳍结构(NMOS或PMOS晶体管中的另一个)。在本文中，首先阻挡或覆盖NMOS晶体管多层鳍结构；然而，处理顺序可以颠倒。如本文中所使用的，术语阻挡和暴露指示对应的多层鳍结构在掩模下方或者不在掩模下方。值得注意的是，暴露的多层鳍结构可以在其上具有其他材料。第一掩模可以使用任何合适的一种或多种技术(诸如光刻技术(例如，抗蚀剂沉积、曝光、显影))来形成，并且第一掩模可以是任何合适的一种或多种材料，诸如抗蚀剂材料、硬掩模材料等。
图2C图示了在形成第一掩模209以阻挡多层鳍结构206并暴露多层鳍结构207之后类似于集成电路结构220的示例集成电路结构230。如所示，多层鳍结构206在第一掩模209下方，并且因此被第一掩模209阻挡，而多层鳍结构207不在第一掩模209下方，并且因此被第一掩模209暴露(尽管共形介电材料层208的一部分在多层鳍结构207上方)。如所讨论的，第一掩模209可以使用光刻技术来形成，并且可以包括任何合适的一种或多种材料，以在随后的处理期间保护第一掩模209下方的区域。此外，第一掩模209可以具有任何厚度以适当地掩蔽这样的区域。
返回到图1，处理在操作104处继续，其中执行源极和漏极蚀刻，以去除多层鳍结构的与其沟道区相邻的部分，执行空腔蚀刻，以使多层鳍结构的牺牲材料凹陷，沉积空腔间隔物材料，并回蚀空腔间隔物材料，以在多层鳍结构的牺牲材料的凹陷中提供空腔间隔物。如所讨论的，使用本文中所讨论的技术，使用单个图案化操作来形成这样的空腔间隔物(以及随后的源极和漏极材料)，以维持空腔间隔物的完整性。这样的操作可以使用任何合适的一种或多种技术来执行。
在一些实施例中，使用对多层鳍结构的材料(例如，Si和SiGe)有选择性的各向异性蚀刻技术执行源极和漏极蚀刻。这样的蚀刻处理去除源极和漏极区(例如，源极和漏极区234、236；参考图2a)中的多层鳍结构，并经由那些被去除的区域暴露沟道半导体材料层和牺牲层。其余的沟道半导体材料层和牺牲层可以表征为多层沟道结构，因为它们包括最终GAA晶体管的沟道材料。在源极和漏极蚀刻之后，执行空腔蚀刻以使多层鳍结构的牺牲材料凹陷。可以使用任何合适的一种或多种技术(诸如对多层鳍结构的牺牲材料有选择性的定时同位素蚀刻技术)来执行空腔蚀刻。例如，可以采用各向同性SiGe蚀刻。然后，经由空腔间隔物材料沉积和回蚀技术填充与多层鳍结构的牺牲材料相邻的所得到的空腔或凹陷。例如，空腔间隔物材料可以被共形地沉积到特定厚度，并且可以执行时间蚀刻以去除该厚度的一部分，留下空腔间隔物。空腔间隔物将随后形成的源极和漏极半导体以及栅极金属电隔离。
图2D图示了在去除源极和漏极区中的多层鳍结构的部分并在与牺牲材料层205相邻地形成的凹陷中形成空腔间隔物215之后，类似于集成电路结构230的示例集成电路结构240。例如，参考图2a中提供的俯视图，源极和漏极区234、236中的多层鳍结构207的部分被去除，而多层鳍结构206被第一掩模209保护，并且多层鳍结构207的栅极区235被牺牲栅极203保护。随后，使用如所讨论的选择性凹陷蚀刻使牺牲材料层205凹陷，使得沟道半导体层204基本不受影响。然后由空腔间隔物215填充这样的凹陷。使用沉积和回蚀技术形成空腔间隔物215。
如所示，处理去除源极和漏极区234、236中的多层鳍结构的部分也去除介电材料层208的部分。介电材料层208的部分的这样的去除可以被提供作为源极和漏极区234、236中的多层鳍结构的部分的蚀刻的一部分，或者作为源极和漏极区234、236中的多层鳍结构的部分的去除的预处理。如所示，这样的处理有利地去除了源极和漏极区234、236中的介电材料层208，并在隔离材料201上方的介电材料层208中形成厚度过渡211。如所示，介电材料层208具有与多层鳍结构206相邻的第一厚度，该第一厚度比与多层鳍结构207相邻的介电材料层208的第二厚度厚。也就是说，介电材料层208具有小于第一厚度的第二厚度，第一和第二厚度由厚度过渡211分离。值得注意的是，厚度过渡211位于第一掩模209的边缘处。
空腔间隔物215可以包括任何合适的一种或多种材料。在一些实施例中，空腔间隔物215包括与介电材料层208的材料类似但是具有不同的成分的材料。例如，空腔间隔物215可以包括任何合适的介电材料。在一些实施例中，空腔间隔物215包括低k介电材料。在一些实施例中，空腔间隔物215包括硅、氧、碳和氮中的一种或多种。在一些实施例中，空腔间隔物215采用包括硅和氧的材料(例如，氧化硅，SiO2)。除了硅和氧之外，介电材料层208可以包括氮(例如氮氧化硅)或碳(例如碳氧化硅)。在一些实施例中，介电材料层208和空腔间隔物215采用相同的材料。
由此准备好集成电路结构240的多层鳍结构207(或多层沟道结构)以用于最终GAA半导体器件的源极和漏极材料的施加。值得注意的是，沟道半导体层204暴露在源极和漏极区234、236中，而牺牲材料层205没有暴露在源极和漏极区234、236中。代之以，牺牲材料层205被空腔间隔物215覆盖。然后，可以在沟道半导体层204上形成源极和漏极材料，而用于形成最终栅极结构的区域(例如，当牺牲材料层205被去除并被栅极结构替换时)被空腔间隔物215隔离。
返回到图1，处理在操作105处继续，其中去除第一掩模，沉积(例如，外延生长)适用于所形成的GAA晶体管的导电类型的源极和漏极半导体材料，并在所得到的源极和漏极半导体材料上形成保护衬垫(liner)。第一掩模可以使用任何合适的一种或多种技术(诸如灰处理(ashprocessing)技术)来去除。所得到的结构针对一种导电类型(例如，PMOS)的晶体管提供了暴露的晶体管沟道材料，而对于另一种导电类型(例如，NMOS)晶体管类型，源极和漏极区尚未被去除。然后可以在暴露的晶体管沟道材料(例如，沟道硅)上选择性地形成外延源极和漏极半导体材料。这样的外延生长技术可以使用任何合适的一种或多种技术来执行。在一些实施例中，采用气相外延。在一些实施例中，外延生长包括分子束外延技术。这样的外延生长对沟道半导体的暴露的晶体表面是选择性的，并且基本上生长外延到沟道半导体(例如，与沟道半导体共享晶体取向)的晶体源极和漏极材料。保护衬垫可以使用任何合适的一种或多种技术(诸如CVD、PVD、ALD或类似的技术)来形成。
图2E图示了在去除第一掩模209、形成源极和漏极半导体216以及形成衬垫材料212之后类似于集成电路结构240的示例集成电路结构250。如所讨论的，第一掩模209可以使用任何合适的一种或多种技术(诸如灰处理)来去除。源极和漏极半导体216可以使用任何合适的一种或多种技术(诸如气相外延技术、分子束外延技术或其他外延生长技术)来形成。如所示，源极和漏极半导体216从暴露的沟道半导体层204外延生长。源极和漏极半导体216可以包括如本领域中已知的刻面和生长结构和特性。源极和漏极半导体216可以包括用于形成的GAA的导电类型的任何合适的一种或多种材料。在一些实施例中，对于NMOS GAA晶体管，源极和漏极半导体216是掺杂有包括磷、砷、锑或其他的n型掺杂剂的外延硅。例如，NMOS源极和漏极半导体材料可以包括硅以及磷、砷和锑中的一种或多种。在一些实施例中，对于PMOS GAA晶体管，源极和漏极半导体216是掺杂有包括硼、铝、镓、铟或其他的p型掺杂剂的外延硅锗。例如，PMOS源极和漏极半导体材料可以包括硅和锗，以及硼、铝、镓和铟中的一种或多种。在所图示的示例中，源极和漏极半导体216是p型的；然而，如所讨论的，NMOS和PMOS GAA晶体管的处理顺序可以颠倒。
源极和漏极半导体216的随后的外延生长，在源极和漏极半导体216和介电材料层208的暴露表面上形成共形衬垫材料212。衬垫材料212可以使用任何合适的一种或多种技术(诸如CVD、PVD、ALD或类似技术)来形成为任何合适的厚度，诸如2至30nm的范围内的厚度。衬垫材料212可以是为源极和漏极半导体216提供保护并阻止其上的外延生长的任何合适的材料。在一些实施例中，衬垫材料212是介电氧化物(例如，氧化硅、氮氧化硅、碳氧化硅等)。在一些实施例中，衬垫材料212是金属氧化物(例如，氧化铝)。例如，衬垫材料212可以包括氧以及硅、氮或铝中的一种或多种。
返回到图1，处理在操作106处继续，其中形成第二掩模以选择性地暴露第二多层鳍结构(即，如果PMOS晶体管已被处理，则针对NMOS晶体管，或反之亦然)并覆盖第一多层鳍结构(NMOS或PMOS晶体管中的另一个)。如所讨论的，可以首先处理NMOS或PMOS GAA晶体管。在下文中，为了清楚起见，维持首先处理PMOS晶体管的惯例。第二掩模可以使用任何合适的一种或多种技术(诸如光刻技术)来形成，并且第二掩模可以是任何合适的一种或多种材料，诸如抗蚀剂材料、硬掩模材料等。
图2F图示了在形成第二掩模213以阻挡多层鳍结构207并暴露多层鳍结构206之后类似于集成电路结构250的示例集成电路结构260。多层鳍结构207在第二掩模213下方，并且因此被第二掩模213阻挡，而多层鳍结构206不在第二掩模213下方，并且因此被第二掩模213暴露(尽管介电材料层208的一部分和衬垫材料212的一部分在多层鳍结构206上方)。如所讨论的，第二掩模213可以使用光刻技术来形成，并且可以包括任何合适的一种或多种材料，以在随后的处理期间保护第二掩模213下方的区域。此外，第二掩模213可以具有任何厚度以适当地掩蔽这样的区域。在图2F的示例中，第二掩模213的边缘与厚度过渡211对齐。
返回到图1，处理在操作107处继续，其中去除衬垫材料的暴露部分，源极和漏极蚀刻去除多层鳍结构的与其沟道区相邻的部分，执行空腔蚀刻以使多层鳍结构的牺牲材料凹陷，沉积空腔间隔物材料，并回蚀空腔间隔物材料，以在多层鳍结构的牺牲材料的凹陷中提供空腔间隔物。如所讨论的，使用单个图案化操作来形成这样的空腔间隔物(以及随后的源极和漏极材料)，以维持空腔间隔物的完整性。可以使用任何合适的一种或多种技术(诸如湿法蚀刻技术)来去除暴露的衬垫材料。在一些实施例中，使用各向异性蚀刻技术来执行源极和漏极蚀刻，以选择性地在暴露的源极和漏极区(例如，区域231、233；参见图2a)中的多层鳍结构的材料。这样的源极和漏极蚀刻经由那些源极和漏极区中的多层鳍结构的那些去除的部分暴露沟道半导体材料层和牺牲层。其余的沟道半导体材料层和牺牲层可以被表征为多层沟道结构。
在源极和漏极蚀刻后，执行空腔蚀刻以使多层鳍结构的牺牲材料凹陷，并形成空腔间隔物。可以使用任何合适的一种或多种技术(诸如选择性蚀刻技术)来执行空腔蚀刻。然后，经由空腔间隔物材料沉积和回蚀技术(包括空腔间隔物材料沉积和回蚀)，填充与多层鳍结构的牺牲材料相邻的所得到的空腔或凹陷。
图2G图示了在去除衬垫材料212的暴露部分、去除介电材料层208的部分、去除暴露的源极和漏极区中的多层鳍结构206的部分、以及在与牺牲材料层205相邻地形成的凹陷中形成空腔间隔物217之后，类似于集成电路结构260的示例集成电路结构270。如所示，去除衬垫材料212留下衬垫边缘214。在所图示的示例中，去除介电材料层208(作为分离的操作或者作为去除多层鳍结构206的部分的一部分)没有从隔离材料201上方去除如关于图2D的去除操作所讨论的那么多的材料，使得维持厚度过渡211具有与多层鳍结构206相邻的介电材料层208的较厚部分和与源极和漏极半导体216以及多层鳍结构207相邻的介电材料层208的较薄部分。在其他实施例中，去除介电材料层208可以超过先前去除的介电材料层，使得介电材料层208的较薄部分与多层鳍结构206相邻，并且介电材料层208的较厚部分与源极和漏极半导体216以及多层鳍结构207相邻，使得维持厚度过渡211的位置。
参考图2A中提供的俯视图，去除源极和漏极区231、233中的多层鳍结构206的部分，而多层鳍结构207由第二掩模213保护，并且多层鳍结构206的栅极区232由牺牲栅极203保护。随后，使用选择性凹陷蚀刻使牺牲材料层205凹陷，使得沟道半导体层204基本不受影响。然后由空腔间隔物217填充这样的凹陷。使用沉积和回蚀技术形成空腔间隔物217。值得注意的是，在与沿着多层鳍结构206截取的横截面A-A正交的横截面中，针对多层鳍结构206提供与横截面B-B的视图类似的视图(参见图2D，横截面B-B)。
空腔间隔物217可以包括关于空腔间隔物215讨论的任何合适的一种或多种材料。在一些实施例中，空腔间隔物217包括与介电材料层208的材料类似但具有不同的成分的材料。例如，空腔间隔物217可以包括任何合适的介电材料，诸如低k介电材料。在一些实施例中，空腔间隔物217包括硅、氧、碳和氮中的一种或多种。例如，空腔间隔物217可以采用包括硅和氧的材料(例如，氧化硅，SiO2)，包括硅、氧和氮的材料(例如，氮氧化硅)，或者包括硅、氧和碳的材料(例如，碳氧化硅)。在一些实施例中，空腔间隔物217和空腔间隔物215采用相同的材料。在一些实施例中，空腔间隔物217、空腔间隔物215和介电材料层208采用相同的材料。
集成电路结构240的多层鳍结构206(或多层沟道结构)由此准备好用于施加源极和漏极材料，使得沟道半导体层204暴露在源极和漏极区231、233中，而牺牲材料层205被空腔间隔物217覆盖。然后，可以在沟道半导体层204上形成源极和漏极材料，而用于形成最终栅极结构的区域(例如，当牺牲材料层205被去除并被栅极结构替换时)被空腔间隔物217隔离。
返回到图1，处理在操作108处继续，其中去除第二掩模，并沉积(例如，外延生长)适用于所形成的GAA晶体管的导电类型的源极和漏极半导体材料。第二掩模可以使用任何合适的一种或多种技术(诸如灰处理技术)来去除。所得到的结构针对第二种类型(例如NMOS)的晶体管提供了暴露的晶体管沟道材料，而对于另一种类型(例如PMOS)的晶体管类型，源极和漏极区已经被沉积并被衬垫材料覆盖。然后可以在暴露的晶体管沟道材料(例如，沟道硅)上选择性地形成外延源极和漏极半导体材料。这样的外延生长技术可以使用任何合适的一种或多种技术来执行。在一些实施例中，采用气相外延。在一些实施例中，外延生长包括分子束外延技术。这样的外延生长对沟道半导体的暴露的晶体表面是选择性的，并且基本上生长外延到沟道半导体(例如，与沟道半导体共享晶体取向)的晶体源极和漏极材料。
图2H图示了在去除第二掩模213并形成源极和漏极半导体218后类似于集成电路结构270的示例集成电路结构280。第二掩模213可以使用任何合适的一种或多种技术(诸如灰处理)来去除。源极和漏极半导体218可以使用任何合适的一种或多种技术(诸如气相外延技术、分子束外延技术或其他外延生长技术)来形成。如所示，源极和漏极半导体218从多层鳍结构206的暴露的沟道半导体层204外延生长。值得注意的是，源极和漏极半导体216被衬垫材料212覆盖，使得生长不发生在源极和漏极半导体216上。源极和漏极半导体218可以包括如本领域中已知的刻面和生长结构和特性。
源极和漏极半导体218可以包括用于所形成的GAA的导电类型的任何合适的一种或多种材料。例如，对于NMOS GAA晶体管，源极和漏极半导体218可以是掺杂有包括磷、砷、锑或其他的n型掺杂剂的外延硅。对于PMOS GAA晶体管，源极和漏极半导体216可以是掺杂有包括硼、铝、镓、铟或其他的p型掺杂剂的外延硅锗。在所图示的示例中，源极和漏极半导体218是n型的；然而，如所讨论的，NMOS和PMOS GAA晶体管的处理顺序可以颠倒。值得注意的是，在与沿着多层鳍结构206截取的横截面A-A正交的横截面中，针对多层鳍结构206提供与横截面B-B的视图类似的视图(参见图2E，横截面B-B)。
返回到图1，处理在操作109处继续，其中去除衬垫材料的其余部分。可以使用任何合适的一种或多种技术(诸如湿法蚀刻技术)来去除暴露的衬垫材料。
图2I图示了在去除衬垫材料212的其余部分后类似于集成电路结构280的示例集成电路结构290。如所讨论的，衬垫材料212可以使用任何合适的一种或多种技术(诸如湿法蚀刻技术)来去除。
返回到图1，处理在操作110处继续，其中可以完成晶体管处理。这样的处理可以使用任何合适的一种或多种技术来执行。在一些实施例中，与沟道半导体和伪栅极材料相邻的牺牲层可以使用本领域中已知的任何合适的一种或多种技术用栅极结构来替换。例如，可以选择性地蚀刻牺牲层，并且可以经由沉积和可选的图案化技术来形成必要的结构。此外，源极和漏极半导体和栅极结构可以通过使用任何合适的一种或多种技术(诸如本领域中已知的图案化和金属沉积处理)的金属触点来接触。
图2J图示了在形成源极和漏极触点221、栅极触点219、栅极间隔物227、栅电极或栅极金属222和栅极电介质223以形成PMOS晶体管292和NMOS晶体管291之后，类似于集成电路结构290的示例集成电路结构295。注意，在与沿着多层鳍结构206(和NMOS晶体管291)截取的横截面A-A正交的横截面中，针对NMOS晶体管291提供与横截面B-B的视图类似的视图。这样的栅电极222和栅极电介质223可以使用任何合适的一种或多种技术(诸如替换栅技术)来形成。此外，这样的源极和漏极触点221和栅极触点219可以使用任何合适的一种或多种技术(诸如图案化、蚀刻和金属沉积技术)来形成。
此外，这样的组件可以包括任何合适的材料。例如，栅极电介质223可以是氧化硅、氧化铝或高k电介质，诸如氧化铪。例如，栅极电介质223可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌或锌的元素。栅电极222可以包括用于形成PMOS晶体管292和NMOS晶体管291的栅极控制的任何合适的功函数金属，诸如钽、钛、铝、钌或这样的材料的合金。源极和漏极触点221和栅极触点219可以包括任何合适的导电接触材料，诸如钨、铜、钴、铝或诸如此类。
如所讨论的，PMOS晶体管292和NMOS晶体管291的替代处理在源极和漏极半导体216(例如，n型源极和漏极半导体)和源极和漏极半导体218(例如，p型源极和漏极半导体)之间提供厚度过渡211。在其中第一掩模209和第二掩模213的边缘对齐的示例中，提供单个厚度过渡211。当这样的第一和第二掩模209、213没有对齐时，在源极和漏极半导体216以及源极和漏极半导体218之间提供双倍厚度过渡，如下面在本文中进一步讨论的那样。
在图2J的示例中，集成电路结构295包括耦合至环栅晶体管291的多个沟道层204的导电类型(例如，n型)的源极或漏极半导体218，以及耦合至环栅晶体管292的多个沟道层204的另一导电类型(例如，p型)的源极或漏极半导体216，使得源极或漏极半导体218、216彼此横向相邻(例如，在x-y平面中共面)。如本文中所使用的，术语横向指示沿着器件的平面基本成一直线，使得器件的平面与器件的构建层正交。术语相邻指示相邻组件之间没有相似的组件。此外，介电材料层208在源极或漏极半导体218、216之间延伸，使得介电材料层208在环栅晶体管291、292之间的隔离材料201上方。
如所示，介电材料层208在与源极或漏极半导体218相邻的位置p2处具有厚度t1，并且在位置p2和源极或漏极半导体216之间的位置p3处具有小于厚度t1的厚度t2。如所示，位置p2、p3在厚度过渡211处限定的位置p1的相对侧上。第一和第二厚度t1、t2可以是任何合适的厚度。在一些实施例中，厚度t1在5nm至20nm的范围内。在一些实施例中，厚度t1在8nm至15nm的范围内。在一些实施例中，厚度t1在4nm至8nm的范围内。在一些实施例中，厚度t2在10nm至40nm的范围内。在一些实施例中，厚度t2在15nm至30nm的范围内。在一些实施例中，厚度t2在8nm至15nm的范围内。可以采用其他厚度。在一些实施例中，厚度t2与t1的比率不超过一半(即，厚度t2不超过厚度t1的一半)。在一些实施例中，厚度t2与t1的比率在0.25至0.75的范围内。在一些实施例中，厚度t2与t1的比率在0.1至0.5的范围内。在一些实施例中，厚度t2与t1的比率在0.4至0.9的范围内。可以使用其他比率。
如所讨论的，在其中第一掩模209和第二掩模213的边缘在厚度过渡211的位置处对齐的示例中，提供单个厚度过渡211。当这样的第一和第二掩模209、213没有对齐时，在源极和漏极半导体216以及源极和漏极半导体218之间提供双倍厚度过渡。
图2K图示了类似于集成电路结构290的示例集成电路结构296，其制造有第二掩模213的边缘224，该边缘224与厚度过渡211未对齐并且与其重叠。如所示，在操作106(参考图2F)处，当第二掩模213具有与厚度过渡211未对齐并且重叠(并且因此与第一掩模209的相对边缘未对齐)的边缘224时，形成介电材料层208的岛225，使得岛225的一侧由位置p1处的厚度过渡211(其与第一掩模209对齐)和位置p4处的厚度过渡(当存在重叠时，其与第二掩模213的边缘224对齐)限定。
在这样的示例中，岛225具有厚度t1(即，在位置p4和位置p1之间)。在位置p4和源极和漏极半导体218之间，介电材料层208具有小于厚度t1的厚度，并且在位置p1和源极和漏极半导体216之间，介电材料层208具有小于厚度t1的厚度。如所图示的，在一些实施例中，小于厚度t1的两个这样的厚度可以相同：厚度t2。在其他实施例中，厚度可以不同。在一些实施例中，厚度之一可以为零。值得注意的是，岛225不经受任何蚀刻处理，而源极和漏极半导体218与位置p4之间的第一区域和位置p1与源极和漏极半导体216之间的第二区域经受不同的蚀刻处理操作。这样的厚度t1和t2(或者替代的厚度，如果存在两个厚度的话)可以是本文中讨论的任何厚度。此外，位置p1和p4之间的距离可以是在源极和漏极半导体218、216之间延伸(即，在x方向上延伸)的任何合适的距离。在一些实施例中，位置p1和p4在源极和漏极半导体218、216之间延伸的方向上相隔不超过15nm。在一些实施例中，位置p1和p4在源极和漏极半导体218、216之间延伸的方向上相隔不超过10nm。在一些实施例中，位置p1和p4在源极和漏极半导体218、216之间延伸的方向上相隔不超过5nm。在一些实施例中，位置p1和p4在源极和漏极半导体218、216之间延伸的方向上相隔在2至10nm的范围内。
图2L图示了类似于集成电路结构290的示例集成电路结构297，其制造有第二掩模213的边缘224，该边缘224与厚度过渡211未对齐，使得在边缘224和厚度过渡211之间提供间隙。如所示，在操作106(参考图2F)处，当第二掩模213具有与厚度过渡211未对齐并在厚度过渡211之间提供间隙(并且因此与第一掩模209的相对边缘未对齐)的边缘224时，形成介电材料层208的凹口226(或凹痕)，使得凹口226的一侧由位置p1处的厚度过渡211(其与第一掩模209对齐)和位置p4处的厚度过渡(当存在间隙时，其与第二掩模213的边缘224对齐)限定。
在这样的示例中，凹口226具有厚度t2(即，在位置p1和位置p5之间)。在位置p5与源极和漏极半导体216之间，介电材料层208具有大于厚度t2的厚度，并且在位置p1与源极和漏极半导体218之间，介电材料层208具有大于厚度t2的厚度。如所图示的，在一些实施例中，大于厚度t2的两个这样的厚度可以相同：厚度t1。在其他实施例中，厚度可以不同。例如，凹口226经受两次蚀刻处理操作，而源极和漏极半导体218与位置p1之间的第一区域以及位置p5与源极和漏极半导体216之间的第二区域经受分离的单独的蚀刻处理操作。这样的厚度t2和t1(或者替代的厚度，如果存在两个厚度的话)可以是本文中讨论的任何厚度。此外，位置p1和p5之间的距离可以是在源极和漏极半导体218、216之间延伸(即，在x方向上延伸)的任何合适的距离。在一些实施例中，位置p1和p5在源极和漏极半导体218、216之间延伸的方向上相隔不超过15nm。在一些实施例中，位置p1和p5在源极和漏极半导体218、216之间延伸的方向上相隔不超过10nm。在一些实施例中，位置p1和p5在源极和漏极半导体218、216之间延伸的方向上相隔不超过5nm。在一些实施例中，位置p1和p5在源极和漏极半导体218、216之间延伸的方向上相隔在2至10nm的范围内。
注意，集成电路结构296、297可以继续如关于操作110和图2J所讨论的处理，以形成类似于环栅晶体管291、292的环栅晶体管结构。
图3图示了根据本公开的至少一些实现布置的流程图，该流程图图示了用于制造集成电路结构的另一种示例过程300，该过程使用单个光刻图案化工艺来在每种导电类型的环栅晶体管中形成空腔间隔物和源极和漏极材料。例如，可以实现过程300来制造集成电路结构495，或者本文中讨论的任何其他集成电路结构。在所图示实施例中，过程100包括如由操作301-311所图示的一个或多个操作。然而，本文中的实施例可以包括附加的操作，某些操作被省略，或者操作不按所提供的顺序执行。例如，过程300可以在以其来形成GAA晶体管的空腔间隔物的方式上不同于过程100。
图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4k和4L图示了根据本公开的至少一些实现布置的、在执行过程300的特定制造操作时示例集成电路结构的选择的视图。特别地，将在过程300的上下文中参考图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4k和4L。
过程300开始于操作301处，在操作301中，接收衬底上的多个多层鳍结构以进行处理。例如，可以使用已知技术在衬底上或上方形成任何数量的鳍结构。在一些实施例中，交替的第一和第二材料的多层叠层被体沉积在衬底上方并被图案化以形成多层鳍结构。例如，多层鳍结构可以包括与隔离材料相邻的子鳍，以及在子鳍上分并在隔离材料上方延伸的交替的第一和第二材料。在一些实施例中，第一材料是被选择为晶体管的沟道材料的材料，并且第二材料是要被去除并被栅极电介质和栅极金属替换的牺牲材料。
返回到图3，处理在操作302处继续，其中在多层鳍结构和衬底上方形成共形牺牲间隔物。可以使用任何合适的一种或多种技术(诸如CVD、PVD、ALD或类似技术)来形成共形牺牲间隔物。共形牺牲间隔物将用作用于蚀刻源极和漏极区的图案。
现在参考图4A，示例集成电路结构410(例如，IC结构工件)以类似于图2A的俯视图中所图示提供的视图B-B的横截面图B'-B'图示。例如，视图B’-B’是沿着包括在多层鳍结构207上方并沿着多层鳍结构207的附加牺牲栅极203的鳍结构截取的相同视图。第一类型(即，NMOS)的GAA晶体管将使用多层鳍结构206(参见图2A)来形成，并且第二类型(即，PMOS)的GAA晶体管将使用多层鳍结构207来形成。
参考图4A，集成电路结构410包括多层鳍结构206、207，其包括由隔离材料201隔离的子鳍202。沟道半导体层204和牺牲材料层205的多层材料叠层在子鳍202上方延伸。例如，沟道半导体层204将保留作为最终GAA晶体管的沟道层，而牺牲材料层205将被去除并由栅极结构替换。此外，在形成栅极结构之前，牺牲材料层205凹陷以形成空腔间隔物，使得最终的源极和漏极材料与栅极结构的栅极触点隔离。多层鳍结构206、207在衬底(未示出)上方，并且子鳍202可以与衬底的衬底材料连续。衬底可以包括上文讨论的任何合适的一种或多种材料。沟道半导体层204可以包括衬底上方的任何数量的沟道半导体、带或层，诸如三层、四层、五层或更多层。沟道半导体层204被牺牲材料层205分离，牺牲材料层205稍后将被去除并被一个或多个栅极结构替换，该栅极结构包括例如栅极介电材料和栅电极材料。在一些实施例中，沟道半导体层204包括硅(例如，单晶硅，Si)，并且牺牲材料层205包括硅和锗(例如，硅锗，SiGe)。
如所示，共形层401形成在多层鳍结构206、207和牺牲栅极203(以及隔离材料201和衬底)上方。共形层401可以表征为牺牲间隔物，并且可以用于为源极和漏极区231、233、234、236提供图案化。共形层401可以使用任何合适的一种或多种技术(诸如CVD、PVD、ALD或类似技术)沉积到任何合适的厚度，诸如2至30nm的范围内的厚度。共形层401可以包括任何合适的材料，诸如介电氧化物(例如，氧化硅、氮氧化硅、碳氧化硅等)、金属氧化物(例如，氧化铝)或诸如此类。通过涂覆牺牲栅极203，共形层401提供具有开口415的掩模，开口415提供在源极和漏极区231、233、234、236中执行源极和漏极蚀刻的位置。
返回到图3，处理在操作303处继续，其中执行源极和漏极蚀刻，以去除源极和漏极区231、233、234、236中的多层鳍结构的部分，并去除其余的牺牲共形层。例如，多层鳍结构的被去除部分被去除以提供GAA晶体管的源极和漏极半导体的位置。可以使用任何合适的一种或多种技术来执行源极和漏极蚀刻。在一些实施例中，使用对多层鳍结构的材料(例如，Si和SiGe)有选择性的各向异性蚀刻技术来执行源极和漏极蚀刻。这样的蚀刻处理去除源极和漏极区(例如，源极和漏极区231、233、234、236；参考图2a)中的多层鳍结构，并经由那些被去除的区域暴露沟道半导体材料层和牺牲层。其余的沟道半导体材料层和牺牲层可以被表征为多层沟道结构，因为它们包括最终GAA晶体管的沟道材料。值得注意的是，对于两个多层鳍结构206、207，同时去除源极和漏极区中的多层鳍结构。在源极和漏极蚀刻之后，使用例如湿法蚀刻技术去除在操作302处沉积的牺牲间隔层的其余部分。
图4B图示了在源极和漏极蚀刻并去除共形层401后类似于集成电路结构410的示例集成电路结构420。如所示，操作303的源极和漏极蚀刻去除多层鳍结构206、207的源极和漏极区402，以提供多层沟道结构412。多层沟道结构412中的每个包括沟道半导体层204和牺牲材料层205的交替材料层。在B’-B’的视图(类似于视图B-B)中，图示了多个栅极区235(其也可以被表征为沟道区)，并且已经从源极和漏极区去除多层材料。参考图2A，这同样适用于多层鳍结构206(以及在y方向上延伸并平行于多层鳍结构206、207的任何其他鳍结构)。值得注意的是，多层沟道结构保留在栅极区232中，而对于源极和漏极区231、233，多层材料叠层已经被去除。
返回到图3，处理在操作304处继续，在操作304中，执行空腔蚀刻，以回蚀多层沟道结构的牺牲材料层。如所讨论的，在沟道半导体上形成源极和漏极半导体时，源极和漏极半导体必须与最终代替多层沟道结构的牺牲材料层形成的栅极金属或电极隔离。这样的隔离由经由操作304、305形成的空腔间隔物提供。使用过程300的技术，空腔间隔物不被重复暴露和腐蚀。由此，在GAA晶体管中提供具有改善的完整性的空腔间隔物，用于改善隔离、减少泄漏和其他改善的晶体管特性。可以使用任何合适的一种或多种技术(诸如对多层结构的牺牲材料有选择性的定时同位素蚀刻技术)执行空腔蚀刻。例如，可以采用各向同性SiGe蚀刻。然后，与多层鳍结构的牺牲材料相邻的所得到的空腔或凹陷可以用空腔间隔物材料填充。
图4C图示了在空腔间隔物蚀刻已经在牺牲材料层205中相对于沟道半导体层204提供凹陷403之后类似于集成电路结构430的示例集成电路结构430。例如，使用选择性凹陷蚀刻(例如，选择性各向同性蚀刻)使牺牲材料层205凹陷，使得沟道半导体层204基本不受影响。凹陷403为空腔间隔物材料提供位置，以将源极和漏极半导体与栅极金属隔离，如本文中所讨论的那样。
返回到图3，处理在操作305处继续，其中在源极和漏极区内以及牺牲栅极上方沉积栅极间隔物和空腔间隔物材料。栅极间隔物和空腔间隔物材料可以使用任何合适的一种或多种技术(诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或类似技术)来沉积。栅极间隔物和空腔间隔物材料可以包括任何材料，可以包括任何合适的介电材料，诸如低k介电材料。
图4D图示了在沉积栅极间隔物和空腔间隔物介电材料层404后类似于集成电路结构430的示例集成电路结构440。图4D进一步提供了类似于图2A的俯视图中图示提供的视图A-A的横截面图A’-A’。例如，视图A’-A’类似于跨其源极和漏极区(诸如源极和漏极区233、236)中的多层鳍结构(或多层沟道结构)截取的视图。在A’-A’的视图中，图示了附加多层鳍结构，包括相对于多层鳍结构206在负x方向上的一个附加鳍结构，该附加鳍结构具有与多层鳍结构206相同的导电类型(例如，NMOS)；以及相对于多层鳍结构207在正x方向上的另一个附加鳍结构，该另一个附加鳍结构具有与多层鳍结构207相同的导电类型(例如，NMOS)。如所示，如关于操作302-304所讨论的，多层沟道结构413由多层鳍结构206形成。
如所示，介电材料层404填充源极和漏极区402，并在牺牲栅极203上方提供共形层。值得注意的是，在根据过程300形成的GAA晶体管中，空腔间隔物和栅极间隔物由相同的(一种或多种)材料形成。介电材料层404可以包括任何合适的介电材料。在一些实施例中，介电材料层404是低k介电材料。在一些实施例中，介电材料层404包括硅、氧、碳和氮中的一种或多种。在一些实施例中，介电材料层404是包括硅和氧的材料(例如，氧化硅，SiO2)。除了硅和氧之外，介电材料层404可以包括氮(例如氮氧化硅)或碳(例如碳氧化硅)。
返回到图3，处理在操作306处继续，其中形成第一掩模以选择性地暴露第一多层鳍结构(PMOS晶体管或NMOS晶体管)并覆盖第二多层鳍结构(NMOS或PMOS晶体管中的另一个)。在所图示的示例中，NMOS晶体管多层鳍结构首先被阻挡或覆盖；然而，处理顺序可以颠倒。第一掩模可以使用任何合适的一种或多种技术(诸如光刻技术(例如，抗蚀剂沉积、曝光、显影))来形成，并且第一掩模可以是任何合适的一种或多种材料，诸如抗蚀剂材料、硬掩模材料等。
图4E图示了在形成第一掩模417以阻挡多层沟道结构413(或多层鳍结构206)并暴露多层沟道结构412(或多层鳍结构207)之后类似于集成电路结构440的示例集成电路结构450。如所示，多层沟道结构413在第一掩模417下方，并且因此被第一掩模417阻挡，而多层沟道结构412不在第一掩模417下方，并且因此被第一掩模417暴露(尽管介电材料层404的一部分在多层沟道结构412上方)。如所讨论的，第一掩模417可以使用光刻技术来形成，并且可以包括任何合适的一种或多种材料，以在随后的处理期间保护第一掩模417下方的区域。此外，第一掩模417可以具有任何厚度以适当地掩蔽这样的区域。
返回到图3，处理在操作307处继续，其中执行间隔物蚀刻，以去除栅极间隔物和空腔间隔物介电材料的部分，并去除第一掩模。特别地，从源极和漏极区基本上去除栅极间隔物和空腔间隔物介电材料，而在参考图4C讨论的凹陷中留下栅极间隔物和空腔间隔物介电材料的空腔间隔物。此外，间隔物蚀刻可以在牺牲栅极203的侧壁上留下栅极间隔物材料。可以使用任何合适的一种或多种技术(诸如各向异性蚀刻技术)来执行间隔物蚀刻。然后使用任何合适的一种或多种技术(诸如灰处理技术)去除第一掩模。
图4F图示了在执行间隔物蚀刻以去除介电材料层404的部分之后并在去除第一掩模417之后，类似于集成电路结构450的示例集成电路结构460。这样的处理暴露第一导电类型(例如，PMOS)的GAA晶体管的源极和漏极区。如所示，去除介电材料层404的部分留下了类似于厚度过渡211的厚度过渡405。如所示，介电材料层404的较薄部分可以在与多层沟道结构412(或多层鳍结构207)相邻的隔离材料201上方提供。多层沟道结构413(或多层鳍结构206)和多层沟道结构412(或多层鳍结构207)之间的其余介电材料层404可以具有本文中关于介电材料层208讨论的任何厚度特性。
如所示，所讨论的间隔物蚀刻处理有利地去除了源极和漏极区中的介电材料层404，以暴露沟道半导体层204，并在凹陷403中留下空腔间隔物406(参考图4C)。在一些实施例中，空腔间隔物406包括低k介电材料。在一些实施例中，空腔间隔物406包括硅、氧、碳和氮中的一种或多种。在一些实施例中，空腔间隔物406采用包括硅和氧的材料(例如，氧化硅，SiO2)。除了硅和氧之外，介电材料层404可以包括氮(例如氮氧化硅)或碳(例如碳氧化硅)。
然后准备好多层沟道结构412(或多层鳍结构207)以用于最终GAA半导体器件的源极和漏极材料的施加。值得注意的是，沟道半导体层204暴露在源极和漏极区234、236中，而牺牲材料层205被空腔间隔物406覆盖。
返回到图3，处理在操作308处继续，沉积(例如，外延生长)适用于所形成的GAA晶体管的导电类型的源极和漏极半导体材料。如所讨论的，从操作307得到的结构提供仅针对要形成的一种导电类型(例如，PMOS)器件而暴露的晶体管沟道材料。然后可以在暴露的晶体管沟道材料(例如，沟道硅)上选择性地形成外延源极和漏极半导体材料。这样的外延生长技术可以使用任何合适的一种或多种技术(诸如气相外延、分子束外延技术或诸如此类)来执行。这样的外延生长对沟道半导体的暴露的晶体表面是选择性的，并且基本上生长外延到沟道半导体(例如，与沟道半导体共享晶体取向)的晶体源极和漏极材料。
图4G图示了在暴露的沟道半导体层204上形成源极和漏极半导体407后类似于集成电路结构460的示例集成电路结构470。源极和漏极半导体407可以使用任何合适的一种或多种技术(诸如气相外延技术、分子束外延技术或其他外延生长技术)来形成。如所示，源极和漏极半导体407从暴露的沟道半导体层204外延生长。源极和漏极半导体407可以包括如本领域中已知的刻面和生长结构和特性。源极和漏极半导体407可以包括用于形成的GAA的导电类型的任何合适的一种或多种材料。在一些实施例中，对于NMOS GAA晶体管，源极和漏极半导体407是掺杂有包括磷、砷、锑或其他的n型掺杂剂的外延硅。在一些实施例中，对于PMOS GAA晶体管，源极和漏极半导体407是掺杂有包括硼、铝、镓、铟或其他的p型掺杂剂的外延硅锗。在所图示的示例中，源极和漏极半导体407是p型的；然而，如所讨论的，NMOS和PMOS GAA晶体管的处理顺序可以颠倒。
返回到图3，处理在操作309处继续，其中在所得到的源极和漏极半导体材料上形成保护衬垫，形成第二掩模以选择性地暴露第二多层鳍结构(即，如果PMOS晶体管已处理则针对NMOS晶体管，或者反之亦然)并覆盖第一多层鳍结构(NMOS或PMOS晶体管中的另一个)，并且去除衬垫材料的暴露部分。如所讨论的，可以首先处理NMOS或PMOS GAA晶体管。在本文中，为了清楚起见，维持首先处理PMOS晶体管的惯例。保护衬垫可以使用任何合适的一种或多种技术(诸如CVD、PVD、ALD或类似的技术)来形成。然后，可以使用任何合适的一种或多种技术(诸如光刻技术)来形成第二掩模，并且第二掩模可以是任何合适的一种或多种材料(诸如抗蚀剂材料、硬掩模材料等)。然后，可以使用任何合适的一种或多种技术(诸如湿法蚀刻技术)去除暴露的衬垫材料。
图4H图示了在形成衬垫材料408、形成第二掩模409和去除衬垫材料408的暴露部分之后，类似于集成电路结构470的示例集成电路结构480。例如，共形衬垫材料408可以形成在源极和漏极半导体407和介电材料层404的暴露表面上方。衬垫材料408可以使用任何合适的一种或多种技术(诸如CVD、PVD、ALD或类似技术)来形成为任何合适的厚度，诸如2至30nm的范围内的厚度。衬垫材料408可以是为源极和漏极半导体407提供保护并阻止其上外延生长的任何合适的材料。在一些实施例中，衬垫材料408是介电氧化物(例如，氧化硅、氮氧化硅、碳氧化硅等)。在一些实施例中，衬垫材料408是金属氧化物(例如，氧化铝)。例如，衬垫材料408可以包括氧以及硅、氮或铝中的一种或多种。
然后形成第二掩模409，使得多层沟道结构412(或多层鳍结构207)位于第二掩模409下方，并且因此被第二掩模409阻挡，而多层沟道结构413(或多层鳍结构206)不在第二掩模409下方，并且因此被第二掩模409暴露(尽管介电材料层404的一部分和衬垫材料408的一部分位于其上)。如所讨论的，第二掩模409可以使用光刻技术来形成，并且可以包括任何合适的一种或多种材料，以在随后的处理期间保护第二掩模409下方的区域。此外，第二掩模409可以具有任何厚度以适当地掩蔽这样的区域。在图4H的示例中，第二掩模409的边缘416与厚度过渡405对齐。然而，如所讨论的，可以在介电材料层404中形成关于介电材料层208讨论的第一至第二掩模对齐以及相应厚度和特性的任何组合。在形成第二掩模409之后，去除衬垫材料408的暴露部分，留下基本上在厚度过渡405处的衬垫边缘。衬垫材料408的暴露部分可以使用任何合适的一种或多种技术(诸如湿法蚀刻技术)来去除。
返回到图3，处理在操作310处继续，其中执行间隔物蚀刻，以去除栅极间隔物和空腔间隔物介电材料的部分，并去除第二掩模。在操作310中，从源极和漏极区基本上去除栅极间隔物和空腔间隔物介电材料，而在参考图4C讨论的凹陷中留下栅极间隔物和空腔间隔物介电材料的空腔间隔物。此外，间隔物蚀刻可以在牺牲栅极203的侧壁上留下栅极间隔物材料。可以使用任何合适的一种或多种技术(诸如各向异性蚀刻技术)来执行间隔物蚀刻。然后使用任何合适的一种或多种技术(诸如灰处理技术)去除第二掩模。
图4I图示了在执行间隔物蚀刻以去除介电材料层404的部分之后并在去除第二掩模409之后，类似于集成电路结构480的示例集成电路结构490。这样的处理暴露第二导电类型(例如，NMOS)的GAA晶体管的源极和漏极区。在所图示的示例中，去除介电材料层404没有从隔离材料201上方去除如关于图4F的去除操作所讨论的那么多的材料，使得维持厚度过渡405具有与多层鳍结构206相邻的介电材料层404的较厚部分和与源极和漏极半导体407以及多层鳍结构207相邻的介电材料层208的较薄部分。在其他实施例中，去除介电材料层404可以超过先前去除的介电材料层，使得介电材料层404的较薄部分与多层鳍结构206相邻，并且介电材料层404的较厚部分与源极和漏极半导体407以及多层鳍结构207相邻，使得维持厚度过渡405的位置。
间隔物蚀刻处理有利地去除源极和漏极区中的介电材料层404，以暴露沟道半导体层204，并在类似于凹陷403的凹陷中留下空腔间隔物414(参考图4C)。空腔间隔物414可以包括关于介电材料层404和空腔间隔物406讨论的任何一种或多种材料，诸如低k介电材料。然后准备好多层沟道结构413(或多层鳍结构206)以用于最终GAA半导体器件的源极和漏极材料的施加。值得注意的是，沟道半导体层204暴露在源极和漏极区234、236中，而牺牲材料层205被空腔间隔物406覆盖。
返回到图3，处理在操作311处继续，其中沉积(例如，外延生长)适用于所形成的GAA晶体管的导电类型的源极和漏极半导体材料，并去除衬垫材料的其余部分。如所讨论的，从操作310得到的结构提供仅针对要形成的一种导电类型(例如，PMOS)晶体管而暴露的晶体管沟道材料。然后可以在暴露的晶体管沟道材料(例如，沟道硅)上选择性地形成外延源极和漏极半导体材料，使得它们具有与在操作308处沉积的那些不同的导电类型。这样的外延生长技术可以使用任何合适的一种或多种技术(诸如气相外延、分子束外延技术或诸如此类)来执行。衬垫材料的其余部分可以使用任何合适的一种或多种技术(诸如湿法蚀刻技术)来去除。
图4J图示了在暴露的沟道半导体层204上形成源极和漏极半导体411并去除衬垫材料408后，类似于集成电路结构490的示例集成电路结构495。源极和漏极半导体411可以使用任何合适的一种或多种技术(诸如气相外延技术、分子束外延技术或其他外延生长技术)来形成。源极和漏极半导体411从暴露的沟道半导体层204外延生长，并且源极和漏极半导体407可以包括刻面和外延生长结构和特性。源极和漏极半导体411可以包括用于形成的GAA的导电类型的任何合适的一种或多种材料。在一些实施例中，对于NMOS GAA晶体管，源极和漏极半导体411是掺杂有包括磷、砷、锑或其他的n型掺杂剂的外延硅。在一些实施例中，对于PMOS GAA晶体管，源极和漏极半导体411是掺杂有包括硼、铝、镓、铟或其他的p型掺杂剂的外延硅锗。在所图示的示例中，源极和漏极半导体411是p型的；然而，如所讨论的，NMOS和PMOS GAA晶体管的处理顺序可以颠倒。衬垫材料408的其余部分可以使用湿法蚀刻技术来去除。
处理继续，其中晶体管处理完成，如关于处理100的操作110所讨论的那样。这样的处理可以使用任何合适的一种或多种技术来执行。在一些实施例中，与沟道半导体和伪栅极材料相邻的牺牲层可以使用本领域中已知的任何合适的一种或多种技术用栅极结构来替换。例如，可以选择性地蚀刻牺牲层，并且可以经由沉积和可选的图案化技术来形成必要的结构。此外，源极和漏极半导体以及栅电极可以通过使用任何合适的一种或多种技术(诸如本领域中已知的图案化和金属沉积处理)的金属触点来接触。这样的栅极电介质、栅电极、源极和漏极触点以及栅极触点可以具有关于图2J讨论的任何特性。
如所讨论的，PMOS晶体管和NMOS晶体管类型的替代处理在源极和漏极半导体407(例如，n型源极和漏极半导体)和源极和漏极半导体411(例如，p型源极和漏极半导体)之间提供厚度过渡405。在其中第一掩模417和第二掩模409的边缘对齐的示例中，提供单个厚度过渡405。当这样的第一和第二掩模417、409没有对齐时，在源极和漏极半导体407与源极和漏极半导体411之间提供双倍厚度过渡。
在图4J的示例中，集成电路结构495包括耦合至环栅晶体管的多个沟道层204的导电类型(例如，n型)的源极或漏极半导体411，以及耦合至另一环栅晶体管的多个沟道层204的另一导电类型(例如，p型)的源极或漏极半导体407，使得源极或漏极半导体411、407彼此横向相邻(例如，在x-y平面中共面)。此外，介电材料层404在源极或漏极半导体411、407之间延伸，使得介电材料层404在对应的环栅晶体管之间的隔离材料201上方。
如所示，介电材料层404在与源极或漏极半导体411相邻的位置p2处具有厚度t1，并且在位置p2和源极或漏极半导体407之间的位置p3处具有小于厚度t1的厚度t2。如所示，位置p2、p3在厚度过渡211处限定的位置p1的相对侧上。第一和第二厚度t1、t2可以是任何合适的厚度。在一些实施例中，厚度t1在5nm至20nm的范围内。在一些实施例中，厚度t1在8nm至15nm的范围内。在一些实施例中，厚度t1在4nm至8nm的范围内。在一些实施例中，厚度t2在10nm至40nm的范围内。在一些实施例中，厚度t2在15nm至30nm的范围内。在一些实施例中，厚度t2在8nm至15nm的范围内。可以采用其他厚度。在一些实施例中，厚度t2与t1的比率不超过一半(即，厚度t2不超过厚度t1的一半)。在一些实施例中，厚度t2与t1的比率在0.25至0.75的范围内。在一些实施例中，厚度t2与t1的比率在0.1至0.5的范围内。在一些实施例中，厚度t2与t1的比率在0.4至0.9的范围内。可以使用其他比率。
如所讨论的，在其中第一掩模417和第二掩模409的边缘在厚度过渡405的位置处对齐的示例中，提供单个厚度过渡405。当这样的第一和第二掩模417、409没有对齐时，在源极和漏极半导体407与源极和漏极半导体411之间提供双倍厚度过渡。
图4K图示了类似于集成电路结构495的示例集成电路结构496，其制造有第二掩模409的边缘，该边缘与厚度过渡405未对齐并且与其重叠(对于重叠未对齐的表示，参考图2K)。当第二掩模409具有与厚度过渡405未对齐并与其重叠的边缘时(并且因此与第一掩模417的相对边缘未对齐)，形成介电材料层404的岛425，使得岛425的一侧由位置p1处的厚度过渡405(其与第一掩模417对齐)和位置p4处的厚度过渡(当存在重叠时，其与第二掩模409的边缘对齐)限定。
在这样的示例中，岛425具有厚度t1(即，在位置p4和位置p1之间)。在位置p4和源极和漏极半导体411之间，介电材料层404具有小于厚度t1的厚度，并且在位置p1和源极和漏极半导体407之间，介电材料层404具有小于厚度t1的厚度。如所图示的，在一些实施例中，小于厚度t1的两个这样的厚度可以相同：厚度t2。在其他实施例中，厚度可以不同。在一些实施例中，厚度之一可以为零。值得注意的是，岛425不经受任何蚀刻处理，而源极和漏极半导体411和位置p4之间的第一区域以及位置p1和源极和漏极半导体407之间的第二区域经受不同的蚀刻处理操作。这样的厚度t1和t2(或者替代的厚度，如果存在两个厚度的话)可以是本文中讨论的任何厚度。此外，位置p1和p4之间的距离可以是在源极和漏极半导体411、407之间延伸(即，在x方向上延伸)的任何合适的距离。在一些实施例中，位置p1和p4在源极和漏极半导体411、407之间延伸的方向上相隔不超过15nm。在一些实施例中，位置p1和p4在源极和漏极半导体411、407之间延伸的方向上相隔不超过10nm。在一些实施例中，位置p1和p4在源极和漏极半导体411、407之间延伸的方向上相隔不超过5nm。在一些实施例中，位置p1和p4在源极和漏极半导体411、407之间延伸的方向上相隔在2至10nm的范围内。
图4L图示了类似于集成电路结构495的示例集成电路结构497，其制造有第二掩模409的边缘，该边缘与厚度过渡405未对齐，使得在边缘和厚度过渡405之间提供间隙(对于间隙未对齐的表示，参考图2L)。当第二掩模409具有与厚度过渡405未对齐的边缘并在厚度过渡405之间提供间隙时(并且因此与第一掩模417的相对边缘未对齐)，形成介电材料层404的凹口426(或凹痕)，使得凹口426的一侧由位置p1处的厚度过渡405(其与第一掩模417对齐)和位置p5处的厚度过渡(当存在间隙时，其与第二掩模409的边缘对齐)限定。
在这样的示例中，凹口426具有厚度t2(即，在位置p1和位置p5之间)。在位置p5和源极和漏极半导体407之间，介电材料层404具有大于厚度t2的厚度，并且在位置p1和源极和漏极半导体411之间，介电材料层404具有大于厚度t2的厚度。如所图示的，在一些实施例中，大于厚度t2的两个这样的厚度可以相同：厚度t1。在其他实施例中，厚度可以不同。例如，凹口426经受两次蚀刻处理操作，而源极和漏极半导体411和位置p1之间的第一区域以及位置p5和源极和漏极半导体407之间的第二区域经受分离的单独的蚀刻处理操作。这样的厚度t2和t1(或者替代的厚度，如果存在两个厚度的话)可以是本文中讨论的任何厚度。此外，位置p1和p5之间的距离可以是在源极和漏极半导体411、407之间延伸(即，在x方向上延伸)的任何合适的距离。在一些实施例中，位置p1和p5在源极和漏极半导体411、407之间延伸的方向上相隔不超过15nm。在一些实施例中，位置p1和p5在源极和漏极半导体411、407之间延伸的方向上相隔不超过10nm。在一些实施例中，位置p1和p5在源极和漏极半导体411、407之间延伸的方向上相隔不超过5nm。在一些实施例中，位置p1和p5在源极和漏极半导体411、407之间延伸的方向上相隔在2至10nm的范围内。
图5是根据本公开的至少一些实现来布置的采用集成电路器件的移动计算平台500的说明图，所述集成电路器件具有通过组合源极和漏极蚀刻、空腔间隔物形成以及源极和漏极半导体生长而形成的环栅晶体管。具有包括本文中讨论的任何组件、材料或特性的晶体管结构的任何管芯或器件可以由移动计算平台500的任何组件来实现。移动计算平台500可以是针对电子数据显示、电子数据处理、无线电子数据传输或诸如此类中的每个配置的任何便携式设备。例如，移动计算平台500可以是平板计算机、智能电话、上网本、膝上型计算机等中的任一个，并且可以包括显示屏505，在示例性实施例中，显示屏505是触摸屏(例如，电容式、电感式、电阻式等触摸屏)、芯片级(片上系统-SoC)或封装级集成系统510以及电池515。电池515可以包括用于提供电力的任何合适的设备，诸如由一个或多个电化学电池和电极组成的设备，以耦合到外部设备。移动计算平台500可以进一步包括电源，用于将源功率从源电压转换成由移动计算平台500的其他设备所采用的一个或多个电压。
在展开视图520中进一步图示了集成系统510。在示例性实施例中，封装器件550(在图5中标记为“存储器/处理器”)包括至少一个存储器芯片(例如RAM)和/或至少一个处理器芯片(例如微处理器、多核微处理器或图形处理器或诸如此类)。在实施例中，封装器件550是包括SRAM高速缓存存储器的微处理器。如所示，器件550可以采用具有本文中讨论的任何晶体管结构和/或相关特性的管芯或器件。封装器件550可以进一步耦合到(例如，通信地耦合到)板、衬底或插入器(interposer)560，以及功率管理集成电路(PMIC)530、包括宽带RF(无线)发射器和/或接收器(TX/RX)(例如，包括数字基带和模拟前端模块，进一步包括发射路径上的功率放大器和接收路径上的低噪声放大器)的RF(无线)集成电路(RFIC)525及其控制器535中的一个或多个。通常，封装器件550也可以耦合到(例如，通信地耦合到)显示屏505。如所示，PMIC 530和/或RFIC 525中的一个或两个可以采用具有本文中讨论的任何晶体管结构和/或相关特性的管芯或器件。
在功能上，PMIC 530可以执行电池功率调节、DC至DC转换等，并且因此具有耦合到电池515的输入，以及具有向其他功能模块提供电流供应的输出。在实施例中，PMIC 530可以执行高电压操作。如进一步图示的，在示例性实施例中，RFIC 525具有耦合到天线(未示出)的输出，以实现多种无线标准或协议中的任何一种，所述无线标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及被表示为3G、4G、5G及以上的任何其他无线协议。在替代实现中，这些板级模块中的每个都可以集成到耦合到封装器件550的封装衬底的分离的IC上，或者集成到耦合到封装器件550的封装衬底的单个IC(SoC)内。
图6是根据本公开的至少一些实现来布置的计算设备600的功能框图。例如，计算设备600可以在平台500内部找到，并且进一步包括容纳多个组件的主板602，所述组件诸如但不限于处理器601(例如，应用处理器)和一个或多个通信芯片604、605。处理器601可以物理地和/或电气地耦合到主板602。在一些示例中，处理器601包括封装在处理器601内的集成电路管芯。通常，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。计算设备600的任何一个或多个设备或组件可以包括具有如本文中讨论的任何集成电路环栅晶体管结构和/或相关特性的管芯或器件。
在各种示例中，一个或多个通信芯片604、605也可以物理和/或电耦合到主板602。在进一步的实现中，通信芯片604可以是处理器601的一部分。取决于其应用，计算设备600可以包括可以或可以不物理和电耦合到主板602的其他组件。这些其他组件可以包括但不限于易失性存储器(例如，DRAM)607、608、非易失性存储器(例如，ROM)610、图形处理器612、闪存、全球定位系统(GPS)设备613、指南针614、芯片组606、天线616、功率放大器609、触摸屏控制器611、触摸屏显示器617、扬声器615、相机603、电池618和电源618，如图示的那样，以及其他组件，诸如数字信号处理器、密码处理器、音频编解码器、视频编解码器、加速度计、陀螺仪和大容量存储器件(诸如硬盘驱动器、固态驱动器(SSD)、压缩盘(CD)、数字多功能盘(DVD)等等)或诸如此类。
通信芯片604、605可以使能实现用于向计算设备600传递数据和从计算设备600传递数据的无线通信。术语“无线”及其派生词可以用来描述可以通过使用通过非固体介质的调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含任何电线。通信芯片604、605可以实现多种无线标准或协议中的任何一种，包括但不限于本文中别处描述的那些。如所讨论的，计算设备600可以包括多个通信芯片604、605。例如，第一通信芯片可以专用于较短距离的无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长距离的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他。此外，电源619可以将源电力从源电压转换为由计算设备600(或移动计算平台500)的其他设备或组件所采用的一个或多个电压。在一些实施例中，电源619将AC电力转换为DC电力。在一些实施例中，电源619将DC电力转换为一个或多个不同(较低)电压下的DC电力。在一些实施例中，多个电源被分级(stage)以从AC转换为DC，并且然后从较高电压下的DC转换为较低电压下的DC，如由计算设备600的组件所指定的那样。
虽然已经参考各种实现描述了本文中阐述的某些特征，但是该描述并不旨在以限制性意义来解释。因此，对本公开所属领域中的技术人员显而易见的本文中描述的实现的各种修改以及其他实现被认为落入本公开的精神和范围内。
以下实施例属于另外的实施例。
在一个或多个第一实施例中，一种集成电路器件包括：第一导电类型的第一源极或漏极半导体，其耦合至第一环栅晶体管的多个第一沟道层；第二导电类型的第二源极或漏极半导体，其耦合至第二环栅晶体管的多个第二沟道层，第二源极或漏极与第一源极或漏极横向相邻；以及在第一源极或漏极半导体和第二源极或漏极半导体之间延伸的介电层，介电材料在第一和第二环栅晶体管之间的隔离材料上方，介电层包括在与第一源极或漏极半导体相邻的第一位置处的第一厚度和在第一位置和第二源极或漏极半导体之间的第二位置处的小于第一厚度的第二厚度。
在一个或多个第二实施例中，进一步针对第一实施例，第二厚度不超过第一厚度的一半。
在一个或多个第三实施例中，进一步针对第一或第二实施例，隔离材料包括硅和氧，并且介电层包括硅以及氧、碳或氮中的至少一种。
在一个或多个第四实施例中，进一步针对第一到第三实施例中的任一个，介电层在第二位置与第二源极或漏极之间的第三位置处包括大于第二厚度的第三厚度。
在一个或多个第五实施例中，进一步针对第一到第四实施例中的任一个，第一位置和第三位置在第一和第二源极或漏极之间延伸的方向上相隔不超过10nm。
在一个或多个第六实施例中，进一步针对第一到第五实施例中的任一个，介电层在第一位置和第一源极或漏极之间的第三位置处包括小于第一厚度的第三厚度。
在一个或多个第七实施例中，进一步针对第一到第六实施例中的任一个，第一位置和第三位置在第一和第二源极或漏极之间延伸的方向上相隔不超过10nm。
在一个或多个第八实施例中，进一步针对第一到第七实施例中的任一个，介电层包括与第一和第二环栅晶体管的栅极间隔物相同的材料。
在一个或多个第九实施例中，进一步针对第一到第八实施例中的任一个，第一和第二环栅晶体管位于单片管芯的衬底上方，集成电路器件进一步包括耦合至单片管芯的电源。
在一个或多个第十实施例中，一种系统包括电源和耦合至电源的集成电路管芯，所述集成电路管芯包括根据第一到第九实施例中的任一个的集成电路器件。
在一个或多个第十一实施例中，一种制造集成电路结构的方法，包括：形成第一掩模，以选择性地暴露第一多层鳍结构并覆盖第二多层鳍结构，第一和第二多层鳍结构包括交替的第一和第二材料层；去除第一多层鳍的与其沟道区相邻的部分，使第一多层鳍的第一材料凹陷，并形成与凹陷的第一材料相邻的空腔间隔物；去除第一掩模；在第一多层鳍结构的第二材料上外延沉积包括第一导电类型的源极或漏极材料，以及形成第二掩模，以选择性地暴露第二多层鳍结构并掩蔽第一多层鳍结构。
在一个或多个第十二实施例中，进一步针对第十一实施例，该方法进一步包括：去除第二多层鳍的与其第二沟道区相邻的部分；使第二多层鳍的第一材料凹陷，并形成与凹陷的第一材料相邻的空腔间隔物；去除第二掩模，以及在第一多层鳍结构的第二材料上外延沉积包括第二导电类型的第二源极或漏极材料。
在一个或多个第十三实施例中，进一步针对第十一或第十二实施例，该方法进一步包括：在所述形成第二掩模之前，在包括第一导电类型的源极或漏极材料上形成衬垫材料，第一衬垫材料包含氧以及硅、氮或铝中的一种或多种。
在一个或多个第十四实施例中，进一步针对第十一到第十三实施例中的任一个，该方法进一步包括：在所述形成第二掩模之后，从第二多层鳍结构上方去除衬垫材料。
在一个或多个第十五实施例中，进一步针对第十一到第十四实施例中的任一个，包括第一导电类型的源极或漏极材料包括硅、锗和p型掺杂剂。
在一个或多个第十六实施例中，进一步针对第十一到第十五实施例中的任一个，形成与凹陷的第一材料相邻的空腔间隔物包括沉积间隔物材料和回蚀间隔物材料。
在一个或多个第十七实施例中，进一步针对第十一到第十六实施例中的任一个，该方法进一步包括：在所述去除第一多层鳍的部分之前，从第一多层鳍的部分上方去除栅极间隔物材料，其中间隔物材料和栅极间隔物材料包括不同的材料成分。
在一个或多个第十八实施例中，制造集成电路结构包括：接收第一多层沟道结构和第二多层沟道结构，第一和第二多层鳍结构包括交替的第一和第二材料层，第一材料层相对于第二材料层凹陷；在第一和第二多层沟道结构上毯式沉积(blanket depositing)介电材料；形成第一掩模以选择性地暴露第一多层沟道结构并覆盖第二多层沟道结构；蚀刻与第一多层沟道结构相邻的介电材料的一部分以形成包括与第一多层沟道结构的第一材料层相邻的介电材料的空腔间隔物；去除第一掩模；在第一多层沟道结构的第二材料层上外延沉积包括第一导电类型的源极或漏极材料；以及形成第二掩模以选择性地暴露第二多层沟道结构并掩蔽第一多层沟道结构。
在一个或多个第十九实施例中，进一步针对第十八实施例，该方法进一步包括：蚀刻与第二多层沟道结构相邻的介电材料的第二部分，以形成包括与第二多层沟道结构的第一材料层相邻的介电材料的第二空腔间隔物；去除第二掩模；以及在第二多层沟道结构的第二材料层上外延沉积包括第二导电类型的第二源极或漏极材料。
在一个或多个第二十实施例中，进一步针对第十八或第十九实施例，该方法进一步包括：在所述形成第二掩模之前，在包括第一导电类型的源极或漏极材料上形成衬垫材料，第一衬垫材料包含硅、氧、氮或铝中的一种或多种。
在一个或多个第二十一实施例中，进一步针对第十八到第二十实施例中的任一个，该方法进一步包括：在所述形成第二掩模后，从第二多层沟道结构上方去除衬垫材料。
在一个或多个第二十二实施例中，进一步针对第十八到第二十一实施例中的任一个，该方法进一步包括通过以下步骤来形成第一和第二沟道结构：在对应于第一和第二多层沟道结构的第一和第二第一多层鳍结构上方的栅极结构上方沉积共形层；蚀刻第一和第二第一多层鳍结构的部分；去除共形层；以及凹陷蚀刻第一材料层。
在一个或多个第二十三实施例中，进一步针对第十八到第二十二实施例中的任一个，包括第一导电类型的源极或漏极材料包括硅、锗和p型掺杂剂。
将认识到，本发明不限于如此描述的实施例，而是可以在不脱离所附权利要求的范围的情况下借助修改和变更来实施。例如，以上实施例可以包括特征的特定组合。然而，以上实施例不限于这一点，并且在各种实现中，以上实施例可以包括仅采用这样的特征的子集、采用这样的特征的不同顺序、采用这样的特征的不同组合、和/或采用除明确列出的那些特征之外的附加特征。因此，本发明的范围应当参考所附权利要求以及这样的权利要求所赋予的等同物的全部范围来确定。

Claims (22)

1.一种集成电路器件，包括：
第一导电类型的第一源极或漏极半导体，其耦合至第一环栅晶体管的多个第一沟道层；
第二导电类型的第二源极或漏极半导体，其耦合至第二环栅晶体管的多个第二沟道层，第二源极或漏极半导体与第一源极或漏极半导体横向相邻；以及
在第一源极或漏极半导体和第二源极或漏极半导体之间延伸的介电层，介电材料在第一和第二环栅晶体管之间的隔离材料上方，介电层包括在与第一源极或漏极半导体相邻的第一位置处的第一厚度和在第一位置和第二源极或漏极半导体之间的第二位置处的小于第一厚度的第二厚度。
2.根据权利要求1所述的集成电路器件，其中，第二厚度不超过第一厚度的一半。
3.根据权利要求1或2所述的集成电路器件，其中，隔离材料包括硅和氧，并且介电层包括硅以及氧、碳或氮中的至少一种。
4.根据权利要求1至3中的任一项所述的集成电路器件，其中，介电层在第二位置与第二源极或漏极半导体之间的第三位置处包括大于第二厚度的第三厚度。
5.根据权利要求4所述的集成电路器件，其中，第一位置和第三位置在第一和第二源极或漏极半导体之间延伸的方向上相隔不超过10nm。
6.根据权利要求1至3中的任一项所述的集成电路器件，其中，介电层在第一位置和第一源极或漏极半导体之间的第三位置处包括小于第一厚度的第三厚度。
7.根据权利要求6所述的集成电路器件，其中，第一位置和第三位置在第一和第二源极或漏极半导体之间延伸的方向上相隔不超过10nm。
8.根据权利要求1至7中的任一项所述的集成电路器件，其中，介电层包括与第一和第二环栅晶体管的栅极间隔物相同的材料。
9.根据权利要求1至8中的任一项所述的集成电路器件，其中，第一和第二环栅晶体管位于单片管芯的衬底上方，集成电路器件进一步包括耦合至单片管芯的电源。
10.一种制造集成电路结构的方法，包括：
形成第一掩模，以选择性地暴露第一多层鳍结构并覆盖第二多层鳍结构，第一和第二多层鳍结构包括交替的第一和第二材料层；
去除第一多层鳍的与其沟道区相邻的部分；
使第一多层鳍的第一材料凹陷，并形成与凹陷的第一材料相邻的空腔间隔物；
去除第一掩模；
在第一多层鳍结构的第二材料上外延沉积包括第一导电类型的源极或漏极材料；以及
形成第二掩模，以选择性地暴露第二多层鳍结构并掩蔽第一多层鳍结构。
11.根据权利要求10所述的方法，进一步包括：
去除第二多层鳍的与其第二沟道区相邻的部分；
使第二多层鳍的第一材料凹陷，并形成与凹陷的第一材料相邻的空腔间隔物；
去除第二掩模；以及
在第一多层鳍结构的第二材料上外延沉积包括第二导电类型的第二源极或漏极材料。
12.根据权利要求10或11所述的方法，进一步包括：
在所述形成第二掩模之前，在包括第一导电类型的源极或漏极材料上形成衬垫材料，第一衬垫材料包含氧以及硅、氮或铝中的一种或多种。
13.根据权利要求10至12中的任一项所述的方法，进一步包括：
在所述形成第二掩模之后，从第二多层鳍结构上方去除衬垫材料。
14.根据权利要求10至13中的任一项所述的方法，其中包括第一导电类型的源极或漏极材料包括硅、锗和p型掺杂剂。
15.根据权利要求10至14中的任一项所述的方法，其中形成与凹陷的第一材料相邻的空腔间隔物包括沉积间隔物材料和回蚀间隔物材料。
16.根据权利要求10至15中的任一项所述的方法，进一步包括：
在所述去除第一多层鳍的部分之前，从第一多层鳍的部分上方去除栅极间隔物材料，其中间隔物材料和栅极间隔物材料包括不同的材料成分。
17.一种制造集成电路结构的方法，包括：
接收第一多层沟道结构和第二多层沟道结构，第一和第二多层鳍结构包括交替的第一和第二材料层，第一材料层相对于第二材料层凹陷；
在第一和第二多层沟道结构上毯式沉积介电材料；
形成第一掩模以选择性地暴露第一多层沟道结构并覆盖第二多层沟道结构；
蚀刻与第一多层沟道结构相邻的介电材料的一部分以形成包括与第一多层沟道结构的第一材料层相邻的介电材料的空腔间隔物；
去除第一掩模；
在第一多层沟道结构的第二材料层上外延沉积包括第一导电类型的源极或漏极材料；以及
形成第二掩模以选择性地暴露第二多层沟道结构并掩蔽第一多层沟道结构。
18.根据权利要求17所述的方法，进一步包括：
蚀刻与第二多层沟道结构相邻的介电材料的第二部分，以形成包括与第二多层沟道结构的第一材料层相邻的介电材料的第二空腔间隔物；
去除第二掩模；以及
在第二多层沟道结构的第二材料层上外延沉积包括第二导电类型的第二源极或漏极材料。
19.根据权利要求17或18所述的方法，进一步包括：
在所述形成第二掩模之前，在包括第一导电类型的源极或漏极材料上形成衬垫材料，第一衬垫材料包含硅、氧、氮或铝中的一种或多种。
20.根据权利要求19所述的方法，进一步包括：
在所述形成第二掩模后，从第二多层沟道结构上方去除衬垫材料。
21.根据权利要求17至20中的任一项所述的方法，进一步包括通过以下步骤来形成第一和第二沟道结构：
在对应于第一和第二多层沟道结构的第一和第二第一多层鳍结构上方的栅极结构上方沉积共形层；
蚀刻第一和第二第一多层鳍结构的部分；
去除共形层；以及
凹陷蚀刻第一材料层。
22.根据权利要求17至21中的任一项所述的方法，其中包括第一导电类型的源极或漏极材料包括硅、锗和p型掺杂剂。
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