CN115939047A - 自对准栅极切口结构 - Google Patents

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A·S·默西
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Abstract

本文提供的技术用以形成具有自对准栅极切口结构的半导体装置。在示例中，相邻半导体装置均包括在源极区域和漏极区域之间延伸的半导体区域以及在相邻半导体装置的半导体区域之上延伸的栅极层。包括电介质材料的栅极切口结构在相邻半导体装置之间中断该栅极层。由于形成栅极切口结构的工艺的原因，栅极切口结构与相邻半导体装置中的一个的半导体区域之间的距离基本等同于栅极切口结构与相邻半导体装置中的另一个的半导体区域之间的距离(例如，相对于其处于1.5nm以内)。

Description

自对准栅极切口结构
技术领域
本公开涉及集成电路，并且更具体地涉及栅极切口结构。
背景技术
随着集成电路在尺寸上不断地缩小，出现了很多挑战。例如，变得越来越难以缩小存储器和逻辑单元的尺寸。光刻技术的某些方面可能给某些结构能够达到的对准精确程度带来了物理限制。对准误差可能导致低成品率，和/或使装置的操作相对于彼此略有不同，而这可能导致定时误差或其他故障。相应地，在半导体装置的结构对准方面仍有很多不可忽视的挑战。
附图说明
图1是根据本公开的实施例的示出在相邻装置之间自对准的一个或多个栅极切口结构的一些半导体装置的截面图。
图2A-2L’是示出了根据本公开的实施例的用于形成被配置有一个或多个自对准栅极切口结构的集成电路的示例性工艺中的各种阶段的截面图。
图3示出了根据本公开的一些实施例的包含一个或多个半导体管芯的芯片封装的截面图。
图4是根据本公开的实施例的用于具有自对准栅极切口结构的半导体装置的制作工艺的流程图。
图5示出了根据本公开的实施例的包括一个或多个本文以各种方式描述的集成电路的计算系统。
尽管下文的具体实施方式将在参考例示性实施例的情况下继续进行，但是所述实施例的很多替代方案、修改和变化根据本公开将是显而易见的。还将认识到，附图未必是按比例绘制的，也并非意在使本公开局限于所示的具体构造。例如，尽管一些附图大致指示了理想的直线、直角和平滑表面，但是鉴于所使用的处理设备和技术的现实世界局限性，集成电路结构的实际实施可能具有不太理想的直线和直角，并且一些特征可能具有表面形貌或在其他情况下是非平滑的。
具体实施方式
本文提供的技术用以形成具有自对准栅极切口结构的半导体装置。所述技术可以被用到任何数量的集成电路应用中，并且对于逻辑单元和存储器单元(例如，使用finFET或栅极全环绕晶体管的那些单元)是特别有用的。在示例中，相邻半导体装置均包括在源极区域和漏极区域之间延伸的半导体区域以及在相邻半导体装置的半导体区域之上延伸的栅极层。包括电介质材料的栅极切口结构在相邻半导体装置之间使该栅极层中断，因而将一个半导体装置的栅极与另一半导体装置的栅极隔离。由于形成栅极切口结构的工艺的原因，该栅极切口结构与相邻半导体装置中的一个半导体装置的半导体区域之间的距离基本上等同于该栅极切口结构与相邻半导体装置中的另一个半导体装置的半导体区域之间的距离(例如，这两个距离相对于彼此处于1nm以内或更接近的示例性情况)。使用常规掩模技术几乎不可能一贯地实现该高度准确的对准。考虑到本公开，很多变型和实施例将是显而易见的。
一般概述
如前文所指出的，仍有很多关于特定半导体结构的对准的不可忽视的挑战。更详细而言，通常在相邻半导体装置之间提供栅极切口结构，以将跨越相邻半导体装置中的每个半导体装置的栅极层隔离。相应地，栅极切口结构对于集成电路的形成很重要，其用以成功地使两个装置的栅极相互隔离。理想地，栅极切口结构将被置于相邻半导体装置之间的正中间，以确保围绕所述半导体装置的半导体区域中的每个半导体区域的所有侧面具有相同量的栅极材料。然而，在实践中，这一点难以实现，因为掩模和光刻工艺期间的对准容差往往使栅极切口被形成得更靠近一个半导体区域(相较于另一半导体区域)。此外，由于一些其他掩模限制的原因，栅极切口结构典型地在跨越集成电路的任何位置上都只有一个尺寸。
因而，根据本公开的实施例，本文提供了形成自对准栅极切口结构的技术，其不依赖于常规光刻技术所带来的限制。在半导体装置的形成期间，间隔体结构形成在相邻半导体鳍状物的侧壁上，从而在间隔体结构之间形成被自对准为在相邻半导体鳍状物之间居中的区域。可以用相对于间隔体使用的材料具有充分的蚀刻选择性的牺牲材料来填充该区域，以便选择性地去除牺牲材料，并用适当的栅极切口材料(例如氮化硅)替换该牺牲材料。最终，所得到的栅极切口结构在第一和第二相邻半导体装置之间自对准，使得栅极切口结构与第一半导体装置的半导体区域之间的距离基本上等同于栅极切口结构与第二半导体装置的半导体区域之间的距离。如本文所使用的，根据一些实施例，基本上彼此等同的距离相对于彼此处于1.5nm以内，例如，所述距离相对于彼此处于1nm或更小值以内的示例性情况，或者所述距离相对于彼此处于0.5nm或更小值以内的示例性情况。在任何这样的情况下，可以在一致的高度上或者在其他情况下在穿过半导体区域中的每者以及栅极切口结构的同一假想水平平面内(例如，在栅极切口结构的三分之一点或中点处，或者在鳍状物的栅控部分的中点处)测量所述距离。此外，所公开的用于形成栅极切口结构的工艺获得了能够依据相邻半导体装置之间的距离而跨越集成电路具有不同宽度的栅极切口结构。
根据实施例，一种集成电路包括：具有在第一源极区域和第一漏极区域之间延伸的第一半导体区域的第一半导体装置；以及具有在第二源极区域和第二漏极区域之间延伸的第二半导体区域的第二半导体装置。集成电路还包括：包括在第一半导体区域和第二半导体区域之上延伸的导电材料的栅极层；以及包括电介质材料的栅极切口结构。栅极切口结构位于第一半导体装置和第二半导体装置之间，使得该栅极切口结构中断该栅极层，其中，该栅极切口结构与第一半导体区域之间的第一距离基本上等同于该栅极切口结构与第二半导体区域之间的第二距离(例如，这两个距离相对于彼此处于1nm以内或更近的示例性情况)。
根据另一实施例，一种形成集成电路的方法包括：形成包括第一半导体材料的第一鳍状物和包括第二半导体材料的第二鳍状物，其中，第一鳍状物和第二鳍状物彼此平行延伸，第一鳍状物具有位于第一鳍状物的顶表面上的第一帽结构，并且第二鳍状物具有位于第二鳍状物的顶表面上的第二帽结构；至少在第一鳍状物的面向第二鳍状物的第一侧上形成包括第一材料的第一间隔体结构，并且至少在第二鳍状物的面向第一鳍状物的第二侧上形成包括该第一材料的第二间隔体结构；将不同于第一材料的第二材料沉积到第一和第二间隔体结构之间的区域中；去除帽结构，并且将第一材料沉积到第一鳍状物和第二鳍状物的顶表面上；从第一和第二间隔体结构之间去除所述第二材料；将电介质材料沉积到第一和第二间隔体结构之间的区域中；以及在第一半导体材料之上和第二半导体材料之上形成栅极，其中，电介质材料使栅极在第一半导体材料和第二半导体材料之间中断。
该技术可以与任何类型的非平面晶体管结合使用，这样的晶体管包括finFET(有时称为双栅极晶体管或三栅极晶体管)或者纳米线和纳米带晶体管(有时称为栅极全环绕晶体管)，这里仅列举了几个示例。源极区域和漏极区域可以是(例如)给定鳍状物或衬底的掺杂部分，或者在蚀刻和替换源极/漏极形成工艺期间沉积的外延区域。源极区域和漏极区域中的掺杂剂类型将取决于对应晶体管的极性。可以用先栅极或后栅极工艺(有时称为替换金属栅极或RMG工艺)实施栅极结构。可以在晶体管的形成中使用任何数量的半导体材料，例如IV族材料(例如，硅、锗、硅锗)或III-V族材料(例如，砷化镓、砷化镓铟)。
本文提供的技术和结构的使用可以使用工具来检测，例如，所述工具为：包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)的电子显微镜；成分映射；x射线晶体照相术或衍射(XRD)；能量色散x射线光谱测定(EDX)；二次离子质谱分析(SFMS)；飞行时间SFMS(ToF-SFMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或者高分辨率物理或化学分析，这里仅列举了几种适当的示例性分析工具。例如，在一些示例性实施例中，这样的工具可以指明栅极切口结构与相邻半导体装置的半导体区域中的每个半导体区域之间的基本上相同的距离，如本文以各种方式解释的(例如其中，栅极切口结构与相邻半导体装置的半导体区域中的每个半导体区域之间的距离相对于彼此处于1.5nm或更小值以内，例如，相对于彼此处于1nm以内)。在一些其他示例性实施例中，这样的工具可以指明位于不同组的半导体装置之间的具有不同尺寸(例如，不同宽度)的不同栅极切口结构。在一些其他示例性实施例中，所有栅极切口结构与任何相邻半导体区域之间的距离基本上相同，如本文以各种方式解释的。考虑到本公开，很多构造和变型将是显而易见的。
架构
图1示出了根据本公开的实施例的跨越多个半导体装置102a-102d截取的截面图。半导体装置102a-102d中的每者可以是非平面金属氧化物半导体(MOS)晶体管，例如三栅极或栅极全环绕(GAA)晶体管，尽管其他晶体管拓扑结构和类型也可以从本文提供的技术中受益。
可以看出，半导体装置102a-102d形成于衬底104上。可以在衬底104上形成任何数量的半导体装置，但是这里使用四个作为示例。衬底104可以是(例如)体块衬底，其包括IV族半导体材料(例如硅、锗或硅锗)、III-V族半导体材料(例如砷化镓、砷化镓铟或磷化铟)和/或任何其他能够在上面形成晶体管的适当材料。替代性地，衬底可以是具有位于掩埋绝缘体层之上的预期半导体层(例如，二氧化硅之上的硅)的绝缘体上半导体衬底。替代性地，衬底可以是适于形成纳米线或纳米带的多层衬底或超晶格(例如，交替的硅层和SiGe层，或者交替的砷化镓铟层和磷化铟层)。可以使用任何数量的衬底。
半导体装置102a-102d中的每者中的半导体材料可以是由衬底104形成的。如图所示，半导体装置102a-102d可以均包括鳍状物，例如，所述鳍状物相对于衬底104而言可以是原生的(由衬底本身形成)，如所例示的，例如从体块硅衬底蚀刻出的硅鳍状物。替代性地，鳍状物可以是由沉积到下层衬底上的材料形成的。在一种这样的示例性情况下，可以将硅锗(SiGe)的均厚层沉积到硅衬底上，并且之后对其进行图案化和蚀刻，以形成从该衬底延伸的多个SiGe鳍状物。在另一个这样的示例中，可以通过所谓的基于宽高比捕获的工艺形成非原生鳍状物，其中，蚀刻掉原生鳍状物，从而留下鳍状物形状的沟槽，之后用替代的半导体材料(例如，IV族或III-V族材料)填充所述沟槽。在又一些实施例中，鳍状物包括交替的材料层(例如，交替的硅层和SiGe层)，其有助于在栅极形成工艺期间形成纳米线和纳米带，在该工艺中，所述交替层中的一种类型被选择性地蚀刻掉，从而在沟道区域内解放出交替层中的另一种类型，从而能够在之后实施栅极全环绕(GAA)工艺。再一次地，交替层可以是均厚沉积的，并且之后被蚀刻成鳍状物，或者可以被沉积到鳍状物形状的沟槽中。
还可以看出，相邻半导体装置通过可以包括氧化硅的电介质填充物106隔开。电介质填充物106在任何相邻半导体装置之间提供浅沟槽隔离(STI)。电介质填充物106可以是任何适当电介质材料，诸如二氧化硅、氧化铝或碳氮氧化硅。
重点描述半导体装置102a，但是其适用于所有半导体装置，半导体装置102a包括子鳍状物区域108和半导体区域110。根据一些实施例，子鳍状物区域108包括与衬底104相同的半导体材料，并且与电介质填充物106相邻。根据一些实施例，半导体区域110在电介质填充物106的顶表面上方延伸，并且提供用于晶体管的有源区域(例如，位于栅极下面的半导体区域)。
如上文所指出的，半导体区域110可以表示由半导体材料构成的鳍状物或者在源极区域和漏极区域之间延伸的几条纳米线或纳米带。在这一特定截面中没有示出源极区域和漏极区域。根据一些实施例，源极区域和漏极区域是在蚀刻和替换工艺中被提供到鳍状物上的外延区域。在其他实施例中，源极区域和漏极区域之一或两者可以是(例如)鳍状物或衬底的注入掺杂原生部分。可以使用适于源极区域和漏极区域的任何半导体材料(例如，IV族和III-V族半导体材料)。源极区域和漏极区域可以包括用以改善接触电阻的多个层，例如衬垫层和帽层。在任何此类情况下，源极区域和漏极区域的成分和掺杂都可以是相同或不同的，具体取决于晶体管的极性。在示例中，例如，一个晶体管是p型MOS(PMOS)晶体管，并且另一个晶体管是n型MOS(NMOS)晶体管。可以使用任何数量的源极和漏极构造和材料。
在一些实施例中，在衬底内提供与所述半导体装置中的一者或多者相邻的掩埋导电层112。在所例示的实施例中，掩埋导电层112被提供到衬底104的位于半导体装置102b和半导体装置102c之间的部分内。掩埋导电层112可以是任何导电材料，例如，任何金属或金属合金，其可以包括钨、钼、钌、钴、铜、铝或银中的任一种。根据一些实施例，掩埋导电层112向集成电路的各种半导体装置提供VDD或VSS电力轨。根据一些实施例，衬垫电介质层114被提供到掩埋导电层112的任一侧上，从而在掩埋导电层112与任何相邻的半导体装置之间提供电隔离。衬垫电介质层114可以包括氧化硅或氮化硅。衬垫电介质层114可以相对较薄，例如2到6nm或更薄，对于给定应用而言，只要其将掩埋导电层112与相邻半导体装置电隔离即可。
根据一些实施例，栅极层116在半导体装置102a-102d的半导体区域110之上延伸。应当指出，在半导体区域110与栅极层116之间还将存在栅极电介质层，并且为了清楚起见未示出该栅极电介质层。栅极层116可以包括任何充分导电的材料，例如金属、金属合金或掺杂多晶硅。根据一些实施例，栅极层116在任何相邻半导体装置之间可以被栅极切口结构(例如栅极切口118或栅极切口120)中断。栅极切口结构使栅极层116的各部分有效地相互隔离，以形成用于某些半导体装置的电分离栅极。在所例示的示例中，栅极层116的一部分连接两个半导体装置102a和102b的栅极，而栅极切口118和栅极切口120将栅极层116的仅位于半导体装置102c之上的部分隔离。类似地，栅极切口120将栅极层116的仅位于半导体装置102d之上的部分隔离。
栅极切口118和120中的每者可以由充分绝缘的材料形成，例如电介质材料。用于栅极切口118和120的示例性材料包括氮化硅、氧化硅或氮氧化硅。根据一些实施例，栅极切口118和栅极切口120是使用间隔体工艺形成的，如本文将论述的，该工艺将栅极切口118自对准到半导体装置102b和半导体装置102c之间的中点处，并且还将栅极切口120自对准到半导体装置102c和半导体装置102d之间的中点处。相应地，栅极切口结构可以均被对准为与相邻半导体装置的相邻半导体区域110相距距离d。如上文所指出的，每个距离d是基本相同的(例如，每个距离d相对于彼此处于1nm以内，或者相对于彼此处于5埃以内)。在应用之间，距离d可以存在变化，但是在一些示例中处于大约5nm和大约25nm之间。还要指出，距离d可以是按照一致的方式测量的，例如，在穿过栅极切口118和120中的每者以及鳍状物的假想水平平面中测量距离d的示例性情况(例如，用虚线122所例示的示例)。由于给定栅极切口结构的尺寸由相邻半导体结构之间的距离确定，因而可以跨越集成电路形成具有不同尺寸(例如，不同宽度)的栅极切口结构。在所例示的示例中，栅极切口120具有比栅极切口118小的宽度，因为半导体装置102c和102d与半导体装置102b和102c相比更向一起靠近。此外，由于栅极切口结构不依赖于传统的光刻图案化，因而可以将它们制作得非常小。在一些实施例中，栅极切口118和栅极切口120均具有处于大约5nm和大约20nm之间的宽度。
制作方法
图2A-2L’是根据本公开的实施例的共同示出用于形成被配置有自对准栅极切口结构的集成电路的示例性工艺的截面图或自顶向下视图。每个图示出了直至该时点由该工艺流得到的示例性结构，因而所描绘的结构随着工艺流的继续而演变，最终得到了图2L和图2L’所示的结构，其与图1中所示的结构类似。这样的结构可以是总体集成电路(例如，处理器或存储器芯片)的部分，例如，所述总体集成电路包括数字逻辑单元和/或存储器单元以及模拟混合信号电路系统。因而，所例示的集成电路结构可以是包括未描绘的其他集成电路系统的较大集成电路的部分。应当认识到，尽管给出了示例性材料和工艺参数，但是并非意在使本公开局限于任何特定的此类材料或参数。上撇符号(’)的使用表示在该工艺流的同一时间上具有不同视角的图(例如，图2H和图2H’从两个不同视角示出了同一时间点上的结构)。
图2A示出了根据本公开的实施例的穿过并且垂直于半导体装置102a-102d的从衬底104延伸出来的一组鳍状物所截取的截面图。前文联系衬底104和鳍状物以及电介质填充物202的示例性构造和材料所做的相关论述在这里同样适用。鳍状物可以是相对于衬底原生的(如图所示)，或者相对于衬底非原生的，或者可以是适于形成纳米线或纳米带的多层鳍状物。类似地，鳍状物可以是(例如)在晶体管极性方面交替的。例如，对于第一逻辑或存储器单元而言，半导体装置102a的鳍状物可以包括NMOS材料鳍状物(例如，掺有p型掺杂剂的硅鳍状物)，并且半导体装置102b的鳍状物可以包括PMOS材料鳍状物(例如，掺有n型掺杂剂的SiGe鳍状物或硅鳍状物)。类似地，对于第二逻辑或存储器单元而言，半导体装置102c和102d的鳍状物可以分别包括PMOS材料鳍状物和NMOS材料鳍状物。可以使用很多其他构造，这些构造包括被包含在存储器或逻辑区段以外的集成电路区段(例如模拟混合信号区段、输入/输出区段、射频或换能器区段)中的鳍状物。
在这一示例性情况下，保护层或帽204留在每个鳍状物的顶部上，从而在后续处理期间为鳍状物提供一定程度的保护。在填充电介质202是氧化物(例如，二氧化硅)的情况下，帽204可以是(例如)氮化物、氮氧化物、碳化物或者碳氮氧化物，以提供相对于填充电介质202的蚀刻选择性。还可以看出，光刻掩模205被图案化以在将沉积掩埋电力轨的位置上为要蚀刻的沟槽提供开口。光刻掩模205可以是任何适当掩模，例如，光致抗蚀剂或者提供允许形成沟槽的预期蚀刻选择性的一个或多个层(例如，碳硬掩模或者抗反射涂层膜或者氮氧化硅)。注意，假设掩模205和帽204关于该沟槽蚀刻方案具有类似的蚀刻选择性，那么将不必使掩模205与帽204的边缘精确对准。
可以使用任何数量的湿法和/或干法蚀刻技术在将沉积掩埋电力轨的位置上蚀刻出沟槽。在这种示例性情况下，蚀刻方案包括相对于帽204和掩模205具有选择性的电介质干法蚀刻，以去除通过掩模205中的开口暴露的任何填充电介质202(例如，二氧化硅)。一旦达到了衬底104的基部，示例性蚀刻方案将包括反应离子蚀刻(RIE)，以蚀刻该沟槽的位于衬底104内的其余部分(例如，位于虚线以下的区域)。尽管外形尺寸可能从一个示例性实施例到另一个示例性实施例存在变化，但是在一种示例性情况下，从所蚀刻沟槽的位于衬底104中的底部到帽204的顶部的总高度可以是250nm或更大，其中，衬底104的通过RIE蚀刻掉的部分处于50到100nm的范围内，并且其上的鳍状物具有处于50到200nm(例如，60到130nm)的范围内的高度，并且帽204具有处于5到75nm的范围内的高度。例如，鳍状物的宽度可以处于5到200nm的范围内。例如，相邻鳍状物之间的间距可以处于25到600nm的范围内。在一些这样的示例性实施例中，鳍状物的宽度与高度的宽高比处于大约1:5到1:50的范围内，例如，鳍状物在其中点处为大约5nm宽并且大约200nm高的具体示例性情况，从而提供1:40的宽度与高度的宽高比。
图2B是根据本公开的实施例的在去除了掩模205，形成了电介质衬垫206并且沉积了导电材料208之后的图2A中所示的结构的截面图。可以通过任何适当手段去除掩模205，例如，选择性湿法化学蚀刻。一旦该结构没有了掩模205，就可以形成电介质衬垫206。在一种示例性情况下，电介质衬垫206使用原子层沉积(ALD)或化学气相沉积(CVD)而共形沉积在整个结构之上。之后，使用定向蚀刻去除水平位置上的多余电介质衬垫206材料，该定向蚀刻在一些实施例中相对于填充电介质202和帽204具有选择性，但未必如此。所得到的电介质衬垫206可以具有(例如)处于0.5到5nm的范围内的厚度。从更一般的意义上来讲，电介质衬垫206可以具有任何适于使导电材料208绝缘以避免其接触限定沟槽的侧壁的相邻鳍状物的厚度。在一些示例性实施例中，电介质衬垫206可以是利用(例如)氧化物、氮化物或碳化物(诸如氧化硅或氮化硅)来实施的。在填充电介质202是氧化物并且帽204是氮化硅的一个此类实施例中，电介质衬垫206是利用致密氧化硅来实施的，从而相对于填充电介质202和帽204提供了一定程度的蚀刻选择性。
一旦形成了电介质衬垫206，就可以通过(例如)电镀、CVD、PVD或ALD沉积导电材料208。可以通过平面化/抛光技术(例如，化学机械抛光(CMP))将从沟槽延伸出来(例如，在帽层204上方延伸)的任何多余量的导电材料208抛光掉。导电材料208可以是任何数量的导电材料，例如钨、钼、钌、钴、铜、铝、银或其合金。还要指出，导电材料208可以平行于鳍状物延展任何预期距离。
图2C是根据实施例的在使导电材料208凹陷并且随后在导电材料208之上重新形成另一电介质填充物202’之后的图2B中所示的结构的截面图。在一些示例性情况下，使导电材料208凹陷是使用相对于填充电介质202、帽204和电介质衬垫206具有选择性的各向同性金属蚀刻工艺完成的。该凹陷的深度将取决于最终的掩埋电力轨的预期高度，但是在一些示例性情况下，其处于20到200nm(例如，50到130nm)的范围内。凹陷的导电材料208的高度也可以存在变化，但是在一些示例性情况下，其处于大约20到500nm(例如，30到90nm)的范围内。
根据实施例，在使导电层208凹陷之后，沉积另一电介质填充物202’以填充该沟槽，并使其平面化，而后再使电介质填充物202和电介质填充物202’两者一起往回凹陷。在一些实施例中，电介质填充物202’是与电介质填充物202相同的材料。注意，在这一工艺中还使电介质衬垫206凹陷。在一些这样的情况下，鳍状物是硅，并且填充电介质202和202’以及电介质衬垫206是氧化物(例如，二氧化硅)，从而允许相对于硅鳍状物具有单一的蚀刻选择性。在一些示例性情况下，填充电介质202’的留在凹陷的导电材料208上方的剩余厚度处于大约5到25nm的范围内(例如，15nm)。
图2D是根据实施例的在形成了间隔体结构210之后的图2C中所示的结构的截面图。间隔体结构210可以是通过最初在所有的暴露表面之上沉积间隔体材料，并且之后使用各向异性蚀刻工艺(例如，RIE)对间隔体材料进行回蚀刻而形成的。该定向蚀刻工艺使得间隔体材料被从水平表面上去除，但是沿鳍状物的侧壁保留并且还留在帽204的侧壁上。相应地，间隔体结构210的高度由帽204的厚度以及在填充电介质202的顶表面上方延伸的鳍状物的高度确定。根据一些实施例，与典型的栅极间隔体不同，间隔体结构210包括非晶半导体材料，例如非晶硅(a-Si)或非晶锗(a-Ge)。尽管宽度可以基于应用而变化，但是间隔体结构210可以具有处于大约5nm和大约15nm之间的宽度。间隔体结构210的顶部拐角可以被蚀刻掉并且因该回蚀刻工艺而表现出倾斜轮廓(如图所示)。如前文所指出的，图2D不是按比例绘制的，因为帽204的高度可以大于在电介质填充物202的顶表面上方延伸的鳍状物的高度。
图2E是根据实施例的在形成填充材料212并且去除帽204之后的图2D中所示的结构的截面图。填充材料212充分填充来自相邻半导体装置的相邻间隔体结构之间的区域。根据一些实施例，填充材料212标记出最终结构中的可能栅极切口的位置。填充材料212可以是不同于间隔体结构210的半导体材料的另一种半导体材料，使得填充材料212和间隔体结构210之间可以具有充分的蚀刻选择性。在一些示例中，填充材料212是非晶硅锗(a-SiGe)，而间隔体结构210是非晶硅(a-Si)。在一些其他示例中，填充材料212和间隔体结构210两者都包括a-SiGe，但是具有不同的锗浓度，使得能够在两种材料之间获得足够的蚀刻选择性。填充材料212可以是使用诸如CVD、等离子体增强化学气相沉积(PECVD)或物理气相沉积(PVD)的任何常规的沉积技术沉积的，并且随后通过抛光工艺(例如，使用CMP)使填充材料212的顶表面平面化。
图2F是根据实施例的在填充由于去除帽204而留下的凹陷以形成帽结构214之后的图2E中所示的结构的截面图。根据一些实施例，利用与间隔体结构210相同的材料填充所述凹陷，使得帽结构214在鳍状物的侧壁和顶表面之上包括相同材料。相应地，帽结构214可以由a-Si、a-Ge或者a-SiGe构成。可以使用一种或多种CMP工艺使帽结构214的顶表面平面化。由于帽结构材料在其沉积之后的不平坦性的原因，可以使用多个CMP阶段。
图2G是根据实施例的在往回抛光到帽结构214的任何倾斜拐角下方并且沉积栅极帽结构216以形成额外的晶体管结构之后的图2F中所示的结构的截面图。栅极帽结构216可以是垂直于鳍状物的长度延展的由电介质材料构成的条。在一些实施例中，栅极帽结构216包括氮化硅。一旦沉积了栅极帽结构216并且将其图案化成条，就可以发生额外的晶体管形成步骤，以限定各个晶体管的位置并且形成所述晶体管中的每个晶体管的源极区域和漏极区域。
图2G’和图2G”示出了根据一些示例性实施例的用于限定晶体管位置和源极/漏极区域的工艺的自顶向下视图。从图2G’可以看出，将栅极帽结构216图案化为跨越鳍状物218和鳍状物220的不同区段。一旦栅极帽结构216被图案化，就蚀刻掉鳍状物218和220周围的所有其他未被栅极帽结构216覆盖的半导体材料(鳍状物218和220可以被薄电介质层(例如，薄氧化硅)保护)。前文关于半导体鳍状物的任何论述同样适用于鳍状物218和鳍状物220两者。栅极帽结构216的宽度限定了晶体管的栅极长度，并且可以处于5nm到200nm的范围内的任何值上。栅极帽结构216可以被图案化为相对于彼此等距离(如图所示)，尽管并不要求如此。
图2G”示出了根据一些实施例的为了沿鳍状物218和220限定各个晶体管而执行的其他晶体管形成步骤。例如，使用选择性地去除栅极帽结构216的材料(例如，氮化硅)的干法或湿法蚀刻剂来去除栅极帽结构216。栅极帽结构216的去除暴露了正交于鳍状物218和220延伸的填充材料212和帽结构214的图案。根据一些实施例，帽结构214被观察到位于每个鳍状物之上和周围，而填充材料212被观察到位于每对相邻的帽结构214之间。沿曾被栅极帽结构216遮蔽的半导体材料(例如，填充材料212和帽结构214两者)的侧壁形成栅极间隔体222。栅极间隔体222可以是使用与用于形成间隔体结构210的工艺类似的回蚀刻工艺形成的。栅极间隔体222可以包括电介质材料，例如氧化硅、氮氧化硅或者这些层的结合了碳或硼掺杂剂的任何配方。
根据一些实施例，在形成栅极间隔体222之后，在鳍状物218和220的暴露部分的位置上形成源极区域或漏极区域224。源极区域和漏极区域可以是使用上文论述的技术中的任何技术形成的。
根据一些实施例，用于形成额外晶体管结构(例如，形成源极区域或漏极区域224)的工艺可以涉及影响填充材料212和帽结构214中的任一者或两者的材料的高温工艺。在填充材料212或者帽结构214包括非晶材料的示例中，高温的施加可能使该非晶材料部分结晶并且变成多晶材料。因而，根据一些实施例，帽结构214的非晶硅可以变为多晶硅，并且填充材料212的非晶硅锗可以变成多晶硅锗。
图2H是根据实施例的在形成掩模材料226之后的图2G中所示的结构的截面图。掩模材料226可以用于暴露填充材料212的某些区域并且保护填充材料212的其他区域，这一点可以在图2H’中更清楚地看到。掩模材料226可以是任何类型的光致抗蚀剂或者硬掩模材料，例如，碳硬掩模(CHM)。注意，由于填充材料212与帽结构214之间的选择性蚀刻的原因，掩模材料226不需要在填充材料212之上理想地对准。
图2H’示出了图2H中所示的示例性结构的自顶向下视图，其中，通过虚线标示了掩模材料226中的开口228。为了清楚起见，掩模材料226本身未被示出。如在该图中观察到的，填充材料212的一些区域被暴露，因为它们位于开口228中的任何开口内，而填充材料212的其他区域在掩模材料226下面受到保护(例如，虚线框外的任何位置)。可以建立任何掩模材料226图案，以暴露填充材料212的任何数量的区域。
图2I示出了根据实施例的在去除填充材料212的暴露区域之后的图2H’中所示的结构的自顶向下视图。可以使用湿法或干法蚀刻剂工艺选择性地去除填充材料212，同时保留帽结构214的任何暴露部分。在填充材料212包括SiGe并且帽结构214包括Si的示例中，可以在等离子体中蚀刻掉SiGe，该等离子体包括在处于600W和800W之间的微波功率以及处于大约300mTorr和大约400mTorr之间的压力的CF4。填充材料212的被掩模材料226保护的区域不受蚀刻影响。根据一些实施例，去除了将形成栅极切口的区域中的填充材料212。
图2J示出了根据实施例的在去除掩模材料226并且在去除填充材料212的暴露区域之后留下的凹陷内形成栅极切口结构230之后的图2I中所示的结构的自顶向下视图。根据一些实施例，栅极切口结构230是使用诸如ALD、CVD或其一些组合的任何标准沉积技术形成的。栅极切口结构230可以由任何充分电绝缘的材料(例如电介质材料)形成。在一些实施例中，栅极切口结构230包括氮化硅。在沉积之后可以使用例如CMP对栅极切口结构材料往回抛光。在这一阶段，相邻帽结构214之间的一些区域包括栅极切口结构230，而其他区域包括填充材料212。取决于集成电路设计，可以使用栅极切口结构230和填充材料212的任何图案。
图2K示出了根据实施例的在去除所有填充材料212和帽结构214之后的图2J中所示的结构的自顶向下视图。可以使用湿法或干法蚀刻剂工艺将填充材料212和帽结构214两者一起去除。在填充材料212包括SiGe并且帽结构214包括Si的示例中，可以使用各向异性RIE工艺按照基本上相同的速率蚀刻穿过SiGe和Si两者。这一RIE工艺可以与用于最初由衬底104形成鳍状物的工艺类似。注意，间隔体结构222在该蚀刻工艺之后保留下来以限定沟槽，将在该沟槽处沉积栅极材料。
帽结构214的去除暴露了各个半导体装置的鳍状物部分。在图2K中标示出了四个特定的半导体装置232-238。在这一示例中，由于栅极切口结构230的存在，半导体装置232的栅极将与半导体装置234的栅极隔离。此外，在这一示例中，由于在半导体装置236和半导体装置238之间没有栅极切口结构230，因而半导体装置236和238的栅极将连接在一起。通过这种方式，各种半导体装置将使其栅极相互隔离或者连接在一起，具体取决于栅极切口结构230的图案。
应当指出，在该工艺的这一阶段可以执行其余步骤，以完成每个半导体装置的半导体区域231的形成。在一些示例中，这包括在暴露的半导体区域231之上沉积栅极电介质层和/或去除牺牲层(在GAA结构的情况下)。栅极电介质层可以包括任何适当的电介质(例如二氧化硅和/或高k电介质材料)。高k电介质材料的示例包括(例如)氧化铪、硅氧化铪、氧化镧、氧化铝镧、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅或铌酸锌铅。
图2L示出了根据实施例的在先前被填充材料212和帽结构214占据的所有区域中形成栅极层240之后的图2K中所示的结构的自顶向下视图。栅极层240可以包括任何导电材料，例如金属、金属合金或多晶硅。栅极层240可以是使用电镀、无电镀、CVD、PECVD、ALD或PVD(这里仅举出了几个例子)沉积的。根据一些实施例，栅极层240在多个平行的鳍状物之上正交地延展，使得其在多个不同半导体装置的半导体区域之上延伸。根据一些实施例，每个栅极层240可以被栅极切口结构230中的一个或多个中断，以使栅极层240的各个部分相互电隔离。图2L’示出了与图2L相同的示例性结构的截面图，该截面图示出了栅极切口结构230a和230b如何在相邻半导体装置之间切割穿过栅极层240的整个厚度。
如上文所指出的，由于在牺牲栅极材料的制作工艺期间使用了间隔体结构210，栅极切口结构230a和230b自对准到相邻半导体装置之间的中点处。而且，由于给定栅极切口结构的尺寸由相邻半导体结构之间的初始距离确定，因而可以跨越集成电路形成具有不同尺寸(例如，不同宽度)的栅极切口结构。在所例示的示例中，左侧的栅极切口结构230a比右侧的栅极切口结构230b宽。
图3示出了根据本公开的实施例的芯片封装300的示例性实施例。可以看出，芯片封装300包括一个或多个管芯302。一个或多个管芯302可以包括至少一个具有半导体装置(例如，本文公开的任何半导体装置)的集成电路。在一些示例性配置中，一个或多个管芯302可以包括用于与形成于管芯上的其他装置接口连接的任何其他电路系统或者连接至芯片封装300的其他装置。
还可以看出，芯片封装300包括接合至封装衬底306的外壳304。外壳304可以是任何标准的或者专有的外壳，并且可以为芯片封装300的部件提供(例如)电磁屏蔽和环境保护。一个或多个管芯302可以使用连接308导电耦合至封装衬底306，连接308可以是利用任何数量的标准或专有连接机制实施的，所述连接机制例如是焊料凸块、球栅阵列(BGA)、引脚或引线接合，这里仅列举了几个示例。封装衬底306可以是任何标准或专有封装衬底，但是在一些情况下包括电介质材料，该电介质材料具有在封装衬底306的面之间或者在每一面上的不同位置之间延伸穿过电介质材料的导电通路(例如，包括导电过孔和线)。在一些实施例中，封装衬底306可以具有小于1毫米(例如，处于0.1毫米和0.5毫米之间)的厚度，尽管可以使用任何数量的封装几何形状。可以在封装衬底306的相反面上设置额外的导电接触部312，以用于与(例如)印刷电路板(PCB)导电接触。一个或多个过孔310延伸穿过封装衬底306的厚度，以在连接308中的一者或多者与接触部312中的一者或多者之间提供导电通路。为了易于例示，过孔310被示为穿过封装衬底306的单个直柱，但是可以使用其他构造(例如，金属镶嵌、双重金属镶嵌、穿硅过孔、或者蜿蜒穿过衬底306的厚度以接触其中的一个或多个中间位置的互连结构)。在又一些实施例中，过孔310是通过多个较小的堆叠过孔制作的，或者在跨越封装衬底306的不同位置上交错。在所例示的实施例中，接触部312是焊料球(例如，用于基于凸块的连接或者球栅阵列布置)，但是可以使用任何适当的封装接合机制(例如，引脚栅格阵列布置中的引脚或者连接盘栅格阵列布置中的连接盘)。在一些实施例中，在接触部312之间设置阻焊剂，以阻止短路。
在一些实施例中，模制材料314可以设置在外壳304内包括的一个或多个管芯302的周围(例如，作为底部填充材料位于管芯302和封装衬底306之间，以及作为过量填充材料位于管芯302和外壳304之间)。尽管从一个实施例到下一实施例，模制材料314的外形尺寸和质量可以存在变化，在一些实施例中，模制材料314的厚度小于1毫米。在适当情况下，可以用于模制材料314的示例性材料包括环氧树脂模制材料。在一些情况下，模制材料314除了电绝缘外还导热。
方法
图4示出了根据实施例的用于形成集成电路的至少部分的方法400的流程图。在图2A-2L’中可以示出方法400的各项操作。然而，方法400的各项操作与前面提及的附图中所示的具体部件的关联并非意在暗示任何结构和/或使用限制。相反，前面提及的附图提供了方法400的一个示例性实施例。可以在方法400的操作之前、期间或之后执行其他操作。例如，方法400并未对很多为了形成常见晶体管结构而执行的步骤给出明确描述。方法400的操作中的一些操作可以是按照不同于所例示的顺序执行的。
根据一些实施例，方法400开始于操作402，在该操作中，形成至少第一和第二平行半导体鳍状物。鳍状物中的半导体材料可以是由衬底形成的，使得鳍状物是衬底的一体部分(例如，从体块硅衬底蚀刻出的)。替代性地，鳍状物可以是由沉积到下层衬底上的材料形成的。在一种这样的示例性情况下，可以将硅锗(SiGe)的均厚层沉积到硅衬底上，并且之后对其进行图案化和蚀刻，以形成从该衬底延伸的多个SiGe鳍状物。在另一个这样的示例中，可以通过所谓的基于宽高比捕获的工艺来形成非原生鳍状物，其中，蚀刻掉原生鳍状物，从而留下鳍状物形的沟槽，之后可以用替代的半导体材料(例如，IV族或III-V族材料)填充所述沟槽。在又一些实施例中，鳍状物包括交替的材料层(例如，交替的硅层和SiGe层)，其有助于在栅极形成工艺期间形成纳米线和纳米带，在该工艺中，所述交替层中的一种类型被选择性地蚀刻掉，从而在沟道区域内解放出交替层中的另一种类型，使得能够在之后实施栅极全环绕(GAA)工艺。再一次地，交替层可以是均厚沉积的，并且之后被蚀刻成鳍状物，或者可以被沉积到鳍状物形的沟槽中。鳍状物还包括位于每个鳍状物之上的帽结构，所述帽结构用于在(例如)RIE工艺期间限定鳍状物的位置。帽结构可以是电介质材料，例如氮化硅。
方法400继续进行操作404，在该操作中，根据一些实施例，在至少第一和第二鳍状物的侧壁部分上形成间隔体结构。间隔体结构还可以沿鳍状物上的帽结构的侧壁部分形成。间隔体结构可以是通过最初在所有的暴露表面之上沉积间隔体材料，并且之后使用各向异性蚀刻工艺(例如，RIE)对间隔体材料进行回蚀刻而形成的。定向蚀刻工艺使得间隔体材料被从水平表面去除，但是沿鳍状物的侧壁保留并且还留在帽结构的侧壁上。相应地，间隔体结构的高度由帽结构的厚度以及在填充电介质(例如，STI电介质)的顶表面上方延伸的鳍状物的高度确定。根据一些实施例，与典型的栅极间隔体不同，这些间隔体结构包括非晶半导体材料，例如非晶硅(a-Si)或非晶锗(a-Ge)。
方法400继续进行操作406，在该操作中，根据一些实施例，在来自相邻鳍状物(例如第一和第二鳍状物)的相邻间隔体结构之间沉积牺牲材料。牺牲材料标记出最终结构中的可能栅极切口的位置。牺牲材料可以是不同于间隔体结构的半导体材料的另一种半导体材料，使得在牺牲材料与间隔体结构之间可以具有充分的蚀刻选择性。在一些示例中，牺牲材料是非晶硅锗(a-SiGe)，而间隔体结构是非晶硅(a-Si)。在一些其他示例中，牺牲材料和间隔体结构两者都包括a-SiGe，但是具有不同的锗浓度，使得能够在两种材料之间获得足够的蚀刻选择性。牺牲材料可以是使用诸如CVD、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)或物理气相沉积(PVD)的任何常规的沉积技术沉积的，并且随后通过抛光工艺(例如，使用CMP)使牺牲材料的顶表面平面化。
方法400继续进行操作408，在该操作中，根据一些实施例，去除位于鳍状物之上的帽结构，并且利用用于形成间隔体结构的材料进行填充。新沉积的材料与间隔体结构的组合可以形成包绕鳍状物的侧面和顶部的帽结构，其由a-Si、a-Ge或a-SiGe构成，这里仅列举了几个示例。可以使用一种或多种CMP工艺使帽结构的顶表面平面化。
方法400继续进行操作410，在该操作中，根据一些实施例，去除间隔体结构之间的牺牲材料。可以使用各向同性湿法或干法蚀刻剂工艺来选择性地去除牺牲材料，同时保留帽结构的任何暴露部分。在牺牲材料包括SiGe并且帽结构包括Si的示例中，可以在等离子体中蚀刻SiGe，该等离子体包括在处于600W和800W之间的微波功率以及处于大约300mTorr和大约400mTorr之间的压力上的CF4。牺牲材料的一些区域可以被掩模材料(例如，碳硬掩模CHM)保护，并且不受蚀刻影响。根据一些实施例，在将形成栅极切口的区域中去除牺牲材料。
方法400继续进行操作412，在该操作中，根据一些实施例，在通过去除牺牲材料而建立的凹陷中形成栅极切口结构。栅极切口结构将最终在栅极层的沉积之后起着栅极切口的作用。在一些实施例中，栅极切口结构包括氮化硅或者一些其他半导体氮化物。由于具有基本相等的宽度的间隔体结构的形成，栅极切口结构将在相邻鳍状物之间自对准，而不需要任何基于光刻的对准。
方法400继续进行操作414，在该操作中，根据一些实施例，在去除帽层之后，将栅极层形成在至少第一和第二鳍状物之上。栅极层将由于在操作412期间形成的任何栅极切口结构的存在而中断，因而将半导体装置的位于栅极切口结构的任一侧上的栅极隔离。在栅极切口结构形成于第一和第二鳍状物之间的一个示例中，由于栅极切口结构中断了跨越第一和第二鳍状物的栅极层，由第一和第二鳍状物形成的半导体装置将使其栅极相互隔离。栅极层可以包括任何导电材料，例如金属、金属合金或多晶硅。栅极层可以是使用电镀、无电镀、CVD、ALD、PECVD或PVD(这里仅举出了几个例子)来沉积的。
示例性系统
图5是根据本公开的一些实施例的利用本文公开的集成电路结构中的一者或多者实施的示例性计算系统。可以看出，计算系统500容纳母板502。母板502可以包括若干部件，其包括但不限于处理器504和至少一个通信芯片506，它们中的每者可以物理和电耦合至母板502，或者以其他方式集成于其中。应当认识到，母板502可以是(例如)任何印刷电路板(PCB)，不管是主板、安装在主板上的子板还是系统500的唯一板等等。
取决于其应用，计算系统500可以包括一个或多个其他部件，这些部件可以或可以不物理和电耦合至母板502。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如硬盘驱动器、压缩盘(CD)、数字通用盘(DVD)等)。计算系统500中包括的部件中的任何部件可以包括根据示例性实施例构造的一个或多个集成电路结构或装置(例如，包括位于衬底上的集成电路装置的模块，该衬底所具有的一个或多个半导体装置具有使用本文中以各种方式提供的自对准栅极切口结构相互隔离的栅极)。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片506可以是处理器504的部分或者以其他方式集成于处理器504中)。
通信芯片506能够实现用于向和从计算系统500传输数据的无线通信。术语“无线”及其派生词可以用来描述通过使用经调制的电磁辐射通过非固态介质传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何布线，尽管在一些实施例中它们可能不包含。通信芯片506可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被称为3G、4G、5G和更高代的无线协议。计算系统500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于较短程的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片506可以专用于较长程的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算系统500的处理器504包括封装于处理器504内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用一个或多个本文以各种方式描述的半导体装置来实施的板载电路系统。术语“处理器”可以指对(例如)来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换为可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片506还可以包括封装在通信芯片506内的集成电路管芯。根据一些此类示例性实施例，通信芯片的集成电路管芯包括一个或多个本文以各种方式描述的半导体装置。考虑到本公开应当认识到，注意，可以将多标准无线能力直接集成到处理器504中(例如其中，任何芯片506的功能都被集成到处理器504中，而不是具有单独的通信芯片)。此外注意，处理器504可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数量的处理器504和/或通信芯片506。类似地，任何一个芯片或芯片组可以具有集成于其中的多种功能。
在各种实施方式中，计算系统500可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字录像机或者任何其他电子装置，其处理数据或者采用本文以各种方式描述的使用所公开的技术形成的一个或多个集成电路结构或装置。
应当认识到，在一些实施例中，计算系统500的各种部件可以被结合或者集成到片上系统(SoC)架构中。在一些实施例中，部件可以是硬件部件、固件部件、软件部件或者硬件、固件或软件的任何适当组合。
其他示例性实施例
下面的示例涉及其他实施例，通过这些示例，很多置换和配置将变得显而易见。
示例1是一种集成电路，其包括：具有在第一源极区域和第一漏极区域之间延伸的第一半导体区域的第一半导体装置；具有在第二源极区域和第二漏极区域之间延伸的第二半导体区域的第二半导体装置；包括导电材料并且在第一半导体区域和第二半导体区域之上延伸的栅极层；以及包括电介质材料的栅极切口结构。栅极切口结构位于第一半导体装置和第二半导体装置之间，使得该栅极切口结构中断栅极层。栅极切口结构与第一半导体区域之间的第一距离基本上等同于栅极切口结构与第二半导体区域之间的第二距离。
示例2包括示例1的主题，其中，第一半导体区域是包括硅或锗或两者的第一鳍状物，并且第二半导体区域是包括硅或锗或两者的第二鳍状物，第一鳍状物被定向为平行于第二鳍状物。
示例3包括示例1或2的主题，其中，第一半导体区域包括第一多个半导体纳米带，并且第二半导体区域包括第二多个半导体纳米带。
示例4包括示例3的主题，其中，所述第一多个半导体纳米带和所述第二多个半导体纳米带包括锗、硅或两者。
示例5包括示例1-4中的任何一者的主题，其中，第一和第二半导体装置位于衬底上或者上方，并且集成电路还包括位于该衬底内或下方并且位于该栅极切口结构下方的掩埋导电层。
示例6包括示例1-5中的任何一者的主题，其中，电介质材料包括硅和氮或者包括硅和氧。
示例7包括示例1-6中的任何一者的主题，其中，栅极切口结构是第一栅极切口结构，并且集成电路还包括位于第二半导体装置与第三半导体装置之间的第二栅极切口结构。
示例8包括示例7的主题，其中，第一栅极切口结构具有第一宽度，并且第二栅极切口结构具有小于第一宽度的第二宽度。
示例9包括示例1-8中的任何一者的主题，其中，栅极切口结构和第一半导体区域之间的第一距离与栅极切口结构和第二半导体区域之间的第二距离相差1nm以内。
示例10包括示例1-9中的任何一者的主题，其中，栅极切口结构和第一半导体区域之间的第一距离与栅极切口结构和第二半导体区域之间的第二距离相差5埃以内。
示例11包括示例1-10中的任何一者的主题，其中，栅极切口结构具有处于大约5nm和大约20nm之间的宽度。
示例12是一种印刷电路板，其包括示例1-11中的任何一者的集成电路结构。
示例13是一种电子装置，其包括具有一个或多个管芯的芯片封装。一个或多个管芯中的至少一个管芯包括：具有在第一源极区域和第一漏极区域之间延伸的第一半导体区域的第一半导体装置；具有在第二源极区域和第二漏极区域之间延伸的第二半导体区域的第二半导体装置；包括导电材料并且在第一半导体区域和第二半导体区域之上延伸的栅极层；以及包括电介质材料的栅极切口结构。栅极切口结构位于第一半导体装置和第二半导体装置之间，使得栅极切口结构中断栅极层。栅极切口结构与第一半导体区域之间的第一距离基本上等同于栅极切口结构与第二半导体区域之间的第二距离。
示例14包括示例13的主题，其中，第一半导体区域是包括硅或锗或两者的第一鳍状物，并且第二半导体区域是包括硅或锗或两者的第二鳍状物，第一鳍状物被定向为平行于第二鳍状物。
示例15包括示例13或14的主题，其中，第一半导体区域包括第一多个半导体纳米带，并且第二半导体区域包括第二多个半导体纳米带。
示例16包括示例15的主题，其中，第一多个半导体纳米带和第二多个半导体纳米带包括锗、硅或两者。
示例17包括示例13-16中的任何一者的主题，其中，第一和第二半导体装置位于衬底上或者上方，并且集成电路还包括位于该衬底内或下方并且位于栅极切口结构下方的掩埋导电层。
示例18包括示例13-17中的任何一者的主题，其中，电介质材料包括硅和氮或者包括硅和氧。
示例19包括示例13-18中的任何一者的主题，其中，栅极切口结构是第一栅极切口结构，并且集成电路还包括位于第二半导体装置与第三半导体装置之间的第二栅极切口结构。
示例20包括示例19的主题，其中，第一栅极切口结构具有第一宽度，并且第二栅极切口结构具有小于第一宽度的第二宽度。
示例21包括示例13-20中的任何一者的主题，其中，栅极切口结构具有处于大约5nm和大约20nm之间的宽度。
示例22包括示例13-21中的任何一者的主题，其中，电子装置还包括印刷电路板，其中，芯片封装附接至印刷电路板。
示例23是一种形成集成电路的方法。该方法包括：形成包括第一半导体材料的第一鳍状物和包括第二半导体材料的第二鳍状物，其中，第一鳍状物和第二鳍状物相互平行延伸，第一鳍状物具有位于第一鳍状物的顶表面上的第一帽结构，并且第二鳍状物具有位于第二鳍状物的顶表面上的第二帽结构；至少在第一鳍状物的面向第二鳍状物的第一侧上形成包括第一材料的第一间隔体结构，并且至少在第二鳍状物的面向第一鳍状物的第二侧上形成包括该第一材料的第二间隔体结构；将不同于第一材料的第二材料沉积到第一和第二间隔体结构之间的区域中；去除帽结构，并且将第一材料沉积到第一鳍状物和第二鳍状物的顶表面上；从第一和第二间隔体结构之间去除所述第二材料；将电介质材料沉积到第一和第二间隔体结构之间的区域中；以及在第一半导体材料之上和第二半导体材料之上形成栅极，其中，电介质材料使栅极在第一半导体材料和第二半导体材料之间中断。
示例24包括示例23的主题，其中，形成第一鳍状物和第二鳍状物包括使第一和第二鳍状物之间的电介质层凹陷，使得第一和第二鳍状物在该电介质层的顶表面上方延伸。
示例25包括示例23或24的主题，其中，所述电介质材料与第一半导体材料之间的第一距离基本上等同于所述电介质材料与第二半导体材料之间的第二距离。
示例26包括示例23-25中的任何一者的主题，其中，第一材料包括非晶硅，并且第二材料包括非晶硅和锗。
示例27包括示例26的主题，还包括将第一材料的非晶硅转化成多晶硅，并且将第二材料的非晶硅和锗转化成多晶硅和锗。
示例28包括示例23-27中的任何一者的主题，其中，第一鳍状物和第二鳍状物形成于衬底上，并且该方法还包括在该衬底内形成掩埋导电层。
示例29包括示例28的主题，其中，第一和第二间隔体结构之间的区域位于掩埋导电层之上。
已经出于例示和说明目的提供了对本公开的实施例的上述描述。其并非意在进行穷举或者使本公开局限于所公开的确切形式。考虑到本公开，很多修改和变型都是可能的。无意使本公开的范围受到该具体实施方式的限制，相反本公开的范围由所附权利要求限定。

Claims (25)

1.一种集成电路，包括：
具有在第一源极区域和第一漏极区域之间延伸的第一半导体区域的第一半导体装置；
具有在第二源极区域和第二漏极区域之间延伸的第二半导体区域的第二半导体装置；
包括导电材料的栅极层，所述栅极层在所述第一半导体区域和所述第二半导体区域之上延伸；以及
包括电介质材料的栅极切口结构，所述栅极切口结构位于所述第一半导体装置和所述第二半导体装置之间，使得所述栅极切口结构中断所述栅极层，其中，所述栅极切口结构与所述第一半导体区域之间的第一距离基本上等同于所述栅极切口结构与所述第二半导体区域之间的第二距离。
2.根据权利要求1所述的集成电路，其中，所述第一半导体区域是包括硅或锗或两者的第一鳍状物，并且所述第二半导体区域是包括硅或锗或两者的第二鳍状物，所述第一鳍状物被定向为平行于所述第二鳍状物。
3.根据权利要求1所述的集成电路，其中，所述第一半导体区域包括第一多个半导体纳米带，并且所述第二半导体区域包括第二多个半导体纳米带。
4.根据权利要求3所述的集成电路，其中，所述第一多个半导体纳米带和所述第二多个半导体纳米带包括锗、硅或两者。
5.根据权利要求1所述的集成电路，其中，所述第一半导体装置和所述第二半导体装置位于衬底上或者上方，并且所述集成电路还包括位于所述衬底内或下方并且位于所述栅极切口结构下方的掩埋导电层。
6.根据权利要求1所述的集成电路，其中，所述电介质材料包括硅和氮或者包括硅和氧。
7.根据权利要求1所述的集成电路，其中，所述栅极切口结构是第一栅极切口结构，并且所述集成电路还包括位于所述第二半导体装置与第三半导体装置之间的第二栅极切口结构。
8.根据权利要求7所述的集成电路，其中，所述第一栅极切口结构具有第一宽度，并且所述第二栅极切口结构具有小于所述第一宽度的第二宽度。
9.根据权利要求1-8中任一项所述的集成电路，其中，所述栅极切口结构与所述第一半导体区域之间的所述第一距离和所述栅极切口结构与所述第二半导体区域之间的所述第二距离相差1nm以内。
10.根据权利要求1-8中任一项所述的集成电路，其中，所述栅极切口结构与所述第一半导体区域之间的所述第一距离和所述栅极切口结构与所述第二半导体区域之间的所述第二距离相差5埃以内。
11.根据权利要求1-8中任一项所述的集成电路，其中，所述栅极切口结构具有处于大约5nm和大约20nm之间的宽度。
12.一种印刷电路板，包括根据权利要求1-8中任一项所述的集成电路。
13.一种电子装置，包括：
包括一个或多个管芯的芯片封装，所述一个或多个管芯中的至少一者包括：
具有在第一源极区域和第一漏极区域之间延伸的第一半导体区域的第一半导体装置，
具有在第二源极区域和第二漏极区域之间延伸的第二半导体区域的第二半导体装置，
包括导电材料的栅极层，所述栅极层在所述第一半导体区域和所述第二半导体区域之上延伸，以及
包括电介质材料的栅极切口结构，所述栅极切口结构位于所述第一半导体装置和所述第二半导体装置之间，使得所述栅极切口结构中断所述栅极层，其中，所述栅极切口结构与所述第一半导体区域之间的第一距离和所述栅极切口结构与所述第二半导体区域之间的第二距离相差1.5nm以内，其中，所述第一距离和所述第二距离中的每者是在穿过所述栅极切口结构、所述第一半导体区域和所述第二半导体区域中的每者的假想水平平面中测量的。
14.根据权利要求13所述的电子装置，其中，所述第一半导体区域包括第一多个半导体纳米带，并且所述第二半导体区域包括第二多个半导体纳米带。
15.根据权利要求13所述的电子装置，其中，所述第一半导体装置和所述第二半导体装置位于衬底上或者上方，并且所述一个或多个管芯中的所述至少一者还包括位于所述衬底内或下方并且位于所述栅极切口结构下方的掩埋导电层。
16.根据权利要求13-15中任一项所述的电子装置，其中，所述栅极切口结构是第一栅极切口结构，并且所述一个或多个管芯中的所述至少一者还包括位于所述第二半导体装置与第三半导体装置之间的第二栅极切口结构。
17.根据权利要求16所述的电子装置，其中，所述第一栅极切口结构具有第一宽度，并且所述第二栅极切口结构具有小于所述第一宽度的第二宽度。
18.根据权利要求13-15中任一项所述的电子装置，还包括印刷电路板，其中，所述芯片封装附接至所述印刷电路板。
19.一种形成集成电路的方法，包括：
形成包括第一半导体材料的第一鳍状物和包括第二半导体材料的第二鳍状物，其中，所述第一鳍状物和所述第二鳍状物相互平行延伸，所述第一鳍状物具有位于所述第一鳍状物的顶表面上的第一帽结构，并且所述第二鳍状物具有位于所述第二鳍状物的顶表面上的第二帽结构；
至少在所述第一鳍状物的面向所述第二鳍状物的第一侧上形成包括第一材料的第一间隔体结构，并且至少在所述第二鳍状物的面向所述第一鳍状物的第二侧上形成包括所述第一材料的第二间隔体结构；
将不同于所述第一材料的第二材料沉积到所述第一间隔体结构和所述第二间隔体结构之间的区域中；
去除所述帽结构，并且将所述第一材料沉积到所述第一鳍状物和所述第二鳍状物的所述顶表面上；
从所述第一间隔体结构和所述第二间隔体结构之间去除所述第二材料；
将电介质材料沉积到所述第一间隔体结构和所述第二间隔体结构之间的所述区域中；以及
在所述第一半导体材料之上和所述第二半导体材料之上形成栅极，其中，所述电介质材料使所述栅极在所述第一半导体材料和所述第二半导体材料之间中断。
20.根据权利要求19所述的方法，其中，形成所述第一鳍状物和所述第二鳍状物包括使所述第一鳍状物和所述第二鳍状物之间的电介质层凹陷，使得所述第一鳍状物和所述第二鳍状物在所述电介质层的顶表面上方延伸。
21.根据权利要求19所述的方法，其中，所述电介质材料与所述第一半导体材料之间的第一距离基本上等同于所述电介质材料与所述第二半导体材料之间的第二距离。
22.根据权利要求19-21中任一项所述的方法，其中，所述第一材料包括非晶硅，并且所述第二材料包括非晶硅和锗。
23.根据权利要求22所述的方法，还包括将所述第一材料的所述非晶硅转化成多晶硅，并且将所述第二材料的所述非晶硅和锗转化成多晶硅和锗。
24.根据权利要求19-21中任一项所述的方法，其中，所述第一鳍状物和所述第二鳍状物形成于衬底上，并且所述方法还包括在所述衬底内形成掩埋导电层。
25.根据权利要求24所述的方法，其中，所述第一间隔体结构和是第二间隔体结构之间的所述区域位于所述掩埋导电层之上。
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