KR20230028144A - 자기 정렬된 게이트 컷 구조 - Google Patents

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앤디 치훙 웨이
아난드 에스 머시
양춘 청
라이언 피어스
기욤 부슈
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인텔 코포레이션
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Abstract

자기 정렬된 게이트 컷 구조를 갖는 반도체 디바이스를 형성하기 위한 기술이 본 명세서에 제공된다. 예에서, 이웃하는 반도체 디바이스들은 각각 소스 영역과 드레인 영역 사이에서 연장되는 반도체 영역, 및 이웃하는 반도체 디바이스들의 반도체 영역 위에서 연장되는 게이트 층을 포함한다. 유전체 재료를 포함하는 게이트 컷 구조는 이웃하는 반도체 디바이스들 사이에서 게이트 층을 차단시킨다. 게이트 컷 구조를 형성하는 프로세스로 인해, 이웃하는 반도체 디바이스들 중 한 디바이스의 반도체 영역과 게이트 컷 구조 사이의 거리는 이웃하는 반도체 디바이스들 중 다른 한 디바이스의 반도체 영역과 게이트 컷 구조 사이의 거리와 실질적으로 동일하다(예컨대, 그의 1.5nm 이내).

Description

자기 정렬된 게이트 컷 구조{SELF-ALIGNED GATE CUT STRUCTURES}
본 개시는 집적 회로에 관한 것으로, 보다 구체적으로는 게이트 컷 구조에 관한 것이다.
집적 회로의 크기가 계속해서 감소함에 따라, 많은 문제가 발생한다. 예를 들어, 메모리 및 로직 셀의 크기를 줄이는 것은 점점 더 어려워지고 있다. 리소그래피 기술의 특정 양태는 특정 구조가 얼마나 정확하게 정렬될 수 있는지에 대한 물리적 제한을 부과할 수 있다. 정렬 에러는 낮은 수율 및/또는 서로 약간 다르게 동작하여 타이밍 에러 또는 기타 오류를 유발할 수 있는 디바이스들을 초래할 수 있다. 따라서, 반도체 디바이스의 구조 정렬과 관련하여 다수의 사소하지 않은 문제가 남아 있다.
도 1은 본 개시의 실시예에 따른, 인접한 디바이스들 사이에서 자기 정렬되는 하나 이상의 게이트 컷 구조를 도시하는 일부 반도체 디바이스의 단면도이다.
도 2a 내지 도 2la는 본 개시의 실시예에 따른, 하나 이상의 자기 정렬된 게이트 컷 구조로 구성된 집적 회로를 형성하기 위한 예시적 프로세스의 다양한 스테이지를 도시하는 단면도이다.
도 3은 본 개시의 일부 실시예에 따른, 하나 이상의 반도체 다이를 포함하는 칩 패키지의 단면도를 도시한다.
도 4는 본 개시의 실시예에 따른, 자기 정렬된 게이트 컷 구조를 갖는 반도체 디바이스에 대한 제조 프로세스의 흐름도이다.
도 5는 본 개시의 실시예에 따른, 본 명세서에서 다양하게 설명되는 바와 같은 하나 이상의 집적 회로를 포함하는 컴퓨팅 시스템을 도시한다.
하기의 상세한 설명은 예시적 실시예를 참조하여 진행될 것이지만, 본 개시에 비추어 그의 많은 대안, 수정 및 변형이 명백할 것이다. 추가로 이해되는 바와 같이, 도면은 반드시 축척에 맞게 그려지거나 도시된 특정 구성으로 본 개시를 제한하도록 의도된 것이 아니다. 예를 들어, 일부 도면은 일반적으로 완벽한 직선, 직각 및 매끄러운 표면을 나타내지만, 사용된 처리 장비 및 기술의 실제 한계를 감안할 때, 집적 회로 구조의 실제 구현은 완벽하지 않은 직선, 직각을 가질 수 있으며, 일부 특징은 표면 토폴로지를 갖거나 매끄럽지 않을 수 있다.
본 명세서에서는 자기 정렬된 게이트 컷 구조를 갖는 반도체 디바이스를 형성하기 위한 기술이 제공된다. 이 기술은 임의의 수의 집적 회로 애플리케이션에 사용될 수 있으며, finFET 또는 게이트-올-어라운드 트랜지스터(gate-all-around transistors)를 사용하는 셀과 같은 로직 및 메모리 셀과 관련하여 특히 유용하다. 예에서, 이웃하는 반도체 디바이스들은 각각 소스 영역과 드레인 영역 사이에서 연장되는 반도체 영역, 및 이웃하는 반도체 디바이스들의 반도체 영역 위에서 연장되는 게이트 층을 포함한다. 유전체 재료를 포함하는 게이트 컷 구조는 이웃하는 반도체 디바이스들 사이에서 게이트 층을 차단시켜 한 반도체 디바이스의 게이트를 다른 반도체 디바이스의 게이트로부터 분리시킨다. 게이트 컷 구조를 형성하는 프로세스로 인해, 이웃하는 반도체 디바이스들 중 한 반도체 디바이스의 반도체 영역과 게이트 컷 구조 사이의 거리는 이웃하는 반도체 디바이스들 중 다른 반도체 디바이스의 반도체 영역과 게이트 컷 구조 사이의 거리와 실질적으로 동일하다(예컨대, 두 거리가 서로의 1nm 이내이거나 더 가까운 예시적 경우와 같이). 이러한 매우 정확한 정렬은 종래의 마스킹 기술을 사용하여 일관되게 달성하는 것이 거의 불가능하다. 본 개시에 비추어 수많은 변형 및 실시예가 명백할 것이다.
일반 개요
전술한 바와 같이, 특정 반도체 구조의 정렬과 관련하여 다수의 사소하지 않은 문제가 남아 있다. 보다 상세하게는, 인접한 반도체 디바이스들의 각각을 가로지르는 게이트 층을 분리시키기 위해 인접한 반도체 디바이스들 사이에는 일반적으로 게이트 컷 구조가 제공된다. 따라서, 게이트 컷 구조는 두 디바이스의 게이트를 서로 성공적으로 분리시키는 집적 회로의 형성에 있어 중요하다. 이상적으로, 게이트 컷 구조는 반도체 디바이스들의 각 반도체 영역의 모든 측면 주위에 동일한 양의 게이트 재료를 보장하기 위해 인접한 반도체 디바이스들 사이의 정중간에 배치되어야 한다. 그러나, 실제로는 마스킹 및 리소그래피 프로세스 중의 정렬 허용 오차로 인해 게이트 컷은 다른 반도체 영역에 비해 한 반도체 영역에 더 가깝게 형성되기 때문에, 이것은 달성하기 어렵다. 또한, 일부 다른 마스킹 제한으로 인해, 일반적으로 게이트 컷 구조는 집적 회로의 어느 곳에서나 한 가지 크기이다.
따라서, 본 발명의 일 실시예에 따르면, 종래의 리소그래피에 의해 부과되는 제한에 의존하지 않는 자기 정렬된 게이트 컷 구조를 형성하기 위한 기술이 본 명세서에 제공된다. 반도체 디바이스의 형성 동안, 인접한 반도체 핀들의 측벽 상에 스페이서 구조가 형성되어, 인접한 반도체 핀들 사이에서 중앙에 모이도록 자기 정렬되는 영역을 스페이서 구조들 사이에 형성한다. 이 영역은, 희생 재료를 선택적으로 제거하고 이를 실리콘 질화물과 같은 적절한 게이트 컷 재료로 대체하기 위해, 스페이서에 사용된 재료에 대한 충분한 에칭 선택성을 갖는 희생 재료로 채워질 수 있다. 궁극적으로, 결과적인 게이트 컷 구조는, 게이트 컷 구조와 제1 반도체 디바이스의 반도체 영역 사이의 거리가 게이트 컷 구조와 제2 반도체 디바이스의 반도체 영역 사이의 거리와 실질적으로 동일하도록, 인접한 제1 및 제2 반도체 디바이스 사이에서 자기 정렬된다. 본 명세서에 사용될 때, 서로 실질적으로 동일한 거리는, 일부 실시예에 따르면, 거리가 서로의 1nm 이하 값 이내인 예시적 경우 또는 거리가 서로의 0.5nm 이하 값 이내인 예시적 경우와 같이 서로의 1.5nm 이내이다. 그러한 임의의 경우에, 거리는, 게이트 컷 구조의 1/3 지점 또는 중간 지점 또는 핀(fin)의 게이트 부분의 중간 지점과 같이, 반도체 영역과 게이트 컷 구조의 각각을 통과하는 동일한 가상의 수평면 내에서 또는 일정한 높이에서 측정될 수 있다. 또한, 게이트 컷 구조를 형성하기 위한 개시된 프로세스는 인접한 반도체 디바이스들 사이의 거리에 따라 집적 회로에 걸쳐 상이한 폭을 가질 수 있는 게이트 컷 구조를 생성한다.
실시예에 따르면, 집적 회로는 제1 소스 영역과 제1 드레인 영역 사이에서 연장되는 제1 반도체 영역을 갖는 제1 반도체 디바이스와, 제2 소스 영역과 제2 드레인 영역 사이에서 연장되는 제2 반도체 영역을 갖는 제2 반도체 디바이스를 포함한다. 집적 회로는 제1 반도체 영역 및 제2 반도체 영역 위에서 연장되는 전도성 재료를 포함하는 게이트 층과, 유전체 재료를 포함하는 게이트 컷 구조를 더 포함한다. 게이트 컷 구조는 게이트 층을 차단시키도록 제1 반도체 디바이스와 제2 반도체 디바이스 사이에 존재하는데, 게이트 컷 구조와 제1 반도체 영역 사이의 제1 거리는 게이트 컷 구조와 제2 반도체 영역 사이의 제2 거리와 (예컨대, 두 거리가 서로의 1nm 이내이거나 더 가까운 예시적 경우와 같이) 실질적으로 동일하다.
다른 실시예에 따르면, 집적 회로를 형성하는 방법은 제1 반도체 재료를 포함하는 제1 핀 및 제2 반도체 재료를 포함하는 제2 핀을 형성하는 단계 ― 제1 핀과 제2 핀은 서로 평행하게 연장되고, 제1 핀은 제1 핀의 상단 표면 상에 제1 캡 구조를 갖고, 제2 핀은 제2 핀의 상단 표면 상에 제2 캡 구조를 가짐 ― 와, 제2 핀에 대향하는 제1 핀의 적어도 제1 측면 상에 제1 재료를 포함하는 제1 스페이서 구조를 형성하고, 제1 핀에 대향하는 제2 핀의 적어도 제2 측면 상에 제1 재료를 포함하는 제2 스페이서 구조를 형성하는 단계와, 제1 스페이서 구조와 제2 스페이서 구조 사이의 영역에 제1 재료와 상이한 제2 재료를 증착하는 단계와, 캡 구조를 제거하고 제1 핀 및 제2 핀의 상단 표면 상에 제1 재료를 증착하는 단계와, 제1 스페이서 구조와 제2 스페이서 구조 사이에서 제2 재료를 제거하는 단계와, 제1 스페이서 구조와 제2 스페이서 구조 사이의 영역에 유전체 재료를 증착하는 단계와, 제1 반도체 재료 및 제2 반도체 재료 위에 게이트를 형성하는 단계를 포함하는데, 유전체 재료는 제1 반도체 재료와 제2 반도체 재료 사이에서 게이트를 차단시킨다.
이 기술은, 몇 가지 예를 들자면, finFET(때로는 이중 게이트 트랜지스터 또는 삼중 게이트 트랜지스터라고도 함) 또는 나노와이어 및 나노리본 트랜지스터(때로는 게이트-올-어라운드 트랜지스터라고도 함)를 포함하는 비평면 트랜지스터의 임의의 유형과 함께 사용될 수 있다. 소스 및 드레인 영역은, 예를 들어, 주어진 핀 또는 기판의 도핑된 부분이거나, 또는 에칭 및 교체 소스/드레인 형성 프로세스 동안 증착되는 에피택셜 영역일 수 있다. 소스 및 드레인 영역의 도펀트 유형은 대응하는 트랜지스터의 극성에 따라 달라진다. 게이트 구조는 게이트-퍼스트 프로세스(gate-first process) 또는 게이트-라스트 프로세스(gate-last process)(때로는 교체 금속 게이트 또는 RMG 프로세스라고도 함)로 구현될 수 있다. IV족 재료(예컨대, 실리콘, 게르마늄, 실리콘 게르마늄) 또는 III-V족 재료(예컨대, 갈륨 비소, 인듐 갈륨 비화물)와 같은 임의의 수의 반도체 재료가 트랜지스터를 형성하는 데 사용될 수 있다.
본 명세서에 제공된 기술 및 구조의 사용은, 몇 가지 적절한 예시적 분석 도구를 예로 들자면, 주사/투과 전자 현미경(scanning/transmission electron microscopy: SEM/TEM), 주사 투과 전자 현미경(STEM), 나노빔 전자 회절(nano-beam electron diffraction: NBD 또는 NBED), 및 반사 전자 현미경(reflection electron microscopy: REM)을 포함하는 전자 현미경; 컴포지션 매핑; x-선 결정학 또는 회절(x-ray crystallography or diffraction: XRD); 에너지 분산 x-선 분광법(energy-dispersive x-ray spectroscopy: EDX); 2차 이온 질량 분석(secondary ion mass spectrometry: SIMS); 비행 시간 SIMS(ToF-SIMS); 원자 프로브 이미징 또는 단층 촬영; 국소 전극 원자 프로브(local electrode atom probe: LEAP) 기술; 3D 단층 촬영; 또는 고해상도 물리적 또는 화학적 분석과 같은 도구를 사용하여 검출될 수 있다. 예를 들어, 일부 예시적 실시예에서, 이러한 도구는 본 명세서에서 다양하게 설명된 바와 같이 인접한 반도체 디바이스들의 각각의 반도체 영역과 게이트 컷 구조 사이에 실질적으로 동일한 거리를 나타낼 수 있다(예컨대, 인접한 반도체 디바이스들의 각각의 반도체 영역과 게이트 컷 구조 사이의 거리는 서로의 1nm 이내와 같이 서로의 1.5nm 이하 값 이내임). 일부 다른 예시적 실시예에서, 이러한 도구는 상이한 반도체 디바이스 세트들 사이에서 상이한 크기(예컨대, 상이한 폭)를 갖는 상이한 게이트 컷 구조를 나타낼 수 있다. 일부 다른 예시적 실시예에서, 본 명세서에서 다양하게 설명되는 바와 같이, 모든 게이트 컷 구조와 임의의 인접한 반도체 영역 사이의 거리는 실질적으로 동일하다. 본 개시에 비추어 수많은 구성 및 변형이 명백할 것이다.
아키텍처
도 1은 본 개시의 실시예에 따른, 복수의 반도체 디바이스(102a-102d)를 가로질러 취해진 단면도이다. 반도체 디바이스(102a-102d)의 각각은 삼중 게이트(tri-gate) 또는 GAA(gate-all-around) 트랜지스터와 같은 비평면 금속 산화물 반도체(MOS) 트랜지스터일 수 있지만, 다른 트랜지스터 토폴로지 및 유형도 본 명세서에 제공된 기술로부터 이점을 얻을 수 있다.
알 수 있는 바와 같이, 반도체 디바이스(102a-102d)는 기판(104) 상에 형성된다. 임의의 수의 반도체 디바이스가 기판(104) 상에 형성될 수 있지만, 여기에서는 예로서 4개가 사용된다. 기판(104)은 예를 들어 IV족 반도체 재료(예컨대, 실리콘, 게르마늄 또는 실리콘 게르마늄), III-V족 반도체 재료(예컨대, 갈륨 비소, 인듐 갈륨 비소 또는 인듐 인화물), 및/또는 트랜지스터가 형성될 수 있는 임의의 다른 적절한 재료를 포함하는 벌크 기판일 수 있다. 대안적으로, 기판은 매립된 절연체 층 위에 원하는 반도체 층을 갖는 SOI(semiconductor-on-insulator) 기판일 수 있다(예컨대, 실리콘 이산화물 위의 실리콘). 대안적으로, 기판은 나노와이어 또는 나노리본을 형성하기에 적합한 다층 기판 또는 초격자일 수 있다(예컨대, 실리콘 및 SiGe의 교번 층, 또는 인듐 갈륨 비소 및 인듐 인화물의 교번 층). 임의의 수의 기판이 사용될 수 있다.
각각의 반도체 디바이스(102a-102d)의 반도체 재료는 기판(104)으로부터 형성될 수 있다. 반도체 디바이스(102a-102d)는 각각, 벌크 실리콘 기판으로부터 에칭된 실리콘 핀과 같은, 예를 들어 도시된 바와 같이 기판(104)에 고유할 수 있는(기판 자체로부터 형성될 수 있는) 핀을 포함할 수 있다. 대안적으로, 핀은 하부 기판 상에 증착된 재료로 형성될 수 있다. 하나의 그러한 예시적 경우에, 실리콘 게르마늄(SiGe)의 블랭킷 층(blanket layer)이 실리콘 기판 상에 증착된 다음, 그 기판으로부터 연장되는 복수의 SiGe 핀을 형성하도록 패터닝 및 에칭될 수 있다. 다른 그러한 예에서는, 소위 종횡비 트래핑 기반 프로세스(aspect ratio trapping based process)에서 비-고유 핀(non-native fins)이 형성될 수 있는데, 여기서는 고유 핀(native fins)이 핀형 트렌치를 남기도록 에칭되고, 그런 다음 트렌치는 대안적 반도체 재료(예컨대, IV족 또는 III-V족 재료)로 충전될 수 있다. 또 다른 실시예에서, 핀은 게이트 형성 프로세스 동안 나노와이어 및 나노리본의 형성을 용이하게 하는 재료의 교번 층(예컨대, 실리콘 및 SiGe의 교번 층)을 포함하는데, 게이트 형성 프로세스에서는 교번 층의 한 유형이 선택적으로 에칭되어 채널 영역 내에서 다른 유형의 교번 층을 자유롭게 함으로써, 다음에 GAA(gate-all-around) 프로세스가 수행될 수 있게 한다. 다시 말하지만, 교번 층은 블랭킷 증착된 후 핀으로 에칭되거나, 핀형 트렌치로 증착될 수 있다.
추가로 알 수 있는 바와 같이, 인접한 반도체 디바이스들은 실리콘 산화물을 포함할 수 있는 유전체 충전물(dielectric fill)(106)에 의해 분리된다. 유전체 충전물(106)은 임의의 인접한 반도체 디바이스들 사이에 얕은 트렌치 분리(shallow trench isolation: STI)를 제공한다. 유전체 충전물(106)은 실리콘 이산화물, 알루미늄 산화물, 또는 산탄화질화물(oxycarbonitride)과 같은 임의의 적절한 유전체 재료일 수 있다.
반도체 디바이스(102a)에 초점을 맞추지만 모든 반도체 디바이스에 적용가능하며, 반도체 디바이스(102a)는 서브핀 영역(subfin region)(108) 및 반도체 영역(110)을 포함한다. 일부 실시예에 따르면, 서브핀 영역(108)은 기판(104)과 동일한 반도체 재료를 포함하고, 유전체 충전물(106)과 인접한다. 일부 실시예에 따르면, 반도체 영역(110)은 유전체 충전물(106)의 상단 표면 위에서 연장되고, 트랜지스터에 대한 활성 영역(예컨대, 게이트 바로 아래의 반도체 영역)을 제공한다.
위에서 언급한 바와 같이, 반도체 영역(110)은 반도체 재료의 핀, 또는 소스 영역과 드레인 영역 사이에서 연장하는 여러 나노와이어 또는 나노리본을 나타낼 수 있다. 소스 및 드레인 영역은 이 특정 단면에 도시되지 않는다. 일부 실시예에 따르면, 소스 및 드레인 영역은 에칭 및 교체 프로세스에서 핀 상에 제공되는 에피택셜 영역이다. 다른 실시예에서, 소스 및 드레인 영역 중 하나 또는 둘 모두는 예를 들어 핀 또는 기판의 주입 도핑된 고유 부분일 수 있다. 소스 및 드레인 영역에 적합한 임의의 반도체 재료(예컨대, IV족 및 III-V족 반도체 재료)가 사용될 수 있다. 소스 및 드레인 영역은 접촉 저항을 개선하기 위해 라이너(liners) 및 캡핑 층(capping layers)과 같은 다수의 층을 포함할 수 있다. 그러한 임의의 경우에, 소스 및 드레인 영역의 조성 및 도핑은 트랜지스터의 극성에 따라 동일하거나 상이할 수 있다. 예에서, 예컨대, 하나의 트랜지스터는 p형 MOS(PMOS) 트랜지스터이고 다른 트랜지스터는 n형 MOS(NMOS) 트랜지스터이다. 임의의 수의 소스 및 드레인 구성 및 재료가 사용될 수 있다.
일부 실시예에서는, 매립 전도성 층(112)이 기판 내에서 하나 이상의 반도체 디바이스에 인접하게 제공된다. 도시된 예에서, 매립 전도성 층(112)은 반도체 디바이스(102b)와 반도체 디바이스(102c) 사이에 있는 기판(104)의 부분 내에 제공된다. 매립 전도성 층(112)은 텅스텐, 몰리브덴, 루테늄, 코발트, 구리, 알루미늄, 또는 은 중 임의의 것을 포함할 수 있는 임의의 금속 또는 금속 합금과 같은 임의의 전도성 재료일 수 있다. 일부 실시예에 따르면, 매립 전도성 층(112)은 집적 회로의 다양한 반도체 디바이스에 VDD 또는 VSS 전력 레일을 제공한다. 일부 실시예에 따르면, 매립 전도성 층(112)과 임의의 이웃하는 반도체 디바이스들 사이에 전기적 분리를 제공하기 위해 매립 전도성 층(112)의 양측에 라이너 유전체 층(114)이 제공된다. 라이너 유전체 층(114)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 라이너 유전체 층(114)은 2 내지 6 nm와 같이 비교적 얇거나, 주어진 애플리케이션에 대해 이웃하는 반도체 디바이스들로부터 매립 전도성 층(112)을 전기적으로 분리하는 한, 더 얇을 수 있다.
일부 실시예에 따르면, 게이트 층(116)은 반도체 디바이스(102a-102d)의 반도체 영역(110) 위에서 연장된다. 반도체 영역(110)과 게이트 층(116) 사이에는 게이트 유전체 층이 또한 존재할 것이지만 명료성을 위해 도시되지 않았음에 유의해야 한다. 게이트 층(116)은 금속, 금속 합금, 또는 도핑된 폴리실리콘과 같은 임의의 충분히 전도성인 재료를 포함할 수 있다. 일부 실시예에 따르면, 게이트 층(116)은 게이트 컷(118) 또는 게이트 컷(120)과 같은 게이트 컷 구조에 의해 임의의 인접한 반도체 디바이스들 사이에서 차단될 수 있다. 게이트 컷 구조는 특정 반도체 디바이스들에 대한 전기적으로 분리된 게이트를 형성하도록 게이트 층(116)의 부분들을 서로 효과적으로 분리한다. 도시된 예에서, 게이트 층(116)의 일부는 반도체 디바이스(102a, 102b) 모두의 게이트를 연결하는 반면, 게이트 컷(118) 및 게이트 컷(120)은 반도체 디바이스(102c) 위에서만 게이트 층(116)의 부분을 분리한다. 유사하게, 게이트 컷(120)은 오로지 반도체 디바이스(102d) 위에서 게이트 층(116)의 부분을 분리한다.
게이트 컷(118 및 120)의 각각은 유전체 재료와 같은 충분히 절연성인 재료로 형성될 수 있다. 게이트 컷(118 및 120)을 위한 예시적 재료는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함한다. 일부 실시예에 따르면, 게이트 컷(118) 및 게이트 컷(120)은, 본 명세서에서 논의되는 바와 같이, 반도체 디바이스(102b)와 반도체 디바이스(102c) 사이의 중간 지점에서 게이트 컷(118)을 자기 정렬하고 또한 반도체 디바이스(102c)와 반도체 디바이스(102d) 사이의 중간 지점에서 게이트 컷(120)을 자기 정렬하는 스페이서 프로세스를 사용하여 형성된다. 따라서, 게이트 컷 구조들은 각각, 인접한 반도체 디바이스들의 인접한 반도체 영역들(110)로부터 거리 d에서 정렬될 수 있다. 위에서 언급한 바와 같이, 각각의 거리 d는 실질적으로 동일하다(예컨대, 각각의 거리 d는 서로의 1nm 이내, 또는 서로의 5옹스트롬 이내이다). 거리 d는 애플리케이션들 사이에서 변할 수 있지만, 일부 예에서는 약 5 nm와 약 25 nm 사이이다. 또한, 거리 d는, 점선(122)을 갖는 도시된 예와 같이, 핀뿐만 아니라, 게이트 컷(118 및 120)의 각각을 통과하는 가상의 수평면에서 거리 d가 측정되는 예시적 경우와 같이 일관된 방식으로 측정될 수 있음에 유의한다. 주어진 게이트 컷 구조의 크기는 인접한 반도체 구조들 사이의 거리에 의해 결정되기 때문에, 상이한 크기(예컨대, 상이한 폭)의 게이트 컷 구조가 집적 회로를 가로질러 형성될 수 있다. 도시된 예에서는, 반도체 디바이스들(102b 및 102c)에 비해 반도체 디바이스들(102c 및 102d)이 서로 더 가깝기 때문에, 게이트 컷(120)은 게이트 컷(118)보다 더 작은 폭을 갖는다. 또한, 게이트 컷 구조는 전통적인 리소그래피 패터닝에 의존하지 않기 때문에 매우 작게 만들어 질 수 있다. 일부 실시예에서, 게이트 컷(118) 및 게이트 컷(120)은 각각 약 5 nm와 약 20 nm 사이의 폭을 갖는다.
제조 방법론
도 2a 내지 도 2la는 본 개시의 실시예에 따른, 자기 정렬된 게이트 컷 구조로 구성된 집적 회로를 형성하기 위한 예시적 프로세스를 집합적으로 도시하는 단면도 또는 평면도이다. 각 도면은 해당 시점까지의 프로세스 흐름으로부터 초래되는 예시적 구조를 보여주므로, 도시된 구조는 프로세스 흐름이 계속됨에 따라 진전되어 도 2l 및 2la에 도시된 구조에서 끝나는데, 이는 도 1에 설명된 구조와 유사하다. 이러한 구조는 예를 들어 디지털 로직 셀 및/또는 메모리 셀 및 아날로그 혼합 신호 회로를 포함하는 (예컨대, 프로세서 또는 메모리 칩과 같은) 전체 집적 회로의 일부일 수 있다. 따라서, 도시된 집적 회로 구조는 도시되지 않은 다른 집적 회로를 포함하는 더 큰 집적 회로의 일부일 수 있다. 예시적 재료 및 프로세스 파라미터가 주어지지만, 인식되는 바와 같이 본 개시는 임의의 그러한 특정 재료 또는 파라미터에 제한되는 것으로 의도되지 않는다. 도면에서 추가 알파벳의 사용은 프로세스 흐름에서 동일한 시간에 상이한 방향에서 본 도면을 나타낸다(예컨대, 도 2h 및 도 2ha는 동일한 시점에 두 개의 상이한 방향에서 본 구조를 도시함).
도 2a는 본 개시의 실시예에 따른, 기판(104)으로부터 연장되는 반도체 디바이스(102a-102d)의 핀 세트를 통해 수직으로 취해진 단면도를 도시한다. 기판(104) 및 핀 뿐만 아니라 유전체 충전물(202)에 대한 예시적 구성 및 재료에 관한 이전의 관련 논의는 여기에서도 동일하게 적용 가능하다. 핀은 도시된 바와 같이 기판에 고유하거나, 기판에 고유하지 않거나, 또는 나노와이어 또는 나노리본을 형성하는 데 적합한 다층 핀일 수 있다. 마찬가지로, 핀은 예를 들어 트랜지스터 극성에 대해 교번할 수 있다. 예를 들어, 제1 로직 또는 메모리 셀을 위해, 반도체 디바이스(102a)의 핀은 NMOS 재료 핀(예컨대, p형 도펀트로 도핑된 실리콘 핀)을 포함할 수 있고 반도체 디바이스(102b)의 핀은 PMOS 재료 핀(예컨대, SiGe 핀 또는 n형 도펀트로 도핑된 실리콘 핀)을 포함할 수 있다. 유사하게, 반도체 디바이스(102c 및 102d)의 핀은 제2 로직 또는 메모리 셀을 위해 PMOS 재료 핀 및 NMOS 재료 핀을 각각 포함할 수 있다. 아날로그 혼합 신호 섹션, 입력/출력 섹션, 무선 주파수 또는 변환기 섹션과 같은, 메모리 또는 로직 섹션 이외의 집적 회로 섹션에 포함된 핀을 포함하여 수많은 다른 구성이 사용될 수 있다.
이 예시적 경우에는, 후속 처리 동안 핀에 어느 정도의 보호를 제공하기 위해 각 핀의 상단에 보호 층 또는 캡(204)이 남겨진다. 충전 유전체(202)가 산화물(예컨대, 실리콘 이산화물)인 경우에, 캡(204)은, 충전 유전체(202)에 대한 에칭 선택성을 제공하기 위해, 예를 들어, 질화물, 산질화물, 탄화물 또는 산탄화질화물일 수 있다. 추가로 알 수 있는 바와 같이, 리소그래피 마스크(205)는 매립 전력 레일이 증착될 트렌치가 에칭되는 개구를 제공하도록 패터닝된다. 리소그래피 마스크(205)는 예를 들어 포토레지스트, 또는 트렌치를 형성할 수 있도록 원하는 에칭 선택성을 제공하는 하나 이상의 층(예컨대, 탄소 하드 마스크 또는 반사 방지 코팅 필름 또는 실리콘 산질화물)과 같은 임의의 적절한 마스크일 수 있다. 트렌치 에칭 방식과 관련하여 마스크(205) 및 캡(204)의 동일한 에칭 선택성이 주어지면, 마스크(205)가 캡(204)의 에지에 완벽하게 정렬될 필요는 없다는 점에 유의한다.
매립 전력 레일이 증착될 트렌치를 에칭하기 위해 임의의 수의 습식 및/또는 건식 에칭 기술이 사용될 수 있다. 이 예시적 경우에, 에칭 방식은, 마스크(205)의 개구에 의해 노출된 임의의 충전 유전체(202)(예컨대, 실리콘 이산화물)를 제거하는, 캡(204) 및 마스크(205)에 선택적인 유전체 건식 에칭을 포함한다. 기판의 하부(base)에 도달하면, 예시적 에칭 방식은 기판(104) 내의 트렌치의 나머지(예컨대, 점선 아래 영역)를 에칭하기 위한 반응성 이온 에칭(reactive ion etch: RIE)을 포함한다. 치수는 예시적 실시예마다 다양할 수 있지만, 하나의 예시적 경우에, 기판(104) 내의 에칭된 트렌치의 바닥으로부터 캡(204)의 상단까지의 총 높이는 250nm 이상일 수 있으며, RIE에 의해 에칭된 기판(104)의 부분은 50 내지 100 nm 범위에 있고, 그 위의 핀은 50 내지 200 nm(예컨대, 60 내지 130 nm) 범위의 높이를 가지며, 캡(204)은 5 내지 75 nm 범위의 높이를 갖는다. 핀의 폭은 예를 들어 5 내지 200 nm 범위에 있을 수 있다. 이웃하는 핀들 사이의 피치는 예를 들어 25 내지 600 nm 범위에 있을 수 있다. 일부 그러한 예시적 실시예에서, 핀의 폭 대 높이 종횡비는 약 1:5 내지 1:50의 범위에 있는데, 예컨대, 핀이 중간 지점에서 약 5nm의 폭 및 약 200nm의 높이를 갖는 특정 예시적 경우에는 1:40의 폭 대 높이 종횡비를 제공한다.
도 2b는 본 개시의 실시예에 따른, 마스크(205)의 제거, 유전체 라이너(206)의 형성 및 전도성 재료(208)의 증착 후의 도 2a에 도시된 구조의 단면도이다. 마스크(205)는 선택적 습식 화학적 에칭과 같은 임의의 적절한 수단에 의해 제거될 수 있다. 구조에서 마스크(205)가 없어지면, 유전체 라이너(206)가 형성될 수 있다. 하나의 예시적 경우에, 유전체 라이너(206)는 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 사용하여 전체 구조 위에 등각으로 증착된다. 그런 다음, 일부 실시예에서 충전 유전체(202) 및 캡(204)에 선택적인 방향성 에칭을 사용하여 수평 위치의 과잉 유전체 라이너(206) 재료가 제거되지만, 반드시 그럴 필요는 없다. 결과적인 유전체 라이너(206)는 예를 들어 0.5 내지 5 nm 범위의 두께를 가질 수 있다. 보다 일반적인 의미에서, 유전체 라이너(206)는 전도성 재료(208)가 트렌치의 측벽을 정의하는 이웃하는 핀과 접촉하지 않도록 절연하기에 적합한 임의의 두께를 가질 수 있다. 일부 예시적 실시예에서, 유전체 라이너(206)는 예를 들어, 실리콘 산화물 또는 실리콘 질화물과 같은, 산화물, 질화물, 또는 탄화물로 구현될 수 있다. 그러한 일 실시예에서, 충전 유전체(202)가 산화물이고 캡(204)이 실리콘 질화물인 경우, 유전체 라이너(206)는 충전 유전체(202) 및 캡(204)에 대한 에칭 선택도를 제공하기 위해 고밀도 실리콘 산화물로 구현된다.
유전체 라이너(206)가 형성되면, 예를 들어, 전기도금, CVD, PVD 또는 ALD에 의해 전도성 재료(208)가 증착될 수 있다. 트렌치 밖으로(예컨대, 캡 층(204) 위로) 연장되는 임의의 초과량의 전도성 재료(208)는 화학 기계적 연마(CMP)와 같은 평탄화/연마 기술을 통해 연마될 수 있다. 전도성 재료(208)는 텅스텐, 몰리브덴, 루테늄, 코발트, 구리, 알루미늄, 은, 또는 이들의 합금과 같은 임의의 수의 전도성 재료일 수 있다. 또한, 전도성 재료(208)는 임의의 원하는 거리에 대해 핀에 평행하게 연장될 수 있음에 유의한다.
도 2c는 실시예에 따른, 전도성 재료(208)를 리세스(recess)하고 이어서 전도성 재료(208) 위에 또 다른 유전체 충전물(202')을 재형성한 후의 도 2b에 도시된 구조의 단면도이다. 일부 예시적 경우에, 전도성 재료(208)의 리세스는 유전체(202), 캡(204), 및 유전체 라이너(206)를 충전하기 위해 선택적인 것인 등방성 금속 에칭 프로세스를 사용하여 달성된다. 리세스의 깊이는 최종 매립 전력 레일의 원하는 높이에 의존할 것이지만, 일부 예시적 경우에는 20 내지 200 nm(예컨대, 50 내지 130 nm)의 범위에 있다. 리세스된 전도성 재료(208)의 높이도 또한 변할 수 있지만, 일부 예시적 경우에는 약 20 내지 500 nm(예컨대, 30 내지 90 nm)의 범위에 있다.
실시예에 따르면, 전도성 재료(208)의 리세스 이후에, 트렌치를 충전하기 위해 다른 유전체 충전물(202')이 증착되고, 이는 유전체 충전물(202)과 유전체 충전물(202') 모두가 함께 다시 리세스되기 전에 평탄화된다. 일부 실시예에서, 유전체 충전물(202')은 유전체 충전물(202)과 동일한 재료이다. 유전체 라이너(206)도 이 프로세스에서 리세스됨에 유의한다. 그러한 일부 경우에, 핀은 실리콘이고, 실리콘 핀에 대한 단일 에칭 선택성을 허용하기 위해 유전체 라이너(206)와 함께 충전 유전체(202 및 202')는 산화물(예컨대, 실리콘 이산화물)이다. 일부 예시적 경우에, 리세스된 전도성 재료(208) 위에 남아 있는 충전 유전체(202')의 나머지 두께는 약 5 내지 25nm의 범위에 있다(예컨대, 15nm).
도 2d는 일 실시예에 따른 스페이서 구조(210)의 형성 후의 도 2c에 도시된 구조의 단면도이다. 스페이서 구조(210)는 처음에 모든 노출된 표면 위에 스페이서 재료를 증착하고, 그 다음 이방성 에칭 프로세스(예컨대, RIE)를 사용하여 스페이서 재료를 에치백(etching back)함으로써 형성될 수 있다. 방향성 에칭 프로세스는 스페이서 재료가 수평 표면에서는 제거되지만 핀의 측벽을 따라 그리고 캡(204)의 측벽 상에도 남겨지는 결과를 가져온다. 따라서 스페이서 구조(210)의 높이는 캡(204)의 두께 및 충전 유전체(202)의 상단 표면 위에서 연장되는 핀의 높이에 의해 결정된다. 일부 실시예에 따르면, 일반적인 게이트 스페이서와 달리, 스페이서 구조(210)는 비정질 실리콘(a-Si) 또는 비정질 게르마늄(a-Ge)과 같은 비정질 반도체 재료를 포함한다. 폭은 애플리케이션에 따라 변할 수 있지만, 스페이서 구조(210)는 약 5 nm와 약 15 nm 사이의 폭을 가질 수 있다. 스페이서 구조(210)의 상단 코너는 에칭될 수 있고, 에치백 프로세스로 인해 (도시된 바와 같이) 경사진 프로파일을 표시할 수 있다. 이전에 언급된 바와 같이, 캡(204)의 높이가 유전체 충전물(202)의 상단 표면 위에서 연장되는 핀의 높이보다 클 수 있다는 점에서 도 2d는 축척대로 그려진 것이 아닐 수 있다.
도 2e는 일 실시예에 따른, 충전 재료(212)의 형성 및 캡(204)의 제거 후의 도 2d에 도시된 구조의 단면도이다. 충전 재료(212)는 인접한 반도체 디바이스들로부터의 인접한 스페이서 구조들 사이의 영역을 실질적으로 채운다. 일부 실시예에 따르면, 충전 재료(212)는 최종 구조에서 잠재적인 게이트 컷을 위한 위치를 표시한다. 충전 재료(212)는 충전 재료(212)와 스페이서 구조(210) 사이에 충분한 에칭 선택성이 존재할 수 있도록 스페이서 구조(210)의 반도체 재료와 상이한 다른 반도체 재료일 수 있다. 일부 예에서, 충전 재료(212)는 비정질 실리콘 게르마늄(a-SiGe)인 반면, 스페이서 구조(210)는 비정질 실리콘(a-Si)이다. 일부 다른 예에서, 충전 재료(212)와 스페이서 구조(210) 모두는 a-SiGe를 포함하지만, 두 재료 사이에 충분한 에칭 선택성이 달성될 수 있도록 상이한 게르마늄 농도를 갖는다. 충전 재료(212)는 CVD, 플라즈마 강화 화학적 기상 증착(PECVD), 또는 물리적 기상 증착(PVD)과 같은 임의의 통상적인 증착 기술을 사용하여 증착될 수 있고, 이어서 연마 프로세스(예컨대, CMP를 사용함)가 충전 재료(212)의 상단 표면을 평탄화할 수 있다.
도 2f는 실시예에 따른, 캡(204)의 제거로부터 남겨진 리세스를 충전하여 캡핑 구조(214)를 형성한 후의 도 2e에 도시된 구조의 단면도이다. 일부 실시예에 따르면, 리세스는 스페이서 구조(210)와 동일한 재료로 충전되므로, 캡핑 구조(214)는 핀의 측벽 및 상단 표면 위에서 동일한 재료를 포함한다. 따라서, 캡핑 구조(214)는 a-Si, a-Ge, 또는 a-SiGe로 구성될 수 있다. 캡핑 구조(214)의 상단 표면은 하나 이상의 CMP 프로세스를 사용하여 평탄화될 수 있다. 증착 후 캡핑 구조 재료의 불균일성으로 인해 다수의 CMP 스테이지가 사용될 수 있다.
도 2g는 실시예에 따른, 캡핑 구조(214)의 임의의 경사진 코너 아래로 다시 연마하고 게이트 캡 구조(216)를 증착하여 추가 트랜지스터 구조를 형성한 후의 도 2f에 도시된 구조의 단면도이다. 게이트 캡 구조(216)는 핀의 길이에 수직으로 이어지는 유전체 재료의 스트립일 수 있다. 일부 실시예에서, 게이트 캡 구조(216)는 실리콘 질화물을 포함한다. 게이트 캡 구조(216)가 증착되고 스트립으로 패터닝되면, 다양한 트랜지스터의 위치를 정의하고 트랜지스터 각각에 대한 소스 및 드레인 영역을 형성하기 위해 추가적인 트랜지스터 형성 단계가 발생할 수 있다.
도 2ga 및 2gb는 일부 예시적 실시예에 따른, 트랜지스터 위치 및 소스/드레인 영역을 정의하는 데 사용되는 프로세스의 평면도를 도시한다. 도 2ga에 도시된 바와 같이, 게이트 캡 구조(216)는 핀(218) 및 핀(220)의 상이한 섹션에 걸쳐 패터닝된다. 게이트 캡 구조(216)가 패터닝되면, 핀(218 및 220) 주위에서 게이트 캡 구조(216)에 의해 덮이지 않은 다른 모든 반도체 재료는 에칭된다(핀(218 및 220)은 얇은 실리콘 산화물과 같은 얇은 유전체 층에 의해 보호될 수 있음). 반도체 핀에 관한 임의의 이전 논의는 핀(218)과 핀(220) 모두에 적용된다. 게이트 캡 구조(216)의 폭은 트랜지스터의 게이트 길이를 정의하고, 5nm 내지 200nm 범위의 임의의 값일 수 있다. 게이트 캡 구조(216)는 (도시된 바와 같이) 서로 등거리가 되도록 패터닝될 수 있지만, 이것이 요구되는 것은 아니다.
도 2gb는 일부 실시예에 따른, 핀(218 및 220)을 따라 개별 트랜지스터를 정의하기 위해 수행되는 추가 트랜지스터 형성 단계를 도시한다. 게이트 캡 구조(216)는 예를 들어 게이트 캡 구조(216)의 재료(예컨대, 실리콘 질화물)를 선택적으로 제거하는 건식 또는 습식 에천트를 사용하여 제거된다. 게이트 캡 구조(216)의 제거는 핀(218 및 220)에 직각으로 연장되는 충전 재료(212) 및 캡핑 구조(214)의 패턴을 노출시킨다. 일부 실시예에 따르면, 캡핑 구조(214)는 각각의 핀 위 및 주변에서 관찰되는 반면, 충전 재료(212)는 각각의 인접한 캡핑 구조(214) 쌍 사이에서 관찰된다. 게이트 캡 구조(216)에 의해 마스킹되었던 반도체 재료(예컨대, 충전 재료(212) 및 캡핑 구조(214) 둘 다)의 측벽을 따라 게이트 스페이서(222)가 형성된다. 게이트 스페이서(222)는 스페이서 구조(210)를 형성하는 데 사용된 것과 유사한 에치백 프로세스를 사용하여 형성될 수 있다. 게이트 스페이서(222)는 실리콘 질화물, 실리콘 산질화물, 또는 탄소 또는 붕소 도펀트를 포함하는 층들의 임의의 제형(formulation)과 같은 유전체 재료를 포함할 수 있다.
게이트 스페이서(222)의 형성에 이어, 일부 실시예에 따르면, 핀(218 및 220)의 노출된 부분의 위치에 소스 또는 드레인 영역(224)이 형성된다. 소스 및 드레인 영역은 위에서 논의된 임의의 기술을 사용하여 형성될 수 있다.
일부 실시예에 따르면, 소스 또는 드레인 영역(224)의 형성과 같은 추가 트랜지스터 구조를 형성하는 데 사용되는 프로세스는, 충전 재료(212)와 캡핑 구조(214) 중 어느 하나 또는 둘 모두의 재료에 영향을 미치는 고온 프로세스를 수반할 수 있다. 충전 재료(212) 또는 캡핑 구조(214)가 비정질 재료를 포함하는 예에서, 고온의 적용은 비정질 재료가 부분적으로 결정화되어 다결정 재료가 되게 할 수 있다. 따라서, 일부 실시예에 따르면, 캡핑 구조(214)의 비정질 실리콘은 폴리실리콘이 될 수 있고, 충전 재료(212)의 비정질 실리콘 게르마늄은 다결정 실리콘 게르마늄이 될 수 있다.
도 2h는 실시예에 따른, 마스크 재료(226)를 형성한 후의 도 2g에 도시된 구조의 단면도이다. 마스크 재료(226)는 도 2ha에서 보다 명확하게 알 수 있는 바와 같이 충전 재료(212)의 특정 영역을 노출시키고 충전 재료(212)의 다른 영역을 보호하는 데 사용될 수 있다. 마스크 재료(226)는 임의의 유형의 포토레지스트 또는 탄소 하드 마스크(CHM)와 같은 하드 마스크 재료일 수 있다. 충전 재료(212)와 캡핑 구조(214) 사이에서의 선택적 에칭으로 인해, 마스크 재료(226)는 충전 재료(212) 위에서 완벽한 정렬을 요구하지 않는다는 점에 유의한다.
도 2ha는 마스크 재료(226) 내의 개구(228)가 점선에 의해 식별되는 도 2h에 도시된 예시적 구조의 평면도를 도시한다. 명확성을 위해 마스크 재료(226) 자체는 도시되지 않는다. 도면에서 관찰되는 바와 같이, 충전 재료(212)의 일부 영역은 이들이 임의의 개구(228) 내에 있을 때 노출되는 반면, 충전 재료(212)의 다른 영역은 마스크 재료(226) 바로 아래(예컨대, 점선 박스 외부의 모든 곳)에서 보호된다. 충전 재료(212)의 임의의 수의 영역을 노출시키기 위해 임의의 마스크 재료(226) 패턴이 생성될 수 있다.
도 2i는 실시예에 따른, 충전 재료(212)의 노출된 영역을 제거한 후의 도 2ha에 도시된 구조의 평면도를 도시한다. 캡핑 구조(214)의 임의의 노출된 부분을 유지하면서 충전 재료(212)를 선택적으로 제거하기 위해 습식 또는 건식 에천트 프로세스가 사용될 수 있다. 충전 재료(212)가 SiGe를 포함하고 캡핑 구조(214)가 Si를 포함하는 예에서, SiGe는 600W와 800W 사이의 마이크로파 전력 및 약 300mTorr와 약 400mTorr 사이의 압력에서 CF4를 포함하는 플라즈마에서 에칭될 수 있다. 마스크 재료(226)에 의해 보호되는 충전 재료(212)의 영역은 에칭에 의해 영향을 받지 않는다. 일부 실시예에 따르면, 게이트 컷이 형성되어야 하는 영역에서 충전 재료(212)가 제거된다.
도 2j는 실시예에 따른, 마스크 재료(226)를 제거하고 충전 재료(212)의 노출된 영역의 제거 후에 남겨진 리세스 내에 게이트 컷 구조(230)를 형성한 후의 도 2i에 도시된 구조의 평면도를 도시한다. 일부 실시예에 따르면, 게이트 컷 구조(230)는 ALD, CVD, 또는 이들의 어떤 조합과 같은 임의의 표준 증착 기술을 사용하여 형성된다. 게이트 컷 구조(230)는 유전체 재료와 같은 전기적으로 충분히 절연성인 임의의 재료로 형성될 수 있다. 일부 실시예에서, 게이트 컷 구조(230)는 실리콘 질화물을 포함한다. 게이트 컷 구조 재료는 예를 들어 CMP를 사용하여 증착 후 다시 연마될 수 있다. 이 스테이지에서, 인접한 캡핑 구조들(214) 사이의 일부 영역은 게이트 컷 구조(230)를 포함하는 반면, 다른 영역은 충전 재료(212)를 포함한다. 집적 회로 설계에 따라 게이트 컷 구조(230) 및 충전 재료(212)의 임의의 패턴이 사용될 수 있다.
도 2k는 실시예에 따른, 모든 충전 재료(212) 및 캡핑 구조(214)를 제거한 후의 도 2j에 도시된 구조의 평면도를 도시한다. 충전 재료(212)와 캡핑 구조(214) 둘 다를 함께 제거하기 위해 습식 또는 건식 에천트 프로세스가 사용될 수 있다. 충전 재료(212)가 SiGe를 포함하고 캡핑 구조(214)가 Si를 포함하는 예에서, 실질적으로 동일한 속도로 SiGe 및 Si 둘 다를 통해 에칭하기 위해 이방성 RIE 프로세스가 사용될 수 있다. 이 RIE 프로세스는 기판(104)으로부터 핀을 초기에 형성하는데 사용되는 프로세스와 유사할 수 있다. 스페이서 구조(222)는 에칭 프로세스 후에 남겨져서 게이트 재료가 증착될 트렌치를 정의함에 유의한다.
캡핑 구조(214)의 제거는 다양한 반도체 디바이스의 핀 부분을 노출시킨다. 도 2k에서 4개의 특정 반도체 디바이스(232-238)가 식별된다. 이 예에서, 게이트 컷 구조(230)의 존재로 인해, 반도체 디바이스(232)의 게이트는 반도체 디바이스(234)의 게이트로부터 분리될 것이다. 또한, 이 예에서, 반도체 디바이스(236)와 반도체 디바이스(238) 사이에는 게이트 컷 구조(230)가 없기 때문에, 반도체 디바이스들(236 및 238)의 게이트는 함께 접속될 것이다. 이러한 방식으로, 다양한 반도체 디바이스는 게이트 컷 구조(230)의 패턴에 따라 서로 분리되거나 함께 접속된 게이트를 가질 수 있다.
각 반도체 디바이스의 반도체 영역(231)의 형성을 완료하기 위한 나머지 단계들은 프로세스의 이 스테이지에서 수행될 수 있음에 유의해야 한다. 일부 예에서, GAA 구조의 경우에 이것은 노출된 반도체 영역(231) 위에서의 게이트 유전체 층의 증착 및/또는 희생 층의 제거를 포함한다. 게이트 유전체 층은 (실리콘 이산화물 및/또는 하이-k 유전체 재료과 같은) 임의의 적절한 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료의 예는, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 또는 납 아연 니오베이트를 포함한다.
도 2l은 실시예에 따른, 충전 재료(212) 및 캡핑 구조(214)에 의해 이전에 점유된 모든 영역에 게이트 층(240)을 형성한 후의 도 2k에 도시된 구조의 평면도를 도시한다. 게이트 층(240)은 금속, 금속 합금, 또는 폴리실리콘과 같은 임의의 전도성 재료를 포함할 수 있다. 게이트 층(240)은, 몇 가지 예를 들자면, 전기도금, 무전해 도금, CVD, PECVD, ALD, 또는 PVD를 사용하여 증착될 수 있다. 일부 실시예에 따르면, 게이트 층(240)은 복수의 상이한 반도체 디바이스의 반도체 영역 위에서 연장되도록 복수의 병렬 핀 위에서 수직으로 연장된다. 일부 실시예에 따르면, 게이트 층(240)의 다양한 부분들을 서로 전기적으로 분리하기 위해 각각의 게이트 층(240)은 게이트 컷 구조들(230) 중 하나 이상에 의해 차단될 수 있다. 도 2la는 게이트 컷 구조(230a 및 230b)가 인접한 반도체 디바이스들 사이에서 게이트 층(240)의 전체 두께를 절단하는 방법을 보여주는 도 2l의 동일한 예시적 구조의 단면도를 도시한다.
위에서 언급한 바와 같이, 희생 게이트 재료의 제조 프로세스 동안 스페이서 구조(210)의 사용으로 인해, 게이트 컷 구조(230a 및 230b)는 인접한 반도체 디바이스들 사이의 중간 지점에서 자기 정렬된다. 또한, 주어진 게이트 컷 구조의 크기는 인접한 반도체 구조들 사이의 원래 거리에 의해 결정되기 때문에, 집적 회로에 걸쳐 상이한 크기(예컨대, 상이한 폭)의 게이트 컷 구조가 형성될 수 있다. 도시된 예에서, 좌측 게이트 컷 구조(230a)는 우측 게이트 컷 구조(230b)보다 더 넓다.
도 3은 본 개시의 실시예에 따른 칩 패키지(300)의 예시적 실시예를 도시한다. 알 수 있는 바와 같이, 칩 패키지(300)는 하나 이상의 다이(302)를 포함한다. 하나 이상의 다이(302)는 본 명세서에 개시된 임의의 반도체 디바이스와 같은 반도체 디바이스를 갖는 적어도 하나의 집적 회로를 포함할 수 있다. 일부 예시적 구성에서, 하나 이상의 다이(302)는 다이 상에 형성된 다른 디바이스 또는 칩 패키지(300)에 접속된 다른 디바이스와 인터페이스하는 데 사용되는 임의의 다른 회로를 포함할 수 있다.
추가로 알 수 있는 바와 같이, 칩 패키지(300)는 패키지 기판(306)에 본딩된 하우징(304)을 포함한다. 하우징(304)은 임의의 표준 또는 독점적 하우징일 수 있고, 칩 패키지(300)의 구성요소에 대해 예를 들어 전자파 차폐 및 환경 보호를 제공할 수 있다. 하나 이상의 다이(302)는, 몇 가지 예를 들자면, 솔더 범프, 볼 그리드 어레이(BGA), 핀, 또는 와이어 본드와 같은 임의의 수의 표준 또는 독점적 접속 메커니즘에 의해 구현될 수 있는 접속부(308)를 사용하여 패키지 기판(306)에 전도가능하게 결합될 수 있다. 패키지 기판(306)은 임의의 표준 또는 독점적 패키지 기판일 수 있지만, 일부 경우에는 패키지 기판(306)의 면들 사이에서 또는 각 면 상의 상이한 위치들 사이에서 유전체 재료를 통해 연장되는 전도성 경로(예컨대, 전도성 비아 및 라인을 포함함)를 갖는 유전체 재료를 포함한다. 일부 실시예에서, 패키지 기판(306)은 1밀리미터 미만(예컨대, 0.1밀리미터와 0.5밀리미터 사이)의 두께를 가질 수 있지만, 임의의 수의 패키지 지오메트리가 사용될 수 있다. 예를 들어 인쇄 회로 기판(PCB)과 전도가능하게 접촉하기 위해 패키지 기판(306)의 반대 면에는 추가적인 전도성 접촉부(312)가 배치될 수 있다. 패키지 기판(306)의 두께를 통해 하나 이상의 비아(310)가 연장되어 하나 이상의 접속부(308)와 하나 이상의 접촉부(312) 사이에 전도성 경로를 제공한다. 비아(310)는 도시의 용이함을 위해 패키지 기판(306)을 통한 단일 직선 기둥으로 도시되지만, 다른 구성이 사용될 수 있다(예컨대, 다마신, 이중 다마신, 관통 실리콘 비아, 또는 내부의 하나 이상의 중간 위치와 접촉하기 위해 기판(306)의 두께를 통해 구불구불하게 진행하는 상호접속 구조). 또 다른 실시예에서, 비아(310)는 다수의 더 작은 적층 비아에 의해 제조되거나, 패키지 기판(306)에 걸쳐 상이한 위치에서 엇갈린다(staggered). 도시된 실시예에서, 접촉부(312)는 (예컨대, 범프 기반 접속 또는 볼 그리드 어레이 배열을 위한) 솔더 볼이지만, 임의의 적절한 패키지 본딩 메커니즘이 사용될 수 있다(예컨대, 핀 그리드 어레이 배열의 핀 또는 랜드 그리드 어레이 배열의 랜드). 일부 실시예에서는, 단락을 방지하기 위해 접촉부(312) 사이에 솔더 레지스트가 배치된다.
일부 실시예에서는, 하우징(304) 내에 포함된 하나 이상의 다이(302) 주위에(예컨대, 언더필 재료로서 다이(302)와 패키지 기판(306) 사이 뿐만 아니라 오버필 재료로서 다이(302)와 하우징(304) 사이에) 몰드 재료(314)가 배치될 수 있다. 몰드 재료(314)의 치수 및 품질은 실시예에 따라 다양할 수 있지만, 일부 실시예에서 몰드 재료(314)의 두께는 1밀리미터 미만이다. 몰드 재료(314)에 사용될 수 있는 예시적 재료는 적절한 경우 에폭시 몰드 재료를 포함한다. 일부 경우에, 몰드 재료(314)는 전기적으로 절연성일 뿐만 아니라 열적으로 전도성이다.
방법론
도 4는 실시예에 따른, 집적 회로의 적어도 일부를 형성하기 위한 방법(400)의 흐름도이다. 방법(400)의 다양한 동작은 도 2a 내지 도 2la에 도시될 수 있다. 그러나, 전술한 도면에 도시된 특정 구성요소에 대한 방법(400)의 다양한 동작의 상관관계는 임의의 구조적 및/또는 사용 제한을 암시하도록 의도되지 않는다. 오히려, 전술한 도면은 방법(400)의 일 예시적 실시예를 제공한다. 다른 동작은 방법(400)의 임의의 동작 이전, 도중 또는 이후에 수행될 수 있다. 예를 들어, 방법(400)은 공통 트랜지스터 구조를 형성하기 위해 수행되는 많은 단계를 명시적으로 설명하지 않는다. 방법(400)의 일부 동작은 도시된 순서와 상이한 순서로 수행될 수 있다.
일부 실시예에 따르면, 방법(400)은 적어도 제1 및 제2 병렬 반도체 핀이 형성되는 동작(402)으로 시작한다. 핀 내의 반도체 재료는 핀이 기판의 일체형 부분이 되도록 기판으로부터 형성될 수 있다(예컨대, 벌크 실리콘 기판으로부터 에칭됨). 대안적으로, 핀은 하부 기판 상에 증착된 재료로 형성될 수 있다. 하나의 그러한 예시적 경우에, 실리콘 게르마늄(SiGe)의 블랭킷 층이 실리콘 기판 상에 증착된 다음, 이는 그 기판으로부터 연장되는 복수의 SiGe 핀을 형성하도록 패터닝 및 에칭될 수 있다. 다른 그러한 예에서는, 소위 종횡비 트래핑 기반 프로세스에서 비-고유 핀이 형성될 수 있는데, 여기서는 고유 핀이 핀형 트렌치를 남기도록 에칭되고, 트렌치는 다음에 대안적 반도체 재료(예컨대, IV족 또는 III-V족 재료)로 충전될 수 있다. 또 다른 실시예에서, 핀은 게이트 형성 프로세스 동안 나노와이어 및 나노리본의 형성을 용이하게 하는 재료의 교번 층(예컨대, 실리콘 및 SiGe의 교번 층)을 포함하는데, 여기서는 채널 영역 내에서 다른 유형의 교번 층을 자유롭게 하도록 교번 층의 한 유형이 선택적으로 에칭되어, 다음에 GAA(gate-all-around) 프로세스가 수행될 수 있게 한다. 다시 말하지만, 교번 층은 블랭킷 증착된 후 핀으로 에칭되거나, 핀형 트렌치로 증착될 수 있다. 핀은 또한 예를 들어 RIE 프로세스 동안 핀의 위치를 정의하는 데 사용되는 캡 구조를 각 핀 위에 포함한다. 캡 구조는 실리콘 질화물과 같은 유전체 재료일 수 있다.
방법(400)은 일부 실시예에 따라, 적어도 제1 및 제2 핀의 측벽 부분 상에 스페이서 구조가 형성되는 동작(404)으로 계속된다. 스페이서 구조는 또한 핀 상의 캡 구조의 측벽 부분을 따라 형성될 수 있다. 스페이서 구조는, 처음에 모든 노출된 표면 위에 스페이서 재료를 증착한 다음, 이방성 에칭 프로세스(예컨대, RIE)를 사용하여 스페이서 재료를 에치백함으로써 형성될 수 있다. 방향성 에칭 프로세스는 스페이서 재료가 수평 표면에서는 제거되지만 핀의 측벽을 따라 그리고 캡 구조의 측벽 상에도 남아 있게 한다. 따라서, 스페이서 구조의 높이는 캡 구조의 두께와, 충전 유전체(예컨대, STI 유전체)의 상단 표면 위에서 연장되는 핀의 높이에 의해 결정된다. 전형적인 게이트 스페이서와 달리, 이러한 스페이서 구조는 일부 실시예에 따라 비정질 실리콘(a-Si) 또는 비정질 게르마늄(a-Ge)과 같은 비정질 반도체 재료를 포함한다.
방법(400)은 일부 실시예에 따라 인접한 핀들(예컨대, 제1 핀 및 제2 핀)으로부터 인접한 스페이서 구조들 사이에 희생 재료가 증착되는 동작(406)으로 계속된다. 희생 재료는 최종 구조에서 잠재적인 게이트 컷 위치를 표시한다. 희생 재료는 희생 재료와 스페이서 구조 사이에 충분한 에칭 선택성이 존재할 수 있도록 스페이서 구조의 반도체 재료와 상이한 다른 반도체 재료일 수 있다. 일부 예에서, 희생 재료는 비정질 실리콘 게르마늄(a-SiGe)인 반면, 스페이서 구조는 비정질 실리콘(a-Si)이다. 일부 다른 예에서, 희생 재료와 스페이서 구조 모두는 a-SiGe를 포함하지만, 두 재료 사이에 충분한 에칭 선택성이 달성될 수 있도록 상이한 게르마늄 농도를 갖는다. 희생 재료는, CVD, PECVD(plasma-enhanced chemical vapor deposition), ALD(Atomic Layer Deposition) 또는 PVD(physical vapor deposition)와 같은 임의의 기존 증착 기술을 사용하여 증착될 수 있고, 이어서 연마 프로세스에 의해(예컨대, CMP를 사용함) 희생 재료의 상단 표면은 평탄화된다.
방법(400)은 일부 실시예에 따라 핀 위의 캡 구조가 제거되고 스페이서 구조를 형성하는 데 사용되는 재료로 충전되는 동작(408)으로 계속된다. 새로 증착된 재료와 스페이서 구조의 조합은 핀의 측면과 상단을 감싸는, 몇 가지 예를 들자면, a-Si, a-Ge 또는 a-SiGe로 구성된 캡핑 구조를 형성할 수 있다. 캡핑 구조의 상단 표면은 하나 이상의 CMP 프로세스를 사용하여 평탄화될 수 있다.
방법(400)은 일부 실시예에 따라 스페이서 구조들 사이의 희생 재료가 제거되는 동작(410)으로 계속된다. 캡핑 구조의 임의의 노출된 부분을 유지하면서 희생 재료를 선택적으로 제거하기 위해 등방성 습식 또는 건식 에칭제 프로세스가 사용될 수 있다. 희생 재료가 SiGe를 포함하고 캡핑 구조가 Si를 포함하는 예에서, SiGe는 600W와 800W 사이의 마이크로파 전력 및 약 300mTorr와 약 400mTorr 사이의 압력에서 CF4를 포함하는 플라즈마에서 에칭될 수 있다. 희생 재료의 일부 영역은 마스크 재료(예컨대, CHM(Carbon Hard Mask))에 의해 보호될 수 있으며, 에칭에 의해 영향을 받지 않는다. 일부 실시예에 따르면, 희생 재료는 게이트 컷이 형성되어야 하는 영역에서 제거된다.
방법(400)은 일부 실시예에 따라 희생 재료의 제거에 의해 생성된 리세스에 게이트 컷 구조가 형성되는 동작(412)으로 계속된다. 게이트 컷 구조는 게이트 층의 증착 후 궁극적으로 게이트 컷으로 작용한다. 일부 실시예에서, 게이트 컷 구조는 실리콘 질화물 또는 일부 다른 반도체 질화물을 포함한다. 실질적으로 동일한 폭의 스페이서 구조의 형성으로 인해, 게이트 컷 구조는 임의의 리소그래피 기반 정렬에 대한 요구 없이 인접한 핀들 사이에서 자기 정렬된다.
방법(400)은 일부 실시예에 따라 캡핑 구조의 제거 후에 적어도 제1 및 제2 핀 위에 게이트 층이 형성되는 동작(414)으로 계속된다. 게이트 층은 동작(412) 동안 형성된 임의의 게이트 컷 구조의 존재에 의해 차단될 것이므로, 게이트 컷 구조의 양쪽에서 반도체 디바이스의 게이트가 분리된다. 제1 핀과 제2 핀 사이에 게이트 컷 구조가 형성되는 일 예에서, 제1 핀 및 제2 핀으로부터 형성된 반도체 디바이스들은 게이트 컷 구조가 제1 핀 및 제2 핀을 가로질러 게이트 층을 차단시키기 때문에 서로 분리된 게이트를 가질 것이다. 게이트 층은 금속, 금속 합금, 또는 폴리실리콘과 같은 임의의 전도성 재료를 포함할 수 있다. 게이트 층은, 몇 가지 예를 들자면, 전기도금, 무전해 도금, CVD, ALD, PECVD, 또는 PVD를 사용하여 증착될 수 있다.
예시적 시스템
도 8은 본 개시의 일부 실시예에 따른, 본 명세서에 개시된 하나 이상의 집적 회로 구조로 구현된 예시적 컴퓨팅 시스템이다. 알 수 있는 바와 같이, 컴퓨팅 시스템(500)는 마더보드(502)를 수용한다. 마더보드(502)는 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하지만 이에 제한되지 않는 다수의 구성요소를 포함할 수 있는데, 이들 각각은 마더보드(502)에 물리적으로 및 전기적으로 결합된다. 인식되는 바와 같이, 마더보드(502)는 예를 들어, 메인 보드, 메인 보드에 장착된 도터보드, 또는 시스템(500)의 유일한 보드 등이든 상관없이 임의의 인쇄 회로 기판(PCB)일 수 있다.
그 애플리케이션에 따라, 컴퓨팅 시스템(500)는 마더보드(502)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 구성요소를 포함할 수 있다. 이러한 다른 구성요소는 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함할 수 있지만 이에 제한되지는 않는다. 컴퓨팅 시스템(500)에 포함된 임의의 구성요소는 예시적 실시예에 따라 구성된 하나 이상의 집적 회로 구조 또는 디바이스(예컨대, 본 명세서에서 다양하게 제공되는 바와 같이, 자기 정렬된 게이트 컷 구조를 사용하여 서로 분리되는 게이트를 갖는 하나 이상의 반도체 디바이스를 갖는기판 상에 집적 회로 디바이스를 포함하는 모듈)를 포함할 수 있다. 일부 실시예에서, 다수의 기능은 하나 이상의 칩에 통합될 수 있다(예컨대, 통신 칩(506)은 프로세서(504)의 일부일 수 있거나 프로세서(504)에 통합될 수 있음에 유의한다).
통신 칩(506)은 컴퓨팅 시스템(500)으로의 그리고 그로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비-고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 통신할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 일부 실시예에서는 그렇지 않을 수도 있지만, 이 용어는 연관된 디바이스가 어떤 와이어도 포함하지 않는 것을 암시하지 않는다. 통신 칩(506)은, Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물 및 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜를 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(500)은 복수의 통신 칩(506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 시스템(500)의 프로세서(504)는 프로세서(504) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예에서, 프로세서의 집적 회로 다이는 본 명세서에서 다양하게 설명된 바와 같은 하나 이상의 반도체 디바이스로 구현된 온보드 회로를 포함한다. "프로세서"라는 용어는 예를 들어 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(506)은 또한 통신 칩(506) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적 실시예에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 다양하게 설명된 바와 같은 하나 이상의 반도체 디바이스를 포함한다. 본 개시에 비추어 이해되는 바와 같이, 다중-표준 무선 능력이 프로세서(504)에 직접 통합될 수 있다는 점에 유의한다(예컨대, 임의의 칩(506)의 기능이 별도의 통신 칩을 가지기 보다는 프로세서(504)에 통합됨). 또한, 프로세서(504)는 그러한 무선 능력을 갖는 칩셋일 수 있음에 유의한다. 요컨대, 임의의 수의 프로세서(504) 및/또는 통신 칩(506)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩 세트는 그 안에 통합된 다수의 기능을 가질 수 있다.
다양한 실시예에서, 컴퓨팅 시스템(500)는 랩탑, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나 본 명세서에서 다양하게 설명되는 바와 같이 개시된 기술을 사용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스를 사용하는 임의의 다른 전자 디바이스일 수 있다.
일부 실시예에서 컴퓨팅 시스템(500)의 다양한 구성요소는 SoC(system-on-a-chip) 아키텍처에 결합되거나 통합될 수 있다는 것이 이해될 것이다. 일부 실시예에서, 구성요소는 하드웨어 구성요소, 펌웨어 구성요소, 소프트웨어 구성요소, 또는 하드웨어, 펌웨어 또는 소프트웨어의 임의의 적절한 조합일 수 있다.
추가의 예시적 실시예
다음의 예는 추가 실시예에 관한 것이며, 이로부터 수많은 순열 및 구성이 명백해질 것이다.
예 1은, 집적 회로로서, 제1 소스 영역과 제1 드레인 영역 사이에서 연장되는 제1 반도체 영역을 갖는 제1 반도체 디바이스와, 제2 소스 영역과 제2 드레인 영역 사이에서 연장되는 제2 반도체 영역을 갖는 제2 반도체 디바이스와, 전도성 재료를 포함하고 제1 반도체 영역 및 제2 반도체 영역 위에서 연장되는 게이트 층과, 유전체 재료를 포함하는 게이트 컷 구조(gate cut structure)를 포함하는 집적 회로이다. 게이트 컷 구조는 게이트 층을 차단시키도록 제1 반도체 디바이스와 제2 반도체 디바이스 사이에 존재한다. 게이트 컷 구조와 제1 반도체 영역 사이의 제1 거리는 게이트 컷 구조와 제2 반도체 영역 사이의 제2 거리와 실질적으로 동일하다.
예 2는, 예 1에 있어서, 제1 반도체 영역은 실리콘 또는 게르마늄 또는 둘 다를 포함하는 제1 핀이고, 제2 반도체 영역은 실리콘 또는 게르마늄 또는 둘 다를 포함하는 제2 핀이고, 제1 핀은 제2 핀에 평행하게 배향되는, 집적 회로를 포함한다.
예 3은, 예 1 또는 예 2에 있어서, 제1 반도체 영역은 제1 복수의 반도체 나노리본(nanoribbons)을 포함하고, 제2 반도체 영역은 제2 복수의 반도체 나노리본을 포함하는, 집적 회로를 포함한다.
예 4는, 예 3에 있어서, 제1 복수의 반도체 나노리본 및 제2 복수의 반도체 나노리본은 게르마늄, 실리콘, 또는 둘 다를 포함하는, 집적 회로를 포함한다.
예 5는, 예 1 내지 예 4 중 어느 한 예에 있어서, 제1 반도체 디바이스 및 제2 반도체 디바이스는 기판 상에(on) 또는 위에(over) 있고, 집적 회로는 기판 내에 또는 기판 아래에 및 게이트 컷 구조 아래에 매립 전도성 층을 더 포함하는, 집적 회로를 포함한다.
예 6은, 예 1 내지 예 5 중 어느 한 예에 있어서, 유전체 재료는 실리콘 및 질소를 포함하거나 실리콘 및 산소를 포함하는, 집적 회로를 포함한다.
예 7은, 예 1 내지 예 6 중 어느 한 예에 있어서, 게이트 컷 구조는 제1 게이트 컷 구조이고, 집적 회로는 제2 반도체 디바이스와 제3 반도체 디바이스 사이에 제2 게이트 컷 구조를 더 포함하는, 집적 회로를 포함한다.
예 8은, 예 7에 있어서, 제1 게이트 컷 구조는 제1 폭을 갖고, 제2 게이트 컷 구조는 제1 폭보다 작은 제2 폭을 갖는, 집적 회로를 포함한다.
예 9는, 예 1 내지 예 8 중 어느 한 예에 있어서, 게이트 컷 구조와 제1 반도체 영역 사이의 제1 거리는 게이트 컷 구조와 제2 반도체 영역 사이의 제2 거리의 1 nm 이내인, 집적 회로를 포함한다.
예 10은, 예 1 내지 예 9 중 어느 한 예에 있어서, 게이트 컷 구조와 제1 반도체 영역 사이의 제1 거리는 게이트 컷 구조와 제2 반도체 영역 사이의 제2 거리의 5 옹스트롬 이내인, 집적 회로를 포함한다.
예 11은, 예 1 내지 예 10 중 어느 한 예에 있어서, 게이트 컷 구조는 약 5 nm와 약 20 nm 사이의 폭을 갖는, 집적 회로를 포함한다.
예 12는 예 1 내지 예 11 중 어느 한 예의 집적 회로를 포함하는 인쇄 회로 기판이다.
예 13은 하나 이상의 다이를 갖는 칩 패키지를 포함하는 전자 디바이스이다. 하나 이상의 다이 중 적어도 하나는, 제1 소스 영역과 제1 드레인 영역 사이에서 연장되는 제1 반도체 영역을 갖는 제1 반도체 디바이스와, 제2 소스 영역과 제2 드레인 영역 사이에서 연장되는 제2 반도체 영역을 갖는 제2 반도체 디바이스와, 전도성 재료를 포함하고 제1 반도체 영역 및 제2 반도체 영역 위에서 연장되는 게이트 층과, 유전체 재료를 포함하는 게이트 컷 구조를 포함한다. 게이트 컷 구조는 게이트 층을 차단시키도록 제1 반도체 디바이스와 제2 반도체 디바이스 사이에 존재한다. 게이트 컷 구조와 제1 반도체 영역 사이의 제1 거리는 게이트 컷 구조와 제2 반도체 영역 사이의 제2 거리와 실질적으로 동일하다.
예 14는, 예 13에 있어서, 제1 반도체 영역은 실리콘 또는 게르마늄 또는 둘 다를 포함하는 제1 핀이고, 제2 반도체 영역은 실리콘 또는 게르마늄 또는 둘 다를 포함하는 제2 핀이고, 제1 핀은 제2 핀에 평행하게 배향되는, 전자 디바이스를 포함한다.
예 15는, 예 13 또는 예 14에 있어서, 제1 반도체 영역은 제1 복수의 반도체 나노리본을 포함하고, 제2 반도체 영역은 제2 복수의 반도체 나노리본을 포함하는, 전자 디바이스를 포함한다.
예 16은, 예 15에 있어서, 제1 복수의 반도체 나노리본 및 제2 복수의 반도체 나노리본은 게르마늄, 실리콘, 또는 둘 다를 포함하는, 전자 디바이스를 포함한다.
예 17은, 예 13 내지 예 16 중 어느 한 예에 있어서, 제1 반도체 디바이스 및 제2 반도체 디바이스는 기판 상에 또는 위에 있고, 집적 회로는 기판 내에 또는 기판 아래에 및 게이트 컷 구조 아래에 매립 전도성 층을 더 포함하는, 전자 디바이스를 포함한다.
예 18은, 예 13 내지 예 17 중 어느 한 예에 있어서, 유전체 재료는 실리콘 및 질소를 포함하거나 실리콘 및 산소를 포함하는, 전자 디바이스를 포함한다.
예 19는, 예 13 내지 예 18 중 어느 한 예에 있어서, 게이트 컷 구조는 제1 게이트 컷 구조이고, 집적 회로는 제2 반도체 디바이스와 제3 반도체 디바이스 사이에 제2 게이트 컷 구조를 더 포함하는, 전자 디바이스를 포함한다.
예 20은, 예 19에 있어서, 제1 게이트 컷 구조는 제1 폭을 갖고, 제2 게이트 컷 구조는 제1 폭보다 작은 제2 폭을 갖는, 전자 디바이스를 포함한다.
예 21은, 예 13 내지 예 20 중 어느 한 예에 있어서, 게이트 컷 구조는 약 5 nm와 약 20 nm 사이의 폭을 갖는, 전자 디바이스를 포함한다.
예 22는, 예 13 내지 예 21 중 어느 한 예에 있어서, 인쇄 회로 기판을 더 포함하되, 상기 칩 패키지는 상기 인쇄 회로 기판에 부착되는, 전자 디바이스를 포함한다.
예 23은 집적 회로를 형성하는 방법이다. 이 방법은, 제1 반도체 재료를 포함하는 제1 핀 및 제2 반도체 재료를 포함하는 제2 핀을 형성하는 단계 ― 제1 핀과 제2 핀은 서로 평행하게 연장되며, 제1 핀은 제1 핀의 상단 표면 상에 제1 캡 구조를 갖고, 제2 핀은 제2 핀의 상단 표면 상에 제2 캡 구조를 가짐 ― 와, 제2 핀에 대향하는 제1 핀의 적어도 제1 측면 상에 제1 재료를 포함하는 제1 스페이서 구조를 형성하고, 제1 핀에 대향하는 제2 핀의 적어도 제2 측면 상에 제1 재료를 포함하는 제2 스페이서 구조를 형성하는 단계와, 제1 스페이서 구조와 제2 스페이서 구조 사이의 영역에 제1 재료와 상이한 제2 재료를 증착하는 단계와, 캡 구조를 제거하고, 제1 핀 및 제2 핀의 상단 표면 상에 제1 재료를 증착하는 단계와, 제1 스페이서 구조와 제2 스페이서 구조 사이에서 제2 재료를 제거하는 단계와, 제1 스페이서 구조와 제2 스페이서 구조 사이의 영역에 유전체 재료를 증착하는 단계와, 제1 반도체 재료 및 제2 반도체 재료 위에 게이트를 형성하는 단계 ― 유전체 재료는 제1 반도체 재료와 제2 반도체 재료 사이에서 게이트를 차단시킴 ― 를 포함한다.
예 24는, 예 23에 있어서, 제1 핀 및 제2 핀을 형성하는 것은 제1 핀 및 제2 핀이 유전체 층의 상단 표면 위에서 연장되도록 제1 핀과 제2 핀 사이에 유전체 층을 리세스(recess)하는 것을 포함하는, 방법을 포함한다.
예 25는, 예 23 또는 예 24에 있어서, 유전체 재료와 제1 반도체 재료 사이의 제1 거리는 유전체 재료와 제2 반도체 재료 사이의 제2 거리와 실질적으로 동일한, 방법을 포함한다.
예 26은, 예 23 내지 예 25 중 어느 한 예에 있어서, 제1 재료는 비정질 실리콘을 포함하고, 제2 재료는 비정질 실리콘 및 게르마늄을 포함하는, 방법을 포함한다.
예 27은, 예 26에 있어서, 제1 재료의 비정질 실리콘을 폴리실리콘으로 변환하고, 제2 재료의 비정질 실리콘 및 게르마늄을 다결정 실리콘 및 게르마늄으로 변환하는 단계를 더 포함하는, 방법을 포함한다.
예 28은, 예 23 내지 예 27 중 어느 한 예에 있어서, 제1 핀 및 제2 핀은 기판 상에 형성되고, 방법은 기판 내에 매립 전도성 층을 형성하는 단계를 더 포함하는, 방법을 포함한다.
예 29는, 예 28에 있어서, 제1 스페이서 구조와 제2 스페이서 구조 사이의 영역은 매립 전도성 층 위에 있는, 방법을 포함한다.
본 개시의 실시예에 대한 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 빠짐없이 완전한 것이거나 본 개시를 공개된 정확한 형태로 제한하려는 의도가 아니다. 본 개시에 비추어 많은 수정 및 변형이 가능하다. 본 개시의 범위는 이러한 상세한 설명이 아니라 본 명세서에 첨부된 청구범위에 의해 제한되는 것으로 의도된다.

Claims (25)

  1. 집적 회로로서,
    제1 소스 영역과 제1 드레인 영역 사이에서 연장되는 제1 반도체 영역을 갖는 제1 반도체 디바이스와,
    제2 소스 영역과 제2 드레인 영역 사이에서 연장되는 제2 반도체 영역을 갖는 제2 반도체 디바이스와,
    전도성 재료를 포함하는 게이트 층 ― 상기 게이트 층은 상기 제1 반도체 영역 및 상기 제2 반도체 영역 위에서 연장됨 ― 과,
    유전체 재료를 포함하는 게이트 컷 구조(gate cut structure) ― 상기 게이트 컷 구조는 상기 게이트 층을 차단(interrupt)시키도록 상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스 사이에 존재하고, 상기 게이트 컷 구조와 상기 제1 반도체 영역 사이의 제1 거리는 상기 게이트 컷 구조와 상기 제2 반도체 영역 사이의 제2 거리와 실질적으로 동일함 ― 를 포함하는,
    집적 회로.
  2. 제1항에 있어서,
    상기 제1 반도체 영역은 실리콘 또는 게르마늄 또는 둘 다를 포함하는 제1 핀이고, 상기 제2 반도체 영역은 실리콘 또는 게르마늄 또는 둘 다를 포함하는 제2 핀이고, 상기 제1 핀은 상기 제2 핀에 평행하게 배향되는,
    집적 회로.
  3. 제1항에 있어서,
    상기 제1 반도체 영역은 제1 복수의 반도체 나노리본(nanoribbons)을 포함하고, 상기 제2 반도체 영역은 제2 복수의 반도체 나노리본을 포함하는,
    집적 회로.
  4. 제3항에 있어서,
    상기 제1 복수의 반도체 나노리본 및 상기 제2 복수의 반도체 나노리본은 게르마늄, 실리콘, 또는 둘 다를 포함하는,
    집적 회로.
  5. 제1항에 있어서,
    상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스는 기판 상에(on) 또는 위에(over) 있고, 상기 집적 회로는 상기 기판 내에(within) 또는 상기 기판 아래에(below) 및 상기 게이트 컷 구조 아래에 매립 전도성 층을 더 포함하는,
    집적 회로.
  6. 제1항에 있어서,
    상기 유전체 재료는 실리콘 및 질소를 포함하거나 실리콘 및 산소를 포함하는,
    집적 회로.
  7. 제1항에 있어서,
    상기 게이트 컷 구조는 제1 게이트 컷 구조이고, 상기 집적 회로는 상기 제2 반도체 디바이스와 제3 반도체 디바이스 사이에 제2 게이트 컷 구조를 더 포함하는,
    집적 회로.
  8. 제7항에 있어서,
    상기 제1 게이트 컷 구조는 제1 폭을 갖고, 상기 제2 게이트 컷 구조는 상기 제1 폭보다 작은 제2 폭을 갖는,
    집적 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 컷 구조와 상기 제1 반도체 영역 사이의 제1 거리는 상기 게이트 컷 구조와 상기 제2 반도체 영역 사이의 제2 거리의 1 nm 이내인,
    집적 회로.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 컷 구조와 상기 제1 반도체 영역 사이의 제1 거리는 상기 게이트 컷 구조와 상기 제2 반도체 영역 사이의 제2 거리의 5 옹스트롬 이내인,
    집적 회로.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 컷 구조는 약 5 nm와 약 20 nm 사이의 폭을 갖는,
    집적 회로.
  12. 제1항 내지 제8항 중 어느 한 항의 집적 회로를 포함하는 인쇄 회로 기판.
  13. 전자 디바이스로서,
    하나 이상의 다이를 포함하는 칩 패키지를 포함하되, 상기 하나 이상의 다이 중 적어도 하나는,
    제1 소스 영역과 제1 드레인 영역 사이에서 연장되는 제1 반도체 영역을 갖는 제1 반도체 디바이스와,
    제2 소스 영역과 제2 드레인 영역 사이에서 연장되는 제2 반도체 영역을 갖는 제2 반도체 디바이스와,
    전도성 재료를 포함하는 게이트 층 ― 상기 게이트 층은 상기 제1 반도체 영역 및 상기 제2 반도체 영역 위에서 연장됨 ― 과,
    유전체 재료를 포함하는 게이트 컷 구조 ― 상기 게이트 컷 구조는 상기 게이트 층을 차단시키도록 상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스 사이에 존재하고, 상기 게이트 컷 구조와 상기 제1 반도체 영역 사이의 제1 거리는 상기 게이트 컷 구조와 상기 제2 반도체 영역 사이의 제2 거리의 1.5 nm 이내이며, 상기 제1 거리와 상기 제2 거리의 각각은 상기 게이트 컷 구조, 상기 제1 반도체 영역, 및 제2 반도체 영역의 각각을 통과하는 가상의 수평면에서 측정됨 ― 를 포함하는,
    전자 디바이스.
  14. 제13항에 있어서,
    상기 제1 반도체 영역은 제1 복수의 반도체 나노리본(nanoribbons)을 포함하고, 상기 제2 반도체 영역은 제2 복수의 반도체 나노리본을 포함하는,
    전자 디바이스.
  15. 제13항에 있어서,
    상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스는 기판 상에(on) 또는 위에(over) 있고, 상기 하나 이상의 다이 중 적어도 하나는 상기 기판 내에 또는 상기 기판 아래에 및 상기 게이트 컷 구조 아래에 매립 전도성 층을 더 포함하는,
    전자 디바이스.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 게이트 컷 구조는 제1 게이트 컷 구조이고, 상기 하나 이상의 다이 중 적어도 하나는 상기 제2 반도체 디바이스와 제3 반도체 디바이스 사이에 제2 게이트 컷 구조를 더 포함하는,
    전자 디바이스.
  17. 제16항에 있어서,
    상기 제1 게이트 컷 구조는 제1 폭을 갖고, 상기 제2 게이트 컷 구조는 상기 제1 폭보다 작은 제2 폭을 갖는,
    전자 디바이스.
  18. 제13항 내지 제15항 중 어느 한 항에 있어서,
    인쇄 회로 기판을 더 포함하되, 상기 칩 패키지는 상기 인쇄 회로 기판에 부착되는,
    전자 디바이스.
  19. 집적 회로를 형성하는 방법으로서,
    제1 반도체 재료를 포함하는 제1 핀 및 제2 반도체 재료를 포함하는 제2 핀을 형성하는 단계 ― 상기 제1 핀과 상기 제2 핀은 서로 평행하게 연장되며, 상기 제1 핀은 상기 제1 핀의 상단 표면 상에 제1 캡 구조를 갖고, 상기 제2 핀은 상기 제2 핀의 상단 표면 상에 제2 캡 구조를 가짐 ― 와,
    상기 제2 핀에 대향하는 상기 제1 핀의 적어도 제1 측면 상에 제1 재료를 포함하는 제1 스페이서 구조를 형성하고, 상기 제1 핀에 대향하는 상기 제2 핀의 적어도 제2 측면 상에 상기 제1 재료를 포함하는 제2 스페이서 구조를 형성하는 단계와,
    상기 제1 스페이서 구조와 상기 제2 스페이서 구조 사이의 영역에 상기 제1 재료와 상이한 제2 재료를 증착하는 단계와,
    상기 캡 구조를 제거하고, 상기 제1 핀 및 상기 제2 핀의 상단 표면 상에 상기 제1 재료를 증착하는 단계와,
    상기 제1 스페이서 구조와 상기 제2 스페이서 구조 사이에서 상기 제2 재료를 제거하는 단계와,
    상기 제1 스페이서 구조와 상기 제2 스페이서 구조 사이의 상기 영역에 유전체 재료를 증착하는 단계와,
    상기 제1 반도체 재료 및 상기 제2 반도체 재료 위에 게이트를 형성하는 단계 ― 상기 유전체 재료는 상기 제1 반도체 재료와 상기 제2 반도체 재료 사이에서 상기 게이트를 차단시킴 ― 를 포함하는,
    방법.
  20. 제19항에 있어서,
    상기 제1 핀 및 상기 제2 핀을 형성하는 것은 상기 제1 핀 및 상기 제2 핀이 유전체 층의 상단 표면 위에서 연장되도록 상기 제1 핀과 상기 제2 핀 사이에 상기 유전체 층을 리세스(recess)하는 것을 포함하는,
    방법.
  21. 제19항에 있어서,
    상기 유전체 재료와 상기 제1 반도체 재료 사이의 제1 거리는 상기 유전체 재료와 상기 제2 반도체 재료 사이의 제2 거리와 실질적으로 동일한,
    방법.
  22. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 재료는 비정질 실리콘을 포함하고, 상기 제2 재료는 비정질 실리콘 및 게르마늄을 포함하는,
    방법.
  23. 제22항에 있어서,
    상기 제1 재료의 비정질 실리콘을 폴리실리콘으로 변환(convert)하고, 상기 제2 재료의 비정질 실리콘 및 게르마늄을 다결정 실리콘 및 게르마늄으로 변환하는 단계를 더 포함하는,
    방법.
  24. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 핀 및 상기 제2 핀은 기판 상에 형성되고, 상기 방법은 상기 기판 내에 매립 전도성 층을 형성하는 단계를 더 포함하는,
    방법.
  25. 제24항에 있어서, 상기 제1 스페이서 구조와 상기 제2 스페이서 구조 사이의 상기 영역은 상기 매립 전도성 층 위에 있는,
    방법.
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US10629701B1 (en) * 2018-10-10 2020-04-21 Globalfoundries Inc. Self-aligned gate cut method and multilayer gate-cut pillar structure
US10832916B1 (en) * 2019-07-15 2020-11-10 International Business Machines Corporation Self-aligned gate isolation with asymmetric cut placement

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