TW202125830A - 具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構 - Google Patents

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Abstract

本文描述具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構。例如，積體電路結構包括在半導體基板上的半導體島。水平奈米線的垂直配置係在從半導體基板突出的鰭部上方。水平奈米線的垂直配置的通道區域與鰭部電隔離。鰭部電耦合到半導體島。閘極堆疊係在水平奈米線的垂直配置上方。

Description

具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構
本揭示的實施例在積體電路結構及處理的領域中，尤其是在具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構的領域中。
在過去的數十年中，積體電路中特徵力面的縮放一直是不斷成長的半導體工業背後的驅動力。縮放到越來越小的特徵可以在有限的半導體晶片空間上增加功能單元的密度。例如，縮小的電晶體大小允許在晶片上併入更多數量的記憶體或邏輯裝置，導致具有增加的容量的產品的製造。但是，追求更大容量的驅動力並非沒有問題。最佳化每個裝置性能的必要性變得愈發重要。
在積體電路裝置的製造中，隨著裝置尺寸的繼續縮小，諸如三閘極電晶體的多閘極電晶體變得越來越普遍。在習用製程中，通常在塊體矽基板或絕緣體上矽基板上製造三閘極電晶體。在某些情況下，塊體矽基板是較佳的，因為它們的成本較低並且因為它們能夠實現不太複雜的三閘極製程。在另一態樣中，隨著微電子裝置尺寸縮小到低於10奈米(nm)節點，維持遷移率改善和短通道控制在裝置製造方面提出了挑戰。用於製造裝置的奈米線提供改進的短通道控制。
然而，縮放多閘極和奈米線電晶體並非沒有後果。隨著微電子電路的這些實質構件的尺寸減小以及在給定區域中製造的實質構件的絕對數量增加，用於圖案化這些構件的光刻製程的約束變得難以應付。尤其是，在半導體堆疊中圖案化的特徵的最小尺寸(臨界尺寸)與這些特徵之間的間隔之間可能存在折衷。
及
本文描述具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構。在以下說明中，敘述許多具體細節，例如具體的整合和材料方案，以便提供對本揭示的實施例的透徹理解。對於熟於此技術之人士將顯而易見的是，可以在沒有這些具體細節的情況下實踐本揭示的實施例。在其他實例中，未詳細描述諸如積體電路設計布局的周知特徵，以免不必要地模糊本揭示的實施例。此外，應當理解，圖式中顯示的各種實施例是說明性表示且不一定按比例繪製。
在以下的描述中，某些術語也可以僅用於參考的目的，因此不旨在進行限制。例如，諸如「上」、「下」、「上方」及「下方」的術語是指圖式中所參考的方向。諸如「前」、「背」、「後」和「側」之類的術語描述組件的各個部分在一致但任意的參考框架內的方向及/或位置，該參考框架藉由參照本文和說明正在討論的組件的相關圖可以清楚地理解。此種術語可以包括以上具體提到的詞、其衍生詞以及類似含義的詞。
本文所述的實施例可以針對前端(front-end-of-line，FEOL)半導體處理和結構。FEOL是積體電路(IC)製造的第一部分，其中在半導體基板或層中將各個裝置(例如，電晶體、電容器、電阻器等)圖案化。FEOL通常覆蓋直至(但不包括)金屬互連層沉積的所有內容。在最後的FEOL操作之後，結果通常是具有隔離電晶體(例如，沒有任何導線)的晶片。
本文描述的實施例可以針對後端(back-end-of line，BEOL)半導體處理和結構。BEOL是IC製造的第二部分，其中各個裝置(例如，電晶體、電容器、電阻器等)與晶圓上的佈線(例如，一或多個金屬化層)互連。BEOL包括接觸、絕緣層(介電層)、金屬層和晶片至封裝連接的接合點(bonding site)。在製造階段的BEOL部分中，形成接觸(墊)、互連線、導通孔和介電結構。對於現代IC製程，BEOL中可以添加10個以上的金屬層。
以下描述的實施例可以適用於FEOL處理和結構，BEOL處理和結構、或FEOL和BEOL處理和結構兩者。特別地，儘管可以使用FEOL處理場景來顯示示例性處理方案，但是這樣的方法也可以適用於BEOL處理。同樣，儘管可以使用BEOL處理場景來說明示例性處理方案，但是這樣的方法也可以應用於FEOL處理。
本文描述的一或多個實施例針對用於使能夠透過其上具有奈米線電晶體架構的基板上的矽(Si)或矽鍺(SiGe)島實現子鰭部接觸的方法。一或多個實施例提供一種圖案化的基板，該基板使能夠在奈米線電晶體架構中用於基板接觸的塊體Si/SiGe島。可以實施本文描述的實施例以確保在IPC和ESD事件期間某些電晶體被適當地保護以確保電路功能。
為了提供情境，以便在NMOS或PMOS奈米線或奈米帶與矽基板之間建立連接，以便在製程中充電(in-process charging，IPC)事件和靜電放電(electrostatic discharge，ESD)事件期間耗散電荷。在塊體finFET電晶體中，塊體finFET矽提供這樣的電荷耗散路徑以解決這些問題。但是，在奈米線電晶體中，有源電晶體半導體不與矽基板電氣接觸。精確而言，對於典型的奈米線和奈米帶裝置的製造，有源電晶體半導體不與下面的基板電氣接觸，該基板例如是從塊體矽基板突出的矽鰭部部分。傳統的finFET充電保護(例如基於finFET的靜電放電裝置(ESD)二極體或基於finFET的熱二極體)的製造不能轉變為基於奈米線或奈米帶的技術。例如，對於塊體finFET電晶體而言，塊體finFET矽提供電荷耗散路徑以促進電荷及/或熱放電。然而，對於奈米線及/或奈米帶結構沒有已知的解決方案。
根據本揭示的一或多個實施例，解決了以上概述的問題，描述了用於製造在NMOS或PMOS奈米線或奈米帶與矽基板(例如，鰭部部分)之間連接的方法，以在製程充電(IPC)事件和靜電放電(ESD)事件期間耗散電荷。在一實施例中，提供用於藉由圖案化/蝕刻/再生長製程來製造矽(Si)或矽鍺(SiGe)島的流程，使得在奈米線或奈米帶形成操作期間，島保留為塊體或塊體鰭部狀結構以提供通往下層基板的傳導路徑。可以實施所描述的實施例以確保在IPC和ESD事件期間電晶體得到適當的保護以確保電路功能。
根據本揭示的一或多個實施例，在一個位置中生長期望的Si/SiGe奈米堆疊之後，執行另一選擇區域的圖案和蝕刻製程，然後生長或再生長(regrow)外延矽或外延矽鍺。隨後可以實施化學機械平坦化(CMP)製程以平坦化結構。在一實施例中，在奈米線或奈米帶形成期間，通常牽涉到從奈米堆疊中移除SiGe，外延矽區域(例如，不包括矽鍺犧牲層的矽「島」)保持完整並與基板接觸。應當理解，類似的方法可以應用於SiGe/Si奈米堆疊，其中從堆疊中移除矽以形成SiGe奈米線/奈米帶，並且SiGe島外延地再生長以形成半導體島。除了提供基板接觸之外，所描述的實施例還允許奈米線/奈米帶電晶體架構與塊體finfet及/或塊體平面電晶體單片共存。
更一般而言，在生長堆疊A之後，將堆疊A從選擇的位置移除以允許生長堆疊B，隨後可以進行CMP以平坦化所得堆疊A和堆疊B的結構。堆疊A和堆疊B是兩個不同的堆疊，其中堆疊A和堆疊B中的一個可以是i)Si，ii)SiGe或iii)Si/SiGe奈米片(nanosheet)堆疊，而堆疊A和堆疊B的另一個堆疊是Si/SiGe奈米片堆疊。在奈米線形成期間，由於分別從奈米線堆疊中選擇性地移除SiGe或Si，所以保留Si或SiGe區域(島)。完整的Si或SiGe區域提供與奈米線堆疊的子鰭部區域的電氣接觸，並因此允許電荷耗散以用於充電保護及/或實現靜電放電裝置(ESD)二極體及/或熱二極體(例如，bg二極體(bgdiode))。
一或多個實施例包括奈米線或奈米帶電晶體與矽島的共存，其中矽島可用於製造與基板接觸的GNAC及/或靜電放電二極體(esddiode)。一或多個實施例包括奈米線或奈米帶電晶體與SiGe島的共存。一或多個實施例牽涉到將Si或SiGe島用於平面或塊體finfet電晶體製造。應當理解，除了允許不同的電荷耗散裝置與奈米線FET共存之外，可以實施實施例以提供奈米線FET與傳統的Si或SiGe FinFET或塊體FET的共存。此提供製造選擇裝置的機會，其中奈米線FET不一定是最佳選擇，例如，但不是排他地，需要厚閘極氧化層的高壓裝置。此外，Si或SiGe島可以實現其他無源裝置的製造，例如橫向二極體。
作為不包括通道到基板電氣接觸的示例性裝置，圖1顯示根據本揭示的實施例之沒有通道到基板電氣接觸的環繞式閘極積體電路結構的環繞式閘極裝置的剖面圖。
參照圖1，積體電路結構100包括具有從其突出的鰭部104的半導體基板102。基板102可以是塊體矽基板，並且鰭部104可以是奈米線或奈米帶裝置的子鰭部結構。如圖所示，奈米線或奈米帶106係在鰭部104上方，並且可以堆疊為水平奈米線或奈米帶的垂直配置。閘極堆疊108圍繞奈米線或奈米帶106的通道區域。源極或汲極結構110在閘極堆疊108的任一側上。源極或汲極接觸112在源極或汲極結構110上。區域114共同表示隔離層或介電層或整合在上述裝置特徵周圍和之間的特徵。積體電路結構100不包括與基板電氣接觸的通道。因此，積體電路結構100可以代表標準奈米線或奈米帶裝置的示例。
作為包括通道到基板電氣接觸的第一示例性裝置，圖2A顯示根據本揭示實施例之具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構的剖面圖。
參照圖2A，積體電路結構200包括在諸如塊體矽基板202的半導體基板202上的半導體島220。水平奈米線(或奈米帶)206的垂直配置係在從半導體基板202突出的鰭部204(可稱為子鰭部)上方。水平奈米線206的垂直配置的通道區域與鰭部204電隔離。鰭部204電耦合至半導體島220。閘極堆疊208在水平奈米線206的垂直配置上方。區域214共同表示隔離層或介電層或整合在上述裝置特徵周圍和之間的特徵。
在一實施例中，半導體島220和水平奈米線206的垂直配置包括相同的半導體材料。在一此種實施例中，相同的半導體材料是矽。在另一此種實施例中，相同的半導體材料是矽鍺。
在一實施例中，積體電路結構還包括在水平奈米線206的垂直配置的第一和第二端的一對外延源極或汲極結構210。在一實施例中，積體電路結構還包括一對外延源極或汲極結構210上的一對導電接觸212和半導體島220上的導電接觸222。在一此種實施例中，一對導電接觸212中的一者例如透過導線224電連接到半導體島220上的導電接觸222。
在一實施例中，一對外延源極或汲極結構210是一對非離散外延源極或汲極結構，如圖所示。在另一實施例中，一對外延源極或汲極結構210是一對離散的外延源極或汲極結構。在一實施例中，閘極堆疊208包括高k閘極介電層和金屬閘極電極。
作為包括通道到基板電氣接觸的第二示例性裝置，圖2A顯示根據本揭示的實施例之具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構的剖視圖。
參照圖2B，積體電路結構250包括在半導體基板252上的半導體島270，該半導體島270具有頂表面。第一閘極堆疊273/274(例如，包括閘極介電層273和閘極電極274)在半導體島270的頂表面上。水平奈米線(或奈米帶)256的垂直配置在從半導體基板252突出的鰭部254(其可指子鰭部)上方。水平奈米線256的垂直配置的通道區域與鰭部254電隔離。在一實施例中，鰭部254的頂表面在半導體島270的頂表面下方，如圖所示。第二閘極堆疊258在水平奈米線256的垂直配置之上。區域264共同表示隔離層或介電層或整合在上述裝置特徵周圍和之間的特徵。
在一實施例中，半導體島270和水平奈米線256的垂直配置包括相同的半導體材料。在一此種實施例中，相同的半導體材料是矽。在另一此種實施例中，相同的半導體材料是矽鍺。
在一實施例中，積體電路結構250還包括在水平奈米線256的垂直配置的第一和第二端的一對外延源極或汲極結構260，以及半導體島270中的一對源極或汲極區272(其可以是外延或擴散區)。在一實施例中，積體電路結構250還包括在一對外延源極或汲極結構260上的第一對導電接觸262，以及在半導體島270中的一對源極或汲極區272上的第二對導電接觸276。在一此種實施例中，第一對導電接觸262中的一者例如透過導線電連接到第二對導電接觸276中的一者。
在一實施例中，一對外延源極或汲極結構260是一對非離散外延源極或汲極結構，如圖所示。在另一實施例中，一對外延源極或汲極結構是一對離散的外延源極或汲極結構。在一實施例中，第一273/274和第二258閘極堆疊各自包括高k閘極介電層和金屬閘極電極。
在一實施例中，第一閘極堆疊273/274僅形成在半導體島270的頂表面上，有效提供使能夠電氣接觸鰭部254的平面裝置。在另一實施例中，第一閘極堆疊273/274進一步形成在半導體島270的側壁表面上，有效提供使能夠電氣接觸鰭部254的finFET裝置。
應當理解，本文所述的實施例還可包括其他實現方式，例如具有各種寬度、厚度及/或材料的奈米線及/或奈米帶，包括但不侷限於Si和SiGe。實施例可適用於製造用於需要電荷耗散到基板及/或子鰭部的電路的裝置。
應當理解，在特定實施例中，通道層和半導體島可以由矽組成。貫穿全文，矽層可用以描述由非常大量的矽組成的矽材料，如果不是全部的話。然而，應當理解，實際上，可能難以形成100％純的Si，因此，可能包含極少量的碳、鍺或錫。此種雜質可以在矽沉積期間作為不可避免的雜質或成分被包括，或者在後沉積處理期間擴散時可能「污染」矽。如此，本文所述之針對矽層的實施例可以包括包含相對少量(例如，「雜質」等級)、非Si原子或物種(例如，Ge、C或Sn)的矽層。應當理解，本文所述的矽層可以不摻雜或可以摻雜有諸如硼、磷或砷之摻雜劑原子。
應當理解，在特定實施例中，通道層和半導體島可以由矽鍺組成。如通篇所使用者，矽鍺層可用於描述由矽和鍺兩者的主要部分(諸如兩者的至少5％)組成的矽鍺材料。在一些實施例中，鍺的量大於矽的量。在特定實施例中，矽鍺層包括大約60％的鍺和大約40％的矽(Si40 Ge60 )。在其他實施例中，矽的量大於鍺的量。在特定實施例中，矽鍺層包括大約30％的鍺和大約70％的矽(Si70 Ge30 )。應當理解，實際上，可能難以形成100％純的矽鍺(通常稱為SiGe)，因此可能包含極少量的碳或錫。這樣的雜質可在SiGe的沉積期間作為不可避免的雜質或成分被包括，或者在後沉積處理期間的擴散時可能「污染」SiGe。如此，本文針對矽鍺層描述的實施例可以包括矽鍺層，其包含相對少量的例如「雜質」能級，非Ge和非Si原子或物種，諸如碳或錫。應當理解，本文所述的矽鍺層可以是未摻雜的或可以摻雜有諸如硼、磷或砷的摻雜原子。
以下描述可以用於製造不具有可以與相鄰結構整合以用於子鰭部電氣接觸的通道到基板接觸的裝置的各種裝置和處理方案。應當理解，示例性實施例不一定需要所描述的所有特徵，或者可以包括比所描述的更多的特徵。
作為用於製造具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構的環繞式閘極裝置的示例性製程流程，圖3A-3F顯示表示根據本揭示的實施例之製造環繞式閘極積體電路結構的方法中各種操作的剖面圖。
參照圖3A，起始結構可以包括形成在基板302上的缺陷修改層304。在一實施例中，於處理期間，首先修改矽(Si)基板302以允許隨後的緩衝層容易地鬆弛，以及抑制缺陷，這些缺陷原本會在成為通道材料下方引起鬆弛。在一實施例中，缺陷修改層304是包括離子植入損傷的層，或者是富含缺陷的Si生長層，或其組合。在另一實施例中，層304是富含缺陷的SiGe層。
參照圖3B，在缺陷修改層304上生長鬆弛緩衝層306。在一實施例中，鬆弛緩衝層306是鬆弛Si70 Ge30 層。
參照圖3C，在鬆弛緩衝層306上生長犧牲層308。在一實施例中，犧牲層308是Si70 Ge30 層。在一實施例中，犧牲層308具有與鬆弛緩衝層306相同或實質相同的組成。在特定實施例中，犧牲層308是Si70 Ge30 層，鬆弛緩衝層306是鬆弛Si70 Ge30 層。在一實施例中，犧牲層308是藉由在相同沉積製程中連續生長鬆弛緩衝層306而形成，並且犧牲層308和生長鬆弛緩衝層306可以表現為統一層。在另一實施例中，犧牲層308具有與鬆弛緩衝層306不同的組成。
交替通道層310和中間犧牲層312形成在犧牲層308上。在一實施例中，通道層310是Si40 Ge60 通道層。在一實施例中，中間犧牲層312是中間Si70 Ge30 層。
參照圖3D，圖3D的材料堆疊具有在其上形成的圖案化掩模314/316，其可以包括硬掩模部分316和蝕刻停止部分314。圖案化掩模314/316用於蝕刻圖3D的材料堆疊中的多個鰭部。在一實施例中，蝕刻比缺陷修改層304深。在一此種實施例中，每個鰭部包括圖案化的基板部分322、缺陷修改層324、緩衝層326、犧牲層328、通道層330和中間犧牲層332。
參照圖3E，在鰭部之間形成隔離結構334，例如淺溝槽隔離結構。然後在鰭部上方和隔離結構334上方形成偽閘極結構。每個偽閘極結構包括偽閘極電極346、硬掩模348、側壁間隔件350和介電層護盔352。偽閘極介電層也可以是如圖所示，包括在偽閘極電極346下方。在一實施例中，偽閘極介電質是掩模層314的殘餘。
再次參照圖3E，偽閘極結構用作掩模以將溝槽蝕刻到鰭部的暴露部分中，例如蝕刻到鰭部的源極和汲極區域中。蝕刻移除通道層330的一部分以形成通道層340，並且移除中間犧牲層332的一部分以形成中間犧牲層342。在一實施例中，蝕刻至少部分地延伸到犧牲層328中以形成凹陷犧牲層338。
再次參照圖3E，然後在溝槽中生長外延源極或汲極結構344。在一實施例中，外延源極或汲極結構為通道層340提供應變。
參照圖3F，在源極/汲極沉積之後，偽閘極電極346和犧牲層342被移除，並被永久閘極電極370和閘極介電堆疊372代替。在一實施例中，閘極電極370是金屬閘極電極，並且閘極介電質372是高k閘極介電質。在一實施例中，一部分凹陷犧牲層338在閘極通道區域中進一步凹陷，以在另一凹陷犧牲層358中形成閘極電極370，其中閘極電極370比外延源極或汲極結構344深，如圖所示。在一實施例中，犧牲層342的部分362被保持在閘極電極370的任一側，也如圖所示。在一實施例中，在外延源極或汲極結構344上方形成接觸障壁層374和導電填充物376。應當理解，圖3F的結構可以進一步被平坦化，以將永久閘極材料370限制在閘極位置。
在一實施例中，圖3F的結構包括在積體電路結構中，該積體電路結構還包括用於子鰭部電氣接觸之相鄰結構，例如結合圖2A或圖2B所述。藉由包括在半導體基板的一部分上形成半導體島的製程操作，可以與圖3F的結構一起製造用於子鰭部電氣接觸之相鄰結構。
在另一態樣中，可以藉由替換閘極溝槽來執行奈米線釋放處理。此類釋放製程的示例如下所述。另外，在另一態樣中，由於圖案複雜度，後端(BE)互連縮放可能導致較低的性能和較高的製造成本。可以實現本文描述的實施例以實現奈米線電晶體的正面和背面互連整合。本文描述的實施例可以提供一種實現相對較寬的互連間距的方法。結果可以改善產品性能並降低圖案形成成本。可以實施實施例以實現具有低功率和高性能的縮放奈米線或奈米帶電晶體的強固功能。
本文所述的一或多個實施例是針對使用部分源極或汲極(SD)和不對稱溝槽接觸(TCN)深度的奈米線或奈米帶電晶體的定向雙外延(EPI)連接。在一實施例中，藉由形成部分填充有SD外延的奈米線/奈米帶電晶體的源極-汲極開口來製造積體電路結構。開口的其餘部分填充有導電材料。在源極或汲極側之一上的深溝槽形成使得能夠直接接觸到背面互連層。
作為用於製造具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構的環繞式閘極裝置的示例性製程流程，圖4A-4J顯示根據本揭示的實施例之製造環繞式閘極積體電路結構的方法中各種操作的剖面圖。
參照圖4A，一種製造積體電路結構的方法包括形成初始堆疊，該初始堆疊包括在鰭部402(例如，矽鰭部)上方的交替的犧牲層404和奈米線406。奈米線406可以被稱為奈米線的垂直配置。如圖所示，可以在交替犧牲層404和奈米線406上方形成保護帽408。還可以在交替犧牲層404和奈米線406下方形成鬆弛緩衝層452和缺陷修改層450。
參照圖4B，在水平奈米線406的垂直配置上形成閘極堆疊410。然後，藉由移除犧牲層404的一部分以提供凹陷犧牲層404’及空腔412，釋放水平奈米線406的垂直配置的部分，如圖4C所示。
應當理解，可以在不首先執行以下描述的深蝕刻和不對稱接觸處理的情況下完成圖4C的結構。在任一情況下(例如，具有或不具有不對稱接觸處理)，在一實施例中，製程涉及使用提供具有外延塊的環繞式閘極積體電路結構的製程方案，該外延塊可以是垂直離散的源極或汲極結構。
參照圖4D，在閘極結構410的側壁處形成上閘極間隔件414。在上閘極間隔件414下方的空腔412中形成空腔間隔件416。然後可選地執行深溝槽接觸蝕刻以形成溝槽418並形成凹陷奈米線406’。如圖所示，還可以存在圖案化的鬆弛緩衝層452’和圖案化的缺陷修改層450’。
然後，在溝槽418中形成犧牲材料420，如圖4E所示。在其他製程方案中，可以使用隔離的溝槽底部或矽溝槽底部。
參照圖4F，在水平奈米線406’的垂直配置的第一端形成第一外延源極或汲極結構(例如，左手特徵422)。在水平奈米線406’的垂直配置的第二端形成第二外延源極或汲極結構(例如，右手特徵422)。在一實施例中，如圖所示，外延源極或汲極結構422是垂直離散的源極或汲極結構，並且可以被稱為外延塊。
然後，如圖4G所示，在閘極電極410的側面並與源極或汲極結構422相鄰地形成層間介電質(inter-layer dielectric，ILD)材料424。參照圖4H，使用替代閘極製程來形成永久閘極介電質428和永久閘極電極426。然後如圖4I所示，移除ILD材料424。然後從源極汲極位置之一(例如，右側)移除犧牲材料420以形成溝槽432，但是不從源極汲極位置中的另一者移除犧牲材料420以形成溝槽430。
參照圖4J，形成第一導電接觸結構434，該第一導電接觸結構434耦合到第一外延源極或汲極結構(例如，左側特徵422)。形成第二導電接觸結構436，該第二導電接觸結構436耦合到第二外延源極或汲極結構(例如，右手特徵422)。第二導電接觸結構436沿著鰭部402形成得比第一導電接觸結構434更深。在一實施例中，儘管在圖4J中未顯示，該方法還包括在底部形成第二導電接觸結構436的暴露表面。導電接觸可以包括接觸電阻減小層和主接觸電極層，其中示例可以包括Ti、Ni、Co(針對前者，W、Ru、Co針對後者)。
在一實施例中，如圖所示，第二導電接觸結構436沿著鰭部402比第一導電接觸結構434更深。在一個這樣的實施例中，如圖所示，第一導電接觸結構434不沿著鰭部402。在未顯示的另一個這樣的實施例中，第一導電接觸結構434部分地沿著鰭部402。
在一實施例中，第二導電接觸結構436沿著鰭部402的整體。在一實施例中，儘管未顯示，但是在藉由背面基板移除製程暴露鰭部402的底部的情況下，第二導電接觸結構436在鰭部402的底部具有暴露表面。
在實施例中，圖4J的結構包括在積體電路結構中，該積體電路結構還包括用於子鰭部電氣接觸之相鄰結構，例如結合圖2A或圖2B所述。藉由包括在半導體基板的一部分上形成半導體島的製程操作，可以與圖4J的結構一起製造用於子鰭部電氣接觸之相鄰結構。
在另一態樣中，為了使得能夠存取一對不對稱的源極和汲極接觸結構的兩個導電接觸結構，本文中描述的積體電路結構可以使用正面結構的背面顯露(reveal)來製造。在一些示例性實施例中，電晶體或其他裝置結構的背面的顯露需要晶片級的背面處理。與傳統的TSV型技術相比，本文所述的電晶體的背面的顯露可以在裝置單元的密度處，甚至在裝置的子區域內執行。此外，可以執行這樣的對電晶體的背面的顯露以移除在正面裝置處理期間實質上所有其上配置有裝置層的施體基板。如此，隨著電晶體背面的顯露可能僅幾十或幾百奈米，在裝置單元中的半導體厚度就不需要深微米的TSV。
本文描述的揭示技術可以實現從「自下而上」的裝置製造到「中心向外」的製造的範例變動(paradigm shift)，其中「中心」是在正面製造中採用的任何層，從背面顯露，並再次用於背面製造中。當主要依賴於正面處理時，對裝置結構的正面和顯露的背面的處理都可以解決與製造3D IC相關的許多挑戰。
例如，可以採用電晶體方法的背面的顯露，以移除施體-主體基板組件的載子層和中介層的至少一部分。處理流程始於施體-主體基板組件的輸入。施體-主體基板中的載子層的厚度被拋光(例如，CMP)及/或藉由濕或乾(例如，電漿)蝕刻製程來蝕刻。可以採用已知適合於載子層組成的任何研磨、拋光及/或濕/乾蝕刻製程。例如，在載子層是IV族半導體(例如矽)的情況下，可以採用已知適合於薄化半導體的CMP漿料。同樣，也可以採用已知適合於使IV族半導體薄化的任何濕蝕刻劑或電漿蝕刻製程。
在一些實施例中，在上述之前，沿著實質平行於中介層的斷裂面切割載子層。劈裂或斷裂製程可用於移除大部分的載子層作為塊，從而減少移除載子層所需的拋光或蝕刻時間。例如，在載子層的厚度為400-900μm的情況下，可以藉由實施已知促進晶片級破裂的任何毯覆式植入物來切開100-700μm。在一些示例性實施例中，將輕元素(例如，H、He或Li)植入到期望斷裂平面的載子層內的均勻目標深度。在這種切割製程之後，接著可以拋光或蝕刻保留在施體-主體基板組件中的載子層的厚度以完成移除。替代地，在載子層沒有破裂的情況下，可以採用研磨、拋光及/或蝕刻操作來移除更大厚度的載子層。
接下來，偵測中介層的暴露。偵測用於識別施體基板的背面已經前進到接近裝置層的時間點。可以實施已知適合於偵測在用於載子層和中介層的材料之間的過渡的任何終點偵測技術。在一些實施例中，一或多個終點標準是基於在拋光或蝕刻性能期間偵測供施體基板的背面的光吸收率或發射率的變化。在一些其他實施例中，終點標準與在施體基板背面的拋光或蝕刻期間副產物的光吸收或發射的變化相關。例如，與載子層蝕刻副產物相關的吸收或發射波長可以根據載子層和中介層的不同組成而變化。在其他實施例中，終點標準與拋光或蝕刻供施體體基板的背面的副產物中的物質質量的變化有關。例如，可以藉由四極質量分析儀對加工的副產物進行採樣，並且物種質量的變化可以與載子層和中介層的不同組成相關。在另一個示例性實施例中，終點標準與施體基板的背面和與施體基板的背面接觸的拋光表面之間的摩擦力變化有關。
當相對於中介層對載子層是選擇性的移除製程時，可以增強中介層的偵測，因為可以藉由載子層和中介層之間的蝕刻速率增量來減輕載子移除製程中的不均勻。如果研磨、拋光及/或蝕刻操作以足夠低於移除載子層的速率的速率移除中介層，則甚至可以跳過偵測。如果不採用終點標準，則如果中介層的厚度足以進行蝕刻的選擇性，則預定的固定持續時間的研磨、拋光及/或蝕刻操作可在中介層材料上停止。在一些示例中，載子蝕刻速率：中介層蝕刻速率為3:1-10:1或更高。
在暴露中介層時，可以移除中介層的至少一部分。例如，可以移除中介層的一或多個組成層。例如，可以藉由拋光均勻地移除中介層的厚度。可替代地，可以藉由掩模或毯式蝕刻製程移除中介層的厚度。該製程可以採用與使載子變薄相同的拋光或蝕刻製程，或者可以是具有不同製程參數的不同製程。例如，在中介層為載子移除製程提供蝕刻停止的情況下，後一種操作可以採用不同的拋光或蝕刻製程，其有利於移除中介層而不是移除裝置層。在要移除小於幾百奈米的中介層厚度的情況下，移除製程可能相對較慢，針對整個晶圓的均勻性進行最佳化，並且比用於移除載子層的製程更精確地受到控制。所採用的CMP製程可以例如採用在裝置層周圍的半導體(例如矽)和介電材料(例如SiO)之間選擇性提供非常高的選擇(例如100:1-300:1或更高)的漿料。嵌入在中介層內，例如，作為相鄰裝置區域之間的電隔離。
對於藉由完全移除中介層而露出裝置層的實施例，可以在裝置層的暴露的背面或其中的特定裝置區域上開始背面處理。在一些實施例中，背面裝置層處理包括對位於中介層和先前在裝置層中製造的裝置區域(例如源極或汲極區域)之間設置的裝置層的厚度進行進一步的拋光或濕/乾蝕刻。
在其中利用濕及/或電漿蝕刻使載子層、中介層或裝置層背面凹入的一些實施例中，這種蝕刻可以是圖案化蝕刻或賦予顯著非平面性的材料選擇性蝕刻或拓撲學進入裝置層背面。如以下進一步描述者，圖案可以在裝置單元內(即，「單元內」圖案)或可以跨裝置單元(即，「單元間」圖案)。在一些圖案化蝕刻實施例中，將中介層的至少部分厚度用作用於背面裝置層圖案化的硬掩模。因此，掩模蝕刻製程可以在對應的掩模裝置層蝕刻之前。
以上描述的處理方案可以導致施體-主體基板組件顯露，其包括IC裝置，其裝置層中具有中介層的背面、裝置層的背面及/或裝置層中一或多個半導體區域的背面、及/或正面金屬化。然後，可以在下游處理期間對這些顯露區域中的任何一者進行附加的背面處理。
應當理解，由以上示例性處理方案得到的結構可以以相同或相似的形式用於隨後的處理操作以完成諸如PMOS及/或NMOS裝置製造之類的裝置製造。作為完成的裝置的示例，圖5顯示根據本揭示實施例之沿著閘極線剖開的非平面積體電路結構的剖面圖。
參照圖5，半導體結構或裝置500在溝槽隔離區域506內包括非平面有源區(例如，包括突出的鰭部部分504和子鰭部區域505的鰭部結構)。在一實施例中，代替實心鰭部，非平面有源區在子鰭部區域505上方被分成奈米線(例如奈米線504A和504B)，如虛線所示。在任一種情況下，為了便於描述非平面積體電路結構500，以下將非平面有源區504稱為突出的鰭部部分。在一實施例中，子鰭部區域505還包括鬆弛緩衝層542和缺陷修改層540，如圖所示。
閘極線508設置在非平面有源區的突出部分504上(如果適用，包括圍繞的奈米線504A和504B)，以及溝槽隔離區域506的一部分上。如所示，閘極線508包括閘極電極550和閘極介電層552。在一實施例中，閘極線508還可以包括介電蓋層554。從此透視圖還可以看到閘極接觸514和上方的閘極接觸通孔516，連同上方金屬互連560，全部都配置在層間介電堆疊或層570中。從圖5的透視圖還可以看出，在一實施例中，閘極接觸514配置在溝槽隔離區域506上，但不配置在非平面有源區上。在另一實施例中，閘極接觸514在非平面有源區上方。
在一實施例中，半導體結構或裝置500是非平面裝置，例如但不侷限於fin-FET裝置、三閘極裝置、奈米帶裝置或奈米線裝置。在這樣的實施例中，對應的半導體通道區域由三維體組成或形成在三維體中。在一個這樣的實施例中，閘極線508的閘極電極堆疊至少圍繞三維體的頂表面和一對側壁。
同樣如圖5所示，在一實施例中，在突出的鰭部部分504和子鰭部區域505之間存在介面580。介面580可以是摻雜的子鰭部區域505和輕度或不摻雜的上鰭部部分504之間的過渡區域。在一個這樣的實施例中，每個鰭部約為10奈米寬或更小，並且子鰭部摻雜劑可選地從子鰭部位置處的相鄰固態摻雜層提供。在一個特定的此類實施例中，每個鰭部小於10奈米寬。
儘管在圖5中未顯示，但是應當理解，突出的鰭部部分504或與之相鄰的源極或汲極區域在閘極線508的任一側，即進入和退出頁面。在一實施例中，移除源極或汲極位置中的突出的鰭部部分504的材料，並例如透過外延沉積以另一種半導體材料代替，以形成外延源極或汲極結構。源極或汲極區域可以延伸到溝槽隔離區域506的介電層的高度以下，即，進入子鰭部區域505。根據本揭示的實施例，摻雜更重的子鰭部區域(即，介面580下方的鰭部的摻雜部分)透過塊體半導體鰭部的此部分抑制了源極至汲極泄漏。在一實施例中，源極和汲極區域具有相關聯的不對稱的源極和汲極接觸結構，如以上結合圖4J所述。
再次參照圖5，在一實施例中，鰭部504/505(以及可能的奈米線504A和504B)由可以摻雜有電荷載子的晶體矽鍺層組成，例如但不侷限於磷、砷、硼、鎵或其組合。
在一實施例中，溝槽隔離區域506和通篇描述的溝槽隔離區域(溝槽隔離結構或溝槽隔離層)可以由適於最終電隔離或有助於隔離來自下層的塊體基板的部分永久閘極結構或隔離在下面的塊體基板內形成的有源區(例如隔離鰭部有源區)的材料構成。例如，在一實施例中，溝槽隔離區域506由介電質材料組成，例如但不侷限於二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。
閘極線508可以由包括閘極介電層552和閘極電極層550的閘極電極堆疊組成。在一實施例中，閘極電極堆疊的閘極電極由金屬閘極和高k材料的閘極介電層組成。例如，在一實施例中，閘極介電層552由諸如但不侷限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉭酸鉛鈧、鈮酸鋅鉛或其組合。此外，閘極介電層552的一部分可以包括由基板鰭部504的頂部幾層形成的俱生氧化物層。在一實施例中，閘極介電層552由頂部的高k部分和由半導體材料的氧化物組成的下部所組成。在一實施例中，閘極介電層552由氧化鉿的頂部和二氧化矽或氮氧化矽的底部組成。在一些實施方式中，閘極介電質的一部分是「U」形結構，其包括實質平行於基板的表面的底部和實質垂直於基板的頂表面的兩個側壁部分。
在一實施例中，閘極電極層550由金屬層組成，例如但不侷限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，閘極電極層550由形成在金屬功函數設定層上方的非功函數設定填充材料組成。取決於電晶體是PMOS電晶體還是NMOS電晶體，閘極電極層550可以由P型功函數金屬或N型功函數金屬組成。在一些實施方式中，閘極電極層550可以由二或更多個金屬層的堆疊組成，其中一個或更多個金屬層是功函數金屬層，並且至少一個金屬層是導電填充層。對於PMOS電晶體，可用於閘極電極的金屬包括但不侷限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物，例如氧化釕。P型金屬層將使得能夠形成功函數在約4.9eV與約5.2eV之間的PMOS閘極電極。對於NMOS電晶體，可以用於閘極電極的金屬包括但不侷限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金以及這些金屬的碳化物，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。N型金屬層將使得能夠形成功函數在大約3.9eV與大約4.2eV之間的NMOS閘極電極。在一些實施方式中，閘極電極可以包括「U」形結構，該「U」形結構包括實質平行於基板的表面的底部和實質垂直於基板的頂表面的兩個側壁部分。在另一實施方式中，形成閘極電極的金屬層中的至少一個可以簡單地是實質上平行於基板的頂表面並且不包括實質上垂直於基板的頂表面的側壁部分的平面層。在本揭示的進一步的實施方式中，閘極電極可以由U形結構和平面的非U形結構的組合組成。例如，閘極電極可以由形成在一或多個平面非U形層上的一或多個U形金屬層組成。
與閘極電極堆疊相關聯的間隔件可以由適於最終使永久閘極結構與相鄰的導電接觸(例如自對準接觸)電隔離或有助於將永久閘極結構與相鄰的導電接觸隔離的材料組成。例如，在一實施例中，間隔件由介電質材料組成，例如但不侷限於二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。
閘極接觸514和上方的閘極接觸通孔516可以由導電材料組成。在一實施例中，一或多個接觸或通孔由金屬物質組成。金屬物質可以是純金屬，例如鎢、鎳或鈷，或者可以是合金，例如金屬-金屬合金或金屬-半導體合金(例如，矽化物材料)。
在一實施例中(儘管未顯示)，形成了實質上與現有的閘極圖案508完全對準的接觸圖案，同時消除了使用光刻步驟的情況，該光刻步驟具有非常嚴格的對位預算。在一實施例中，接觸圖案是垂直對稱的接觸圖案或諸如結合圖4J描述的非對稱的接觸圖案。在其他實施例中，所有接觸都在正面連接並且不是不對稱的。在一個這樣的實施例中，自對準方法使得能夠使用本質上高度選擇性的濕蝕刻(例如，相對於習用實施的乾蝕刻或電漿蝕刻)來產生接觸開口。在一實施例中，藉由利用現有的閘極圖案結合接觸插栓光刻操作來形成接觸圖案。在一個這樣的實施例中，該方法能夠消除對傳統方法中所使用的另外的關鍵光刻操作以產生接觸圖案的需要。在一實施例中，溝槽接觸柵格沒有單獨地圖案化，而是形成在多條閘極線之間。例如，在一個這樣的實施例中，在閘極光閘極圖案之後但在閘極光柵切割之前形成溝槽接觸柵。
在一實施例中，提供結構500涉及藉由替換閘極製程來製造閘極堆疊結構508。在這樣的方案中，可以移除偽閘極材料，例如多晶矽或氮化矽柱材料，並用永久閘極電極材料代替。在一個這樣的實施例中，與從較早的處理中進行的相反，在該製程中還形成了永久閘極介電層。在一實施例中，藉由乾蝕刻或濕蝕刻製程移除偽閘極。在一實施例中，偽閘極由多晶矽或非晶矽組成，並藉由包括使用SF6 在內的乾蝕刻製程移除。在另一實施例中，偽閘極由多晶矽或非晶矽組成，並藉由濕蝕刻製程移除，該濕蝕刻製程包括使用NH4 OH水溶液或氫氧化四甲基銨。在一實施例中，偽閘極由氮化矽組成，並用包括含水磷酸的濕蝕刻移除。
再次參照圖5，半導體結構或裝置500的配置將閘極接觸置於隔離區域上方。可以將這種配置視為布局空間的低效率使用。然而，在另一實施例中，半導體裝置具有接觸結構，該接觸結構接觸形成在有源區上方(例如，鰭部505上方)並與溝槽接觸通孔在同一層中的閘極電極的部分。
在一實施例中，圖5的結構包括在積體電路結構中，該積體電路結構還包括用於子鰭部電氣接觸之相鄰結構，例如結合圖2A或圖2B所述。藉由包括在半導體基板的一部分上形成半導體島的製程操作，可以與圖5的結構一起製造用於子鰭部電氣接觸之相鄰結構。
應了解，並非必須實施上述製程的所有態樣以落入本揭示的實施例的精神和範圍內。而且，本文描述的製程可以用於製造一或多個半導體裝置。半導體裝置可以是電晶體或類似裝置。例如，在一實施例中，半導體裝置是用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或者是雙極電晶體。而且，在一實施例中，半導體裝置具有三維架構，例如奈米線裝置、奈米帶裝置、三閘極裝置、獨立存取的雙閘極裝置或FIN-FET。一或多個實施例對於在低於10奈米(10 nm)技術節點處製造半導體裝置可能特別有用。
在一實施例中，如本說明書通篇所使用者，層間介電層(ILD)材料由介電質或絕緣材料層構成或包括其層。合適的介電材料的例子包括但不侷限於矽的氧化物(例如二氧化矽(SiO2 ))、矽的摻雜氧化物、矽的氟化氧化物、矽的碳摻雜氧化物、各種習知技藝的低k介電材料及其組合。層間介電質材料可以藉由習用技術形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)或其他沉積方法。
在一實施例中，如在本說明書通篇也使用者，金屬線或互連線材料(和通孔材料)由一種或多種金屬或其他導電結構組成。一個常見的示例是使用銅線和在銅和周圍的ILD材料之間包括或不包括障壁層的結構。如本文所使用者，術語金屬包括合金、堆疊以及多種金屬的其他組合。例如，金屬互連線可以包括障壁層(例如，包括Ta、TaN、Ti或TiN中的一或多個的層)、不同金屬或合金的堆疊等。因此，互連線可以是單一材料層，或者可以由幾層形成，包括導電襯裡層和填充層。任何合適的沉積製程，例如電鍍、化學氣相沉積或物理氣相沉積，可用於形成互連線。在一實施例中，互連線由導電材料組成，例如但不侷限於，Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連線在本領域中有時也稱為跡線、導線、線、金屬或只叫做互連。
在一實施例中，如在說明書通篇也使用者，硬掩模材料，覆蓋層或插栓由不同於層間介電質材料的介電質材料構成。在一實施例中，可在不同區域中使用不同的硬掩模、覆蓋或插栓材料，以相互之間以及對下層的介電層和金屬層提供不同的生長或蝕刻選擇性。在一些實施例中，硬掩模層、覆蓋層或栓塞層包括矽的氮化物層(例如，氮化矽)或矽的氧化物層，或兩者，或它們的組合。其他合適的材料可以包括碳基材料。取決於特定的實施方式，可以使用本領域中已知的其他硬掩模、覆蓋層或插栓層。可以藉由CVD、PVD或藉由其他沉積方法來形成硬掩模層，覆蓋層或插栓層。
在一實施例中，如在本說明書通篇也使用者，使用193nm浸沒式光刻(i193)、EUV及/或EBDW光刻等執行光刻操作。可以使用正性或負性抗蝕劑。在一實施例中，光刻掩模是由拓撲學掩模部分、抗反射塗覆(ARC)層和光致抗蝕劑層組成的三層掩模。在一個特定的這樣的實施例中，拓撲掩模部分是碳硬掩模(CHM)層，而抗反射塗層是矽ARC層。
在另一態樣中，一或多個實施例針對由自對準閘極端蓋(SAGE)結構分開的相鄰半導體結構或裝置。特定實施例可以針對在SAGE結構中由SAGE壁隔開的多寬度(multi-Wsi)奈米線和奈米帶的整合。在一實施例中，奈米線/奈米帶在前端處理流程的SAGE架構部分中與多個Wsi整合。這樣的處理流程可能涉及不同Wsi的奈米線和奈米帶的整合，以提供具有低功率和高性能的下一代電晶體的強固功能。可以嵌入相關的外延源極或汲極區域(例如，移除奈米線的一部分，然後執行源極或汲極(S/D)生長)。
為提供進一步的情境，自對準閘極端蓋(SAGE)架構的優點可以包括實現更高的布局密度，尤其是將擴散按比例縮放至擴散間隔。為提供說明性的比較，圖6顯示根據本揭示的實施例之透過奈米線和鰭部剖開的剖面圖，用於非端蓋架構(左側(a))與自對準閘極端蓋(SAGE)架構(右側(b))。
參照圖6的左側(a)，積體電路結構600包括基板602，基板602具有從鰭部604伸出一定量606的鰭部604在橫向圍繞鰭部604的下部的隔離結構608上方。如圖所示，鰭部的上部可以包括鬆弛緩衝層622和缺陷修改層620。對應的奈米線605在鰭部604上方。可以在積體電路結構600上方形成閘極結構以製造裝置。然而，可以藉由增加鰭部604/奈米線605對之間的間隔來適應這種閘極結構的斷裂。
相比之下，參照圖6的右側(b)，積體電路結構650包括基板652，該基板652具有從其突出一定量656的鰭部654，該鰭部654在橫向圍繞鰭部654下部的隔離結構658上方。鰭部的上部可以包括鬆弛緩衝層672和缺陷修改層670，如圖所示。對應的奈米線655在鰭部654之上。隔離的SAGE壁660(如圖所示，其可包括其上的硬掩模)被包括在隔離結構652內以及相鄰鰭部654/奈米線655對之間。隔離的SAGE壁660和最接近的鰭部654/奈米線655對之間的距離界定了閘極端蓋間隔662。可以在積體電路結構600上方的隔離的SAGE壁之間形成閘極結構以製造裝置。隔離的SAGE壁會造成這種閘極結構的斷裂。由於隔離SAGE壁660是自對準的，因此可以最小化來自習用方法的限制，以使得能夠更積極地擴散至擴散間隔。此外，由於閘極結構在所有位置都包括斷裂，因此可以藉由形成在隔離的SAGE壁660上方的局部互連將各個閘極結構部分進行層連接。在一實施例中，如圖所示，SAGE壁660均包括下部介電質部分和介電層蓋在下部介電部分上。根據本揭示的實施例，用於與圖6相關聯的結構的製程涉及使用提供具有外延源極或汲極結構的全閘極積體電路結構的製程方案的使用。
在一實施例中，圖6的部分(b)的結構包括在積體電路結構中，該積體電路結構還包括用於子鰭部電氣接觸之相鄰結構，例如結合圖2A或圖2B所述。藉由包括在半導體基板的一部分上形成半導體島的製程操作，可以與圖6的部分(b)的結構一起製造用於子鰭部電氣接觸之相鄰結構。
自對準閘極端蓋(SAGE)處理方案涉及形成與鰭部自對準的閘極/溝槽接觸端蓋，而無需額外的長度來解決掩模對位不正(mis-registration)。因此，可以實施實施例以使得能夠縮小電晶體布局面積。本文描述的實施例可以涉及閘極端蓋隔離結構的製造，其也可以被稱為閘極壁、隔離閘極壁或自對準閘極端蓋(SAGE)壁。
在具有將相鄰裝置分隔開的SAGE壁的結構的示例性處理方案中，圖7顯示表示製造根據本揭示的實施例之具有環繞式閘極的裝置的自對準閘極端蓋(SAGE)結構的方法中的各種操作的剖面圖。
參照圖7的部分(a)，起始結構包括在基板702上方的奈米線圖案堆疊704。在奈米線圖案堆疊704上方形成光刻圖案堆疊706。奈米線圖案堆疊704包括交替的犧牲層710和奈米線層712可以在鬆弛緩衝層782和缺陷修改層780之上，如圖所示。保護掩模714在奈米線圖案堆疊704和光刻圖案堆疊706之間。在一實施例中，光刻圖案堆疊706是三層掩模，其由拓撲掩模部分720、抗反射塗覆(ARC)層722和光刻膠層724組成。在特定的此類實施例中，拓撲掩模部分720是碳硬掩模(CHM)層，而抗反射塗覆層722是矽ARC層。
參照圖7的部分(b)，對部分(a)的堆疊進行光刻圖案化，然後對其進行蝕刻以提供包括圖案化的基板702和溝槽730的蝕刻結構。
參照圖7的部分(c)，部分(b)的結構具有隔離層740和在溝槽730中形成的SAGE材料742。然後將該結構平面化以留下圖案化的拓撲掩模層720’作為暴露的上層。
參照圖7的部分(d)，隔離層740凹陷在圖案化基板702的上表面下方，例如，以界定突出的鰭部部分並在SAGE壁742下方提供溝槽隔離結構741。
參照圖7的部分(e)，至少在通道區域中移除了犧牲層710以釋放奈米線712A和712B。在形成圖7的部分(e)的結構之後，可以在奈米線712B或712A周圍、基板702的突出鰭部上方以及SAGE壁742之間形成閘極堆疊。在一實施例中，在閘極堆疊形成之前，移除保護掩模714的剩餘部分。在另一實施例中，保護掩模714的剩餘部分被保留為絕緣鰭部帽，作為處理方案的假影(artifact)。
再次參照圖7的部分(e)，應當理解，描繪了通道視圖，其中源極或汲極區域位於頁面內和頁面外。在一實施例中，包括奈米線712B的通道區域的寬度小於包括奈米線712A的通道區域的寬度。因此，在一實施例中，積體電路結構包括多寬度(多Wsi)奈米線。儘管712B和712A的結構可以分別區分為奈米線和奈米帶，但是這兩種結構在本文中通常都被稱為奈米線。還應當理解，整個鰭部/奈米線對的參考或描述可以指包括鰭部和一根或多根上覆奈米線(例如，圖7中顯示二上覆奈米線)的結構。根據本揭示的實施例，用於與圖7相關聯的結構的製程涉及使用提供具有外延源極或汲極結構的全閘極積體電路結構的製程方案的使用。
在一實施例中，圖7的部分(e)的結構包括在積體電路結構中，該積體電路結構還包括用於子鰭部電氣接觸之相鄰結構，例如結合圖2A或圖2B所述。藉由包括在半導體基板的一部分上形成半導體島的製程操作，可以與圖7中的部分(e)的結構一起製造用於子鰭部電氣接觸之相鄰結構。
在一實施例中，如通篇所描述者，自對準閘極端蓋(SAGE)隔離結構可以由一種或多種適於最終將永久閘極結構的一部分彼此電隔離或有助於彼此隔離的材料組成。示例性的材料或材料組合包括單一材料結構，例如二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。其他示例性材料或材料組合包括具有下部二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽和上部較高介電常數的材料(例如氧化鉿)的多層堆疊。
為突顯具有三個垂直配置的奈米線的示例性積體電路結構，圖8A顯示根據本揭示實施例之基於奈米線的積體電路結構的三維剖面圖。圖8B顯示沿a-a’軸剖開之圖8A的基於奈米線的積體電路結構的橫剖面源極或汲極視圖。圖8C顯示沿b-b’軸剖開之圖8A的基於奈米線的積體電路結構的剖面通道圖。
參照圖8A，積體電路結構800包括在基板802上方的一或多條垂直堆疊的奈米線(804組)。在一實施例中，如所描繪者，鬆弛緩衝層802C、缺陷修改層802B和下基板部分802A包括在基板802中。為了說明性目的而為了強調奈米線部分，未顯示在最底部的奈米線下方並且由基板802形成的可選鰭部。本文的實施例針對單線裝置和多線裝置。作為示例，為說明性目的，顯示具有奈米線804A、804B和804C的三個基於奈米線的裝置。為了便於描述，將奈米線804A用作示例，其中描述集中在奈米線之一上。應當理解，在描述一個奈米線的屬性的情況下，基於多個奈米線的實施例對於每個奈米線可以具有相同或實質相同的屬性。
每個奈米線804包括奈米線中的通道區域806。通道區域806具有長度(L)。參照圖8C，通道區域還具有與長度(L)正交的周長(Pc)。參照圖8A和8C，閘極電極堆疊808圍繞每個通道區域806的整個周邊(Pc)。閘極電極堆疊808包括閘極電極以及在通道區域806和閘極電極(未顯示)之間的閘極介電層。在一實施例中，通道區域是離散的，因為其完全被閘極電極堆疊808包圍，而沒有任何中間材料，例如下面的基板材料或上面的通道製造材料。因此，在具有多個奈米線804的實施例中，奈米線的通道區域806也相對於彼此離散。
參照圖8A和圖8B，積體電路結構800包括一對非離散的源極或汲極區域810/812。該對非離散的源極或汲極區域810/812在該多個垂直堆疊的奈米線804的通道區域806的任一側。此外，該對非離散的源極或汲極區域810/812鄰接多個垂直堆疊的奈米線804的通道區域806。在未顯示的這樣的實施例中，一對非離散的源極或汲極區域810/812在通道區域806上和在它們之間的外延生長中直接垂直鄰接於通道區域806，其中在源極或汲極結構內顯示奈米線末端。在另一實施例中，如圖8A所示，該對非離散的源極或汲極區域810/812對通道區域806間接垂直地鄰接，因為它們形成在奈米線的末端而不是在奈米線之間。
在一實施例中，如所描繪者，源極或汲極區域810/812是非離散的，因為對於奈米線804的每個通道區域806而言沒有單獨且離散的源極或汲極區域。因此，在多個奈米線804的情況下，奈米線的源極或汲極區域810/812是總體的或統一的源極或汲極區域，與每個奈米線的離散相對。也就是說，非離散的源極或汲極區域810/812是總體的，就一個意義上而言，單個統一特徵被用作多個(在這種情況下為3個)奈米線804的源極或汲極區域，更具體地說，對於一個以上的不連續通道區域806而言。在一實施例中，其剖面正交於不連續通道區域806的長度，一對非離散的源極或汲極區域810/812中的每一個的形狀近似為矩形，其具有底部錐形部分和頂部頂點部分，如圖8B所示。然而，在其他實施例中，奈米線的源極或汲極區域810/812是相對較大的但離散的非垂直合併的外延結構，諸如結合圖4A-4J描述的塊。
根據本揭示的實施例，並且如圖8A和8B所示，積體電路結構800進一步包括一對接觸814，每個接觸814在一對非離散的源極或汲極區域810/812中的一個上。在一這樣的實施例中，在垂直方向上，每個接觸814完全圍繞各自的非離散的源極或汲極區域810/812。在另一態樣中，非離散的源極或汲極區域810/812的整個周邊可能不可接近以與接觸814接觸，並且接觸814因此僅部分地圍繞非離散的源極或汲極區域810/812，如在圖8B中所描繪者。在未顯示的對比實施例中，沿a-a’軸剖開的非離散的源極或汲極區域810/812的整個周邊被接觸814包圍。
再次參照圖8A，在一實施例中，積體電路結構800還包括一對間隔件816。如圖所示，一對間隔件816的外部可以與非離散的源極或汲極區域810/812的一部分重疊，在一對間隔件816下方提供非離散的源極或汲極區域810/812的「嵌入」部分。也如圖所示，非離散的源極或汲極區域810/812的嵌入部分可以不在一對間隔件816的整體下方延伸。
基板802可以由適合於積體電路結構製造的材料組成。在一實施例中，基板802包括由材料的單晶組成的下部塊體基板，該材料可以包括但不侷限於矽、鍺、矽鍺、鍺錫、矽鍺錫或一組III-V族化合物半導體材料。在下部塊體基板上為可由包括但不侷限於二氧化矽、氮化矽或氮氧化矽的材料構成的上絕緣體層。因此，結構800可以由絕緣體上的起始半導體基板製成。可替代地，結構800直接由塊體基板形成，並且局部氧化用於代替上述上絕緣體層以形成電絕緣部分。在另一替代實施例中，結構800直接由塊體基板形成，並且摻雜被用於在其上形成電隔離的有源區，例如奈米線。在一這樣的實施例中，第一奈米線(即，緊鄰基板)是Ω-FET型結構的形式。
在一實施例中，奈米線804的尺寸可為線或帶，如下所述，並且可以具有平方角或圓角。在一實施例中，奈米線804由諸如但不侷限於矽、鍺或其組合的材料組成。在一這樣的實施例中，奈米線是單晶的。例如，對於矽奈米線804，單晶奈米線可以基於(100)總體取向，例如，在z方向上具有＜100＞平面。如下所述，也可以考慮其他取向。在一實施例中，從橫剖面的角度來看，奈米線804的尺寸是奈米級的。例如，在特定實施例中，奈米線804的最小尺寸小於大約20奈米。在一實施例中，奈米線804由應變材料組成，特別是在通道區域806中。
參照圖8C，在一實施例中，每個通道區域806具有寬度(Wc)和高度(Hc)，寬度(Wc)與高度(Hc)大致相同。也就是說，在兩種情況下，通道區域806的橫剖面輪廓均為正方形，或者如果是圓角的，則為圓形。在另一態樣中，通道區域的寬度和高度不必相同，例如通篇所描述的奈米帶的情況。
在一實施例中，如通篇所述，積體電路結構包括非平面裝置，例如但不侷限於具有對應的一或多個上覆奈米線結構的finFET或三閘極裝置。在這樣的實施例中，對應的半導體通道區域由三維體組成或形成在三維體中，其中一或多個離散的奈米線通道部分覆蓋在三維體上。在一這樣的實施例中，閘極結構至少圍繞三維體的頂表面和一對側壁，並且還圍繞一或多個離散奈米線通道部分中的每一者。
在一實施例中，圖8A-8C的結構包括在積體電路結構中，該積體電路結構還包括用於子鰭部電氣接觸之相鄰結構，例如結合圖2A或圖2B所述。藉由包括在半導體基板的一部分上形成半導體島的製程操作，可以與圖8A-8C的結構一起製造用於子鰭部電氣接觸之相鄰結構。
在一實施例中，如通篇所述者，下層的基板可以由半導體材料組成，該半導體材料可以經受製程並且電荷可以在其中遷移。在一實施例中，基板是塊體基板，其由摻雜有諸如但不侷限於磷、砷、硼、鎵或其組合的電荷載子的晶體矽、矽/鍺或鍺層組成，以形成有源區。在一實施例中，塊體基板中矽原子的濃度大於97％。在另一實施例中，塊體基板由生長例如在摻雜硼塊體矽單晶基板上之在不同的晶體基板上的外延層組成。塊體基板可以替代地由III-V族材料組成。在一實施例中，塊體基板由III-V族材料組成，例如但不侷限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。在一實施例中，塊體基板由III-V族材料組成，並且電荷-載子摻雜劑雜質原子是例如但不侷限於碳、矽、鍺、氧、硫、硒或碲的原子。
本文揭示的實施例可以用於製造各式各樣的不同類型的積體電路及/或微電子裝置。此類積體電路的示例包括但不侷限於處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器等。在其他實施例中，可以製造半導體記憶體。而且，積體電路或其他微電子裝置可以用在本領域中已知的各種電子裝置中。例如，在電腦系統(例如，桌機、膝上型電腦、伺服器)，蜂巢式電話、個人電子裝置等中。積體電路可以與匯流排和系統中的其他組件耦合。例如，處理器可以藉由一或多個匯流排耦合到記憶體、晶片組等。處理器、記憶體和晶片組中的每一者都可以潛在地使用本文揭示的方法來製造。
圖9顯示根據本揭示實施例之一種實作的計算裝置900。計算裝置900容納板902。板902可以包括多個組件，包括但不侷限於處理器904和至少一個通訊晶片906。處理器904實體和電氣耦合到板902。在至少一種實作中，至少一個通訊晶片906也實體和電氣耦合到板902。在進一步的實作中，通訊晶片906是處理器904的一部分。
根據其應用，計算裝置900可以包括可以或可以不實體和電耦合到板902的其他組件。這些其他組件包括但不侷限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器，數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、指南針、加速器、陀螺儀、揚聲器、相機和大容量儲存裝置(例如硬碟驅動器、光碟(CD)、數位通用磁碟(DVD)等)。
通訊晶片906使得能夠進行無線通訊以用於與計算裝置900之間的資料傳輸。術語「無線」及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊通道等。可以透過非固體媒體藉由使用調變的電磁輻射來傳遞資料。該術語並不意味著關聯的裝置不包含任何電線，儘管在某些實施例中它們可能沒有。通訊晶片906可以實施多種無線標準或協定中的任何一種，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙，其衍生詞以及指定為3G、4G、5G及更高版本的任何其他無線協定。計算裝置900可以包括多個通訊晶片906。例如，第一通訊晶片906可以專用於較短範圍的無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片906可以專用於較長範圍的無線通訊。例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
計算裝置900的處理器904包括封裝在處理器904內的積體電路晶粒。處理器904的積體電路晶粒可以包括一或多個結構，例如根據本揭示的實施例之實作構建之具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構。術語「處理器」可以指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可以儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置的一部分。
通訊晶片906還包括封裝在通訊晶片906內的積體電路晶粒。通訊晶片906的積體電路晶粒可以包括一或多個結構，例如根據本揭示的實施例之實作構建之具有用於子鰭部電氣接觸的裝置之相鄰結構的環繞式閘極積體電路結構。
在進一步的實作中，容納在計算裝置900內的另一組件可以包含積體電路晶粒，該積體電路晶粒包括一或多個結構，例如根據本揭示的實施例之實作內建有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構。
在各種實作中，計算裝置900可以是膝上型電腦、小筆電、筆記型電腦、超輕薄電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、攜帶型音樂播放器或數位錄影機。在進一步的實施方式中，計算裝置900可以是處理資料的任何其他電子裝置。
圖10顯示包括本揭示的一或多個實施例的中介層1000。中介層1000是用於將第一基板1002橋接至第二基板1004的中介基板。第一基板1002可以是例如積體電路晶粒。第二基板1004可以是例如記憶體模組、電腦主機板或另一積體電路晶粒。通常，中介層1000的目的是將連接擴展到更寬的間距或將連接重新路由到不同的連接。例如，中介層1000可以將積體電路晶粒耦合到球閘極陣列(BGA)1006，該球閘極陣列1006可以隨後耦合到第二基板1004。在一些實施例中，第一基板1002和第二基板1004被附著到中介層1000的相對側。在其他實施例中，第一和第二基板1002/1004附接到中介層1000的同一側。並且在進一步的實施例中，三或更多基板透過中介層1000互連。
中介層1000可以由環氧樹脂、玻璃纖維增強的環氧樹脂、陶瓷材料或諸如聚醯亞胺的聚合物材料形成。在進一步的實施方式中，中介層1000可以由替代的剛性或柔性材料形成，其可以包括上述用於半導體基板的相同材料，例如矽、鍺以及其他III-V族和IV族材料。
中介層1000可以包括金屬互連1008和通孔1010，包括但不侷限於矽通孔(TSV)1012。中介層1000可以進一步包括嵌入式裝置1014，包括無源和有源裝置。此類裝置包括但不侷限於電容器、去耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器和靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置之類的更複雜的裝置也可以形成在中介層1000上。根據本揭示的實施例，揭示的設備或製程可用於製造中介層1000或製造包括於中介層1000中的組件。
因此，本揭示的實施例包括具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構，以及製造具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構的方法。
包括摘要中描述的內容的本揭示的實施例之圖示實作的以上描述並不意圖窮盡或將本揭示限制為所揭示的精確形式。儘管本文出於說明性目的描述了本揭示的實施例和示例，但是如相關領域的技術人士將體認到者，在本揭示的範圍內可以進行各種等效修改。
可以根據以上詳細描述對本揭示進行這些修改。在以下申請專利範圍中使用的術語不應被解釋為將本揭示限制為在說明書和申請專利範圍揭示的具體實施方式。而是，本揭示的範圍將完全由以下申請專利範圍來確定，其要以既定請求項詮釋原則來解釋。
示例實施例1：積體電路結構包括在半導體基板上的半導體島。水平奈米線的垂直配置在從半導體基板突出的鰭部上方。水平奈米線的垂直配置的通道區域與鰭部電隔離。鰭部電耦合到半導體島。閘極堆疊在水平奈米線的垂直配置上方。
示例實施例2：示例實施例1的積體電路結構，其中，半導體島和水平奈米線的垂直配置包括相同的半導體材料。
示例實施例3：示例實施例2的積體電路結構，其中，相同的半導體材料是矽。
示例實施例4：示例實施例2的積體電路結構，其中，相同的半導體材料是矽鍺。
示例實施例5：示例實施例1、2、3或4的積體電路結構，還包括在水平奈米線的垂直配置的第一和第二端的一對外延源極或汲極結構。
示例實施例6：示例實施例5的積體電路結構，還包括在一對外延源極或汲極結構上的一對導電接觸，以及在半導體島上的導電接觸。
示例實施例7：示例實施例6的積體電路結構，其中，該對導電接觸中的一者電連接到該半導體島上的導電接觸。
示例實施例8：示例實施例5、6或7的積體電路結構，其中，該一對外延源極或汲極結構是一對非離散外延源極或汲極結構。
示例實施例9：示例實施例5、6或7的積體電路結構，其中，該一對外延源極或汲極結構是一對離散的外延源極或汲極結構。
示例實施例10：示例實施例1、2、3、4、5、6、7、8或9的積體電路結構，其中，閘極堆疊包括高k閘極介電層和金屬閘極電極。
示例實施例11：積體電路結構包括在半導體基板上的半導體島，該半導體島具有頂表面。第一閘極堆疊在半導體島的頂表面上。水平奈米線的垂直配置在從半導體基板突出的鰭部上方。水平奈米線的垂直配置的通道區域與鰭部電隔離。鰭部的頂表面在半導體島的頂表面下方。第二閘極堆疊在水平奈米線的垂直配置上方。
示例實施例12：示例實施例11的積體電路結構，其中，半導體島和水平奈米線的垂直配置包括相同的半導體材料。
示例實施例13：示例實施例12的積體電路結構，其中，相同的半導體材料是矽。
示例實施例14：示例實施例12的積體電路結構，其中，相同的半導體材料是矽鍺。
示例實施例15：示例實施例11、12、13或14的積體電路結構，還包括在水平奈米線的垂直配置的第一和第二端的一對外延源極或汲極結構，以及在半導體島中的一對源極或汲極區域。
示例實施例16：示例實施例15的積體電路結構，還包括：在該對外延源極或汲極結構上的第一對導電接觸，以及在該半導體島中的該對源極或汲極區域上的第二對導電接觸。
示例實施例17：示例實施例16的積體電路結構，其中，第一對導電接觸中的一者電連接至第二對導電接觸中的一者。
示例實施例18：示例實施例15、16或17的積體電路結構，其中，該對外延源極或汲極結構是一對非離散外延源極或汲極結構。
示例實施例19：示例實施例15、16或17的積體電路結構，其中，該對外延源極或汲極結構是一對離散的外延源極或汲極結構。
示例實施例20：示例實施例11、12、13、14、15、16、17、18或19的積體電路結構，其中，該第一和第二閘極堆疊各自包括高k閘極介電層和金屬閘極電極。
示例實施例21：一種計算裝置，包括板和耦接到該板的組件。該組件包括積體電路結構，該積體電路結構包括在半導體基板上的半導體島。水平奈米線的垂直配置在從半導體基板突出的鰭部上方。水平奈米線的垂直配置的通道區域與該鰭部電隔離。該鰭部電耦合到該半導體島。閘極堆疊在該水平奈米線的垂直配置上方。
示例實施例22：示例實施例21的計算裝置，還包括耦合到該板的記憶體。
示例實施例23：示例實施例21或22的計算裝置，還包括耦合到該板的通訊晶片。
示例實施例24：示例實施例21、22或23的計算裝置，其中，該組件是封裝的積體電路晶粒。
示例實施例25：示例實施例21、22、23或24的計算裝置，其中，該組件選自由處理器、通訊晶片和數位信號處理器組成的群組。
100:積體電路結構 102:基板 104:鰭部 106:奈米線或奈米帶 110:源極或汲極結構 112:源極或汲極接觸 114:區域 200:積體電路結構 202:半導體基板 204:鰭部 206:水平奈米線 208:閘極堆疊 210:一對外延源極或汲極結構 212:一對導電接觸 214:區域 220:半導體島 222:導電接觸 224:導線 250:積體電路結構 252:半導體基板 254:鰭部 256:水平奈米線 258:第二閘極堆疊 260:一對外延源極或汲極結構 262:第一對導電接觸 264:區域 270:半導體島 272:一對源極或汲極區 273:第一閘極堆疊 274:第一閘極堆疊 276:第二對導電接觸 302:基板 304:缺陷修改層 306:鬆弛緩衝層 308:犧牲層 310:交替通道層 312:中間犧牲層 314:圖案化掩模/蝕刻停止部分 316:圖案化掩模 322:圖案化的基板部分 324:缺陷修改層 326:緩衝層 328:犧牲層 330:通道層 332:犧牲層 334:隔離結構 338:凹陷犧牲層 340:通道層 342:中間犧牲層 344:外延源極或汲極結構 346:偽閘極電極 348:硬掩模 350:側壁間隔件 352:介電層護盔 358:凹陷犧牲層 362:部分 370:閘極電極 372:閘極介電堆疊 374:接觸障壁層 376:導電填充物 402:鰭部 404:交替犧牲層 404’:凹陷犧牲層 406:奈米線 406’:凹陷奈米線 408:保護帽 410:閘極堆疊 412:空腔 414:上閘極間隔件 416:空腔間隔件 418:溝槽 420:犧牲材料 422:外延源極或汲極結構 424:層間介電質(ILD)材料 426:永久閘極電極 428:永久閘極介電質 430:溝槽 432:溝槽 434:第一導電接觸結構 436:第二導電接觸結構 450:缺陷修改層 450’:圖案化的缺陷修改層 452:鬆弛緩衝層 452’:圖案化的鬆弛緩衝層 500:半導體結構 504:非平面有源區 504A:奈米線 504B:奈米線 505:子鰭部區域 506:溝槽隔離區域 508:閘極線 514:閘極接觸 516:閘極接觸通孔 540:缺陷修改層 550:閘極電極 552:閘極介電層 554:介電蓋層 560:金屬互連 570:層間介電堆疊或層 580:介面 600:積體電路結構 602:基板 604:鰭部 605:奈米線 608:隔離結構 620:缺陷修改層 622:鬆弛緩衝層 650:積體電路結構 652:基板 654:鰭部 655:奈米線 656:量 658:隔離結構 660:隔離的SAGE壁 662:閘極端蓋間隔 670:缺陷修改層 672:鬆弛緩衝層 702:基板 704:奈米線圖案堆疊 706:光刻圖案堆疊 710:交替的犧牲層 712:奈米線層 712A:奈米線 712B:奈米線 714:保護掩模 720:拓撲掩模部分 720’:圖案化的拓撲掩模層 722:抗反射塗覆(ARC)層 724:光刻膠層 730:溝槽 740:隔離層 741:溝槽隔離結構 742:SAGE壁 780:缺陷修改層 782:鬆弛緩衝層 800:積體電路結構 802:基板 802A:下基板部分 802B:缺陷修改層 802C:鬆弛緩衝層 804:奈米線 804A:奈米線 804B:奈米線 804C:奈米線 806:通道區域 808:閘極電極堆疊 810:非離散的源極或汲極區域 812:非離散的源極或汲極區域 814:接觸 816:一對間隔件 900:計算裝置 902:板/主機板 904:處理器 906:通訊晶片 1000:中介層 1002:第一基板 1004:第二基板 1006:球閘極陣列(BGA) 1008:金屬互連 1010:通孔 1012:矽通孔(TSV) 1014:嵌入式裝置
[圖1]顯示根據本揭示的實施例之無通道至基板電氣接觸的環繞式閘極積體電路結構的環繞式閘極裝置的剖面圖。
[圖2A]顯示根據本揭示的實施例之具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構的剖面圖。
[圖2B]顯示根據本揭示的另一實施例之另一種具有用於子鰭部電氣接觸之相鄰結構的環繞式閘極積體電路結構的剖面圖。
[圖3A至圖3F]顯示根據本揭示的實施例之表示製造環繞式閘極積體電路結構的方法中的各種操作的剖面圖。
[圖4A至圖4J]顯示根據本揭示的實施例之製造環繞式閘極積體電路結構的方法中的各種操作的剖面圖。
[圖5]顯示根據本揭示的實施例之沿閘極線剖開的非平面積體電路結構的剖面圖。
[圖6]顯示根據本揭示的實施例之穿過奈米線和鰭部剖開的剖面圖，用於非端蓋架構(左側(a))與自對準閘極端蓋(SAGE)架構(右側(b))。
[圖7]顯示根據本揭示的實施例之表示在利用環繞式閘極的裝置製造自對準閘極端蓋(self-aligned gate endcap，SAGE)結構的方法中的各種操作的剖面圖。
[圖8A]顯示根據本揭示的實施例之基於奈米線的積體電路結構的三維剖面圖。
[圖8B]顯示根據本揭示的實施例之沿a-a'軸剖開的圖8A之基於奈米線的積體電路結構的橫剖面源極或汲極視圖。
[圖8C]顯示根據本揭示的實施例之沿b-b'軸剖開的圖8A之基於奈米線的積體電路結構的橫剖面通道視圖。
[圖9]顯示根據本揭示實施例之一種實現方式的計算裝置。
[圖10]顯示包括本揭示的一或多個實施例的中介層。
200:積體電路結構
202:半導體基板
204:鰭部
206:水平奈米線
208:閘極堆疊
210:一對外延源極或汲極結構
212:一對導電接觸
214:區域
220:半導體島
222:導電接觸
224:導線

Claims (25)

  1. 一種積體電路結構，包含： 半導體島，在半導體基板上； 水平奈米線的垂直配置，在從該半導體基板突出的鰭部上方，該水平奈米線的垂直配置的通道區域與該鰭部電隔離，其中，該鰭部電耦合到該半導體島；以及 閘極堆疊，在該水平奈米線的垂直配置上。
  2. 如請求項1之積體電路結構，其中，該半導體島和該水平奈米線的垂直配置包含相同的半導體材料。
  3. 如請求項2之積體電路結構，其中，該相同的半導體材料是矽。
  4. 如請求項2之積體電路結構，其中，該相同的半導體材料是矽鍺。
  5. 如請求項1之積體電路結構，還包含： 在該水平奈米線的垂直配置的第一和第二端處的一對外延源極或汲極結構。
  6. 如請求項5之積體電路結構，還包含： 一對導電接觸，在該對外延源極或汲極結構上；以及 在該半導體島上的導電接觸。
  7. 如請求項6之積體電路結構，其中，該對導電接觸中的一者電連接至該半導體島上的該導電接觸。
  8. 如請求項5之積體電路結構，其中，該對外延源極或汲極結構是一對非離散外延源極或汲極結構。
  9. 如請求項5之積體電路結構，其中，該對外延源極或汲極結構是一對離散的外延源極或汲極結構。
  10. 如請求項1之積體電路結構，其中，該閘極堆疊包括高k閘極介電層和金屬閘極電極。
  11. 一種積體電路結構，包含： 半導體島，在半導體基板上，該半導體島具有頂表面； 第一閘極堆疊，在該半導體島的該頂表面上； 水平奈米線的垂直配置，在從該半導體基板突出的鰭部上方，該水平奈米線的垂直配置的通道區域與該鰭部電隔離，其中，該鰭部的頂表面在該半導體島的該頂表面下方；以及 第二閘極堆疊，在該水平奈米線的垂直配置上。
  12. 如請求項11之積體電路結構，其中，該半導體島和該水平奈米線的垂直配置包括相同的半導體材料。
  13. 如請求項12之積體電路結構，其中，該相同的半導體材料是矽。
  14. 如請求項12之積體電路結構，其中，相同的半導體材料是矽鍺。
  15. 如請求項11之積體電路結構，還包含： 一對外延源極或汲極結構，在該水平奈米線的垂直配置的第一和第二端處；以及 一對源極或汲極區域，在該半導體島中。
  16. 如請求項15之積體電路結構，還包含： 第一對導電接觸，在該對外延源極或汲極結構上；以及 第二對導電接觸，在該半導體島中的該對源極或汲極區域上。
  17. 如請求項16之積體電路結構，其中，該第一對導電接觸中的一者電連接至該第二對導電接觸中的一者。
  18. 如請求項15之積體電路結構，其中，該對外延源極或汲極結構是一對非離散外延源極或汲極結構。
  19. 如請求項15之積體電路結構，其中，一對外延源極或汲極結構是一對離散的外延源極或汲極結構。
  20. 如請求項11之積體電路結構，其中，該第一閘極堆疊和該第二閘極堆疊各自包括高k閘極介電層和金屬閘極電極。
  21. 一種計算裝置，包含： 板；以及 連接到該板上的組件，該組件包括積體電路結構，包含： 半導體島，在半導體基板上； 水平奈米線的垂直配置，在從該半導體基板突出的鰭部上方，該水平奈米線的垂直配置的通道區域與該鰭部電隔離，其中，該鰭部電耦合到該半導體島；以及 閘極堆疊，在該水平奈米線的垂直配置上。
  22. 如請求項21之計算裝置，還包含： 與該板耦合的記憶體。
  23. 如請求項21之計算裝置，還包含： 連接到該板上的通訊晶片。
  24. 如請求項21之計算裝置，其中，該組件是封裝的積體電路晶粒。
  25. 如請求項21之計算裝置，其中，該組件選自由處理器、通訊晶片和數位信號處理器組成的群組。
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