CN115472692A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：去除伪栅结构，形成栅极开口，暴露出叠层结构和隔离层；去除栅极开口底部的部分厚度的隔离层，暴露出凸起部的部分侧壁；沿垂直于第一沟道层延伸方向，去除隔离层暴露出的凸起部，形成位于第一沟道层与剩余凸起部之间的沟槽，且第一沟道层与剩余凸起部或衬底之间相间隔；或沿垂直于第一沟道层的延伸方向，对暴露出的凸起部的侧壁进行减薄，使第一沟道层与剩余凸起部围成沟槽；去除沟道叠层中的牺牲层，形成通槽；在栅极开口和通槽、以及沟槽内填充栅极结构，栅极结构包围第二沟道层，且栅极结构还包围第一沟道层或者包围凸起部露出的第一沟道层。本发明实施例降低器件的漏电流，提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
但是，目前全包围栅极晶体管的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，降低器件的漏电流，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括沿横向延伸的横向延伸区，所述横向延伸区包括第一区域和沿横向位于所述第一区域两侧的第二区域；所述基底包括：衬底；凸起部，所述凸起部凸出于所述第二区域的衬底，或者，所述凸起部凸出于所述横向延伸区的衬底，且所述第一区域的凸起部的顶面，低于所述第二区域的凸起部的顶面；沟道结构层，位于所述第一区域的所述基底的上方，且所述沟道结构层的底面高于或齐平于所述第二区域的所述凸起部的顶面，所述沟道结构层包括自下而上依次间隔设置的第一沟道层以及一个或多个第二沟道层；隔离层，位于所述衬底上且围绕所述凸起部；栅极结构，位于所述隔离层上且横跨所述沟道结构层，所述栅极结构填充于所述第一沟道层与所述基底之间、以及所述第一沟道层和所述第二沟道层之间，或者，所述栅极结构填充于所述第一沟道层与所述基底之间、所述第一沟道层和所述第二沟道层之间、以及相邻的第二沟道层之间；所述栅极结构包围所述第一沟道层和所述第二沟道层；源漏掺杂层，位于所述栅极结构两侧的所第二区域的凸起部上，且所述源漏掺杂层与所述沟道结构层沿延伸方向的端部相接触。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括沿横向延伸的横向延伸区，平行于基底且与所述横向相垂直的方向为纵向；所述横向延伸区包括第一区域和沿横向位于所述第一区域两侧的第二区域；所述基底包括：衬底；凸起部，凸出于所述横向延伸区的衬底，位于所述第一区域的凸起部包括支撑部，且沿所述纵向，所述支撑部的侧壁相对于所述第二区域的凸起部同一侧的侧壁缩进；沟道结构层，位于所述支撑部上，所述沟道结构层包括自下而上依次间隔设置的第一沟道层以及一个或多个第二沟道层，且所述第一沟道层的部分底面与所述支撑部相接触；隔离层，位于所述衬底上且围绕所述凸起部；栅极结构，位于所述隔离层上且横跨所述沟道结构层且包围所述第二沟道层，且所述栅极结构还包围所述支撑部露出的所述第一沟道层；源漏掺杂层，位于所述栅极结构两侧的所述第二区域的凸起部上，且所述源漏掺杂层与所述沟道结构层沿延伸方向的端部相接触。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底和凸出于所述衬底的凸起部，所述凸起部上形成有叠层结构，所述叠层结构包括第一沟道层和位于所述第一沟道层上的一个或多个自下而上依次堆叠的沟道叠层，每一个所述沟道叠层均包括牺牲层和位于所述牺牲层上的第二沟道层；所述衬底上形成有围绕所述凸起部的隔离层，所述隔离层暴露出所述叠层结构；在所述隔离层上形成横跨所述叠层结构的伪栅结构；在所述伪栅结构两侧的叠层结构中形成源漏掺杂层；去除所述伪栅结构，形成栅极开口，暴露出所述叠层结构和所述隔离层；去除所述栅极开口底部的部分厚度的所述隔离层，暴露出所述凸起部的部分侧壁；沿垂直于所述第一沟道层的延伸方向，去除所述隔离层暴露出的所述凸起部，形成位于所述第一沟道层与剩余所述凸起部之间的沟槽，且所述第一沟道层与剩余所述凸起部或衬底之间相间隔；或者，沿垂直于所述第一沟道层的延伸方向，对所述暴露出的凸起部的侧壁进行减薄，使所述第一沟道层与剩余的所述凸起部围成沟槽；去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由所述第二沟道层与所述第一沟道层围成，或由相邻的第二沟道层围成；在所述栅极开口和通槽、以及所述沟槽内填充栅极结构，所述栅极结构包围所述第二沟道层，且所述栅极结构还包围所述第一沟道层或者包围所述凸起部露出的所述第一沟道层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，所述凸起部凸出于所述第二区域的衬底；或者，所述凸起部凸出于所述横向延伸区的衬底，且所述第一区域的凸起部的顶面，低于所述第二区域的凸起部的顶面；并且，所述沟道结构层的底面高于或齐平于所述第二区域的所述凸起部的顶面，因此，本发明实施例通过使所述凸起部仅凸出于第二区域的衬底或调整所述第一区域的凸起部的顶面高度的方式，使得所述第一沟道层与所述基底之间具有间隔，从而在所述第一沟道层的底部还能够为栅极结构提供填充的空间，使得所述栅极结构还能够填充于所述第一沟道层与所述基底之间，相应地，所述栅极结构还能够包围所述第一沟道层，有利于增大所述栅极结构对第一沟道层的包围面积，进而提高所述栅极结构对第一沟道层的控制能力、降低了器件的漏电流，半导体结构的性能得到了提升。
本发明实施例提供的半导体结构中，所述凸起部凸出于所述横向延伸区的衬底，位于所述第一区域的凸起部包括支撑部，且沿所述纵向，所述支撑部的侧壁相对于所述第二区域的凸起部同一侧的侧壁缩进；所述沟道结构层中，所述第一沟道层的部分底面与所述支撑部相接触，从而使得所述支撑部还能够暴露出所述第一沟道层的部分底面，进而使得所述栅极结构还包围所述支撑部露出的第一沟道层，相应增大了所述栅极结构对第一沟道层的包围面积，有利于提高所述栅极结构对第一沟道层的控制能力，进而降低了器件的漏电流，提升了半导体结构的性能。
本发明实施例提供的半导体结构的形成方法中，在形成栅极开口之后，还去除所述栅极开口底部的部分厚度的隔离层，以暴露出所述凸起部的部分侧壁，并且沿着垂直于所述第一沟道层的延伸方向，去除暴露出的所述凸起部或对所述暴露出的凸起部的侧壁进行减薄，形成沟槽，所述沟槽能够为后续栅极结构在所述第一沟道层底部的填充提供空间，相应地，在形成栅极结构的过程中，所述栅极结构还能够填充于所述沟槽内，使得所述栅极结构不仅包围所述第二沟道层，而且所述栅极结构还能够包围所述第一沟道层或者包围所述凸起部露出的所述第一沟道层，与所述栅极结构仅覆盖所述第一沟道层的顶面或者仅覆盖所述第一沟道层的顶面和侧壁相比，本发明实施例增大了所述栅极结构对所述第一沟道层的包围面积，有利于提高所述栅极结构对所述第一沟道层的控制能力，进而降低了器件的漏电流，提升了半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图4是本发明半导体结构一实施例的结构示意图；
图5至图6是本发明半导体结构另一实施例的结构示意图；
图7至图33是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图34至图36是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前全包围栅极晶体管的性能仍有待提高。现结合一种半导体结构，分析全包围栅极晶体管的性能有待提高的原因。图1是一种半导体结构的局部立体结构示意图。
所述半导体结构包括：基底，包括衬底10和凸出于所述衬底10的凸起部16；隔离层17，位于所述衬底10上且围绕所述凸起部16；沟道结构层11，位于所述凸起部16上，所述沟道结构层11包括第一沟道层18、以及位于所述第一沟道层18上且与第一沟道层18间隔设置的一个或多个第二沟道层12，一个或多个第二沟道层12自下而上依次间隔设置，其中，所述第一沟道层18与所述凸起部16为一体型结构；栅极结构13，位于所述隔离层17上且横跨所述沟道结构层11且覆盖沟道结构层11的顶部，所述栅极结构13包围所述第二沟道层12，且所述栅极结构13填充于所述第一沟道层18与第二沟道层12之间，或者，填充于所述第一沟道层18与所述第二沟道层12之间、以及相邻的所述第二沟道层12之间；源漏掺杂层14，位于所述栅极结构13的两侧的凸起部16上且与所述沟道结构层11沿延伸方向上的端部相接触；介质层15，位于所述隔离层17上且覆盖所述源漏掺杂层14。
所述半导体结构为全包围栅极晶体管，其中，所述栅极结构13仅包围所述第二沟道层12，对于所述第一沟道层18，所述栅极结构13仅覆盖所述第一沟道层18的顶面和侧壁，所述栅极结构13仅三面包围所述第一沟道层18，相对于所述第二沟道层12，栅极结构13对第一沟道层18的控制能力较弱，与所述第一沟道层18对应的晶体管产生漏电流的概率更高，器件的性能不佳。
为了解决所述技术问题，本发明实施例提供的半导体结构中，所述凸起部凸出于所述第二区域的衬底；或者，所述凸起部凸出于所述横向延伸区的衬底，且所述第一区域的凸起部的顶面，低于所述第二区域的凸起部的顶面；并且，所述沟道结构层的底面高于或齐平于所述第二区域的所述凸起部的顶面，因此，本发明实施例通过使所述凸起部仅凸出于第二区域的衬底或调整所述第一区域的凸起部的顶面高度的方式，使得所述第一沟道层与所述基底之间具有间隔，从而在所述第一沟道层的底部还能够为栅极结构提供填充的空间，使得所述栅极结构还能够填充于所述第一沟道层与所述基底之间，相应地，所述栅极结构还能够包围所述第一沟道层，有利于增大所述栅极结构对第一沟道层的包围面积，进而提高所述栅极结构对第一沟道层的控制能力、降低了器件的漏电流，半导体结构的性能得到了提升。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图4，示出了本发明半导体结构一实施例的结构示意图。图2为立体图，图3为图2沿a-a1割线的局部立体示意图，图4(a)为图2沿xx方向的剖面图，图4(b)为图2沿yy方向的剖面图。
如图2至图4所示，本实施例中，所述半导体结构包括：基底，包括沿横向延伸的横向延伸区100L，所述横向延伸区100L包括第一区域I和沿横向位于所述第一区域I两侧的第二区域II；所述基底包括：衬底100；凸起部110，所述凸起部110凸出于所述第二区域II的衬底100；或者，所述凸起部110凸出于所述横向延伸区100L的衬底100，且所述第一区域I的凸起部110的顶面，低于所述第二区域II的凸起部110的顶面；沟道结构层300，位于所述第一区域I的所述基底的上方，且所述沟道结构层300的底面高于或齐平于所述第二区域II的所述凸起部110的顶面，所述沟道结构层300包括自下而上依次间隔设置的第一沟道层40以及一个或多个第二沟道层30；隔离层105，位于所述衬底100上且围绕所述凸起部110；栅极结构230，位于所述隔离层105上且横跨所述沟道结构层300，所述栅极结构230填充于所述第一沟道层40与所述基底之间、以及所述第一沟道层40和所述第二沟道层30之间，或者，所述栅极结构230填充于所述第一沟道层40与所述基底之间、所述第一沟道层40和所述第二沟道层30之间、以及相邻的第二沟道层30之间；所述栅极结构230包围所述第一沟道层40和所述第二沟道层30；源漏掺杂层155，位于所述栅极结构230两侧的所第二区域II的凸起部110上，且所述源漏掺杂层155与所述沟道结构层300沿延伸方向的端部相接触。
基底用于为半导体结构的形成提供工艺平台。本实施例中，以形成全包围栅极(GAA)晶体管为示例进行说明。在其他实施例中，形成方法还可以用于形成叉型栅极晶体管(Forksheet)或互补场效应晶体管(CFET)。
本实施例中，所述基底包括多个横向延伸区100L，多个横向延伸区100L沿纵向平行间隔排列，所述纵向垂直于横向。
本实施例中，衬底100为硅衬底，即所述衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述凸起部110凸出于所述第二区域II的衬底100；或者，所述凸起部110凸出于所述横向延伸区100L的衬底100，且所述第一区域I的凸起部110的顶面，低于所述第二区域II的凸起部110的顶面；并且，所述沟道结构层300的底面高于或齐平于所述第二区域II的所述凸起部110的顶面，因此，本实施例通过使所述凸起部110仅凸出于第二区域II的衬底100或调整所述第一区域I的凸起部110的顶面高度的方式，使得所述第一沟道层40与所述基底之间具有间隔，从而在所述第一沟道层40的底部还能够为栅极结构230提供填充的空间，使得所述栅极结构230还能够填充于所述第一沟道层40与所述基底之间，相应地，所述栅极结构230还能够包围所述第一沟道层40，有利于增大所述栅极结构230对第一沟道层40的包围面积，进而提高所述栅极结构230对第一沟道层40的控制能力、降低了器件的漏电流，半导体结构的性能得到了提升。
作为一种示例，所述凸起部110凸出于所述横向延伸区100L的衬底100，且所述第一区域I的凸起部110的顶面，低于所述第二区域II的凸起部110的顶面，以便于使位于所述第一区域I的凸起部110上方的第一沟道层40，能够与所述凸起部110之间具有间隔。
在其他实施例中，所述凸起部还可以仅凸出于所述第二区域的凸起部，有利于增大第一沟道层与第一区域基底之间的间隔，进而增大栅极结构在第一沟道层与基底之间的填充空间。
需要说明的是，所述凸起部110凸出于所述第二区域II的衬底100；或者，所述凸起部110凸出于所述横向延伸区100L的衬底100，且所述第一区域I的凸起部110的顶面，低于所述第二区域II的凸起部110的顶面，是由于在半导体结构的形成过程中，在形成栅极开口以及去除栅极开口下方的部分厚度隔离层105后，沿所述纵向去除隔离层105暴露出的凸起部110，相应地，当所述凸起部110凸出于所述横向延伸区100L的衬底100时，凸起部110为一体型结构。
本实施例中，所述凸起部110与所述衬底100为一体型结构，所述凸起部110的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述凸起部的材料可以与衬底的材料不同，所述凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
所述沟道结构层300用于提供场效应晶体管的导电沟道。
作为一种示例，所述沟道结构层300为沿所述横向延伸的鳍式结构。
所述第一沟道层40和第二沟道层30的堆叠方向(如图2中Z方向所示)垂直于衬底100表面。
本实施例中，所述第一沟道层40与所述凸起部110的材料相同，是由于在半导体结构的形成过程中，所述第一沟道层40与所述凸起部110相接触且为一体型结构，在形成栅极开口以及去除栅极开口下方的部分厚度隔离层105之后，通过沿所述纵向刻蚀去除隔离层105暴露出的凸起部110，使得第一沟道层40与第一区域I的凸起部110之间具有间隔。
本实施例中，第一沟道层40的材料为Si，有利于提高NMOS晶体管的性能。其他实施例中，当半导体结构为PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，第一沟道层的材料为SiGe。另一些实施例中，第一沟道层的材料还可以为锗、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
作为一种示例，所述沟道结构层450中，所述第二沟道层30的数量为三个。在其他实施例中，第二沟道层还可以为其他数量。
所述隔离层105用于对相邻的凸起部110之间起到隔离作用，还用于隔离所述衬底100与栅极结构230。本实施例中，所述隔离层105的材料为氧化硅。所述隔离层105还可以是其他的绝缘材料。
本实施例中，所述隔离层105包括位于所述栅极结构230底部的第一隔离层106、以及露出于所述栅极结构230的第二隔离层107，且所述第一隔离层106的顶面低于所述第二隔离层107的顶面。
所述第一隔离层106的顶面低于所述第二隔离层107的顶面，是由于在半导体结构的形成过程中，在形成栅极开口之后，还去除栅极开口下方的部分厚度的所述隔离层105，以便暴露出凸起部110的部分侧壁，进而能够沿纵向刻蚀凸起部110，其中，栅极开口用于为形成栅极结构230提供空间位置，相应地，位于栅极结构230底部的隔离层105(即第一隔离层106)的顶面，低于露出于所述栅极结构230的隔离层105(即第二隔离层107)的顶面。
沿垂直于所述衬底100表面的方向，所述第一沟道层40与相邻所述第二沟道层30之间的距离为第一尺寸；所述第一隔离层106顶面与所述第二隔离层107顶面的高度差为第二尺寸，所述第二尺寸是所述第一尺寸的90％至110％。
在半导体结构的形成过程中，所述第一沟道层40与相邻所述第二沟道层30之间、或相邻的第二沟道层30之间还形成有牺牲层；通过将所述第一隔离层106顶面与所述第二隔离层107顶面的高度差设置在上述范围，从而在去除栅极开口下方的部分厚度隔离层的过程中，所述隔离层105的去除厚度与所述牺牲层的厚度基本相当，从而使得所述隔离层105露出的凸起部110的侧壁高度，与所述第一沟道层40与相邻所述第二沟道层30之间的距离基本相当，换句话说，所述隔离层105露出的凸起部110的侧壁高度，与所述第一沟道层40和相邻所述第二沟道层30之间距离的差值较小，有利于使得沿纵向去除隔离层105露出的凸起部110后，在第一沟道层40下方所形成沟槽的高度，与所述第一沟道层40和相邻第二沟道层30之间距离的差值较小，便于栅极结构230在所述第一沟道层40和相邻所述第二沟道层30之间、以及第一沟道层40下方空间内的填充，相应有利于提高工艺兼容性。
本实施例中，所述凸起部110凸出于所述横向延伸区100L的衬底100，且所述第一区域I的凸起部110的顶面，齐平于或低于所述第一隔离层106的顶面。当所述第一区域I的凸起部110的顶面低于所述第一隔离层106的顶面时，能够增大第一沟道层106与第一区域I凸起部110之间的距离，进而增大栅极结构230在第一沟道层106下方的填充空间，有利于栅极结构230在第一沟道层230下方的填充。
在器件工作时，栅极结构230用于控制导电沟道的开启和关断。
本实施例中，栅极结构230为金属栅极结构，所述栅极结构230包括栅介质层(图未示)、位于所述栅介质层上的功函数层(图未示)以及位于所述功函数层上且填充于所述通槽180和栅极开口170的栅电极层(图未示)。
栅介质层用于实现功函数层及栅电极层与沟道之间的电隔离。所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种。作为一示例，栅介质层包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。在其他实施例中，栅介质层可以包括栅氧化层和位于栅氧化层上的高k栅介质层。
功函数层用于调节栅极结构230的功函数，进而调节场效应晶体管的阈值电压。当形成NMOS晶体管时，功函数层为N型功函数层，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
栅电极层用于作为栅极结构230与外部电路电连接的外接电极。栅电极层的材料为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，以栅极结构230为金属栅极结构为示例进行说明。在其他实施例中，基于实际的工艺需求，栅极结构还可以为其他类型的栅极结构，例如：为多晶硅栅极结构或非晶硅栅极结构。
本实施例中，所述栅极结构230包括横跨所述沟道结构层300的第一部分(未标示)，以及位于所述第一沟道层40与所述第一区域I的基底之间、位于所述第一沟道层40与第二沟道层30之间或相邻的所述第二沟道层30之间的第二部分(未标示)。
本实施例中，沿所述横向，所述第一部分的侧壁相对于所述第一沟道层40的侧壁缩进，且所述第二部分的侧壁相对于所述第一沟道层40的侧壁缩进。
本实施例中，所述半导体结构还包括：栅极侧墙130，位于所述第一部分的侧壁上。栅极侧墙130用于定义源漏掺杂层155的形成位置，栅极侧墙130还用于保护栅极结构230的侧壁。
本实施例中，栅极侧墙130的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料，栅极侧墙130为单层或叠层结构。作为一种示例，栅极侧墙130为单层结构，栅极侧墙130的材料为氮化硅。
本实施例中，所述半导体结构还包括：内侧墙150，位于所述第二部分的侧壁上。内侧墙150用于实现源漏掺杂层155与栅极结构230之间的隔离，而且还增大栅极结构230与源漏掺杂层155之间的距离，有利于减小栅极结构230与源漏掺杂层155之间的寄生电容。
本实施例中，内侧墙150的材料为绝缘材料，以实现栅极结构230与源漏掺杂层155之间的隔离。本实施例中，内侧墙150的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为示例，内侧墙150的材料为氮化硅。
源漏掺杂层155用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂层155用于提供载流子源。
本实施例中，源漏掺杂层155包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，当形成NMOS晶体管时，源漏掺杂层155包括掺杂有N型离子的应力层，应力层的材料为Si或SiC；当形成PMOS晶体管时，源漏掺杂层155包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。
本实施例中，所述半导体结构还包括：层间介质层160，位于所述隔离层105上且覆盖所述栅极侧墙130的侧壁以及所述源漏掺杂层155。
层间介质层160用于隔离相邻器件。本实施例中，层间介质层160的材料为氧化硅。层间介质层160的材料还可以是其他绝缘材料。
参考图5至图6，示出了本发明半导体结构另一实施例的结构示意图。其中，图5为立体图，图6(a)为图5沿yy方向的剖面图，图6(b)为图6(a)沿1-1’方向的剖视图。
如图5至图6所示，本实施例中，所述半导体结构包括：基底，包括沿横向延伸的横向延伸区400L，平行于基底且与所述横向相垂直的方向为纵向；所述横向延伸区包括第一区域I和沿横向位于所述第一区域I两侧的第二区域II；所述基底包括：衬底400；凸起部410，凸出于所述横向延伸区400L的衬底400，位于所述第一区域I的凸起部410包括支撑部411，且沿所述纵向，所述支撑部411的侧壁相对于所述第二区域II的凸起部410同一侧的侧壁缩进；沟道结构层，位于所述支撑部411上，所述沟道结构层450包括自下而上依次间隔设置的第一沟道层50以及一个或多个第二沟道层60，且所述第一沟道层50的部分底面与所述支撑部412相接触；隔离层405，位于所述衬底400上且围绕所述凸起部；栅极结构430，位于所述隔离层405上且横跨所述沟道结构层450且包围所述第二沟道层60，且所述栅极结构430还包围所述支撑部412露出的所述第一沟道层50；源漏掺杂层455，位于所述栅极结构430两侧的所述第二区域的凸起部II上，且所述源漏掺杂层455与所述沟道结构层450沿延伸方向的端部相接触。
本实施例提供的半导体结构中，所述凸起部410凸出于所述横向延伸区400L的衬底400，位于所述第一区域I的凸起部410包括支撑部412，且沿所述纵向，所述支撑部412的侧壁相对于所述第二区域II的凸起部410同一侧的侧壁缩进；所述沟道结构层455中，所述第一沟道层50的部分底面与所述支撑部412相接触，从而使得所述支撑部412还能够暴露出所述第一沟道层50的部分底面，进而使得所述栅极结构430还包围所述支撑部412露出的第一沟道层50，相应增大了所述栅极结构430对第一沟道层50的包围面积，有利于提高所述栅极结构430对第一沟道层50的控制能力，进而降低了器件的漏电流，提升了半导体结构的性能。
本实施例中，在半导体结构的形成过程中，在形成栅极开口以及去除栅极开口下方的部分厚度隔离层405之后，对暴露出的凸起部410的侧壁进行减薄，从而沿垂直于第一沟道层50的延伸方向，仅去除部分宽度的所述第一沟道层50，使得所述第一沟道层50的下方还保留部分的所述凸起部410与所述第一沟道层50相接触，有利于提高对所述暴露出的凸起部410侧壁进行减薄的工艺控制性，缩短刻蚀所述暴露出的凸起部410的工艺时间，降低对第一沟道层50的底部、以及其他膜层结构(例如：第二沟道层60)造成损伤的风险，提高工艺兼容性和稳定性。
本实施例中，位于所述第一沟道层50底部的剩余所述凸起部410包括：底部凸起部411和凸立于所述底部凸起部411上的支撑部412；所述底部凸起部411的顶面齐平于或低于所述第一隔离层406的顶面。
在其他实施例中，所述支撑部还可以凸出于所述第一区域的衬底。
本实施例中，所述凸起部410与所述第一沟道层50为一体型结构。
本实施例中，所述凸起部410与所述衬底400为一体型结构。
本实施例中，所述隔离层405包括位于所述栅极结构430底部的第一隔离层406、以及露出于所述栅极结构430的第二隔离层407，且所述第一隔离层406的顶面低于所述第二隔离层407的顶面。
对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构的形成方法。图7至图33是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图7，提供基底，包括衬底100和凸出于所述衬底100的凸起部110，所述凸起部110上形成有叠层结构200，所述叠层结构200包括第一沟道层40和位于所述第一沟道层40上的一个或多个自下而上依次堆叠的沟道叠层210，每一个所述沟道叠层210均包括牺牲层20和位于所述牺牲层20上的第二沟道层30；所述衬底100上形成有围绕所述凸起部110的隔离层105，所述隔离层105暴露出所述叠层结构200。
基底用于为后续制程提供工艺平台。本实施例中，以形成全包围栅极(GAA)晶体管为示例进行说明。在其他实施例中，形成方法还可以用于形成叉型栅极晶体管(Forksheet)或互补场效应晶体管(CFET)。
本实施例中，衬底100为硅衬底，即所述衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述凸起部110与所述衬底100为一体型结构，所述凸起部110的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述凸起部的材料可以与衬底的材料不同，所述凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述凸起部110为沿横向(如图7中X方向所示)延伸的鳍式结构。作为一种示例，所述叠层结构200为鳍式结构，沿横向(如图7中X方向所示)延伸。
所述叠层结构200中，所述第一沟道层40与沟道叠层210的堆叠方向(如图7中Z方向所示)垂直于衬底100表面。
沟道叠层210为后续形成悬空间隔设置的第二沟道层30提供工艺基础。具体地，第二沟道层30和所述第一沟道层40用于提供场效应晶体管的导电沟道，牺牲层20用于支撑第二沟道层30，从而为后续实现第二沟道层30的间隔悬空设置提供工艺基础，牺牲层20还用于为后续形成栅极结构占据空间位置。
本实施例中，形成NMOS晶体管，第一沟道层40和第二沟道层30的材料为Si，牺牲层20的材料为SiGe。在后续去除牺牲层20的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层20的材料设置为SiGe、将第一沟道层40和第二沟道层30的材料设置为Si的做法，能够有效降低牺牲层20的去除工艺对第一沟道层40和第二沟道层30的影响，从而提高第一沟道层40和第二沟道层30的质量，进而有利于改善器件性能。
其他实施例中，当形成PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，第一沟道层和第二沟道层的材料为SiGe，牺牲层的材料为Si。在另一些实施例中，所述第一沟道层的材料还可以为锗、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述第一沟道层40与所述凸起部110为一体型结构。具体地，本实施例中，所述第一沟道层40与所述凸起部110和衬底100为一体型结构。
本实施例中，在提供基底的步骤中，所述牺牲层20的厚度为第一厚度。所述牺牲层20的厚度定义了后续形成在相邻所述第二沟道层30之间、或所述第一沟道层40和所述第二沟道层30之间的填充厚度。
作为一种示例，所述沟道叠层210的数量为三个。在其他实施例中，沟道叠层还可以为其他数量。
所述隔离层105用于对相邻的凸起部110之间起到隔离作用，还用于隔离所述衬底100与后续的栅极结构。本实施例中，所述隔离层105的材料为氧化硅。所述隔离层105还可以是其他的绝缘材料。
参考图8，在所述隔离层105上形成横跨所述叠层结构200的伪栅结构120。
具体地，所述伪栅结构120位于所述隔离层105上，且覆盖所述叠层结构200的部分顶部和部分侧壁。伪栅结构120沿所述纵向延伸。
所述伪栅结构120用于为后续形成栅极结构预先占据空间位置。
所述伪栅结构120可以为叠层结构或单层结构。本实施例中，所述伪栅结构120为叠层结构，包括伪栅氧化层(图未示)和位于所述伪栅氧化层上的伪栅层(图未示)。具体地，所述伪栅结构120为多晶硅栅极结构，所述伪栅氧化层的材料可以为氧化硅或氮氧化硅，所述伪栅层的材料可以为多晶硅。
参考图9，所述半导体结构的形成方法还包括：在所述伪栅结构120的侧壁上形成栅极侧墙130。栅极侧墙130用于与伪栅结构120共同作为后续形成凹槽的刻蚀工艺的刻蚀掩膜，以定义源漏掺杂层的形成位置，栅极侧墙130还用于保护伪栅结构120以及后续栅极结构的侧壁。
本实施例中，栅极侧墙130的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料，栅极侧墙130为单层或叠层结构。作为一种示例，栅极侧墙130为单层结构，栅极侧墙130的材料为氮化硅。
参考图10至图15，在所述伪栅结构120两侧的叠层结构200中形成源漏掺杂层155。源漏掺杂层155用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂层155用于提供载流子源。
本实施例中，源漏掺杂层155包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，当形成NMOS晶体管时，源漏掺杂层155包括掺杂有N型离子的应力层，应力层的材料为Si或SiC；当形成PMOS晶体管时，源漏掺杂层155包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。
以下结合附图，对本实施例形成源漏掺杂层155的具体步骤进行详细说明。
如图10至图11所示，图10为局部立体图，图11为图10沿xx方向的剖视图，在所述伪栅结构120两侧的叠层结构200中形成凹槽140。
凹槽140用于为形成源漏掺杂层提供空间位置。凹槽140的侧壁暴露出叠层结构200，便于后续通过外延工艺，在凹槽140暴露出的第一沟道层40和第二沟道层30侧壁上形成源漏掺杂层；并且，还便于后续沿横向，刻蚀部分厚度的牺牲层20。
本实施例中，所述凹槽140的底部暴露出所述基底。具体地，所述凹槽140的底部暴露出所述凸起部110的顶面。
本实施例中，采用各向异性的刻蚀工艺(例如：各向异性的干法刻蚀工艺)，刻蚀伪栅结构120和栅极侧墙130两侧的叠层结构200，有利于提高凹槽140的剖面形貌质量，从而有利于对凹槽140的侧壁形貌进行精确控制。
具体地，去除所述伪栅结构120和栅极侧墙130两侧的叠层结构200，形成所述凹槽140。
如图12至图13所示，图12为局部立体图，图13为图12沿xx方向的剖视图，本实施例中，在形成所述凹槽140后，所述形成方法还包括：沿所述横向，刻蚀凹槽140侧壁部分厚度的所述牺牲层20，形成侧壁凹槽(图未示)，所述侧壁凹槽由相邻第二沟道层30与所述牺牲层20围成，或由第一沟道层40、与相邻第二沟道层30以及牺牲层20围成；在所述侧壁凹槽内填充内侧墙(Inner spacer)150。
侧壁凹槽用于为形成内侧墙提供空间位置。
本实施例中，采用蒸汽刻蚀工艺，沿所述横向，刻蚀凹槽140侧壁部分厚度的所述牺牲层20。蒸汽刻蚀工艺为各向同性的刻蚀工艺，能够沿所述横向对所述牺牲层20进行刻蚀，且蒸汽刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀牺牲层20的难度以及降低对其他膜层结构(例如：第一沟道层40和第二沟道层30)产生损伤的几率。
本实施例中，牺牲层20的材料为SiGe，第一沟道层40和第二沟道层30的材料为Si，通过HCl蒸汽对凹槽140侧壁的牺牲层20进行蒸汽刻蚀。HCl蒸汽对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，能有效降低第一沟道层40和第二沟道层30受损的几率。
其他实施例中，当第一沟道层和第二沟道层的材料为SiGe，牺牲层的材料为Si时，可以采用干法刻蚀工艺，沿所述横向，对凹槽侧壁的牺牲层进行刻蚀。干法刻蚀工艺的刻蚀剂可以包括CF4、O2、N2的等离子体的混合物。所述等离子体的混合物对Si刻蚀速率与对SiGe刻蚀速率的差值较大，也能够有效降低第一沟道层和第二沟道层受到损耗的几率。
后续在凹槽140中形成源漏掺杂层，并且在伪栅结构120和牺牲层20的位置处形成栅极结构，内侧墙150用于实现源漏掺杂层与栅极结构之间的隔离，还增大栅极结构与源漏掺杂层之间的距离，有利于减小栅极结构与源漏掺杂层之间的寄生电容。
本实施例中，内侧墙150的材料为绝缘材料，以实现源漏掺杂层与栅极结构之间的隔离。本实施例中，内侧墙150的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为示例，内侧墙150的材料为氮化硅。
如图14至图15所示，图14为局部立体图，图15(a)为图14沿xx方向的剖视图，图15(b)为图14沿yy方向的剖视图，在所述凹槽140中形成源漏掺杂层155。本实施例中，采用外延工艺，形成应力层，且在形成所述应力层的过程中原位自掺杂离子，掺杂有离子的所述应力层用于作为所述源漏掺杂层155。
具体地，以凹槽140暴露出的所述第一沟道层40、第二沟道层30和凸起部110为基础，进行外延生长。
作为一种示例，沿所述横向，所述源漏掺杂层155的宽度与所述凹槽140的开口宽度相同，所述源漏掺杂层155覆盖位于所述凹槽140底部的所述凸起部110，且所述源漏掺杂层155将所述凹槽140填充满。
在其他实施例中，基于实际的工艺需求，所述源漏掺杂层的形貌和尺寸可以根据实际需求调整。
参考图16至图18，图16为立体图，图17是图16沿aa1方向的局部立体示意图，图18(a)是图16沿x-x方向的剖面图，图18(b)是图16沿y-y方向的剖面图，在所述伪栅结构120侧部的隔离层105上形成层间介质层160，覆盖所述源漏掺杂层155。具体地，所述层间介质层160覆盖所述栅极侧墙130的侧壁、以及所述源漏掺杂层155。
层间介质层160用于隔离相邻器件，并且还用于在后续去除伪栅结构120以及去除牺牲层20的过程中，对第一沟道层40和第二沟道层30起到支撑的作用，以实现第一沟道层40和第二沟道层30的悬空间隔设置。本实施例中，层间介质层160的材料为氧化硅。层间介质层160的材料还可以是其他绝缘材料。
本实施例中，层间介质层160还暴露出所述伪栅结构120的顶部，以便于后续去除所述伪栅结构120。
参考图19至图20，图19为基于图17的局部立体示意图，图20(a)是图19沿xx方向的剖面图，图20(b)是图19沿y-y方向的剖面图，去除所述伪栅结构120，形成栅极开口170，暴露出所述叠层结构200和所述隔离层105。
栅极开口170用于为形成栅极结构提供空间位置。栅极开口170露出叠层结构200，以便于后续通过栅极开口170去除所述沟道叠层210中的牺牲层20。
并且，去除伪栅结构120，还便于后续通过所述栅极开口170，去除所述栅极开口170底部的部分厚度的所述隔离层105，暴露出所述凸起部110的部分侧壁，从而后续能够对隔离层105露出的凸起部110进行刻蚀。
本实施例中，栅极开口170横跨叠层结构200，栅极开口170位于层间介质层160中。
结合参考图21至图22，图21是基于图19的局部立体图，图22(a)是图21沿x-x方向的剖面图，图22(b)是图21沿yy方向的剖面图，所述半导体结构的形成方法还包括：在形成所述栅极开口170之后，去除所述栅极开口170底部的部分厚度的所述隔离层105之前，在所述栅极开口170暴露出的所述叠层结构200的侧壁上形成保护侧墙190。
在后续去除所述栅极开口170底部的部分厚度的所述隔离层105，以及沿垂直于所述第一沟道层40的延伸方向，去除所述隔离层105暴露出的所述凸起部110的步骤中，所述保护侧墙190用于对第一沟道层40和第二沟道层30的侧壁起到保护的作用，降低第一沟道层40和第二沟道层30受损的几率。
所述保护侧墙190选用与所述凸起部110以及所述隔离层105的材料具有刻蚀选择性的材料，以便保护侧墙190能够在后续的工艺制程中，对所述第一沟道层40和第二沟道层30起到保护的作用，并且后续去除保护侧墙190的过程中，所述保护侧墙190与其他的膜层之间具有较高的刻蚀选择比，以便于降低去除保护侧墙190的难度，而且还降低对其他膜层的损伤。
本实施例中，所述保护侧墙190的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、碳氮化硅和氮碳化硅硼中的一种或多种。
作为一实施例，所述保护侧墙190的材料为碳氧化硅。
本实施例中，形成所述保护侧墙190的步骤包括：在所述栅极开口170的底部和侧壁上形成保形覆盖的侧墙材料层(图未示)；去除位于所述栅极开口170露出的所述沟道叠层210顶部以及所述隔离层105顶部上的侧墙材料层。
本实施例中，采用原子层沉积工艺，形成所述侧墙材料层。原子层沉积工艺具有较高的阶梯覆盖能力，有利于侧墙材料层在所述栅极开口170的底部和侧壁上的沉积，并且还有利于提高侧墙材料层的厚度均一性。
本实施例中，采用各向异性的刻蚀工艺，去除位于所述栅极开口170露出的所述沟道叠层210顶部以及所述隔离层105顶部上的侧墙材料层。
参考图23至图24，图23是基于图21的局部立体示意图，图22是图21沿yy方向的剖面图，去除所述栅极开口170底部的部分厚度的所述隔离层105，暴露出所述凸起部110的部分侧壁。
去除所述栅极开口170底部的部分厚度的所述隔离层105，暴露出所述凸起部110的部分侧壁，以便后续沿垂直于所述第一沟道层40的延伸方向，去除所述隔离层105暴露出的所述凸起部110或对隔离层105露出的凸起部110的侧壁进行减薄。
后续沿垂直于所述第一沟道层40的延伸方向，去除所述隔离层105暴露出的所述凸起部110，形成位于所述第一沟道层40与剩余所述凸起部110之间的沟槽，且所述第一沟道层40与剩余所述凸起部110或衬底100之间相间隔；或者，沿垂直于所述第一沟道层40的延伸方向，对所述暴露出的凸起部110的侧壁进行减薄，使所述第一沟道层40与剩余的所述凸起部110围成沟槽。
其中，所述沟槽用于为后续形成栅极结构提供填充的空间。
需要说明的是，在去除所述栅极开口170底部的部分厚度的所述隔离层105的步骤中，所述隔离层105的去除厚度为第二厚度，所述第二厚度是所述第一厚度的90％至110％。
通过将所述隔离层105的去除厚度设置在上述范围，从而使得所述隔离层105露出的凸起部110的侧壁高度与所述牺牲层20的厚度基本相当，换句话说，所述隔离层105露出的凸起部110的侧壁高度与所述牺牲层20的厚度相差较小，使得所述沟槽的高度与后续去除牺牲层20所形成的通槽的高度相差较小，以便于栅极结构在通槽与所述沟槽内的填充，相应有利于提高工艺兼容性。
本实施例中，采用各向异性的刻蚀工艺，去除所述栅极开口170底部的部分厚度的所述隔离层105。具体地，本实施例中，采用各向异性的干法刻蚀工艺，去除所述栅极开口170底部的部分厚度的所述隔离层105。各向异性的干法刻蚀工艺有利于对隔离层105的去除厚度进行精确控制。
需要说明的是，去除所述栅极开口170底部的部分厚度的所述隔离层105的步骤中，栅极开口170的侧壁上还形成有保护侧墙190，因此，采用各向异性的刻蚀工艺，去除所述保护侧墙190露出的所述栅极开口170底部的部分厚度的所述隔离层105。
在具体实施中，在采用各向异性的刻蚀工艺，去除所述保护侧墙190露出的所述栅极开口170底部的部分厚度的所述隔离层105之后，还可以包括：采用各向同性的刻蚀工艺，去除所述保护侧墙190底部的部分厚度隔离层105，一般使得去除所述栅极开口170底部的部分厚度的所述隔离层105后，隔离层105的侧壁与栅极开口170的侧壁相齐平。
具体地，所述各向同性的刻蚀工艺可以为各向同性的干法刻蚀工艺和湿法刻蚀工艺中的任意一种或两种。
参考图25至图26，图25为基于图23的局部立体示意图，图26(a)为图25沿xx方向的剖面图，图26(b)为图25沿yy方向的剖面图，沿垂直于所述第一沟道层40的延伸方向，去除所述隔离层105暴露出的所述凸起部110，形成位于所述第一沟道层40与剩余所述凸起部110之间的沟槽220，且所述第一沟道层40与剩余所述凸起部110或衬底100之间相间隔。
通过形成所述沟槽220，所述沟槽220能够为后续栅极结构在所述第一沟道层40底部的填充提供空间，相应地，在形成栅极结构的过程中，所述栅极结构还能够填充于所述沟槽220内，使得所述栅极结构不仅包围所述第二沟道层30，而且所述栅极结构还能够包围所述第一沟道层40，与所述栅极结构仅覆盖所述第一沟道层的顶面或者仅覆盖所述第一沟道层的顶面和侧壁相比，本实施例增大了栅极结构对第一沟道层40的包围面积，有利于提高栅极结构对所述第一沟道层40的控制能力，进而降低了器件的漏电流，提升了半导体结构的性能。
本实施例中，在形成所述沟槽220的步骤中，所述沟槽220的底部表面，低于或齐平于所述栅极开口170底部的所述隔离层105的顶面。
具体地，本实施例中，所述沟槽220的底部表面，低于所述栅极开口170底部的所述隔离层105的顶面，有利于进一步增大所述第一沟道层40下方用于容纳栅极结构的空间，便于栅极结构在第一沟道层40下方的填充。
具体地，本实施例中，所述沟槽220的底部还保留有部分厚度的凸起部110。在其他实施例中，基于实际的工艺，所述沟槽底部的凸起部可以被全部去除，所述沟槽的底部可以暴露出所述衬底。
本实施例中，采用各向同性的刻蚀工艺，沿垂直于所述第一沟道层40的延伸方向，去除所述暴露出的凸起部110。各向同性的刻蚀工艺具有各向同性刻蚀的特性，从而能够沿着垂直于第一沟道层40的延伸方向，对所述隔离层105暴露出的所述凸起部110进行刻蚀，进而能够将所述暴露出的凸起部110去除。
具体地，所述各向同性的刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种工艺。
需要说明的是，为了方便示意和说明，在图23的基础上，图25隐去了图23中A位置处的隔离层105。
参考图27和图28，图27是基于图25的局部立体示意图，图28(a)是图27沿xx方向的剖面图，图28(b)是图27沿yy方向的剖面图，所述半导体结构的形成方法还包括：在形成所述沟槽220之后，去除所述保护侧墙190。
去除所述保护侧墙190，从而暴露出所述叠层结构200，以便后续去除所述牺牲层20。
参考图29至图30，图29为基于图27的立体图，图30(a)为图29沿xx方向的剖面图，图30(b)为图29沿yy方向的剖面图，去除所述沟道叠层210中的牺牲层20，形成通槽180，所述通槽180由所述第二沟道层30与所述第一沟道层40围成，或由相邻的第二沟道层30围成。
通槽180和栅极开口170共同为形成栅极结构提供空间位置。通槽180与所述栅极开口170相连通。
牺牲层20在形成源漏掺杂层155后去除，因此去除牺牲层20后，沿所述横向，第一沟道层40两端与源漏掺杂层155相连、第二沟道层30两端与源漏掺杂层155相连，第一沟道层40以及第二沟道层30悬空设置于栅极开口170内，以便于后续栅极结构能够包围第一沟道层40。
本实施例中，去除牺牲层20后，第一沟道层40与所述凸起部110或衬底100之间间隔设置，所述第二沟道层30与第一沟道层40之间间隔设置，且当第二沟道层30的数量为多个时，多个第二沟道层30之间间隔设置。所述第一沟道层40与一个或多个间隔设置的第二沟道层30用于构成沟道结构层300。
本实施例中，采用蒸汽刻蚀工艺去除牺牲层20。具体地，第一沟道层40和第二沟道层30的材料为Si，牺牲层20的材料为SiGe，因此通过HCl蒸汽去除栅极开口170露出的牺牲层20，HCl蒸汽对SiGe和Si之间具有较高的刻蚀选择比，有利于提高牺牲层20的去除效率以及降低对第一沟道层40和第二沟道层30造成损伤的几率。
参考图31至图33，图31为立体图，图32为图31沿a-a1割线的局部立体示意图，图33(a)为图31沿xx方向的剖面图，图33(b)为图31沿yy方向的剖面图，在所述栅极开口170和通槽180、以及所述沟槽220内填充栅极结构230，所述栅极结构230包围所述第二沟道层30，且所述栅极结构230还包围所述第一沟道层40。在器件工作时，栅极结构230用于控制导电沟道的开启和关断。
本实施例中，栅极结构230为金属栅极结构，所述栅极结构230包括栅介质层(图未示)、位于所述栅介质层上的功函数层(图未示)以及位于所述功函数层上且填充于所述通槽180和栅极开口170的栅电极层(图未示)。
栅介质层用于实现功函数层及栅电极层与导电沟道之间的电隔离。所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种。
本实施例中，所述栅介质层包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。在其他实施例中，所述栅介质层还可以包括栅氧化层和位于所述栅氧化层上的高k栅介质层。
功函数层用于调节栅极结构230的功函数，进而调节场效应晶体管的阈值电压。当形成NMOS晶体管时，功函数层为N型功函数层，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
栅电极层用于作为栅极结构230与外部电路电连接的外接电极。栅电极层的材料为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，以栅极结构230为金属栅极结构为示例进行说明。在其他实施例中，基于实际的工艺需求，栅极结构还可以为其他类型的栅极结构，例如：为多晶硅栅极结构或非晶硅栅极结构。
后续步骤通常还包括：在所述栅极结构230两侧形成源漏插塞，与所述源漏掺杂层155相接触。源漏插塞用于实现源漏掺杂层155与外部电路或其他互连结构之间的电连接。
关于后续的工艺步骤，本实施例在此不再赘述。
图34至图36是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：
参考图34，在去除所述栅极开口470底部的部分厚度的所述隔离层405，暴露出所述凸起部410的部分侧壁后，沿垂直于所述第一沟道层50的延伸方向，对所述暴露出的凸起部410的侧壁进行减薄，使所述第一沟道层50与剩余的所述凸起部410围成沟槽420。
沿垂直于所述第一沟道层50的延伸方向，对所述暴露出的凸起部410的侧壁进行减薄，形成沟槽420，所述沟槽420能够为后续栅极结构在所述第一沟道层50底部的填充提供空间。
相应地，在形成栅极结构的过程中，所述栅极结构还能够填充于所述沟槽420内，使得所述栅极结构不仅包围所述第二沟道层60，而且所述栅极结构还能够包围所述凸起部410露出的所述第一沟道层50，与所述栅极结构仅覆盖所述第一沟道层50的顶面或者仅覆盖所述第一沟道层50的顶面和侧壁相比，本实施例增大了所述栅极结构对所述第一沟道层50的包围面积，有利于提高所述栅极结构对所述第一沟道层50的控制能力，进而降低了器件的漏电流，提升了半导体结构的性能。
并且，本实施例中，对所述暴露出的凸起部410的侧壁进行减薄，从而沿垂直于第一沟道层50的延伸方向，仅去除部分宽度的所述第一沟道层50，使得所述第一沟道层50的下方还保留部分的所述凸起部410与所述第一沟道层50相接触，有利于提高对对所述暴露出的凸起部410的侧壁进行减薄的工艺控制性，缩短刻蚀所述暴露出的凸起部410的工艺时间，降低对第一沟道层50的底部、以及其他膜层结构(例如：第二沟道层60)造成损伤的风险。
本实施例中，采用各向同性的刻蚀工艺，沿垂直于第一沟道层50的延伸方向，对所述暴露出的凸起部410的侧壁进行减薄。具体地，所述各向同性的刻蚀工艺可以包括湿法刻蚀工艺和各向同性的干法刻蚀工艺中的一种或两种。
本实施例中，在沿垂直于第一沟道层50的延伸方向上对暴露出的凸起部410的侧壁进行减薄后，位于所述第一沟道层50底部的剩余所述凸起部410包括底部凸起部411和凸立于所述底部凸起部411上的支撑部412，或者，位于第一沟道层50底部的剩余所述凸起部410仅包括凸出于衬底400的支撑部412。
并且，沿垂直于第一沟道层50的延伸方向上，所述支撑部412的侧壁相对于，沿垂直于第一沟道层50延伸方向位于叠层结构(未标示)两侧的凸起部410同一侧的侧壁缩进。
作为一实施例，位于第一沟道层50底部的剩余凸起部410包括底部凸起部411和凸立于底部凸起部411上的支撑部412，且底部凸起部411的顶面，齐平于或低于沿垂直于第一沟道层50延伸方向位于叠层结构两侧的隔离层405。
相应地，参考图35至图36，图35为立体图，图36(a)为图35沿xx方向的剖面图，图36(b)为图35沿yy方向的剖面图，在所述栅极开口470和通槽420、以及所述沟槽(图未示)内填充栅极结构430的步骤中，所述栅极结构430包围所述第二沟道层60，所述栅极结构430还包围所述凸起部410露出的所述第一沟道层50。
所述栅极结构430还能够填充于所述沟槽420内，使得栅极结构430不仅包围第二沟道层60，而且所述栅极结构430还能够包围所述凸起部410露出的所述第一沟道层50，与所述栅极结构仅覆盖所述第一沟道层的顶面或者仅覆盖所述第一沟道层的顶面和侧壁相比，本实施例增大了所述栅极结构430对所述第一沟道层50的包围面积，有利于提高所述栅极结构430对所述第一沟道层50的控制能力，进而降低了器件的漏电流，提升了半导体结构的性能。
对所述栅极结构430的具体描述，可参考前述实施例的相应描述，本实施例在此不再赘述。
对本实施例所述半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构，其特征在于，包括：
基底，包括沿横向延伸的横向延伸区，所述横向延伸区包括第一区域和沿横向位于所述第一区域两侧的第二区域；所述基底包括：衬底；凸起部，所述凸起部凸出于所述第二区域的衬底，或者，所述凸起部凸出于所述横向延伸区的衬底，且所述第一区域的凸起部的顶面，低于所述第二区域的凸起部的顶面；
沟道结构层，位于所述第一区域的所述基底的上方，且所述沟道结构层的底面高于或齐平于所述第二区域的所述凸起部的顶面，所述沟道结构层包括自下而上依次间隔设置的第一沟道层以及一个或多个第二沟道层；
隔离层，位于所述衬底上且围绕所述凸起部；
栅极结构，位于所述隔离层上且横跨所述沟道结构层，所述栅极结构填充于所述第一沟道层与所述基底之间、以及所述第一沟道层和所述第二沟道层之间，或者，所述栅极结构填充于所述第一沟道层与所述基底之间、所述第一沟道层和所述第二沟道层之间、以及相邻的第二沟道层之间；所述栅极结构包围所述第一沟道层和所述第二沟道层；
源漏掺杂层，位于所述栅极结构两侧的所第二区域的凸起部上，且所述源漏掺杂层与所述沟道结构层沿延伸方向的端部相接触。
2.如权利要求1所述的半导体结构，其特征在于，所述隔离层包括位于所述栅极结构底部的第一隔离层、以及露出于所述栅极结构的第二隔离层，且所述第一隔离层的顶面低于所述第二隔离层的顶面。
3.如权利要求2所述的半导体结构，其特征在于，沿垂直于所述衬底表面的方向，所述第一沟道层与相邻所述第二沟道层之间的距离为第一尺寸；所述第一隔离层顶面与所述第二隔离层顶面的高度差为第二尺寸，所述第二尺寸是所述第一尺寸的90％至110％。
4.如权利要求2所述的半导体结构，其特征在于，所述凸起部凸出于所述横向延伸区的衬底，且所述第一区域的凸起部的顶面，齐平于或低于所述第一隔离层的顶面。
5.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括横跨所述沟道结构层的第一部分，以及位于所述第一沟道层与所述第一区域的基底之间、位于所述第一沟道层与第二沟道层之间或相邻的所述第二沟道层之间的第二部分；沿所述横向，所述第一部分的侧壁相对于所述第一沟道层的侧壁缩进，且所述第二部分的侧壁相对于所述第一沟道层的侧壁缩进；
所述半导体结构还包括：栅极侧墙，位于所述第一部分的侧壁上；内侧墙，位于所述第二部分的侧壁上。
6.如权利要求1所述的半导体结构，其特征在于，当所述凸起部凸出于所述横向延伸区的衬底时，所述凸起部为一体型结构。
7.如权利要求1所述的半导体结构，其特征在于，所述第一沟道层与所述凸起部的材料相同。
8.如权利要求1、6或7所述的半导体结构，其特征在于，所述凸起部与所述衬底为一体型结构。
9.如权利要求1所述的半导体结构，其特征在于，所述衬底的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；
所述凸起部的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；
所述第一沟道层的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；
所述隔离层的材料包括氧化硅、氮化硅、氮氧化硅和氧化锗硅中的一种或多种。
10.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅电极层。
11.如权利要求10所述的半导体结构，其特征在于，所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种；
所述栅电极层的材料包括TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
12.一种半导体结构，其特征在于，包括：
基底，包括沿横向延伸的横向延伸区，平行于基底且与所述横向相垂直的方向为纵向；所述横向延伸区包括第一区域和沿横向位于所述第一区域两侧的第二区域；所述基底包括：衬底；凸起部，凸出于所述横向延伸区的衬底，位于所述第一区域的凸起部包括支撑部，且沿所述纵向，所述支撑部的侧壁相对于所述第二区域的凸起部同一侧的侧壁缩进；
沟道结构层，位于所述支撑部上，所述沟道结构层包括自下而上依次间隔设置的第一沟道层以及一个或多个第二沟道层，且所述第一沟道层的部分底面与所述支撑部相接触；
隔离层，位于所述衬底上且围绕所述凸起部；
栅极结构，位于所述隔离层上且横跨所述沟道结构层且包围所述第二沟道层，且所述栅极结构还包围所述支撑部露出的所述第一沟道层；
源漏掺杂层，位于所述栅极结构两侧的所述第二区域的凸起部上，且所述源漏掺杂层与所述沟道结构层沿延伸方向的端部相接触。
13.如权利要求12所述的半导体结构，其特征在于，所述隔离层包括位于所述栅极结构底部的第一隔离层、以及露出于所述栅极结构的第二隔离层，且所述第一隔离层的顶面低于所述第二隔离层的顶面。
14.如权利要求13所述的半导体结构，其特征在于，位于所述第一区域的所述凸起部包括：位于所述第一区域衬底上的底部凸起部、以及凸立于所述底部凸起部上的所述支撑部；所述底部凸起部的顶面齐平于或低于所述第一隔离层顶面；
或者，所述支撑部凸出于所述第一区域的衬底。
15.如权利要求12所述的半导体结构，其特征在于，所述凸起部与所述第一沟道层为一体型结构。
16.如权利要求12或15所述的半导体结构，其特征在于，所述凸起部与所述衬底为一体型结构。
17.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底和凸出于所述衬底的凸起部，所述凸起部上形成有叠层结构，所述叠层结构包括第一沟道层和位于所述第一沟道层上的一个或多个自下而上依次堆叠的沟道叠层，每一个所述沟道叠层均包括牺牲层和位于所述牺牲层上的第二沟道层；所述衬底上形成有围绕所述凸起部的隔离层，所述隔离层暴露出所述叠层结构；
在所述隔离层上形成横跨所述叠层结构的伪栅结构；
在所述伪栅结构两侧的叠层结构中形成源漏掺杂层；
去除所述伪栅结构，形成栅极开口，暴露出所述叠层结构和所述隔离层；
去除所述栅极开口底部的部分厚度的所述隔离层，暴露出所述凸起部的部分侧壁；
沿垂直于所述第一沟道层的延伸方向，去除所述隔离层暴露出的所述凸起部，形成位于所述第一沟道层与剩余所述凸起部之间的沟槽，且所述第一沟道层与剩余所述凸起部或衬底之间相间隔；或者，沿垂直于所述第一沟道层的延伸方向，对所述暴露出的凸起部的侧壁进行减薄，使所述第一沟道层与剩余的所述凸起部围成沟槽；
去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由所述第二沟道层与所述第一沟道层围成，或由相邻的第二沟道层围成；
在所述栅极开口和通槽、以及所述沟槽内填充栅极结构，所述栅极结构包围所述第二沟道层，且所述栅极结构还包围所述第一沟道层或者包围所述凸起部露出的所述第一沟道层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述栅极开口之后，去除所述栅极开口底部的部分厚度的所述隔离层之前，在所述栅极开口暴露出的所述叠层结构的侧壁上形成保护侧墙；
且在形成所述沟槽之后，在去除所述沟道叠层中的牺牲层，形成通槽之前，去除所述保护侧墙。
19.如权利要求17所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，所述牺牲层的厚度为第一厚度；在去除所述栅极开口底部的部分厚度的所述隔离层的步骤中，所述隔离层的去除厚度为第二厚度，所述第二厚度是所述第一厚度的90％至110％。
20.如权利要求17所述的半导体结构的形成方法，其特征在于，采用各向同性的刻蚀工艺，沿垂直于所述第一沟道层的延伸方向，去除所述暴露出的凸起部或对所述暴露出的凸起部的侧壁进行减薄。
21.如权利要求17所述的半导体结构的形成方法，其特征在于，在形成所述沟槽的步骤中，所述沟槽的底部表面，低于或齐平于所述栅极开口底部的所述隔离层的顶面。
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