TWI749649B - 半導體結構及其形成方法 - Google Patents
半導體結構及其形成方法 Download PDFInfo
- Publication number
- TWI749649B TWI749649B TW109124461A TW109124461A TWI749649B TW I749649 B TWI749649 B TW I749649B TW 109124461 A TW109124461 A TW 109124461A TW 109124461 A TW109124461 A TW 109124461A TW I749649 B TWI749649 B TW I749649B
- Authority
- TW
- Taiwan
- Prior art keywords
- forming
- nitride
- opening
- oxide
- dielectric stack
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一種形成半導體結構的方法包括以下步驟。形成基板,其中基板具有主動區、相鄰主動區的隔離結構以及在主動區上的接觸件。形成介電堆疊於基板上。蝕刻介電堆疊,以形成開口,使得基板的接觸件被暴露,其中開口具有底部分與連通該底部分的頂部分。再次蝕刻介電堆疊,以擴展開口的底部分。
Description
本揭露內容是有關於一種半導體結構以及形成半導體結構的方法。
電容器可被用於各種不同的半導體電路中。舉例來說,電容器可被用於動態隨機存取記憶體(dynamic random access memory;DRAM)之記憶體電路或任何其他類型的記憶體電路中。DRAM記憶體電路可通過在單個半導體晶圓上複製數百萬個相同的電路元件(稱為DRAM單元)來製造。DRAM單元是一個可尋址的位置,其可以儲存數據的位元(二進制位)。在DRAM單元常見的形式,可包括兩個電路組件:一個存儲電容器(storage capacitor)與一個訪問場效應電晶體(access field effect transistor)。
半導體電路的發展是為了實現更大的電容,因此介電堆疊中的開口需要更小的寬度。然而,當蝕刻介電堆疊以形成開口時,可能會發生蝕刻不足的問題。另一方面,為了避免蝕刻不足的問題,可以將開口形成的較大,但會不利地導致短路的問題。
本揭露之一技術態樣為一種形成半導體結構的方法。
根據本揭露一些實施方式,一種形成半導體結構的方法包括以下步驟。形成基板,其中基板具有主動區、相鄰主動區的隔離結構以及在主動區上的接觸件。在基板上形成介電堆疊。蝕刻介電堆疊,以形成開口,使得基板的接觸件被暴露,其中開口具有底部分與連通該底部分的頂部分。再次蝕刻介電堆疊,以擴展開口的底部分。
在本揭露一些實施方式中,形成半導體結構的方法更包括在開口中填入導電材料,以形成導電結構。
在本揭露一些實施方式中,導電結構接觸於基板的接觸件。
在本揭露一些實施方式中,形成介電堆疊包括以下步驟。在基板上形成第一氧化物結構。在第一氧化物結構上形成第二氧化物結構。
在本揭露一些實施方式中,再次蝕刻介電堆疊以擴展開口的底部分,包括蝕刻介電堆疊的第一氧化物結構。
在本揭露一些實施方式中,形成介電堆疊包括以下步驟。在基板上形成第一氮化物結構。在第一氧化物結構上形成第二氮化物結構。在第二氧化物結構上形成第三氮化物結構。
在本揭露一些實施方式中,在第一氧化物結構上形成第二氮化物結構被執行,使得第一氧化物結構位於第一氮化物結構與第二氮化物結構之間。
在本揭露一些實施方式中,在第二氧化物結構上形成第三氮化物結構被執行,使得第二氧化物結構位於第二氮化物結構與第三氮化物結構之間。
在本揭露一些實施方式中,再次蝕刻介電堆疊以擴展開口的底部分,包括暴露第一氮化物結構的頂面。
在本揭露一些實施方式中,再次蝕刻介電堆疊以擴展開口的底部分,包括暴露第二氮化物結構的底面。
在本揭露一些實施方式中,開口的底部分被第一氧化物結構包圍,且開口的頂部分被第二氧化物結構包圍,以及再次蝕刻介電結構以擴展開口的底部分被執行,使得開口的底部分的頂區域比開口的頂部分的底區域寬。
在本揭露一些實施方式中,蝕刻介電堆疊以形成開口係經由乾式蝕刻來執行的。
在本揭露一些實施方式中,再次蝕刻介電堆疊係經由使用蝕刻氣體,蝕刻氣體包括氟化氫(HF)。
在本揭露一些實施方式中,再次蝕刻介電堆疊以擴展開口的底部分被執行,使得已擴展的開口具有雙倒梯形的輪廓。
本揭露之另一技術態樣為一種半導體結構。
根據本揭露一些實施方式,一種半導體結構包括基板、介電堆疊以及導電結構。基板具有主動區、相鄰主動區的隔離結構,以及在主動區上的接觸件。介電堆疊位於基板上。導電結構被介電堆疊包圍,導電結構具有底部分與在底部分上的頂部分,並且導電結構的底部分的頂區域比導電結構的頂部分的底區域寬。
在本揭露一些實施方式中,介電堆疊更包括第一氧化物結構與第二氧化物結構。第一氧化物結構位於基板上。第二氧化物結構位於第一氧化物結構上。
在本揭露一些實施方式中,導電結構的底部分被第一氧化物結構包圍,導電結構的頂部分被第二氧化物結構包圍。
在本揭露一些實施方式中,介電堆疊更包括第一氮化物結構、第二氮化物結構以及第三氮化物結構。第一氮化物結構位於基板上。第二氮化物結構位於第一氧化物結構上。第三氮化物結構位於第二氧化物結構上。
在本揭露一些實施方式中,第一氧化物結構位於第一氮化物結構與第二氮化物結構之間,以及第二氧化物結構位於第二氮化物結構與第三氮化物結構之間。
在本揭露一些實施方式中,第一氧化物結構與第二氧化物結構係由不同的材料製成。
根據本揭露上述實施方式,由於介電結構被再次蝕刻以擴展開口的底部分,蝕刻不足(under-etch)與短路(short-circuit)的問題可以被避免。如此一來,可以增加半導體結構的電容,並且可以改善半導體結構的效能。
應當瞭解前面的一般說明和以下的詳細說明都僅是示例,並且旨在提供對本揭露的進一步解釋。
以下將以圖式揭露本揭露之複數個實施方式,為明確說明起見,許多實務上的細節將在以下敘述中一併說明。然而,應瞭解到,這些實務上的細節不應用以限制本揭露。也就是說,在本揭露部分實施方式中,這些實務上的細節是非必要的,因此不應用以限制本揭露。此外,為簡化圖式起見,一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外,為了便於讀者觀看,圖式中各元件的尺寸並非依實際比例繪示。
此外,諸如「下」或「底部」和「上」或「頂部」的相對術語可在本文中用於描述一個元件與另一元件的關係,如圖所示。應當理解,相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如,如果一個附圖中的裝置翻轉,則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此,示例性術語「下」可以包括「下」和「上」的取向,取決於附圖的特定取向。類似地,如果一個附圖中的裝置翻轉,則被描述為在其它元件「下方」或「下方」的元件將被定向為在其它元件「上方」。因此,示例性術語「下面」或「下面」可以包括上方和下方的取向。
第1圖至第5圖繪示根據本揭露一實施方式在各個階段形成半導體結構的方法的剖面圖。
參閱第1圖,形成基板110。基板110具有主動區112、與主動區112相鄰的隔離結構114,以及主動區112上的接觸件116。在一些實施方式中,主動區112可以由矽製成。隔離結構114可以由諸如氧化矽的氧化物或其他適當的材料製成。隔離結構114可以是淺溝槽隔離(STI)結構。接觸件116可以由諸如鎢(W)的導電材料製成。
參閱第2圖。在基板110上形成介電堆疊120。介電堆疊120包括第一氧化物結構122以及位於第一氧化物結構122上的第二氧化物結構124。介電堆疊120更包括基板110上的第一氮化物結構121、第一氧化物結構122上的第二氮化物結構123以及第二氧化物結構124上的第三氮化物結構125。詳細來說,第一氮化物結構121、第一氧化物結構122、第二氮化物結構123、第二氧化物結構124以及第三氮化物結構125依序地形成在基板110之上。換句話說,在第一氧化物結構122上形成第二氮化物結構123被執行,使得第一氧化物結構122位於第一氮化物結構121與第二氮化物結構123之間,並且在第二氧化物結構124上形成第三氮化物結構125被執行,使得第二氧化物結構124位於第二氮化物結構123與第三氮化物結構125之間。第一氮化物結構121接觸於基板110的隔離結構114與接觸件116。在一些實施方式中,介電堆疊120可隨後執行平坦化製程,例如化學機械研磨(chemical-mechanical polishing;CMP)製程。
在一些實施方式中,第一氮化物結構121、第二氮化物結構123以及第三氮化物結構125可以由相同的材料製成。舉例來說,第一氮化物結構121、第二氮化物結構123與第三氮化物結構125可以由氮化矽製成。在一些實施方式中,第一氧化物結構122與第二氧化物結構124可以由不同的材料製成。第一氧化物結構122可以包括硼(B)、磷(P)或其組合。舉例來說,第一氧化物結構122可以由硼磷矽玻璃(borophosphosilicate glass;BPSG)製成,且第二氧化物結構124可以由四乙氧基矽烷(tetraethoxysilane;TEOS)製成。
參閱第3圖,蝕刻介電堆疊120,以形成開口130,使得基板110的接觸件116被暴露。開口130具有底部分132以及連通底部分132的頂部分134。詳細來說,開口130的底部分132被介電堆疊120的第一氧化物結構122包圍,並且開口130的頂部分134被介電堆疊120的第二氧化物結構124包圍。
在一些實施方式中,開口130的底部分132比開口130的頂部分134窄。舉例來說,開口130的底部分132的頂區域132a比開口130的頂部分134的底區域134a窄。
在一些實施方式中,可以藉由乾式蝕刻製程來蝕刻介電堆疊120,以形成開口130。舉例來說,乾式蝕刻製程可以選擇諸如氫氣(H
2)、氮氣(N
2),或其他的適當的乾式蝕刻劑。
參閱第4圖,再次蝕刻介電堆疊120,以擴展開口130的底部分132。詳細來說,再次蝕刻介電堆疊120以擴展開口130的底部分132,包括蝕刻介電堆疊120的第一氧化物結構122。換句話說,再次蝕刻介電堆疊120以擴展開口130的底部分132被執行,使得開口130的底部分132的頂區域132b比開口130的頂部分134的底區域134b寬。通過這樣的製程,可以調整開口130的大小,因此可以避免蝕刻不足(under-etch)與短路(short-circuit)的問題。
在一些實施方式中,開口130的底部分132擴大,而開口130的頂部分134維持不變。詳細來說,在第4圖中的開口130的底部分132的頂區域132b比在第3圖中的開口130的底部分132的頂區域132a寬,而在第4圖中的開口130的頂部分134的底區域134b與在第3圖中的開口130的頂部分134的底區域134b兩者實質上相等。
在一些實施方式中,再次蝕刻介電堆疊120可包括暴露第一氮化物結構121的頂面121a。此外,再次蝕刻介電堆疊120可包括暴露第二氮化物結構123的底面123a。在一些實施方式中,再次蝕刻介電堆疊120可包括同時暴露第一氮化物結構121的頂面121a以及第二氮化物結構123的底面123a。在一些實施方式中,第一氧化物結構122的側壁的斜率與第二氧化物結構124的側壁兩者實質上相等。已擴展的開口130可具有雙倒梯形(double inverted trapezoid)的輪廓。
在一些實施方式中,可以藉由氣相蝕刻(vapor etching)製程來再次蝕刻介電堆疊120,以擴大開口130的底部分132。氣相蝕刻製程可以包括例如各向異性蝕刻(anisotropic etching)製程,前述的各向異性蝕刻製程使用在第一氧化物結構122與第二氧化物結構124之間具有蝕刻選擇性之蝕刻氣體。舉例來說,蝕刻氣體可包括氟化氫(HF)。藉由在流動的氮氣(N2)與水(H
2O)之下控制低壓,氣相的HF可以在第一氧化物結構122具有高選擇性蝕刻速率。換句話說,第一氧化物結構122在蝕刻製程中具有比第二氧化物結構124較高的蝕刻速率,如此將導致在第一氧化物結構122中的開口130的底部分132被擴展,而同時使得在第二氧化物結構124中的開口130的頂部分134實質上完整(不變)。
參閱第4圖與第5圖,在開口130中填入導電材料,以形成導電結構140。導電結構140形成在介電堆疊120中,並且導電結構140接觸於基板110的接觸件116。詳細來說,導電結構140被介電堆疊120包圍。導電結構140具有底部分142以及在底部分142上的頂部分144,並且導電結構140的底部分142的頂區域142b比導電結構140的頂部分144的底區域144b寬。導電結構140的底部分142以及導電結構140的頂部分144可以是一體成形。在本實施方式中,導電結構140可以被視為電容器的電極板,例如下電極板。透過上述的配置,可以避免蝕刻不足與短路的問題,因此可以增加半導體結構的電容,並且可以改善半導體結構的效能。
在一些實施方式中,導電結構140可以從第一氮化物結構121延伸至第三氮化物結構125。導電結構140接觸於第一氮化物結構121的頂面121a以及第二氮化物結構123的底面123a。在一些實施方式中,導電結構140的底部分142被第一氧化物結構122包圍,並且導電結構140的頂部分144被第二氧化物結構124包圍。
在一些實施方式中,由於導電結構140填入開口130中,故導電結構140繼承了開口130的輪廓。亦即,導電結構140具有雙倒梯形的輪廓。在一些實施方式中,導電結構140可以由氮化鈦(TiN)或其他適當的導電材料製成。
雖然本揭露已經將實施方式詳細地揭露如上,然而其他的實施方式也是可能的,並非用以限定本揭露。因此,所附之權利要求的精神及其範圍不應限於本揭露實施方式之說明。
本領域任何熟習此技藝者,在不脫離本揭露之精神和範圍內,當可作各種之改變或替換,因此所有的這些改變或替換都應涵蓋於本揭露所附權利要求的保護範圍之內。
110 : 基板
112 : 主動區
114 : 隔離結構
116 : 接觸件
120 : 介電堆疊
121 : 第一氮化物結構
121a : 頂面
122 : 第一氧化物結構
123 : 第二氮化物結構
123a : 底面
124 : 第二氧化物結構
125 : 第三氮化物結構
130 : 開口
132 : 底部分
132a : 頂區域
132b : 頂區域
134 : 頂部分
134a : 底區域
134b : 底區域
140 : 導電結構
142 : 底部分
142b : 頂區域
144 : 頂部分
144b : 底區域
本揭露之態樣可從以下實施方式的詳細說明及隨附的圖式理解。
第1圖至第5圖繪示根據本揭露一實施方式在各個階段形成半導體結構的方法的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
110 : 基板
112 : 主動區
114 : 隔離結構
116 : 接觸件
120 : 介電堆疊
121 : 第一氮化物結構
121a : 頂面
122 : 第一氧化物結構
123 : 第二氮化物結構
123a : 底面
124 : 第二氧化物結構
125 : 第三氮化物結構
140 : 導電結構
142 : 底部分
142b : 頂區域
144 : 頂部分
144b : 底區域
Claims (16)
- 一種形成半導體結構的方法,包含:形成一基板,其中該基板具有一主動區、相鄰該主動區的一隔離結構以及在該主動區上的一接觸件;形成一介電堆疊於該基板上,其中形成該介電堆疊更包含:形成一第一氧化物結構,於該基板上;以及形成一第二氧化物結構,於該第一氧化物結構上;蝕刻該介電堆疊,以形成一開口,使得該基板的該接觸件被暴露,其中該開口具有一底部分與連通該底部分的一頂部分,其中該開口的該底部分被該第一氧化物結構包圍,且該開口的該頂部分被該第二氧化物結構包圍;以及再次側向蝕刻該介電堆疊,以側向擴展該開口的該底部分,使得該開口的該底部分的一頂區域比該開口的頂部分的一底區域寬。
- 如請求項1所述之形成半導體結構的方法,更包含:填入一導電材料於該開口中,以形成一導電結構。
- 如請求項2所述之形成半導體結構的方法,其中該導電結構接觸於該基板的該接觸件。
- 如請求項1所述之形成半導體結構的方法, 其中再次側向蝕刻該介電堆疊以側向擴展該開口的該底部分,包含蝕刻該介電堆疊的該第一氧化物結構。
- 如請求項1所述之形成半導體結構的方法,其中形成該介電堆疊更包含:形成一第一氮化物結構,於該基板上;形成一第二氮化物結構,於該第一氧化物結構上;以及形成一第三氮化物結構,於該第二氧化物結構上。
- 如請求項5所述之形成半導體結構的方法,其中在該第一氧化物結構上形成該第二氮化物結構被執行,使得該第一氧化物結構位於該第一氮化物結構與該第二氮化物結構之間。
- 如請求項5所述之形成半導體結構的方法,其中在該第二氧化物結構上形成該第三氮化物結構被執行,使得該第二氧化物結構位於該第二氮化物結構與該第三氮化物結構之間。
- 如請求項5所述之形成半導體結構的方法,其中再次側向蝕刻該介電堆疊以側向擴展該開口的該底部分,包含暴露該第一氮化物結構的一頂面。
- 如請求項5所述之形成半導體結構的方法, 其中再次側向蝕刻該介電堆疊以側向擴展該開口的該底部分,包含暴露該第二氮化物結構的一底面。
- 如請求項1所述之形成半導體結構的方法,其中蝕刻該介電堆疊以形成該開口係經由乾式蝕刻來執行的。
- 如請求項1所述之形成半導體結構的方法,其中再次側向蝕刻該介電堆疊係經由使用一蝕刻氣體,該蝕刻氣體包含氟化氫(HF)。
- 如請求項1所述之形成半導體結構的方法,其中再次側向蝕刻該介電堆疊以側向擴展該開口的該底部分被執行,使得已側向擴展的該開口具有雙倒梯形的輪廓。
- 一種半導體結構,包含:一基板,具有一主動區、相鄰該主動區的一隔離結構,以及在該主動區上的一接觸件;一介電堆疊,位於該基板上,其中該介電結構包含一第一氧化物結構與位於該第一氧化物結構上的第二氧化物結構;以及一導電結構,被該介電堆疊包圍,其中該導電結構具有一底部分與在該底部分上的一頂部分,該底部分朝該基板 漸縮,並且該導電結構的該底部分的一頂區域比該導電結構的該頂部分的一底區域寬,其中該導電結構的該底部分被該第一氧化物結構包圍,且該導電結構的該頂部分被該第二氧化物結構包圍。
- 如請求項13所述之半導體結構,其中該介電堆疊更包含:一第一氮化物結構,位於該基板上;一第二氮化物結構,位於該第一氧化物結構上;以及一第三氮化物結構,位於該第二氧化物結構上。
- 如請求項14所述之半導體結構,其中該第一氧化物結構位於該第一氮化物結構與該第二氮化物結構之間,以及該第二氧化物結構位於該第二氮化物結構與該第三氮化物結構之間。
- 如請求項13所述之半導體結構,其中該第一氧化物結構與該第二氧化物結構係由不同的材料製成。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/876,142 US11145659B1 (en) | 2020-05-18 | 2020-05-18 | Semiconductor structure and method of forming the same |
US16/876,142 | 2020-05-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW202145439A TW202145439A (zh) | 2021-12-01 |
TWI749649B true TWI749649B (zh) | 2021-12-11 |
Family
ID=78007938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW109124461A TWI749649B (zh) | 2020-05-18 | 2020-07-20 | 半導體結構及其形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11145659B1 (zh) |
CN (1) | CN113690186B (zh) |
TW (1) | TWI749649B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200527585A (en) * | 2004-02-10 | 2005-08-16 | Samsung Electronics Co Ltd | Lean-free stacked capacitor and fabrication method thereof |
TW202002270A (zh) * | 2018-06-28 | 2020-01-01 | 台灣積體電路製造股份有限公司 | 記憶體裝置、積體電路及製造記憶體裝置的方法 |
TW202015216A (zh) * | 2018-10-09 | 2020-04-16 | 大陸商長江存儲科技有限責任公司 | 三維記憶元件中的堆疊間插塞及其形成方法 |
TW202017160A (zh) * | 2018-10-23 | 2020-05-01 | 大陸商長江存儲科技有限責任公司 | 具有使用背面基底減薄形成的半導體插塞的三維記憶體裝置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6828219B2 (en) * | 2002-03-22 | 2004-12-07 | Winbond Electronics Corporation | Stacked spacer structure and process |
US20040065937A1 (en) * | 2002-10-07 | 2004-04-08 | Chia-Shun Hsiao | Floating gate memory structures and fabrication methods |
TWI433274B (zh) * | 2009-10-14 | 2014-04-01 | Inotera Memories Inc | 堆疊式動態隨機存取記憶體電容之單邊離子植入製程 |
JP2013008732A (ja) * | 2011-06-22 | 2013-01-10 | Elpida Memory Inc | 半導体装置の製造方法 |
WO2014129246A1 (ja) * | 2013-02-21 | 2014-08-28 | 株式会社 イアス | 基板のエッチング装置及び基板の分析方法 |
KR102344320B1 (ko) * | 2017-08-11 | 2021-12-28 | 삼성전자주식회사 | 더미 콘택을 갖는 반도체 소자 |
-
2020
- 2020-05-18 US US16/876,142 patent/US11145659B1/en active Active
- 2020-07-20 TW TW109124461A patent/TWI749649B/zh active
- 2020-07-29 CN CN202010741444.6A patent/CN113690186B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200527585A (en) * | 2004-02-10 | 2005-08-16 | Samsung Electronics Co Ltd | Lean-free stacked capacitor and fabrication method thereof |
TW202002270A (zh) * | 2018-06-28 | 2020-01-01 | 台灣積體電路製造股份有限公司 | 記憶體裝置、積體電路及製造記憶體裝置的方法 |
TW202015216A (zh) * | 2018-10-09 | 2020-04-16 | 大陸商長江存儲科技有限責任公司 | 三維記憶元件中的堆疊間插塞及其形成方法 |
TW202017160A (zh) * | 2018-10-23 | 2020-05-01 | 大陸商長江存儲科技有限責任公司 | 具有使用背面基底減薄形成的半導體插塞的三維記憶體裝置 |
Also Published As
Publication number | Publication date |
---|---|
TW202145439A (zh) | 2021-12-01 |
CN113690186B (zh) | 2024-03-29 |
US11145659B1 (en) | 2021-10-12 |
CN113690186A (zh) | 2021-11-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7582925B2 (en) | Integrated circuit devices including insulating support layers | |
US20050263814A1 (en) | Bottom electrode of capacitor of semiconductor device and method of forming the same | |
US5895250A (en) | Method of forming semicrown-shaped stacked capacitors for dynamic random access memory | |
KR100650632B1 (ko) | 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법 | |
TW201947707A (zh) | 記憶體裝置及其製造方法 | |
JP2001053248A (ja) | 半導体素子のシリンダ形ストレージ電極製造方法 | |
US20050009346A1 (en) | Method of manufacturing semiconductor device | |
US6642135B2 (en) | Method for forming semiconductor memory device having a fuse | |
TWI749649B (zh) | 半導體結構及其形成方法 | |
US6413832B1 (en) | Method for forming inner-cylindrical capacitor without top electrode mask | |
US7037821B2 (en) | Method for forming contact of semiconductor device | |
US7074725B2 (en) | Method for forming a storage node of a capacitor | |
US5976981A (en) | Method for manufacturing a reverse crown capacitor for DRAM memory cell | |
TWI799255B (zh) | 半導體結構及其形成方法 | |
US20230377928A1 (en) | Semiconductor apparatus with an alignment moat | |
TWI833380B (zh) | 形成半導體結構之方法 | |
KR100526885B1 (ko) | 반도체 소자에서의 캐패시터 형성방법 | |
TWI817793B (zh) | 形成半導體結構之方法 | |
TWI833463B (zh) | 形成半導體結構之方法 | |
KR100762869B1 (ko) | 캐패시터의 형성방법 | |
KR20030048883A (ko) | 반도체소자의 캐패시터 형성방법 | |
TW202416794A (zh) | 形成半導體結構之方法 | |
KR20070096255A (ko) | 커패시터의 제조 방법 | |
KR20050073053A (ko) | 캐패시터의 스토리지 노드 콘택 형성방법 | |
GB2408147A (en) | Bottom electrode of capacitor of semiconductor device |