TW202002270A

TW202002270A - 記憶體裝置、積體電路及製造記憶體裝置的方法

Info

Publication number: TW202002270A
Application number: TW107136364A
Authority: TW
Inventors: 陳昇照; 蕭清泰; 蔡正原; 匡訓沖
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2018-06-28
Filing date: 2018-10-16
Publication date: 2020-01-01
Also published as: US20200006638A1; US20200144484A1; TWI690075B; US20230103309A1; US10529913B1; US20220077385A1; US11183627B2

Abstract

本發明實施例有關於一種記憶體裝置。所述記憶體裝置包括磁阻式隨機存取記憶體（MRAM）單元、側壁間隙壁以及上部內連線。磁阻式隨機存取記憶體（MRAM）單元設置在基底上。MRAM單元包括設置在下部電極與上部電極之間的磁性穿隧接面（MTJ）。側壁間隙壁沿MRAM單元的相對側壁排列。上部內連線沿從側壁間隙壁的第一外邊緣連續延伸到側壁間隙壁的第二外邊緣的介面與上部電極的上表面直接接觸。

Description

磁阻式隨機存取記憶體磁性穿隧接面頂部電極連接技術

許多現代電子裝置含有電子記憶體。電子記憶體可為易失性記憶體（volatile memory）或非易失性記憶體（non-volatile memory）。非易失性記憶體能夠在斷電的情況下保留其存儲的資料，而易失性記憶體則會在斷電時丟失其存儲的資料。磁阻式隨機存取記憶體（magnetoresistive random-access memory，MRAM）由於與目前的電子記憶體相比具有優勢，而被視為下一代非易失性電子記憶體的一種有前景的候選技術。與目前的非易失性記憶體（例如閃速隨機存取記憶體（flash random-access memory））相比，MRAM通常更快且具有更高的耐久性。與目前的易失性記憶體（例如動態隨機存取記憶體（dynamic random-access memory，DRAM）及靜態隨機存取記憶體（static random-access memory，SRAM））相比，MRAM通常具有相似的性能及密度，但功耗更低。

本揭露提供用於實施本公開內容的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

嵌置（embedded）磁阻式隨機存取記憶體（magnetoresistive random-access memory, MRAM）單元通常設置在與包括電晶體裝置（例如，金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）裝置）的邏輯區相鄰的嵌置記憶體區中。在嵌置記憶體區內，MRAM單元一般位於基底之上、層間介電（inter-level dielectric，ILD）結構內，所述層間介電結構環繞堆疊的內連線層。MRAM單元包括排列在頂部電極與底部電極之間的磁性穿隧接面（magnetic tunnel junction，MTJ）。底部電極藉由底部電極通孔耦合到堆疊內連線層，頂部電極藉由頂部電極通孔耦合到堆疊內連線層。在邏輯區內，堆疊內連線層耦合到電晶體裝置且具有在側向上相對於MRAM單元偏置的內連線通孔。

在傳統MRAM單元製造中，頂部電極通孔是藉由以下方式形成：對設置在頂部電極之上的第一層間介電（inter-level dielectric，ILD）層進行蝕刻，以在頂部電極上形成介層孔（via hole）。隨後，以一種或多種導電材料填充介層孔。接著，在導電材料之上形成光阻罩幕（photoresist mask）並使用所述光阻罩幕圖案化形成著陸於頂部電極上的頂部電極通孔。隨後，在位於頂部電極通孔上的第二ILD層內以及在邏輯區的內連線通孔上形成上覆的金屬線。

已知，在將頂部電極通孔耦合到上覆金屬線之後，位於嵌置記憶體區中的MRAM單元之上的金屬線的厚度小於位於邏輯區中的內連線通孔之上的金屬線的厚度。MRAM單元上的金屬線的較小厚度可能造成製程問題。舉例而言，一般使用鑲嵌製程（damascene process）形成上覆金屬線，所述鑲嵌製程在利用導電材料填充第二ILD層內的溝槽之後執行化學機械平坦化（chemical-mechanical planarization，CMP）製程。然而，如果位於MRAM單元之上的金屬線過薄（例如，小於約400埃），則CMP製程窗口（process window）小且可能對MRAM單元的頂部電極造成損壞。

本揭露在一些實施例中涉及一種形成MRAM單元的方法，所述方法將MRAM單元的頂部電極直接耦合到上覆內連線層。將MRAM單元的頂部電極直接耦合到上覆內連線層提供相對厚的金屬線層（例如，具有大於或等於約600埃的厚度），從而消除與內連線層的厚度有關的潛在製程問題。這樣還省去了用於形成頂部電極通孔的步驟及材料，從而簡化MRAM單元的製造並使MRAM單元的成本降低。舉例而言，與使用頂部電極通孔的MRAM單元相比，將內連線層直接形成在頂部電極上可節省兩個光罩（photomask）。

參照圖1A，提供根據一些實施例的記憶體裝置100a的剖視圖。

記憶體裝置100a包括基底101，基底101之上設置有第一層間介電（ILD）層106。電晶體102位於基底101及第一ILD層106內。磁阻式隨機存取記憶體（MRAM）單元111藉由導電接觸窗（contact）104及設置在導電接觸窗104之上的內連線108連接到電晶體102。

MRAM單元111包括設置在環繞下部金屬層114的擴散障壁112之上的下部電極（或稱為底部電極）116。MRAM單元111更包括上部電極（或稱為頂部電極）124，上部電極124與下部電極116被磁性穿隧接面（MTJ）118分隔開。下部金屬層114及擴散障壁112設置在下部介電層110內。MTJ 118包括藉由穿隧阻障層（tunneling barrier layer）121而彼此分隔開的下部鐵磁性電極120與上部鐵磁性電極122。在一些實施例中，下部鐵磁性電極120可具有固定的或“釘紮的（pinned）”磁性定向，而上部鐵磁性電極122則具有可變的或“自由的”磁性定向，其可在各自代表不同資料狀態（例如不同二元狀態（binary state））的兩個或更多個不同磁極（magnetic polarity）之間切換。然而，在其他實施方案中，MTJ 118可在豎直方向上“翻轉（flipped）”，使得下部鐵磁性電極具有“自由的”磁性定向，而上部鐵磁性電極122則具有“釘紮的”磁性定向。

在一些實施例中，上部鐵磁性電極122包括鐵、鈷、鎳、鐵鈷、鎳鈷、硼化鐵鈷、硼化鐵、鐵鉑、鐵鈀或類似物。在一些實施例中，穿隧阻障層121在上部鐵磁性電極122與下部鐵磁性電極120之間提供電隔離，同時仍使得電子能夠在恰當的條件下隧穿穿過穿隧阻障層121。穿隧阻障層121可包括例如氧化鎂（MgO）、氧化鋁（例如，Al₂ O₃ ）、氧化鎳、氧化釓、氧化鉭、氧化鉬、氧化鈦、氧化鎢或類似物。

上部內連線132設置在上部電極124正上方。在一些實施例中，上部內連線132可包括環繞導電金屬（例如，銅、鋁或類似物）的一個或多個襯層（例如，擴散障壁層）。側壁間隙壁126及上部內連線132被第二ILD層128環繞。第三ILD層130環繞側壁間隙壁126、第二ILD層128且局部地環繞上部內連線132。側壁間隙壁126環繞MRAM單元111。在一些實施例中，上部內連線132具有與上部電極124的上表面接觸的底表面。上部內連線132的底表面沿從側壁間隙壁126的第一外邊緣126a連續延伸到側壁間隙壁126的第二外邊緣126b的介面延伸。在一些實施例中，所述介面是沿側壁間隙壁126的上表面及上部電極124的上表面延伸的實質上平坦的（level）水平線。在其他實施例中，所述介面可為非平坦的。當從俯視圖觀察時，側壁間隙壁126可具有帶有彎曲外表面的圓形形狀。因此，根據剖視圖識別第一外邊緣126a與第二外邊緣126b。

上部介電層134設置在第三ILD層130之上，並側向環繞上部內連線132。上部內連線132之上設置有第二導電通孔138。在一些實施例中，第二導電通孔138可包括銅、鋁或類似物。第二導電通孔138之上設置有第二導電線140。在一些實施例中，第二導電線140可包括銅、鋁或類似物。第四ILD層136環繞第二導電線140及第二導電通孔138。第二導電線140延伸超過第二導電通孔138的側壁。

虛線150與上部電極124的上表面及側壁間隙壁126的上表面對準。所述虛線穿過第二ILD層128。

使上部內連線132直接接觸上部電極124，使得上部內連線132能夠具有相對較大的厚度（例如，大於或等於約600埃的厚度）。此種相對較大的厚度減輕與上部內連線132的厚度有關的潛在製程問題。使上部內連線132直接接觸上部電極124還藉由簡化MRAM單元的製造（例如，藉由省去用於圖案化頂部電極通孔的光罩）降低製造MRAM單元的成本。

圖1B示出記憶體裝置100b的一些附加實施例的俯視圖。

記憶體裝置100b包括排列成行及列的多個MRAM單元。應理解，記憶體陣列可包括任意數量的MRAM單元且因此圖1B僅為示例。上部電極124排列在側壁間隙壁126的中心中。圖1A中的虛線150示出從記憶體裝置100a截切出俯視圖的位置。側壁間隙壁126具有帶有彎曲外表面的圓形形狀。

圖2示出記憶體裝置200的一些附加實施例的剖視圖。

記憶體裝置200包括位於基底101及第一ILD層106內的電晶體102。基底101可為例如塊狀基底（例如，塊狀矽基底（bulk silicon substrate））或絕緣體上矽（silicon-on-insulator，SOI）基底。電晶體102包括閘極電極206、電晶體側壁間隙壁208、閘極介電質204及源極/汲極區202。內連線108藉由導電接觸窗104連接到電晶體102。在一些實施例中，內連線108可包括鋁、銅或類似物。在一些實施例中，導電接觸窗104可包括鎢、銅或類似物。

在一些實施例中，側壁間隙壁126包括兩個部分：第一側壁間隙壁212及第二側壁間隙壁210。第一側壁間隙壁212的內側壁直接接觸MRAM單元111的外側壁。第一側壁間隙壁212的底表面直接接觸擴散障壁112的頂表面。第二側壁間隙壁210的內側壁直接接觸第一側壁間隙壁212的外側壁。第二側壁間隙壁210在下部介電層110之上延伸。在一些實施例中，第一側壁間隙壁212可包括氮化矽（SiN）。在一些實施例中，第二側壁間隙壁210可包括氮氧化矽（SiON）。

上部內連線132沿著在上部電極124的最外側壁之間連續延伸的介面直接接觸上部電極124的上表面。在一些實施例中，上部內連線132可進一步從第二側壁間隙壁210的第一外邊緣210a延伸到第二側壁間隙壁210的第二外邊緣210b。在此種實施例中，上部內連線132直接接觸第一側壁間隙壁212的最上表面及第二側壁間隙壁210的最上表面。在一些實施例中，第一側壁間隙壁212的上表面、第二側壁間隙壁210的上表面及上部電極124的上表面接觸水平線。上部內連線132的底表面在所述水平線處接觸第一側壁間隙壁212的上表面、第二側壁間隙壁210的上表面及上部電極124的上表面。在其他實施例中，第一側壁間隙壁212的上表面、第二側壁間隙壁210的上表面及上部電極124的上表面具有不同高度。當從俯視圖觀察時，第一側壁間隙壁212及第二側壁間隙壁210可具有帶有彎曲外表面的圓形形狀。因此，根據剖視圖識別第一外邊緣210a與第二外邊緣210b。

圖3示出一些其他實施例的記憶體裝置300的剖視圖，所述記憶體裝置300具有嵌置記憶體區301a及邏輯區301b。

記憶體裝置300包括設置在內連線108及第一ILD層106之上的介電層302。在一些實施例中，介電層302可包括例如碳化矽（SiC）層。介電層302之上設置有第一蝕刻停止層304。在一些實施例中，第一蝕刻停止層304可包括例如富矽氧化物層（silicon-rich oxide layer）。在邏輯區301b中，在第一蝕刻停止層304之上設置有第三ILD層130。在一些實施例中，第三ILD層130可包括二氧化矽、摻雜碳的二氧化矽、氮氧化矽、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟化矽酸鹽玻璃（fluorinated silicate glass，FSG）、多孔隙介電材料（porous dielectric material）或類似物。在一些實施例中，第三ILD層130包括與環繞MRAM單元111的第二ILD層128不同的材料。在一些實施例中，第二ILD層128可包括二氧化矽、摻雜碳的二氧化矽、氮氧化矽、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟化矽酸鹽玻璃（FSG）、多孔隙介電材料或類似物。在內連線108之上設置有第二導電通孔306，第二導電通孔306位於在側向上相對於MRAM單元111偏置的位置處。在第二導電通孔306之上設置有第二內連線308。第二內連線308被第三ILD層130局部環繞且延伸超過第二導電通孔306的側壁。在一些實施例中，第二導電通孔306及第二內連線308可包括銅、鋁或類似物。在第三ILD層130之上設置有第二蝕刻停止層330。在一些實施例中，第二蝕刻停止層330可包括例如碳化矽（SiC）層。

在嵌置記憶體區301a中，在內連線108與上部內連線132之間設置有第一MRAM單元111。第二ILD層128之上設置有第三蝕刻停止層318。第三蝕刻停止層318局部環繞上部內連線132。在一些實施例中，第三蝕刻停止層318可包括例如碳化矽（SiC）層。下部金屬層114的頂表面及第一蝕刻停止層304的頂表面由水平線定義。在一些實施例中，下部金屬層114可具有凹陷而低於平坦的水平線的彎曲上表面。

在一些實施例中，第一側壁間隙壁212的底表面直接接觸下部電極116的頂表面。第一側壁間隙壁212是由從下部電極116的頂表面到第一側壁間隙壁212的最上表面測量的第一高度定義。在一些實施例中，第二側壁間隙壁210是由從下部電極116的頂表面到第二側壁間隙壁210的最上表面測量的第二高度定義。第二高度大於第一高度。第一高度與第二高度之間的差異歸因於用於形成上部內連線132的選擇性蝕刻製程（selectivity etch process）中的不規則性。高度上的差異造成從第一側壁間隙壁212的最上表面到上部電極124的最上表面的距離d1小於從第二側壁間隙壁210的最上表面到上部電極124的最上表面的距離d2。在其他實施例中，第一高度大於第二高度（未示出）。在一些實施例中，上部內連線132局部地覆蓋第二側壁間隙壁210的外側壁的一部分。上部內連線132延伸超過且覆蓋第二側壁間隙壁210的最上表面。

在內連線108與上部內連線132之間設置有第二MRAM單元316。第二ILD層128之上設置有第三蝕刻停止層318。第三蝕刻停止層318局部地環繞上部內連線132。第二MRAM單元316與第一MRAM單元111側向間隔開。第二側壁間隙壁210及第二ILD層128設置在第二MRAM單元316與第一MRAM單元111之間。在一些實施例中，在第一MRAM單元111與第二MRAM單元316之間、第二ILD層128內設置有介電保護層的剩餘物320。介電保護層的剩餘物是因填充第一MRAM單元111與第二MRAM單元316之間的第二ILD層128內的凹陷的介電保護層材料而造成，所述凹陷是由於第一MRAM單元111及第二MRAM單元316相對於第一蝕刻停止層304的高度而形成。剩餘物320的頂表面及第二ILD層128的頂表面是由水平線定義（即，齊平）。剩餘物320的頂表面接觸第三蝕刻停止層318的下表面。

在邏輯區301b中，在第二蝕刻停止層330之上設置有第四ILD層136。在第二內連線308之上設置有第二導電通孔138。在第二導電通孔138之上設置有第二導電線140。第四ILD層136環繞第二導電線140及第二導電通孔138。第二導電線140延伸超過第二導電通孔138的側壁。

在一些實施例中，位於嵌置記憶體區301a內的MRAM單元111可被包含在具有排列成行及列的多個MRAM單元的陣列內。所述多個MRAM單元中的第一MRAM單元的第一側壁間隙壁212及第二側壁間隙壁210可具有不同的高度（例如，如圖3中所示），而所述多個MRAM單元中的第二MRAM單元的第一側壁間隙壁212及第二側壁間隙壁210可具有實質上相同的高度（例如，如圖2中所示）。所述多個MRAM單元中的第一MRAM單元的高度差異歸因於用於形成MRAM單元的選擇性蝕刻製程內的不規則性。

圖4到圖11示出根據本揭露一些實施例的的形成包括嵌置記憶體區及邏輯區的記憶體裝置的方法的剖視圖400到1100，所述嵌置記憶體區包括MRAM單元及MTJ。儘管參照一種方法闡述圖4到圖11中所示剖視圖400到1100，然而應理解，圖4到圖11中所示的結構不限於所述方法，而是可單獨作為與所述方法分開的結構。儘管圖4到圖11被闡述為一系列動作，然而應理解，這些動作不是限制性的，所述動作的次序可在其他實施例中進行更改，且所公開的方法也適用於其他結構。在其他實施例中，可整體地或部分地省略所示及/或所闡述的一些動作。

如圖4所示剖視圖400中所示，在基底101之上形成第一ILD層106。在嵌置記憶體區301a中及邏輯區301b中在第一ILD層106內形成導電接觸窗104（圖1A/2/3）及內連線108。在一些實施例中，可藉由鑲嵌製程形成導電接觸窗104及內連線108。在內連線108及第一ILD層106之上形成介電層302。在一些實施例中，介電層302包括SiC（碳化矽）、氮化矽或類似物。在介電層302之上形成第一蝕刻停止層304。在一些實施例中，第一蝕刻停止層304包括富矽氧化物。

在嵌置記憶體區301a內，在內連線108之上形成MRAM單元111。MRAM單元111包括設置在環繞下部金屬層114的擴散障壁112之上的下部電極116。MRAM單元111更包括上部電極124，上部電極124與下部電極116被磁性穿隧接面（MTJ）118分隔開。在一些實施例中，下部電極116及上部電極124可包括導電材料，例如氮化鈦、氮化鉭、鈦、鉭、鎢或者前述材料中的一種或多種的組合。相對於穿過下部電極116的上表面的法線測量，MTJ 118的側壁可以以除90度以外的角度傾斜。儘管圖4中示出MRAM單元111位於第一內連線108之上，然而應理解，在其他實施例中，MRAM單元111可位於後段製程（back-end-of-the-line，BEOL）金屬化堆疊內的其他位置處（例如，MRAM單元111可位於第二內連線與第三內連線之間、第三內連線與第四內連線之間等）。

在嵌置記憶體區301a內，沿下部電極116的外側壁、MTJ 118的外側壁及上部電極124的外側壁形成第一側壁間隙壁212。在嵌置記憶體區301a及邏輯區301b內，在MRAM單元111之上及第一蝕刻停止層304之上形成第二側壁間隙壁層402。第一側壁間隙壁212的最外側壁被第二側壁間隙壁層402的內側壁環繞。在第二側壁間隙壁層402之上形成第二ILD層404。在一些實施例中，在邏輯區301b中在第二ILD層404之上形成介電保護層406。在一些實施例中，在嵌置記憶體區301a中的部分第二ILD層404之上局部地形成介電保護層406。在一些實施例中，介電保護層406包括氮氧化矽（SiON）。介電保護層406用作CMP停止層，保護位於介電保護層406下面的第二ILD層404。在一些實施例中，執行CMP製程直到介電保護層406的上表面，以移除記憶體區301a中的任何過量材料（未示出）。

如圖5所示剖視圖500中所示，執行蝕刻製程以蝕刻第二側壁間隙壁層402、第二ILD層404及介電保護層406。在一些實施例中，可藉由在第二ILD層404之上形成罩幕層（未示出）且隨後將第二ILD層404的未被遮罩的區域暴露於蝕刻劑502來執行所述蝕刻製程。

在一些實施例中，蝕刻製程蝕刻第二ILD層404，從而暴露出位於MRAM單元111正上方的第二側壁間隙壁層402的上表面。另外，蝕刻製程蝕刻第二側壁間隙壁層402、介電保護層406以及第一蝕刻停止層304的一部分。第二ILD層404的上表面及位於MRAM單元111正上方的第二側壁間隙壁層402的上表面接觸水平線。在第二側壁間隙壁層402的上表面及第二ILD層404的上表面之上設置第三蝕刻停止層（未示出）。

在一些實施例中，位於嵌置記憶體區301a內的MRAM單元111可被包含在具有排列成行及列的多個MRAM單元的陣列內。介電保護層406的剩餘物將形成在陣列中的每一組MRAM單元之間（未示出）。剩餘物將形成在第二ILD層404內。

如圖6的剖視圖600所示，在第二ILD層404、第二側壁間隙壁層402及第一蝕刻停止層304之上形成第三ILD層602。在一些實施例中，執行回蝕製程（etch back process）（未示出）以移除位於嵌置記憶體區301a中的過量材料，從而形成第三ILD層602。在執行回蝕製程之後，第三ILD層602從第二ILD層404的最頂表面到第三ILD層602的最頂表面具有範圍為約350埃至約450埃的厚度，且從第一蝕刻停止層304的最頂表面到第三ILD層602的最頂表面具有範圍為約1600埃至約1800埃的厚度。

如圖7的剖視圖700所示，在第三ILD層602之上形成第二介電質702。在一些實施例中，第二介電質702可包括例如正矽酸四乙酯（tetra-ethyl-ortho-silicate，TEOS）層。在第二介電質702之上形成第三介電質704。在一些實施例中，第三介電質704是包括氧化矽層的無氮抗反射層（nitrogen free anti-reflective layer），所述氧化矽層具有範圍為約150埃至約250埃的厚度。在第三介電質704之上形成罩幕層（masking layer）314。在一些實施例中，罩幕層314可包括氮化鈦（TiN）層，所述氮化鈦（TiN）層具有範圍為約300埃至約400埃的厚度。罩幕層314包括位於上部電極124正上方的定義第一開口708的第一組側壁以及位於邏輯區301b中的內連線108正上方的定義第二開口710的第二組側壁。位於罩幕層314的上表面處的開口708及開口710具有第一寬度，遮罩層314中的開口708及開口710的最底點處的表面具有第二寬度，且所述第一寬度大於所述第二寬度。在遮罩層314及第三介電質704之上形成第二罩幕層706。第二罩幕層706包括位於邏輯區301b中的內連線108正上方的定義第三開口712的第三組側壁。

在一些實施例中，第二罩幕層706包括光阻罩幕。在其他實施例中，第二罩幕層706可包括硬罩幕層（例如，包括氮化物層）。在一些實施例中，第二罩幕層706可包括多層式硬罩幕。舉例來說，在一些實施例中，罩幕層可包括具有上部層與下部層的雙層式硬罩幕。在一些實施例中，下部層包括氮化鈦（TiN）層且上部層包括TEOS。

如圖8的剖視圖800所示，執行蝕刻製程以蝕刻第二罩幕層706、第三介電質704、第二介電質702、第三ILD層602、第一蝕刻停止層304及介電層302。所述蝕刻製程形成開口802，以暴露出邏輯區301b中的內連線108的頂表面。在一些實施例中，可藉由將第三介電質704的未被遮罩區域、第二介電質702的未被遮罩區域、第三ILD層602的未被遮罩區域、第一蝕刻停止層304的未被遮罩區域及介電層302的未被遮罩區域暴露於蝕刻劑804來執行所述蝕刻製程。

如圖9的剖視圖900中所示，執行蝕刻製程以蝕刻第三介電質（圖8所示704）、第二介電質（圖8所示702）、第三ILD層（圖8所示602）、第二ILD層（圖8所示404）及第二側壁間隙壁層（圖8所示402），並分別定義第三介電層312、第二介電層310、第三ILD層130、第二ILD層128及第二側壁間隙壁210。在一些實施例中，第二介電層310可包括例如正矽酸四乙酯（TEOS）層。在一些實施例中，第三介電層312是例如包括氮化矽層的無氮抗反射層。所述蝕刻製程在上部電極124正上方形成第一開口902，以暴露出上部電極124的頂表面、第一側壁間隙壁212的頂表面及第二側壁間隙壁210的頂表面。所述蝕刻製程還在邏輯區301b中的內連線108正上方形成第二開口904。在一些實施例中，可藉由將第三介電質704的未被遮罩區域、第二介電質702的未被遮罩區域、第三ILD層602的未被遮罩區域、第二ILD層404的未被遮罩區域及第二側壁間隙壁層402的未被遮罩區域暴露於蝕刻劑906來執行所述蝕刻製程。

如圖10的剖視圖1000所示，利用導電材料填充第一開口902（圖9）及第二開口904（圖9）。隨後，執行平坦化製程（例如，CMP製程），以移除罩幕層314上的導電材料的過量部分。所述平坦化製程定義位於嵌置記憶體區301a內的上部電極124正上方的上部內連線132，並定義位於邏輯區301b內的第二導電通孔306及第二內連線308。在一些實施例中，所述平坦化製程可移除第二介電層310、第三介電層312及罩幕層314。在其他實施例中，在所述平坦化製程之後，第二介電層310、第三介電層312及罩幕層314中的一個或多個可保留下來。

在一些實施例中，上部內連線132沿著從第二側壁間隙壁210的第一外邊緣210a連續延伸到第二側壁間隙壁210的第二外邊緣210b的介面與上部電極124的上表面直接接觸。在一些實施例中，所述介面是沿第二側壁間隙壁210的上表面、第一側壁間隙壁212的上表面及上部電極124的上表面延伸的實質上平坦的水平線。在一些實施例中，所述介面是沿位於不同高度處的第二側壁間隙壁210的上表面、第一側壁間隙壁212的上表面及上部電極124的上表面延伸的多層級介面（multi-level interface）。在一些實施例中，第二導電通孔306可包括銅。第二內連線308形成在第二導電通孔306之上。在一些實施例中，上部內連線132、第二導電通孔306及第二內連線308可包括銅、鋁或類似物。當從俯視圖觀察時，第一側壁間隙壁212及第二側壁間隙壁210可具有帶有彎曲外表面的圓形形狀。因此，根據剖視圖識別第一外邊緣210a與第二外邊緣210b。

如圖11的剖視圖1100所示，在嵌置記憶體區301a及邏輯區301b之上形成第二蝕刻停止層330。在第二蝕刻停止層330之上形成第四ILD層136。在嵌置記憶體區301a中的上部內連線132之上以及在邏輯區301b內的第二內連線308之上形成第二導電通孔138。在一些實施例中，第二導電通孔138可包括例如銅。在第二導電通孔138之上形成第二導電線140。在一些實施例中，第二導電線140可包括例如銅。第二導電線140延伸超過第二導電通孔138的側壁。

圖12示出根據一些實施例的形成記憶體裝置的方法1200。儘管方法1200被示出及/或闡述為一系列動作或事件，然而應理解，所述方法不限於所示次序或動作。因此，在一些實施例中，可以與所示次序不同的次序施行所述動作及/或可同時施行所述動作。此外，在一些實施例中，可將所示動作或事件細分成多個動作或事件，所述多個動作或事件可分次單獨施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些所示動作或事件，且可包括其他未示出的動作或事件。

在1202處，在基底之上、第一層間介電（ILD）層內形成第一內連線。圖4示出與動作1202的一些實施例對應的剖視圖400。

在1204處，在第一內連線之上、記憶體陣列區內形成MRAM單元，所述MRAM單元包括設置在下部電極與上部電極之間的磁性穿隧接面（MTJ）。圖4示出與動作1202的一些實施例對應的剖視圖400。

在1206處，在MRAM單元之上形成側壁間隙壁層。圖4示出與動作1206的一些實施例對應的剖視圖400。

在1208處，在側壁間隙壁層之上形成第二ILD層。圖4示出與動作1208的一些實施例對應的剖視圖400。

在1210處，在第二ILD層之上形成第三ILD層。圖6示出與動作1210的一些實施例對應的剖視圖600。

在1212處，在第三ILD層之上形成介電層。圖7示出與動作1212的一些實施例對應的剖視圖700。

在1214處，在上部電極正上方在第二ILD層、第三ILD層及介電層內形成開口。圖9示出與動作1214的一些實施例對應的剖視圖900。

在1216處，在開口內形成第二內連線，所述內連線直接接觸上部電極。圖10示出與動作1216的一些實施例對應的剖視圖1000。

在1218處，在第二內連線之上、第四ILD層內形成導電通孔。圖11示出與動作1218的一些實施例對應的剖視圖1100。

因此，在一些實施例中，本揭露涉及一種形成MRAM單元的方法，所述方法包括將內連線直接形成在所述MRAM單元的頂部電極的頂表面上。

在一些實施例中，本揭露涉及一種記憶體裝置。所述記憶體裝置包括磁阻式隨機存取記憶體（MRAM）單元、側壁間隙壁以及上部內連線。磁阻式隨機存取記憶體（MRAM）單元設置在基底上。MRAM單元包括設置在下部電極與上部電極之間的磁性穿隧接面（MTJ）。側壁間隙壁沿MRAM單元的相對側壁排列。上部內連線沿從側壁間隙壁的第一外邊緣連續延伸到側壁間隙壁的第二外邊緣的介面直接接觸上部電極的上表面。

在一些其他實施例中，本揭露涉及一種積體電路。所述積體電路包括第一介電層、磁阻式隨機存取記憶體（MRAM）單元、第一側壁間隙壁、第二側壁間隙壁以及內連線。第一介電層設置在半導體基底之上。MRAM單元設置在第一介電層之上。MRAM單元包括設置在底部電極與頂部電極之間的磁性穿隧接面（MTJ）。第一側壁間隙壁，包括與頂部電極的最外側壁接觸的第一材料。第一側壁間隙壁的底表面接觸底部電極的上表面。第二側壁間隙壁包括第二材料。第二材料的內側壁接觸第一側壁間隙壁的最外側壁。第二側壁間隙壁的最底表面接觸第一介電層的頂表面。第一材料與第二材料不同。內連線沿從所述第一側壁間隙壁的第一最外邊緣延伸到第一側壁間隙壁的第二最外邊緣的介面接觸頂部電極的上表面。

在又一些其他實施例中，本揭露涉及一種製造記憶體裝置的方法。所述方法包括：在位於記憶體陣列區中的磁阻式隨機存取記憶體（MRAM）單元周圍形成側壁間隙壁，所述MRAM單元包括設置在下部電極與上部電極之間的磁性穿隧接面（MTJ）；在側壁間隙壁之上形成第一層間介電（ILD）層；在第一ILD層之上形成第二ILD層；在第二ILD層之上形成介電層；執行第一蝕刻製程以在上部電極正上方定義孔，第一蝕刻製程移除第一ILD層的一部分、第二ILD層的一部分、介電層的一部分及側壁間隙壁的一部分；在所述孔內形成內連線，內連線沿從所述側壁間隙壁的第一外邊緣連續延伸到所述側壁間隙壁的第二外邊緣的介面直接接觸上部電極。

以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本揭露的各個態樣。所屬領域中的技術人員應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。

100a、100b、200、300‧‧‧記憶體裝置101‧‧‧基底102‧‧‧電晶體104‧‧‧導電接觸窗106‧‧‧第一層間介電層108‧‧‧內連線110‧‧‧下部介電層111、316‧‧‧MRAM單元112‧‧‧擴散障壁114‧‧‧下部金屬層116‧‧‧下部電極118‧‧‧磁性穿隧接面120‧‧‧下部鐵磁性電極121‧‧‧穿隧阻障層122‧‧‧上部鐵磁性電極124‧‧‧上部電極126‧‧‧側壁間隙壁126a‧‧‧第一外邊緣126b‧‧‧第二外邊緣128‧‧‧第二層間介電層130‧‧‧第三層間介電層132‧‧‧上部內連線134‧‧‧上部介電層136‧‧‧第四層間介電層138‧‧‧第二導電通孔140‧‧‧第二導電線150‧‧‧虛線202‧‧‧源極/汲極區204‧‧‧閘極介電質206‧‧‧閘極電極208‧‧‧電晶體側壁間隙壁210‧‧‧第二側壁間隙壁210a‧‧‧第一外邊緣210b‧‧‧第二外邊緣212‧‧‧第一側壁間隙壁301a‧‧‧記憶體區301b‧‧‧邏輯區302‧‧‧介電層304‧‧‧第一蝕刻停止層306‧‧‧第二導電通孔308‧‧‧第二內連線310‧‧‧第二介電層312‧‧‧第三介電層314‧‧‧罩幕層318‧‧‧第三蝕刻停止層320‧‧‧剩餘物330‧‧‧第二蝕刻停止層400、500、600、700、800、900、1000、1100‧‧‧剖視圖402‧‧‧第二側壁間隙壁層404‧‧‧第二層間介電層406‧‧‧介電保護層502、804、906‧‧‧蝕刻劑602‧‧‧第三層間介電層702‧‧‧第二介電質704‧‧‧第三介電質706‧‧‧第二罩幕層708‧‧‧開口/第一開口710‧‧‧開口/第二開口712‧‧‧第三開口802‧‧‧開口902‧‧‧第一開口904‧‧‧第二開口1200‧‧‧方法1202、1204、1206、1208、1210、1212、1214、1216、1218‧‧‧動作d1、d2‧‧‧距離

結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。圖1A示出根據本揭露一些實施例的包括具有磁性穿隧接面（magnetic tunneling junction，MTJ）的MRAM單元的記憶體裝置（或稱為積體電路）的剖視圖。圖1B示出根據本揭露一些實施例的包括具有磁性穿隧接面（MTJ）的MRAM單元的多個記憶體裝置的俯視圖。圖2示出根據本揭露一些實施例的包括具有磁性穿隧接面（MTJ）的MRAM單元的記憶體裝置的剖視圖。圖3示出根據本揭露一些實施例的包括嵌置記憶體區及邏輯區的記憶體裝置的剖視圖，所述嵌置記憶體區包括各自具有磁性穿隧接面（MTJ）的兩個MRAM單元。圖4到圖11示出根據本揭露一些實施例的形成包括嵌置記憶體區及邏輯區的記憶體裝置的方法的剖視圖，所述嵌置記憶體區包括具有MTJ的MRAM單元。圖12以流程圖的形式示出一種方法，其示出根據本揭露一些實施例的形成包括嵌置記憶體區及邏輯區的記憶體裝置的方法，所述嵌置記憶體區包括具有MTJ的MRAM單元。

100a‧‧‧記憶體裝置

101‧‧‧基底

102‧‧‧電晶體

104‧‧‧導電接觸窗

106‧‧‧第一層間介電層

108‧‧‧內連線

110‧‧‧下部介電層

111‧‧‧MRAM單元

112‧‧‧擴散障壁

114‧‧‧下部金屬層

116‧‧‧下部電極

118‧‧‧磁性穿隧接面

120‧‧‧下部鐵磁性電極

121‧‧‧穿隧阻障層

122‧‧‧上部鐵磁性電極

124‧‧‧上部電極

126‧‧‧側壁間隙壁

126a‧‧‧第一外邊緣

126b‧‧‧第二外邊緣

128‧‧‧第二層間介電層

130‧‧‧第三層間介電層

132‧‧‧上部內連線

134‧‧‧上部介電層

136‧‧‧第四層間介電層

138‧‧‧第二導電通孔

140‧‧‧第二導電線

150‧‧‧虛線

Claims

一種記憶體裝置，包括：磁阻式隨機存取記憶體單元，設置在基底上，其中所述磁阻式隨機存取記憶體單元包括設置在下部電極與上部電極之間的磁性穿隧接面；側壁間隙壁，沿所述磁阻式隨機存取記憶體單元的相對側壁排列；以及上部內連線，直接接觸所述上部電極的上表面及所述側壁間隙壁的上表面。
如申請專利範圍第1項所述的記憶體裝置，其中所述上部內連線直接接觸所述上部電極的側壁。
如申請專利範圍第1項所述的記憶體裝置，其中所述側壁間隙壁更包括：第一側壁間隙壁，包括與所述上部電極的外側壁直接接觸的第一材料；以及第二側壁間隙壁，包括與所述第一側壁間隙壁的外側壁直接接觸且在所述基底之上延伸的第二材料，其中所述第一材料與所述第二材料不同。
如申請專利範圍第3項所述的記憶體裝置，其中當從剖視圖觀察時，所述上部內連線的底表面是由從所述第一側壁間隙壁的第一外邊緣連續延伸到所述第一側壁間隙壁的第二外邊緣的介面所定義。
如申請專利範圍第3項所述的記憶體裝置，其中所述第二側壁間隙壁的第二高度大於所述第一側壁間隙壁的第一高度。
如申請專利範圍第1項所述的記憶體裝置，更包括：第一層間介電層，包括環繞所述磁阻式隨機存取記憶體單元及所述上部內連線的第一介電材料；以及第二層間介電層，包括設置於所述第一層間介電層之上且環繞所述上部內連線的第二介電材料，其中所述第一介電材料是與所述第二介電材料不同的材料。
如申請專利範圍第6項所述的記憶體裝置，更包括：內連線，位於邏輯區內並設置在所述基底之上，其中所述第二層間介電層環繞所述內連線，且其中所述第一層間介電層不位於所述邏輯區內。
如申請專利範圍第6項所述的記憶體裝置，其中所述側壁間隙壁具有第一側壁與第二側壁，所述第一側壁接觸所述第一層間介電層，所述第二側壁與所述第一層間介電層被所述第二層間介電層側向分隔開。
如申請專利範圍第1項所述的記憶體裝置，更包括：第一導電通孔，設置在所述上部內連線之上；以及第一導電線，設置在所述第一導電通孔之上，其中所述第一導電線延伸超過所述第一導電通孔的側壁。
如申請專利範圍第9項所述的記憶體裝置，其中所述第一導電通孔側向排列在所述上部內連線的側壁之間。
如申請專利範圍第1項所述的記憶體裝置，其中：所述上部內連線的底表面包括與所述上部電極的頂表面直接接觸的銅，以及所述上部電極的所述頂表面包括鎢。
一種積體電路，包括：第一介電層，設置在半導體基底之上；磁阻式隨機存取記憶體單元，設置在所述第一介電層之上，其中所述磁阻式隨機存取記憶體單元包括設置在底部電極與頂部電極之間的磁性穿隧接面；第一側壁間隙壁，包括第一材料，所述第一材料接觸所述頂部電極的最外側壁，其中所述第一側壁間隙壁的底表面接觸所述底部電極的上表面；第二側壁間隙壁，包括第二材料，所述第二材料的內側壁接觸所述第一側壁間隙壁的最外側壁，其中所述第二側壁間隙壁的最底表面接觸所述第一介電層的頂表面，且其中所述第一材料與所述第二材料不同；以及內連線，接觸所述頂部電極的上表面、所述第一側壁間隙壁及所述第二側壁間隙壁。
如申請專利範圍第12項所述的積體電路，其中當從剖視圖觀察時，所述內連線的底表面是由從所述第二側壁間隙壁的第一最外邊緣連續延伸到所述第二側壁間隙壁的第二最外邊緣的介面所定義。
如申請專利範圍第13項所述的積體電路，其中所述第二側壁間隙壁的第二高度大於所述第一側壁間隙壁的第一高度。
如申請專利範圍第12項所述的積體電路，更包括：第一層間介電層，包括與所述第二側壁間隙壁的外側壁、所述第二側壁間隙壁的上表面及所述內連線的側壁直接接觸的第三材料；以及第二層間介電層，包括與所述內連線的所述側壁、所述第一層間介電層的外側壁、所述第二側壁間隙壁的外側壁及所述第一介電層的所述頂表面直接接觸的第四材料；以及其中所述第三材料與所述第四材料不同。
如申請專利範圍第12項所述的積體電路，更包括：第一導電通孔，設置在所述內連線之上，其中所述第一導電通孔在側向上在所述內連線的側壁內延伸；以及第一導電線，設置在所述第一導電通孔之上，其中所述第一導電線在側向上延伸超過所述第一導電通孔的側壁。
一種製造記憶體裝置的方法，包括：在位於記憶體陣列區中的磁阻式隨機存取記憶體單元周圍形成側壁間隙壁，其中所述磁阻式隨機存取記憶體單元包括設置在下部電極與上部電極之間的磁性穿隧接面；在所述側壁間隙壁之上形成第一層間介電層；在所述第一層間介電層之上形成第二層間介電層；在所述第二層間介電層之上形成介電層；執行第一蝕刻製程，以在所述上部電極正上方定義孔，其中所述第一蝕刻製程移除所述第一層間介電層的一部分、所述第二層間介電層的一部分、所述介電層的一部分及所述側壁間隙壁的一部分；以及在所述孔內形成內連線，其中所述內連線直接接觸所述上部電極及所述側壁間隙壁。
如申請專利範圍第17項所述的製造記憶體裝置的方法，其中所述側壁間隙壁更包括：第一側壁間隙壁，包括與所述上部電極的外側壁直接接觸的第一材料；第二側壁間隙壁，包括與所述第一側壁間隙壁的外側壁直接接觸的第二材料，其中所述第一材料與所述第二材料不同；以及其中所述第一蝕刻製程對所述第一側壁間隙壁的蝕刻多於對所述第二側壁間隙壁的蝕刻，以使得所述第二側壁間隙壁的高度大於所述第一側壁間隙壁的高度。
如申請專利範圍第18項所述的製造記憶體裝置的方法，其中從剖視圖角度來看，介面從所述第一側壁間隙壁的第一外邊緣連續延伸到所述第一側壁間隙壁的第二外邊緣。
如申請專利範圍第17項所述的製造記憶體裝置的方法，更包括：在邏輯區內形成第二內連線，其中所述第二層間介電層設置在所述第二內連線之上，且其中所述第一層間介電層不位於所述邏輯區內；在所述第二內連線之上形成第一導電通孔；以及在所述第一導電通孔之上形成第一導電線，其中所述第一導電線延伸超過所述第一導電通孔的側壁。