TWI833463B - 形成半導體結構之方法 - Google Patents

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Abstract

本揭露提供一種形成半導體結構之方法，包括形成介電堆疊於基板上，其中形成介電堆疊包括依序形成的第一支撐層、第一犧牲層、第二支撐層、第二犧牲層及第三支撐層。形成第一硬遮罩層於介電堆疊上。形成第二硬遮罩層於第一硬遮罩層上。使用圖案化遮罩作為蝕刻遮罩，蝕刻第一硬遮罩層與第二硬遮罩層以形成第一硬遮罩與第二硬遮罩，其中第一硬遮罩層比第二硬遮罩層更快地蝕刻。形成開口於介電堆疊中，以暴露基板。形成下電極層於介電堆疊的開口中。

Description

形成半導體結構之方法
本揭露內容是有關於一種形成半導體結構之方法。
電容器可以被用於各種不同的半導體電路中。舉例來說，電容器可被用於動態隨機存取記憶體(dynamic random access memory；DRAM)之記憶體電路或任何其他類型的記憶體電路中。DRAM記憶體電路可通過在單個半導體晶圓上複製數百萬個相同的電路元件（稱為DRAM單元）來製造。DRAM單元是一個可尋址的位置，其可以儲存數據的位元（二進制位）。在DRAM單元常見的形式，可包括兩個電路組件：一個存儲電容器(storage capacitor)與一個訪問場效電晶體(access field effect transistor)。
本揭露之技術態樣為一種形成半導體結構之方法。
根據本揭露一些實施方式，一種形成半導體結構之方法，包括形成介電堆疊於基板上，其中形成介電堆疊包括依序形成的第一支撐層、第一犧牲層、第二支撐層、第二犧牲層及第三支撐層。形成第一硬遮罩層於介電堆疊上。形成第二硬遮罩層於第一硬遮罩層上。使用圖案化遮罩作為蝕刻遮罩，蝕刻第一硬遮罩層與第二硬遮罩層以形成第一硬遮罩與第二硬遮罩，其中第一硬遮罩層比第二硬遮罩層更快地蝕刻。形成開口於介電堆疊中，以暴露基板。形成下電極層於介電堆疊的開口中。
在本揭露一些實施方式中，形成半導體結構之方法更包括在蝕刻第一硬遮罩層與第二硬遮罩層之後，蝕刻介電堆疊的第三支撐層。
在本揭露一些實施方式中，蝕刻介電堆疊的第三支撐層使得介電堆疊的第二犧牲層被暴露。
在本揭露一些實施方式中，蝕刻第一硬遮罩層與第二硬遮罩層使得第一硬遮罩具有第一暴露側壁且第二硬遮罩具有第二暴露側壁，第二暴露側壁的斜率相同於第一暴露側壁的斜率。
在本揭露一些實施方式中，第一硬遮罩層與第二硬遮罩層包括半導體材料。
在本揭露一些實施方式中，第一硬遮罩層包括具有第一導電類型的第一摻雜劑，且第二硬遮罩層包括具有不同於第一導電類型的第二導電類型的第二摻雜劑。
在本揭露一些實施方式中，第一硬遮罩層具有第一厚度，第二硬遮罩層具有第二厚度，且第二厚度大於第一厚度。
在本揭露一些實施方式中，形成半導體結構之方法更包括在形成開口之前，移除圖案化遮罩。
在本揭露一些實施方式中，形成半導體結構之方法更包括在形成開口之前，移除第二硬遮罩。
在本揭露一些實施方式中，形成半導體結構之方法更包括形成高介電常數介電層沿著下電極層的側壁。形成上電極層沿著高介電常數介電層的側壁，以定義包括在介電堆疊中的下電極層、高介電常數介電層及上電極層的電容器。
本揭露之技術態樣為一種形成半導體結構之方法。
根據本揭露一些實施方式，一種形成半導體結構之方法，包括形成介電堆疊於基板上。形成第一硬遮罩與第二硬遮罩於介電堆疊上，其中第一硬遮罩包括具有第一導電類型的第一摻雜劑，且第二硬遮罩包括具有不同於第一導電類型的第二導電類型的第二摻雜劑。使用第一硬遮罩作為蝕刻遮罩，形成介電堆疊中的開口以暴露基板。形成下電極層於介電堆疊的開口中。
在本揭露一些實施方式中，形成第一硬遮罩與第二硬遮罩使得第一硬遮罩接觸介電堆疊，且第二硬遮罩接觸第一硬遮罩。
在本揭露一些實施方式中，第一硬遮罩與第二硬遮罩包括多晶矽材料。
在本揭露一些實施方式中，第一摻雜劑的摻雜濃度在0.5%至1.5%的範圍間，且第二摻雜劑的摻雜濃度在0.5%至1.5%的範圍間。
在本揭露一些實施方式中，第一硬遮罩具有第一厚度，第二硬遮罩具有第二厚度，且第二厚度大於第一厚度。
在本揭露一些實施方式中，形成半導體結構之方法更包括在形成介電堆疊中的開口之前，移除第一硬遮罩。
在本揭露一些實施方式中，形成介電堆疊包括形成第一犧牲層於基板上。形成第二犧牲層於第一犧牲層上。
在本揭露一些實施方式中，形成介電堆疊更包括形成第一支撐層於基板上。形成第二支撐層於第一犧牲層上。形成第三支撐層於第二犧牲層上。
在本揭露一些實施方式中，形成半導體結構之方法更包括在形成下電極層之後，移除第二犧牲層。移除第一犧牲層，以暴露第一支撐層。
在本揭露一些實施方式中，形成半導體結構之方法更包括形成高介電常數介電層沿著下電極層的側壁。形成上電極層沿著高介電常數介電層的側壁，以定義包括在介電堆疊中的下電極層、高介電常數介電層及上電極層的電容器。
根據本揭露上述實施方式，由於第一硬遮罩層比第二硬遮罩層更快地蝕刻，可改善第一硬遮罩的輪廓。如此一來，可以改善後續蝕刻與沉積製程中形成的電容器的輪廓，避免電容器的電容降低。
應當瞭解前面的一般說明和以下的詳細說明都僅是示例，並且旨在提供對本揭露的進一步解釋。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的，因此不應用以限制本揭露。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外，為了便於讀者觀看，圖式中各元件的尺寸並非依實際比例繪示。
本揭露所用「約」、「近似」或「實質上」應通常是指給定值或範圍的百分之二十以內，優選地為百分之十以內，且更優選地為百分之五以內。在此給出的數值是近似的，意味著若沒有明確說明，則術語「約」、「近似」或「實質上」的涵意可被推斷出來。
此外，為方便描述可在本揭露之一些實施方式中使用空間上相對之術語，諸如「在……之下」、「在……下方」、「下面的」、「在……上方」、「上面的」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之（諸等）元件或（諸等）特徵的關係。該等空間上相對之術語意欲除在圖式中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。元件可另外定位（經90度旋轉或在其它方位）且據此解釋本揭露之一些實施方式所用之該等空間上相對之描述詞。
第1圖至第11圖繪示根據本揭露一些實施方式之形成半導體結構的方法各中間階段的剖面圖。參閱第1圖，在基板110上形成介電堆疊DS。詳細來說，在基板110上形成介電堆疊DS包含在基板110上形成第一支撐層120、在第一支撐層120上形成第一犧牲層130、在第一犧牲層130上形成第二支撐層140、在第二支撐層140上形成第二犧牲層150，以及在第二犧牲層150上形成第三支撐層160。換句話說，介電堆疊DS包含依序形成的第一支撐層120、第一犧牲層130、第二支撐層140、第二犧牲層150以及第三支撐層160。
基板110包含元件區域DR與周邊區域PR。元件區域DR是形成半導體結構（例如，電容器）的區域。周邊區域PR鄰接元件區域DR。舉例來說，周邊區域PR包圍元件區域DR。基板110包含介電層112。在一些實施方式中，介電層112可以是層間介電(interlayer dielectric；ILD)層或金屬間介電(intermetal dielectric；IMD)層。介電層112可以是由低介電常數(k)材料、極低k材料或其組合製成的低k介電層。在一些實施方式中，介電層112包含氮化物（例如，氮化矽），或其他合適的介電材料。基板110更包含形成於介電層112中的連接墊114與位元線接觸116，其中連接墊114與位元線接觸116設置於基板110的元件區域DR中，且連接墊114與位元線接觸116不設置於基板110的周邊區域PR中。連接墊114及/或位元線接觸116可包含鋁、鋁合金、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、鈷等，或其組合。在一些實施方式中，基板110更包含電晶體或其他類似組件。如此一來，隨後形成在介電堆疊DS中的電容器（例如，第11圖中的電容器Ca）通過連接墊114連接到基板110中的其他組件（例如，電晶體）。
在一些實施方式中，第一支撐層120、第二支撐層140及第三支撐層160包含氮化物，例如氮化矽。在一些實施方式中，第一犧牲層130與第二犧牲層150包含氧化物。第一犧牲層130與第二犧牲層150可以由不同的材料製成。當形成第一犧牲層130時，摻雜劑被摻雜於第一犧牲層130中，前述的摻雜劑包含硼、磷或其組合。例如，第一犧牲層130由硼磷矽玻璃(boro-phospho-silicate-glass, BPSG)製成，BPSG是摻雜有硼與磷的氧化矽。在一些實施方式中，第二犧牲層150由四乙氧基矽烷(tetraethoxysilane；TEOS)氧化物或其他合適的氧化物材料製成。
參閱第2圖，在基板110上形成介電堆疊DS之後，在介電堆疊DS上形成第一硬遮罩層170’。第一硬遮罩層170’接觸介電堆疊DS的第三支撐層160。第三支撐層160設置於第一硬遮罩層170’與第二犧牲層150之間。然後在第一硬遮罩層170’上形成第二硬遮罩層180’。第二硬遮罩層180’接觸第一硬遮罩層170’。第一硬遮罩層170’設置於第二硬遮罩層180’與第三支撐層160之間。此後，在第二硬遮罩層180’上形成圖案化遮罩190。在一些實施方式中，圖案化遮罩190的形成包含在第二硬遮罩層180’上形成遮罩層，然後圖案化前述的遮罩層（例如，執行乾式蝕刻製程）以暴露第二硬遮罩層180’的一部分。在一些實施方式中，圖案化遮罩190包含不同於第一硬遮罩層170’或第二硬遮罩層180’的材料。例如，圖案化遮罩190包含氧化物（例如，TEOS氧化物）、第一硬遮罩層170’包含半導體材料（例如，多晶矽），以及第二硬遮罩層180’包含半導體材料（例如，多晶矽）。
參閱第2圖與第3圖，對第一硬遮罩層170’與第二硬遮罩層180’執行蝕刻製程以形成第一硬遮罩170與第二硬遮罩180，其中第一硬遮罩層170’比第二硬遮罩層180’更快地蝕刻。如此一來，可以改善第一硬遮罩170的輪廓。此外，可以改善在後續蝕刻製程與沉積製程中形成的電容器（例如，第11圖中的電容器Ca）的輪廓，並且可以避免電容器的電容降低。電容器的改善輪廓可以增加電容器的平衡性並避免圖案異常的問題。
在一些實施方式中，使用圖案化遮罩190作為蝕刻遮罩執行蝕刻製程，蝕刻第二硬遮罩層180’的一部分與第一硬遮罩層170’的一部分。然後，執行蝕刻製程以蝕刻介電堆疊DS的第三支撐層160的一部分。如此一來，在第二硬遮罩180、第一硬遮罩170及第三支撐層160中形成開口O1。由於第一硬遮罩層170’比第二硬遮罩層180’更快地蝕刻，因此第一硬遮罩170側向擴展，從而改善第一硬遮罩170的輪廓。在一些實施方式中，開口O1的每一者具有漸縮輪廓（例如，U形輪廓）。開口O1的每一者可以具有在第三支撐層160中的第一最大寬度、在第一硬遮罩170中的第二最大寬度，以及在第二硬遮罩180中的第三最大寬度，其中第一最大寬度小於第二最大寬度，且第二最大寬度實質上等於第三最大寬度。換句話說，第二硬遮罩180具有面對開口O1的第二暴露側壁181，且第一硬遮罩170具有面對開口O1的第一暴露側壁171，其中第二暴露側壁181的斜率實質上相同於第一暴露側壁171的斜率。例如，基板110具有沿第一方向延伸的實質上平坦的底面，第二暴露側壁181沿垂直於第一方向的第二方向延伸，且第一暴露側壁171沿第二方向延伸。在一些實施方式中，開口O1更暴露介電堆疊DS的第二犧牲層150。
在一些實施方式中，第一硬遮罩層170’（第一硬遮罩170）具有第一厚度Tl，且第二硬遮罩層180’（第二硬遮罩180）具有第二厚度T2，其中第二厚度T2大於第一厚度T1。例如，第一硬遮罩層170’的第一厚度T1在約80奈米至約40奈米的範圍間（例如，60奈米），且第二硬遮罩層180’的第二厚度T2在約100奈米至約140奈米的範圍間（例如，120奈米）。在一些實施方式中，第二厚度T2對第一厚度T1的比值在約1.5至約2.5的範圍間（例如，2）。若第二厚度T2對第一厚度T1的比值超出上述選擇範圍，則第一硬遮罩170的輪廓可能不會均勻地形成。例如，第一硬遮罩170中的開口（例如，開口O1）不會形成穿過第一硬遮罩170並且不會側向擴展，因此在後續蝕刻製程中形成的電容器的開口會太小，從而導致在後續沉積製程中形成的電容器的不平衡。
第一硬遮罩層170’與第二硬遮罩層180’可包含半導體材料，例如多晶矽或其他合適的材料。第一硬遮罩層170’可包含具有第一導電類型（例如，在本例為N型）的第一摻雜劑，例如磷(P)、砷(As)、銻(Sb)、前述的組合，或類似物。在一些實施方式中，在第一硬遮罩層170’上執行佈植製程，隨後執行退火製程以激活第一硬遮罩層170’的佈植的第一摻雜劑。第二硬遮罩層180’可包含具有第二導電類型（例如，在本例為P型）的第二摻雜劑，例如硼(B)、BF 2、BF 3、前述的組合，或類似物。在一些實施方式中，在第二硬遮罩層180’上執行佈植製程，隨後執行退火製程以激活第二硬遮罩層180’的佈植的第二摻雜劑。在一些實施方式中，第二硬遮罩層180’的第二摻雜劑具有的導電類型不同於第一硬遮罩層170’的導電類型。
由於第二硬遮罩層180’的第二摻雜劑的第二導電類型不同於第一硬遮罩層170’的第一摻雜劑的第一導電類型，因此第二硬遮罩層180’與第一硬遮罩層170’以不同的蝕刻速率蝕刻。詳細來說，由於第一硬遮罩層170’包含第一摻雜劑(例如，在本例為N型)且第二硬遮罩層180’包含第二摻雜劑(例如，在本例為P型)，故第二硬遮罩層180’的硬度(或密度)大於第一硬遮罩層170’的硬度(或密度)。此外，由於第一硬遮罩層170’的第一摻雜劑(例如，N型)的外層電子基於它們的電負度而比第二硬遮罩層180’的第二摻雜劑(例如，P型)的外層電子更可能或更容易與乾式蝕刻劑(例如，Br離子)反應，故具有第一摻雜劑(例如，N型)的第一硬遮罩層170’比具有第二摻雜劑(例如，P型)的第二硬遮罩層180’更快地蝕刻。如此一來，可以改善第一硬遮罩170的輪廓。若第一硬遮罩層170’沒有比第二硬遮罩層180’更快地蝕刻(例如，第一硬遮罩層170’的蝕刻速率低於或相同於第二硬遮罩層180’的蝕刻速率)，則開口O1會具有尖銳的輪廓(例如，V形輪廓)，使得在後續製程中形成的電容器將不會彼此對齊(例如，電容器的每一者的長度皆不相同）。在一些實施方式中，第一硬遮罩層170’的第一摻雜劑的摻雜濃度在約0.5%至約1.5%的範圍間，且第二硬遮罩層180’的第二摻雜劑的摻雜濃度在約0.5%至約1.5%的範圍間。若第一摻雜劑的摻雜濃度及/或第二摻雜劑的摻雜濃度超出上述選擇範圍，則第一硬遮罩層170’的蝕刻速率與第二硬遮罩層180’的蝕刻速率會難以控制（例如，第一硬遮罩層170’的蝕刻速率與第二硬遮罩層180’的蝕刻速率之間的差異不夠顯著），故不會達到第一硬遮罩170的改善輪廓。
在一些實施方式中，通過乾式蝕刻製程使用圖案化遮罩190作為蝕刻遮罩，執行蝕刻第一硬遮罩層170’與第二硬遮罩層180’。例如，用於乾式蝕刻製程的乾式蝕刻劑包含HBr、NH 3、O 2、前述的組合，或其他合適的氣體。蝕刻第二硬遮罩層180’與第一硬遮罩層170’是使用相同的乾式蝕刻劑（例如，HBr、NH 3或O 2）。在乾式蝕刻劑為HBr的一些實施方式中，乾式蝕刻製程的流量在約150 sccm至約200 sccm的範圍間。在乾式蝕刻劑為NH 3的一些實施方式中，乾式蝕刻製程的流量在約30 sccm至約50 sccm的範圍間。在乾式蝕刻劑為O 2的一些實施方式中，乾式蝕刻製程的流量在約20 sccm至約35 sccm的範圍間。若乾式蝕刻製程的流量超出上述選擇範圍，則第一硬遮罩170的輪廓將不會均勻地形成（例如，開口O1太大）。在一些實施方式中，乾式蝕刻製程使用約1500瓦至約200瓦範圍間的功率。若乾式蝕刻製程的功率超出上述選擇範圍，則開口O1會被蝕刻不足（例如，開口O1未穿過第一硬遮罩層170’）。在一些實施方式中，在蝕刻第一硬遮罩層170’與第二硬遮罩層180’之後，通過乾式蝕刻製程蝕刻第三支撐層160。例如，用於第三支撐層160的乾式蝕刻製程的乾式蝕刻劑包含SF 6、Cl 2、前述的組合，或其他合適的氣體。使用與第二硬遮罩層180’（或第一硬遮罩層170’）不同的乾式蝕刻劑蝕刻第三支撐層160。
參閱第3圖與第4圖，在形成開口O1之後，在介電堆疊DS中形成開口O2以暴露基板110。換句話說，沿著開口O1繼續蝕刻介電堆疊DS以形成開口O2。使用第一硬遮罩170作為蝕刻遮罩，在介電堆疊DS中形成開口O2。開口O2可暴露介電堆疊DS的側壁DS1。在一些實施方式中，在形成開口O2之前，依序移除圖案化遮罩190與第二硬遮罩180。
在一些實施方式中，蝕刻介電堆疊DS以形成開口O2包含多個蝕刻製程。例如，蝕刻第二犧牲層150以暴露第二支撐層140、蝕刻第二支撐層140以暴露第一犧牲層130、蝕刻第一犧牲層130以暴露第一支撐層120，以及蝕刻第一支撐層120以暴露基板110的連接墊114。
參閱第4圖與第5圖，在介電堆疊DS中形成開口O2之後，移除第一硬遮罩170使得介電堆疊DS的第三支撐層160的頂面161被暴露。在一些實施方式中，移除第一硬遮罩170是通過乾式蝕刻製程執行的。
參閱第6圖至第11圖，在介電堆疊DS的開口O2（見第5圖）中形成電容器Ca。進一步來說，參閱第5圖與第6圖，下電極層200形成於介電堆疊DS的開口O2中。下電極層200可包含彎曲部分202與連接彎曲部分202的水平部分204，其中彎曲部分202沿著介電堆疊DS的側壁DS1形成且接觸基板110的連接墊114，而水平部分204設置於彎曲部分202與介電堆疊DS的第三支撐層160上方。在一些實施方式中，下電極層200包含氮化鈦(TiN)或其他合適的導電材料。
在形成下電極層200之後，在下電極層200上形成遮罩210。遮罩210接觸下電極層200。形成遮罩210可包含在下電極層200的水平部分204上方形成遮罩層，然後圖案化前述的遮罩層，以暴露下電極層200的水平部分204。使用遮罩210作為蝕刻遮罩，蝕刻下電極層200以暴露下面的第三支撐層160。在一些實施方式中，遮罩210與第三支撐層160包含相同的材料，例如氮化矽。
此後，在遮罩210上形成圖案化遮罩220。形成圖案化遮罩220可包含在遮罩210上方形成遮罩層，然後圖案化前述的遮罩層，以暴露遮罩210的一部分。圖案化遮罩220接觸遮罩210。在一些實施方式中，圖案化遮罩220包含氧化物，例如TEOS氧化物、氧化矽，或其他合適的材料。 在一些其他的實施方式中，圖案化遮罩220包含相同於第一犧牲層130或第二犧牲層150的材料。圖案化遮罩220可以具有不同於遮罩210的材料。例如，圖案化遮罩220包含氧化矽，且遮罩210包含氮化矽。
參閱第6圖與第7圖，使用圖案化遮罩220作為蝕刻遮罩，蝕刻遮罩210以暴露下電極層200。此外，使用圖案化遮罩220作為蝕刻遮罩，蝕刻第三支撐層160以暴露第二犧牲層150。在一些實施方式中，遮罩210與第三支撐層160通過使用一個蝕刻製程同時蝕刻。
此後，執行蝕刻製程以移除介電堆疊DS的第二犧牲層150的全體，從而暴露第二支撐層140。在一些實施方式中，通過使用濕式蝕刻製程移除第二犧牲層150，並且濕式蝕刻製程的蝕刻溶液包含氟化物基的溶液，例如氫氟酸(HF)。在移除第二犧牲層150之後，在第二支撐層140與第三支撐層160之間形成空間S1。在一些實施方式中，蝕刻第二支撐層140的一部分，以對齊第三支撐層160。在一些實施方式中，在蝕刻製程的期間，圖案化遮罩220被同時移除，以暴露遮罩210。換句話說，圖案化遮罩220與第二犧牲層150通過一個蝕刻製程被同時移除。
參閱第7圖與第8圖，在移除第二犧牲層150之後，移除遮罩210。在一些實施方式中，通過乾式蝕刻製程蝕刻遮罩210。此後，移除下電極層200的水平部分204，而保留下電極層200的彎曲部分202。因此，下電極層200的每一者具有U形輪廓。第三支撐層160的頂面161被暴露，且下電極層200的側壁201通過開口O2被暴露。在一些實施方式中，蝕刻下電極層200的水平部分204是通過乾式蝕刻製程執行的。
參閱第8圖與第9圖，移除介電堆疊DS的第一犧牲層130的全體。在一些實施方式中，執行蝕刻製程以移除第一犧牲層130。例如，通過使用濕式蝕刻製程移除第一犧牲層130，且濕式蝕刻製程的蝕刻溶液包含氟化物基的溶液，例如氫氟酸(HF)。在移除第一犧牲層130之後，在第二支撐層140與第一支撐層120之間形成空間S2。第一支撐層120、第二支撐層140及第三支撐層160通過下電極層200連接。
參閱第10圖，高介電常數介電層230沿著下電極層200的側壁形成。高介電常數介電層230可沿著下電極層200的側壁203形成於空間S1與空間S2中。高介電常數介電層230也可沿著第二介電堆疊DS的開口O2中的下電極層200的側壁201形成。此外，高介電常數介電層230可沿著第二支撐層140與第三支撐層160的頂面與底面形成，且高介電常數介電層230可沿著第一支撐層120的頂面形成。在一些實施方式中，高介電常數介電層230包含氧化鉿(HfO)。在各種示例中，高介電常數介電層230包含金屬氧化物（例如，HfSiO 2、ZnO、ZrO 2、Ta 2O 5、Al 2O 3，或類似物）、金屬氮化物，或其組合。
參閱第10圖與第11圖，第一電極層240沿著高介電常數介電層230形成。第一電極層240可沿著高介電常數介電層230的側壁233形成於空間S1與空間S2中。第一電極層240也可沿著介電堆疊DS的開口O2中的高介電常數介電層230的側壁231形成。在一些實施方式中，第一電極層240在高介電常數介電層230的水平表面之上。第一電極層240可包含氮化鈦(TiN)或其他合適的導電材料。在一些實施方式中，第一電極層240與下電極層200包含相同的材料。
在形成第一電極層240之後，在第一支撐層120與第二支撐層140之間的空間S1以及第二支撐層140與第三支撐層160之間的空間S2中形成半導體層250。半導體層250可以完全填充介電堆疊DS的開口O2。半導體層250也可以接觸並覆蓋第三支撐層160上方的第一電極層240。半導體層250可包含多晶矽或其他合適的半導體材料。半導體層250具有與第一電極層240或下電極層200不同的材料。
在形成半導體層250之後，在半導體層250上形成第二電極層260。第二電極層260沿著半導體層250的頂面與側壁形成。第二電極層260也可以接觸且覆蓋半導體層250。第二電極層260可以包含金屬（例如，鎢）或其他合適的導電材料。第二電極層260具有與第一電極層240或下電極層200不同的材料。第一電極層240、半導體層250及第二電極層260可以具有相同的電位。在一些實施方式中，第一電極層240被稱為電容器Ca的上電極層。在一些其他的實施方式中，第一電極層240與半導體層250被稱為電容器Ca的上電極層。或者，第一電極層240、半導體層250及第二電極層260被稱為電容器Ca的上電極層。在形成上電極層（即，第一電極層240、半導體層250及/或第二電極層260）之後，包含下電極層200、高介電常數介電層230及上電極層的電容器Ca被定義於介電堆疊DS的開口O2中以及空間S1與空間S2中。
在一些實施方式中，半導體結構包含複數個支撐層（即，第一支撐層120、第二支撐層140及第三支撐層160）以及電容器Ca。第一支撐層120、第二支撐層140及第三支撐層160自下而上排列，第一支撐層120、第二支撐層140及第三支撐層160彼此間隔開。換句話說，第三支撐層160設置於第二支撐層140上，且第二支撐層140設置於第一支撐層120上。在一些實施方式中，第三支撐層160的寬度大於第二支撐層140的寬度（或第一支撐層120的寬度）。電容器Ca的每一者包含下電極層200、高介電常數介電層230及上電極層（即，第一電極層240、半導體層250及/或第二電極層260）。電容器Ca在介電堆疊DS中可以具有U形輪廓。應注意，第11圖中的電容器Ca為例示性的，電容器Ca不限於第11圖所示的結構。例如，電容器Ca中包含其他的層。
雖然本揭露已經將實施方式詳細地揭露如上，然而其他的實施方式也是可能的，並非用以限定本揭露。因此，所附之申請專利範圍的精神及其範圍不應限於本揭露實施方式之說明。
所屬技術領域任何熟習此技術者，在不脫離本揭露之精神與範圍間，當可作各種之改變或替換，因此所有的這些改變或替換都應涵蓋於本揭露所附申請專利範圍的保護範圍之內。
110:基板
112:介電層
114:連接墊
116:位元線接觸
120:第一支撐層
130:第一犧牲層
140:第二支撐層
150:第二犧牲層
160:第三支撐層
161:頂面
170:第一硬遮罩
170’:第一硬遮罩層
171:側壁
180:第二硬遮罩
180’:第二硬遮罩層
181:側壁
190:圖案化遮罩
200:下電極層
201:側壁
202:彎曲部分
203:側壁
204:水平部分
210:遮罩
220:圖案化遮罩
230:高介電常數介電層
231:側壁
233:側壁
240:第一電極層
250:半導體層
260:第二電極層
Ca:電容器
DS:介電堆疊
DS1:側壁
DR:元件區域
O1:開口
O2:開口
PR:周邊區域
T1:第一厚度
T2:第二厚度
S1:空間
S2:空間
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖至第11圖繪示根據本揭露一些實施方式之形成半導體結構的方法各中間階段的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
110:基板
112:介電層
114:連接墊
116:位元線接觸
120:第一支撐層
130:第一犧牲層
140:第二支撐層
150:第二犧牲層
160:第三支撐層
170:第一硬遮罩
171:側壁
180:第二硬遮罩
181:側壁
190:圖案化遮罩
DS:介電堆疊
DR:元件區域
O1:開口
PR:周邊區域
T1:第一厚度
T2:第二厚度

Claims (20)

  1. 一種形成半導體結構之方法，包含： 形成一介電堆疊於一基板上，其中形成該介電堆疊包含依序形成的一第一支撐層、一第一犧牲層、一第二支撐層、一第二犧牲層及一第三支撐層； 形成一第一硬遮罩層於該介電堆疊上； 形成一第二硬遮罩層於該第一硬遮罩層上； 形成一圖案化遮罩於該第二硬遮罩層上； 使用該圖案化遮罩作為一蝕刻遮罩，蝕刻該第一硬遮罩層與該第二硬遮罩層以形成一第一硬遮罩與一第二硬遮罩，其中該第一硬遮罩層比該第二硬遮罩層更快地蝕刻； 形成一開口於該介電堆疊中，以暴露該基板；以及 形成一下電極層於該介電堆疊的該開口中。
  2. 如請求項1所述之方法，更包含： 在蝕刻該第一硬遮罩層與該第二硬遮罩層之後，蝕刻該介電堆疊的該第三支撐層。
  3. 如請求項2所述之方法，其中蝕刻該介電堆疊的該第三支撐層使得該介電堆疊的該第二犧牲層被暴露。
  4. 如請求項1所述之方法，其中蝕刻該第一硬遮罩層與該第二硬遮罩層使得該第一硬遮罩具有一第一暴露側壁且該第二硬遮罩具有一第二暴露側壁，該第二暴露側壁的斜率相同於該第一暴露側壁的斜率。
  5. 如請求項1所述之方法，其中該第一硬遮罩層與該第二硬遮罩層包含半導體材料。
  6. 如請求項1所述之方法，其中該第一硬遮罩層包含具有一第一導電類型的第一摻雜劑，且該第二硬遮罩層包含具有不同於該第一導電類型的一第二導電類型的第二摻雜劑。
  7. 如請求項1所述之方法，其中該第一硬遮罩層具有一第一厚度，該第二硬遮罩層具有一第二厚度，且該第二厚度大於該第一厚度。
  8. 如請求項1所述之方法，更包含： 在形成該開口之前，移除該圖案化遮罩。
  9. 如請求項1所述之方法，更包含： 在形成該開口之前，移除該第二硬遮罩。
  10. 如請求項1所述之方法，更包含： 形成一高介電常數介電層沿著該下電極層的一側壁；以及 形成一上電極層沿著該高介電常數介電層的一側壁，以定義包含在該介電堆疊中的該下電極層、該高介電常數介電層及該上電極層的一電容器。
  11. 一種形成半導體結構之方法，包含： 形成一介電堆疊於一基板上； 形成一第一硬遮罩與一第二硬遮罩於該介電堆疊上，其中該第一硬遮罩包含具有一第一導電類型的第一摻雜劑，且該第二硬遮罩包含具有不同於該第一導電類型的一第二導電類型的第二摻雜劑； 使用該第一硬遮罩作為一蝕刻遮罩，形成該介電堆疊中的一開口以暴露該基板；以及 形成一下電極層於該介電堆疊的該開口中。
  12. 如請求項11所述之方法，其中形成該第一硬遮罩與該第二硬遮罩使得該第一硬遮罩接觸該介電堆疊，且該第二硬遮罩接觸該第一硬遮罩。
  13. 如請求項11所述之方法，其中該第一硬遮罩與該第二硬遮罩包含多晶矽材料。
  14. 如請求項11所述之方法，其中該些第一摻雜劑的摻雜濃度在0.5%至1.5%的範圍間，且該些第二摻雜劑的摻雜濃度在0.5%至1.5%的範圍間。
  15. 如請求項11所述之方法，其中該第一硬遮罩具有一第一厚度，該第二硬遮罩具有一第二厚度，且該第二厚度大於該第一厚度。
  16. 如請求項11所述之方法，更包含： 在形成該介電堆疊中的該開口之前，移除該第一硬遮罩。
  17. 如請求項11所述之方法，其中形成該介電堆疊包含： 形成一第一犧牲層於該基板上；以及 形成一第二犧牲層於該第一犧牲層上。
  18. 如請求項17所述之方法，其中形成該介電堆疊更包含： 形成一第一支撐層於該基板上； 形成一第二支撐層於該第一犧牲層上；以及 形成一第三支撐層於該第二犧牲層上。
  19. 如請求項18所述之方法，更包含： 在形成該下電極層之後，移除該第二犧牲層；以及 移除該第一犧牲層，以暴露該第一支撐層。
  20. 如請求項11所述之方法，更包含： 形成一高介電常數介電層沿著該下電極層的一側壁；以及 形成一上電極層沿著該高介電常數介電層的一側壁，以定義包含在該介電堆疊中的該下電極層、該高介電常數介電層及該上電極層的一電容器。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110151634A1 (en) * 2008-04-11 2011-06-23 Texas Instruments Incorporated Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
US20110156119A1 (en) * 2009-12-31 2011-06-30 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of forming the same
US20160163637A1 (en) * 2014-12-04 2016-06-09 Hyeonok JUNG Semiconductor device and method for manufacturing the same
TW202213650A (zh) * 2020-09-15 2022-04-01 南韓商三星電子股份有限公司 半導體元件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110151634A1 (en) * 2008-04-11 2011-06-23 Texas Instruments Incorporated Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
US20110156119A1 (en) * 2009-12-31 2011-06-30 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of forming the same
US20160163637A1 (en) * 2014-12-04 2016-06-09 Hyeonok JUNG Semiconductor device and method for manufacturing the same
TW202213650A (zh) * 2020-09-15 2022-04-01 南韓商三星電子股份有限公司 半導體元件

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