CN118159031A - 集成电路装置和包括该集成电路装置的电子系统 - Google Patents

集成电路装置和包括该集成电路装置的电子系统 Download PDF

Info

Publication number
CN118159031A
CN118159031A CN202311670610.8A CN202311670610A CN118159031A CN 118159031 A CN118159031 A CN 118159031A CN 202311670610 A CN202311670610 A CN 202311670610A CN 118159031 A CN118159031 A CN 118159031A
Authority
CN
China
Prior art keywords
layer
integrated circuit
circuit device
ferroelectric
conductive lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311670610.8A
Other languages
English (en)
Inventor
金秉柱
崔铜成
朴圆浚
李烔和
郑在珉
千昌宪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN118159031A publication Critical patent/CN118159031A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了一种集成电路装置和一种电子系统。所述集成电路装置包括：半导体衬底；多条导电线，其在半导体衬底上在水平方向上延伸并且在竖直方向上彼此重叠；多个绝缘层，其位于多条导电线中的成对的导电线之间并且在水平方向上延伸；以及沟道结构，其穿过多条导电线和多个绝缘层，其中，沟道结构包括核心绝缘层、位于核心绝缘层的侧壁和底表面上的沟道层、位于沟道层的外壁上的栅极绝缘层、以及位于栅极绝缘层的外壁上的铁电层。

Description

集成电路装置和包括该集成电路装置的电子系统
相关申请的交叉引用
本申请基于并要求于2022年12月7日在韩国知识产权局提交的韩国专利申请No.10-2022-0170049的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
实施例涉及集成电路装置和包括该集成电路装置的电子系统。
背景技术
为了满足优异的性能和经济可行性，可以提高集成电路装置的集成度。具体地，存储器装置的集成度可以是确定产品的经济可行性的因素。二维存储器装置的集成度可以主要由单元存储器单元占据的面积确定，并且二维存储器装置的集成度可以很大程度上受精细图案形成技术的水平的影响。然而，可能使用昂贵的设备的零件来形成精细图案，并且芯片管芯的面积可能是有限的，并且由此，二维存储器装置的集成度已经提高，但是仍然可能是有限的。因此，需要具有三维结构的竖直存储器装置。
发明内容
实施例可以通过提供集成电路装置来实现，该集成电路装置包括：半导体衬底；多条导电线，其在水平方向上在半导体衬底上延伸并且在竖直方向上彼此重叠；多个绝缘层，其位于多条导电线中的成对的导电线之间并且在水平方向上延伸；以及沟道结构，其穿过多条导电线和多个绝缘层，其中，沟道结构包括核心绝缘层、位于核心绝缘层的侧壁和底表面上的沟道层、位于沟道层的外壁上的栅极绝缘层、以及位于栅极绝缘层的外壁上的铁电层。
实施例可以通过提供集成电路装置来实现，该集成电路装置包括：半导体衬底；多条导电线，其在半导体衬底上在水平方向上延伸并且在竖直方向上彼此重叠；多个绝缘层，其位于多条导电线中的成对的导电线之间并且在水平方向上延伸；以及沟道结构，其穿过多条导电线和多个绝缘层，其中，沟道结构包括核心绝缘层、位于核心绝缘层的侧壁和底表面上的沟道层、位于沟道层的外壁上的栅极绝缘层、以及在栅极绝缘层的外壁上在竖直方向上交替的高k图案和铁电图案。
实施例可以通过提供电子系统来实现，该电子系统包括：主衬底；集成电路装置，其位于主衬底上；以及控制器，其在主衬底上电连接到集成电路装置，其中，集成电路装置包括：半导体衬底；多条导电线，其在半导体衬底上在水平方向上延伸并且在竖直方向上彼此重叠；多个绝缘层，其位于多条导电线中的成对的导电线之间并且在水平方向上延伸；以及沟道结构，其穿过多条导电线和多个绝缘层，并且沟道结构包括核心绝缘层、位于核心绝缘层的侧壁和底表面上的沟道层、位于沟道的外壁层上的栅极绝缘层、以及位于栅极绝缘层的外壁的至少一部分上的铁电层。
附图说明
通过参照附图详细地描述示例性实施例，特征对于本领域技术人员而言将变得显而易见，在附图中：
图1是示出根据实施例的集成电路装置的框图；
图2是根据实施例的集成电路装置中的存储器单元阵列的等效电路图；
图3是示出根据实施例的集成电路装置的部件的俯视图；
图4是沿着图3的线IV-IV'截取的截面图；
图5是图4的部分AA的放大图；
图6是图4的部分BB的放大图；
图7是图4的部分CC的放大图；
图8和图9是示出根据实施例的集成电路装置的能带图的示意图；
图10是示出根据另一实施例的集成电路装置的部件的截面图；
图11是图10的部分DD的放大图；
图12至图16是根据其它实施例的集成电路装置的截面图；
图17是根据实施例的包括集成电路装置的电子系统的框图；以及
图18是根据实施例的包括集成电路装置的电子系统的透视图。
具体实施方式
在下文中，参照附图详细地描述实施例。
图1是示出根据实施例的集成电路装置10的框图。
参照图1，集成电路装置10可以包括存储器单元阵列20和外围电路30。
存储器单元阵列20可以包括多个存储器单元块BLK1、BLK2、……、和BLKn。多个存储器单元块BLK1、BLK2、……、和BLKn中的每一个可以包括多个存储器单元。多个存储器单元块BLK1、BLK2、……、和BLKn可以通过位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
存储器单元阵列20可以通过位线BL连接到页缓冲器34，并且通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在存储器单元阵列20中，包括在多个存储器单元块BLK1、BLK2、……、和BLKn中的每一个中的多个存储器单元中的每一个可以是闪速存储器单元。存储器单元阵列20可以包括三维存储器单元阵列。三维存储器单元阵列可以包括多个NAND串，并且多个NAND串中的每一个可以包括竖直地堆叠并且连接到多条字线WL的多个存储器单元。
外围电路30可以包括行解码器32、页缓冲器34、数据输入输出(I/O)电路36和控制逻辑38。在实施方式中，外围电路30还可以包括各种电路，诸如被配置为生成集成电路装置10的操作所需的各种电压的电压生成电路、被配置为纠正从存储器单元阵列20读取的数据的错误的纠错电路、或者输入输出接口。
外围电路30可以从集成电路装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且将数据DATA发送到集成电路装置10外部的装置并且从集成电路装置10外部的装置接收数据DATA。
以下具体地描述外围电路30的结构。
行解码器32可以响应于来自外部的地址ADDR来选择多个存储器单元块BLK1、BLK2、……、和BLKn中的至少一个，并且可以选择所选择的存储器单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可以向所选择的存储器单元块的字线WL提供用于执行存储器操作的电压。
页缓冲器34可以通过位线BL连接到存储器单元阵列20。页缓冲器34可以在编程操作期间作为写驱动器操作，以根据要存储在存储器单元阵列20中的数据DATA向位线BL施加电压，并且可以在读操作期间作为读出放大器操作，以读出存储在存储器单元阵列20中的数据DATA。页缓冲器34可以响应于从控制逻辑38提供的控制信号PCTL来操作。
数据输入输出电路36可以通过数据线DLs连接到页缓冲器34。在编程操作期间，数据输入输出电路36可以基于从控制逻辑38提供的列地址C_ADDR从存储器控制器接收数据DATA，并且将数据DATA作为编程数据提供到页缓冲器34。在读操作期间，数据输入输出电路36可以基于从控制逻辑38提供的列地址C_ADDR将存储在页缓冲器34中的数据DATA作为读数据提供到存储器控制器。数据输入输出电路36可以将输入地址或指令提供到控制逻辑38或行解码器32。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供到行解码器32，并且将列地址C_ADDR提供到数据输入输出电路36。控制逻辑38可以响应于控制信号CTRL生成要在集成电路装置10内部使用的各种种类的内部控制信号。在实施方式中，控制逻辑38可以在诸如编程操作或擦除操作的存储器操作期间调整要提供到字线WL和位线BL的电压电平。
图2是根据实施例的集成电路装置10中的存储器单元阵列MCA的等效电路图。
参照图2，示出具有竖直沟道结构的竖直NAND闪速存储器装置的等效电路图。
在根据实施例的集成电路装置10中，存储器单元阵列MCA可以包括多个存储器单元串MCS。存储器单元阵列MCA可以包括多条位线BL、多条字线WL、至少一条串选择线SSL、至少一条地选择线GSL和公共源极线CSL。
多个存储器单元串MCS可以位于多条位线BL与公共源极线CSL之间。在实施方式中，多个存储器单元串MCS中的每一个可以包括两条串选择线SSL。在实施方式中，多个存储器单元串MCS中的每一个可以包括一条串选择线SSL。
多个存储器单元串MCS中的每一个可以包括串选择晶体管SST、地选择晶体管GST、以及多个存储器单元晶体管MC1、MC2、……、MCn-1和MCn。串选择晶体管SST的漏极区域可以连接到位线BL，并且地选择晶体管GST的源极区域可以连接到公共源极线CSL。公共源极线CSL可以是多个地选择晶体管GST的源极区域共同地连接到的区域。
串选择晶体管SST可以连接到串选择线SSL，并且地选择晶体管GST可以连接到地选择线GSL。多个存储器单元晶体管MC1、MC2、……、MCn-1和MCn可以分别连接到多条字线WL。
图3是示出根据实施例的集成电路装置100的部件的俯视图，图4是沿着图3的线IV-IV'截取的截面图，图5是图4的部分AA的放大图，图6是图4的部分BB的放大图，并且图7是图4的部分CC的放大图。
参照图3至图7，集成电路装置100可以包括存储器单元区域MCR和连接区域CON。
存储器单元区域MCR可以是其中或其上可以形成以上已经参照图2描述的具有竖直沟道结构的NAND型存储器单元阵列MCA的区域。连接区域CON可以是其中或其上可以形成将外围电路区域电连接到形成在存储器单元区域MCR中的存储器单元阵列MCA的焊盘部分PAD的区域。
半导体衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。在实施方式中，IV族半导体可以包括硅(Si)、锗(Ge)或SiGe。半导体衬底101可以被设置为体晶片或具有形成在其中的外延层的晶片。在实施方式中，半导体衬底101可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。如在本文中使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B、或者A和B。
栅极堆叠件GS可以在半导体衬底101上在平行于半导体衬底101的主表面的第一方向(X方向)和第二方向(Y方向)上延伸。栅极堆叠件GS可以包括多个栅电极130和多个第一绝缘层140，并且多个栅电极130和多个第一绝缘层140可以在垂直于半导体衬底101的上表面的第三方向(竖直方向或Z方向)上交替地设置。在实施方式中，上绝缘层150可以位于栅极堆叠件GS的最高层上。
栅电极130可以包括埋置导电层132、以及围绕埋置导电层132的上表面、下表面和侧表面的绝缘衬垫134。在实施方式中，埋置导电层132可以包括金属(诸如钨(W))、金属硅化物(诸如硅化钨)、掺杂的多晶硅或它们的组合。在实施方式中，绝缘衬垫134可以包括金属氧化物层，并且包括诸如以氧化铝(Al2O3)为例的高k材料。
多个栅电极130可以与构成以上参照图2描述的存储器单元串MCS的地选择线GSL、字线WL和至少一条串选择线SSL对应。在实施方式中，最低层中的栅电极130可以用作地选择线GSL，最高层中的栅电极130可以用作串选择线SSL，并且其它栅电极130可以用作字线WL。因此，可以提供其中地选择晶体管GST、串选择晶体管SST、以及地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MC1、MC2、……、MCn-1和MCn串联连接的存储器单元串MCS。
多个字线切割件170可以在半导体衬底101上在第一方向(X方向)上(例如，纵向地)延伸。一对字线切割件170之间的栅极堆叠件GS可以构成一个块，并且一对字线切割件170可以限制栅极堆叠件GS在第二方向(Y方向)上的宽度。字线切割件170可以包括绝缘间隔件172和绝缘隔离层174。在实施方式中，字线切割件170可以包括绝缘结构。多个公共源极区域CSR可以位于半导体衬底101中。多个公共源极区域CSR可以是掺杂有高浓度的杂质的杂质区域。
多个沟道结构160可以通过在存储器单元区域MCR中从半导体衬底101的上表面穿过栅极堆叠件GS来在第三方向(Z方向)上延伸。多个沟道结构160可以在第一方向(X方向)和第二方向(Y方向)上彼此间隔开预定距离。多个沟道结构160可以以之字形形状或交错形状布置。
多个沟道结构160中的每一个可以在穿过栅极堆叠件GS的沟道孔160H内部延伸。多个沟道结构160中的每一个可以包括铁电层161、栅极绝缘层163、沟道层165、核心绝缘层167和导电插塞169。铁电层161、栅极绝缘层163和沟道层165可以顺序地位于沟道孔160H的侧壁上。在实施方式中，铁电层161可以共形地位于沟道孔160H的侧壁上，栅极绝缘层163可以共形地位于铁电层161上，沟道层165可以共形地位于栅极绝缘层163以及沟道孔160H的底部部分上。填充沟道孔160H的剩余空间的核心绝缘层167可以位于沟道层165上。导电插塞169可以覆盖沟道孔160H的入口(例如，顶部)，可以与沟道层165接触(例如，直接接触)，并且可以位于沟道孔160H的上侧处。在实施方式中，可以省略核心绝缘层167，并且沟道层165可以具有填充沟道孔160H的剩余部分的柱形状。
多个沟道结构160可以与半导体衬底101接触。在实施方式中，沟道层165可以在沟道孔160H的底部部分处与半导体衬底101的上表面接触。在实施方式中，具有特定高度的接触半导体层可以在沟道孔160H的底部部分处位于半导体衬底101上，并且沟道层165可以经由接触半导体层电连接到半导体衬底101。
铁电层161可以沿着沟道孔160H的侧壁。铁电层161可以包括例如氧化铪锆(HfZrO)。在实施方式中，HfZrO可以例如以大约1:1的比例包括铪(Hf)和锆(Zr)。在实施方式中，铁电层161在水平方向(X方向或Y方向)上的宽度161W可以为例如大约至大约
铁电层161可以与绝缘衬垫134接触。在实施方式中，绝缘衬垫134(包括金属氧化物层)可以位于多个埋置导电层132中的每一个与铁电层161之间。在实施方式中，由于铁电层161的剩余极化，可以抑制存储在电荷存储层163B中的电子或空穴的移动。以下做出铁电层161的剩余极化的详细描述。
栅极绝缘层163可以位于铁电层161的(例如，内)侧壁上。栅极绝缘层163可以具有顺序地包括(例如，从沟道层165的外侧到铁电层161的内侧分层的)隧道电介质层163A、电荷存储层163B和阻挡电介质层163C的结构。在实施方式中，栅极绝缘层163的隧道电介质层163A、电荷存储层163B和阻挡电介质层163C的相对厚度可以被不同地改变。阻挡电介质层163C可以与铁电层161接触。在实施方式中，铁电层161可以包括在阻挡电介质层163C中。
隧道电介质层163A可以包括例如氧化硅、氧化铪(HfO)、Al2O3、氧化锆、氧化钽等。电荷存储层163B可以是其中可以存储已经从沟道层165穿过隧道电介质层163A的电子的区域，并且可以包括例如氮化硅、氮化硼、氮化硅硼或掺杂杂质的多晶硅。阻挡电介质层163C可以包括例如氧化硅、氮化硅或具有比氧化硅大的介电常数的金属氧化物。在实施方式中，阻挡电介质层163C在水平方向(X方向或Y方向)上的厚度可以为例如大约至大约
一个块中的最高层中的栅电极130可以在顶视图中被串分离绝缘层划分为两个部分。这两个部分可以形成以上参照图2描述的串选择线SSL。
在连接区域CON中，栅电极130可以延伸以在栅电极130的端部处形成焊盘部分PAD，并且覆盖绝缘层120可以覆盖焊盘部分PAD。在连接区域CON中，多个栅电极130可以延伸以具有在第三方向(Z方向)上远离半导体衬底101的上表面在第一方向(X方向)上逐渐减小的长度。在实施方式中，在连接区域CON中，多个栅电极130可以具有台阶结构。
在连接区域CON中，接触插塞CNT可以通过穿过覆盖绝缘层120来连接到栅电极130的焊盘部分PAD。接触插塞CNT可以具有其宽度从上区域到下区域在第三方向(Z方向)上逐渐减小的锥形柱形状。
位线接触件BLC可以通过穿过上绝缘层150与沟道结构160的导电插塞169接触，并且位线BL可以与位线接触件BLC接触，并且可以在上绝缘层150上在第二方向(Y方向)上延伸。在实施方式中，在连接区域CON中，导电线ML可以位于上绝缘层150上。在实施方式中，还可以在上绝缘层150与位线BL之间以及上绝缘层150与导电线ML之间包括上支撑层。
在竖直闪速存储器装置中，用于电荷俘获闪存(CTF)的栅极绝缘层163可以包括隧道电介质层163A、电荷存储层163B和阻挡电介质层163C。CTF操作是通过向栅电极施加(+)电压或(-)电压而通过Fowler-Nordheim(F-N)隧穿在电荷存储层163B中存储电子或空穴的方式。以这种方式，可以通过改变阈值电压Vth来存储信息，并且可以通过读取阈值电压Vth来获得信息。当将电子或空穴存储在电荷存储层163B中时需要低工作电压以及即使在移除外部偏压的状态下所存储的电荷也被连续地保持在电荷存储层163B中的特性可能是闪速存储器装置的要求。
为了降低工作电压，即使在相同的外部偏压状态下，也可以将较大的电场施加到隧道电介质层163A。为了实现该环境，随着阻挡电介质层163C的电容增大，隧道电介质层163A的电压可以增大耦合比那么多。此外，为了帮助防止通过F-N隧穿存储的电子或空穴移动到栅电极130，具有高带隙的材料可以被添加到电荷存储层163B以增大势垒高度。在实施方式中，将阻挡电介质层163C布置为与电荷存储层163B接触可以增大势垒高度。然而，为了增大隧道电介质层163A的电场，阻挡电介质层163C的电容应该是高的，但是形成阻挡电介质层163C的氧化硅的介电常数可能相对低，并且因此耦合比可能减小。
此外，如果发生电子或空穴的俘获和去俘获(de-trapping)，则可能发生信息的丢失。为了防止去俘获，可以防止电荷移动到电荷存储层163B的外部。如果电子或空穴存在于电荷存储层163B中，则电势可能由于库仑力而增大，从而增大用于电子或空穴移动到外部的驱动力。因此，需要即使在移除外部偏压的状态下也持续地保持所存储的电荷的保留特性，并且该保留特性与闪速存储器装置的可靠性相关联。
根据实施例的集成电路装置100即使在降低工作电压的同时也可以帮助防止电荷的丢失。在实施方式中，通过用铁电层161替换阻挡电介质层163C的一部分，即使在通过高k特性降低工作电压的同时，由于在铁电层161中产生的剩余极化，也可以防止通过库仑力使电子或空穴移动到外部。
最后，在根据实施例的集成电路装置100中，通过在沟道结构160中将铁电层161布置在栅极绝缘层163外部并且利用铁电层161的剩余极化来防止电子或空穴的丢失，可以改善保留特性和产品可靠性。
图8和图9是示出根据实施例的集成电路装置的能带图的示意图。
参照图8和图9，分别示出根据编程操作和擦除操作的集成电路装置的能带图。
可以通过将(具有相对大的带隙能量和介电常数的)铁电层161插入阻挡电介质层163C与绝缘衬垫134之间来增大阻挡电介质层163C的电容。
随着阻挡电介质层163C的电容增大，耦合比可以增大，从而相对地减小用于对电荷存储层163B造成相同电场的外部偏压。此外，即使当移除外部偏压时也可以保持在该过程中可能发生的铁电层161的剩余极化，并且可以通过剩余极化来防止所存储的电子或空穴移动到电荷存储层163B的外部。
如图8和图9中所示，根据编程操作(参见图8)和擦除操作(参见图9)，铁电层161的剩余极化可以具有相反的极性，并且可以在靠近电荷存储层163B的位置处俘获相反的极性的电荷。此外，根据剩余极化，可以通过库仑力施加吸引力，以降低电荷被去俘获的可能性。因此，在编程操作和擦除操作期间，可以稳定地保持存储在电荷存储层163B中的电荷，并且阈值电压Vth基本没有变化，并且因此，可以改善产品可靠性。
图10是示出根据另一实施例的集成电路装置200的部件的截面图，并且图11是图10的部分DD的放大图。
为了便于描述，图10与沿着图3的线IV-IV'截取的截面图对应。
在下文中，构成集成电路装置200的大部分部件和形成这些部件的材料可以与以上参照图3至图9描述的那些基本相同或相似。因此，为了便于描述，可以主要描述与上述集成电路装置100的不同之处。
参照图10和图11，集成电路装置200可以包括电介质图案层261，电介质图案层261包括在栅极绝缘层163的外壁上在第三方向(Z方向)上交替的高k图案261A和铁电图案261B。
在实施例中，多个沟道结构260中的每一个可以在穿过栅极堆叠件GS的沟道孔260H内部延伸，并且电介质图案层261可以位于沟道孔260H的侧壁上。电介质图案层261可以交替地包括高k图案261A和铁电图案261B。在实施方式中，高k图案261A可以包括HfO，并且铁电图案261B可以包括氧化铪铝(HfAlO)。在电介质图案层261中，包括在铁电图案261B中的铝(Al)可以通过从绝缘衬垫134扩散而存在。
绝缘衬垫134可以包括诸如以Al2O3为例的高k材料的金属氧化物层。在实施方式中，包括在绝缘衬垫134中的Al原子可以在绝缘衬垫结晶工艺(例如，尖峰(spike)退火工艺)中移动到电介质图案层261，并且在铁电图案261B中形成纳米晶体NC。在本文中，纳米晶体NC可以指示其平均直径为纳米级(nm)的球形颗粒。在实施方式中，铁电图案261B可以与绝缘衬垫134接触。在实施方式中，Al2O3可以位于多个埋置导电层132中的每一个与铁电图案261B之间。在实施方式中，铁电图案261B的剩余极化可以帮助抑制存储在电荷存储层163B中的电子或空穴的移动。剩余极化的效果可以与以上描述的相同。
栅极绝缘层163可以位于电介质图案层261的侧壁上。栅极绝缘层163可以具有顺序地包括隧道电介质层163A、电荷存储层163B和阻挡电介质层163C的结构。在实施方式中，形成栅极绝缘层163的隧道电介质层163A、电荷存储层163B和阻挡电介质层163C的相对厚度可以被不同地修改。
根据实施例的集成电路装置200可以提供这样的结构：通过该结构，在最小化制造工艺的变化的同时，可以改善产品可靠性。以下描述制造集成电路装置200的方法。
可以首先在沟道孔260H内部形成HfO，并且随后可以顺序地形成剩余的沟道结构260。在实施方式中，可以去除第一绝缘层140之间的牺牲模制层，并且随后可以在牺牲模制层已经被去除的区域中共形地形成绝缘衬垫134。绝缘衬垫134可以包括Al2O3，并且可以在大约1000℃或更高的温度下执行尖峰退火工艺以使Al2O3结晶。通过尖峰退火工艺，Al2O3中的一些Al原子可以移动到相邻的HfO。
如果少量的Al作为杂质被添加到HfO，则可以形成具有铁电特性的HfAlO组分(例如，铝的量为大约4.5％)的纳米晶体NC。在实施方式中，通过尖峰退火工艺，可以不在纯HfO中形成纳米晶体NC，而是仅在HfAlO中形成纳米晶体NC。
因此，可以不在第一区域RA(电介质图案层261与第一绝缘层140接触的区域)中形成纳米晶体NC，因为可能难以使Al原子扩散，并且可以通过Al原子的扩散在第二区域RB(电介质图案层261与绝缘衬垫134接触的区域)中形成纳米晶体NC。在实施方式中，第一区域RA可以包括HfO。
在实施方式中，在第一区域RA中，第一绝缘层140在第三方向(Z方向)上的竖直长度可以稍大于或等于面对的高k图案261A在第三方向(Z方向)上的竖直长度。这可能是因为微量纳米晶体NC可以扩散到面对第一绝缘层140的高k图案261A。
如果(+)电压被施加到栅电极130，则能带可能因电场而弯曲，并且沟道层165中的电子通过F-N隧穿移动到电荷存储层163B，从而执行编程操作。相反，如果(-)电压被施加到栅电极130，则沟道层165中的空穴可以通过F-N隧穿移动到电荷存储层163B，从而执行擦除操作。在编程操作和擦除操作期间，通过将电压施加到栅电极130，即使当电子或空穴存在于电荷存储层163B中时，在能量方面也可以不存在问题。然而，如果没有电压被施加到栅电极130(即，处于浮置状态)，则可能由存在于电荷存储层163B中的电子或空穴形成电势，并且在能量方面可能不稳定。因为在电子或空穴之间作用的库仑力，可以分析该特性。
如上所述，如果电子或空穴存在于电荷存储层163B中，则电势可以由于库仑力而增大，从而增大用于电子或空穴移动到外部的驱动力。因此，可能需要即使在移除外部偏压的状态下也连续地保持所存储的电荷的保留特性，并且保留特性可能与闪速存储器装置的可靠性相关联。
形成铁电图案261B的纳米晶体NC可以具有铁电特性，并且可以在编程操作和擦除操作期间发生剩余极化。即使当移除外部偏压时也可以在纳米晶体NC中保持剩余极化。如上所述，剩余极化可以帮助防止电子或空穴移动到外部，并且有助于改善产品可靠性。
随着集成电路装置200的尺寸减小，在产品可靠性方面可以是良好的以帮助抑制电子或空穴在水平方向(X方向或Y方向)上的移动。此外，根据实施例的制造集成电路装置200的方法可以基于Al原子的移动将高k层的一部分改变为铁电层，并且可以利用形成HfAlO的纳米晶体NC来预期高产率和产品可靠性。
最后，在根据实施例的集成电路装置200中，通过在沟道结构260中将电介质图案层261布置在栅极绝缘层163外部并且利用包括在电介质图案层261中的铁电图案261B的剩余极化以帮助防止电子或空穴的丢失，可以改善保留特性和产品可靠性。
图12至图16是根据其它实施例的集成电路装置300、400和500的截面图。
在下文中，构成集成电路装置300、400和500的大部分部件以及形成这些部件的材料与以上参照图3至图11描述的那些基本相同或相似。因此，为了便于描述，可以主要描述与上述集成电路装置100和200的不同之处。
参照图12至图14，集成电路装置300可以包括位于其下部处的第一栅极堆叠件GS1和位于其上部处的第二栅极堆叠件GS2。
在根据本实施例的集成电路装置300中，第一栅极堆叠件GS1可以包括多个第一栅电极130和多个第一绝缘层140，并且多个第一栅电极130和多个第一绝缘层140可以在垂直于基底结构110的上表面的第三方向(Z方向)上交替地设置。
第二栅极堆叠件GS2可以包括多个第二栅电极230和多个第二绝缘层240，并且多个第二栅电极230和多个第二绝缘层240可以在第一栅极堆叠件GS1上方在第三方向(Z方向)上交替地设置。此外，第二上绝缘层250可以位于第二栅极堆叠件GS2的最高层上。此外，在连接区域CON中，第一栅极堆叠件GS1可以具有第一台阶结构，并且第二栅极堆叠件GS2可以具有第二台阶结构。
多个沟道结构160中的每一个可以在穿过第一栅极堆叠件GS1的第一沟道孔160H1和穿过第二栅极堆叠件GS2的第二沟道孔160H2内部延伸。多个沟道结构160中的每一个可以具有在第一沟道孔160H1和第二沟道孔160H2的边界部分处向外突出的形状。
图13是图12的部分EE的放大图，并且示出包括上述集成电路装置100的特征的集成电路装置300A。多个沟道结构160可以与半导体衬底101接触，并且可以穿过包括上基底层110U和下基底层110L的基底结构110。在与下基底层110L的水平相同的水平处，可以去除铁电层161的一部分和栅极绝缘层163的一部分，并且沟道层165可以与下基底层110L的延伸部分110LE接触。铁电层161的侧壁部分161S和底部部分161L可以彼此间隔开，且下基底层110L的延伸部分110LE位于铁电层161的侧壁部分161S与底部部分161L之间，并且铁电层161的底部部分161L可以围绕沟道层165的底表面。因此，沟道层165可以电连接到下基底层110L，而不是与半导体衬底101直接接触。
图14是图12的部分EE的放大图，并且示出包括上述集成电路装置200的特征的集成电路装置300B。多个沟道结构160可以与半导体衬底101接触并且可以穿过包括上基底层110U和下基底层110L的基底结构110。在与下基底层110L的水平相同的水平处，可以去除电介质图案层261的一部分和栅极绝缘层163的一部分，并且沟道层165可以与下基底层110L的延伸部分110LE接触。电介质图案层261的侧壁部分261S和底部部分261L可以彼此间隔开，且下基底层110L的延伸部分110LE位于电介质图案层261的侧壁部分261S与底部部分261L之间，并且电介质图案层261的底部部分261L可以围绕沟道层165的底表面。因此，沟道层165可以电连接到下基底层110L，而不是与半导体衬底101直接接触。
参照图15，集成电路装置400可以包括外围电路结构PS和位于比外围电路结构PS的竖直水平高的竖直水平处的单元阵列结构CS。
根据本实施例的集成电路装置400可以具有单元阵列结构CS位于外围电路结构PS上方的外围上单元(COP)结构。基底结构110可以位于外围电路结构PS与单元阵列结构CS之间。
外围电路结构PS可以包括位于半导体衬底101上的外围电路晶体管60TR和外围电路布线70。在半导体衬底101中，有源区域AC可以由装置隔离层102限定，并且多个外围电路晶体管60TR可以形成在有源区域AC上。多个外围电路晶体管60TR中的每一个可以包括外围电路栅极60G和在外围电路栅极60G的两侧处位于半导体衬底101的一部分中的源极/漏极区域62。
外围电路布线70可以包括多个外围电路接触件72和多个外围电路金属层74。覆盖多个外围电路晶体管60TR和外围电路布线70的层间绝缘层80可以位于半导体衬底101上。多个外围电路金属层74可以具有包括位于不同的竖直水平处的多个金属层的多层结构。在实施方式中，多个外围电路金属层74可以形成在相同的高度处，或者设置在特定水平(例如，顶部水平)处的外围电路金属层74可以形成在比设置在其它水平处的外围电路金属层74高的高度处。
参照图16，集成电路装置500可以包括芯片到芯片结构。
根据本实施例的集成电路装置500可以包括这样的芯片到芯片结构：在该芯片到芯片结构中，制造包括单元阵列结构CS的上芯片，制造包括外围电路结构PS的下芯片，并且随后通过接合方案将上芯片和下芯片彼此连接。
在实施方式中，接合方案可以指示上芯片的顶部上的接合焊盘与下芯片的顶部上的接合焊盘接触的方案。接合方案可以包括金属-金属接合结构、硅通孔(TSV)、块过孔堆叠件(BVS)、共晶接合结构、球栅阵列(BGA)接合结构、多条布线或它们的组合。
外围电路结构PS可以包括电路板301、层间绝缘层310、多个电路装置360、连接到多个电路装置360中的每一个的第一金属层330、以及位于第一金属层330上的第二金属层340。
层间绝缘层310可以位于电路板301上以覆盖多个电路装置360、第一金属层330和第二金属层340，并且可以包括绝缘材料。
下接合焊盘370可以在字线接合区域BA1中位于第二金属层340上。在字线接合区域BA1中，外围电路结构PS的下接合焊盘370可以通过接合方案电连接到单元阵列结构CS的上接合焊盘470。
单元阵列结构CS可以提供至少一个存储器块。单元阵列结构CS可以包括单元衬底401和公共源极线CSL。字线430可以在第三方向(Z方向)上堆叠在单元衬底401上。
在位线接合区域BA2中，沟道结构460可以在第三方向(Z方向)上穿过字线430、串选择线和地选择线。在实施方式中，沟道结构460可以是包括铁电层161的沟道结构160。在实施方式中，沟道结构460可以是包括电介质图案层261的沟道结构260。沟道结构160和260可以与以上描述的基本相同，并且因此可以在本文中省略其详细描述。
在字线接合区域BA1中，字线430可以与单元衬底401的上表面平行地延伸，并且可以连接到多个接触插塞CNT。字线430可以分别在由延伸不同的长度的字线430提供的上升端部EP处连接到多个接触插塞CNT。
在外部焊盘接合区域PA中，可以布置公共源极线接触件480。公共源极线接触件480可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且电连接到公共源极线CSL。
在实施方式中，在外部焊盘接合区域PA中，可以布置第一输入输出焊盘350和第二输入输出焊盘450。覆盖电路板301的下表面的下层320可以位于电路板301之下，并且第一输入输出焊盘350可以位于下层320之下。覆盖单元衬底401的上表面的上层420可以位于单元衬底401上，并且第二输入输出焊盘450可以位于上层420上。
图17是根据实施例的包括集成电路装置1100的电子系统1000的框图。
参照图17，根据实施例的电子系统1000可以包括集成电路装置1100和电连接到集成电路装置1100的控制器1200。
电子系统1000可以是包括一个或多个集成电路装置1100的存储装置或者包括该存储装置的电子装置。在实施方式中，电子系统1000可以是包括至少一个集成电路装置1100的固态驱动(SSD)装置、通用串行总线(USB)装置、计算系统、医疗装置或通信装置。
集成电路装置1100可以是非易失性竖直存储器装置。在实施方式中，集成电路装置1100可以是包括上述集成电路装置100、200、300、400和500中的至少一个的NAND闪速存储器装置。集成电路装置1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。在实施方式中，第一结构1100F可以位于第二结构1100S旁边。
第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括多条位线BL、公共源极线CSL、多条字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2、以及位于多条位线BL与公共源极线CSL之间的多个存储器单元串CSTR的存储器单元结构。
在第二结构1100S中，多个存储器单元串CSTR中的每一个可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及位于下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据实施例被不同地改变。
在实施方式中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。第一栅极下线LL1和第二栅极下线LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极，并且第一栅极上线UL1和第二栅极上线UL2可以分别是上晶体管UT1和UT2的栅电极。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、多条字线WL、以及第一栅极上线UL1和第二栅极上线UL2可以经由从第一结构1100F的内部延伸到第二结构1100S的多条第一连接布线1115电连接到解码器电路1110。多条位线BL可以经由从第一结构1100F的内部延伸到第二结构1100S的多条第二连接布线1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以执行用于多个存储器单元晶体管MCT中的至少一个的控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
集成电路装置1100可以通过电连接到逻辑电路1130的输入输出焊盘1101与控制器1200通信。输入输出焊盘1101可以经由从第一结构1100F的内部延伸到第二结构1100S的输入输出连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在实施方式中，电子系统1000可以包括多个集成电路装置1100，并且在此情况下，控制器1200可以控制多个集成电路装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的一般操作。处理器1210可以根据特定固件操作，并且控制NAND控制器1220访问集成电路装置1100。NAND控制器1220可以包括被配置为处理与集成电路装置1100的通信的NAND接口1221。通过NAND接口1221，可以传送用于控制集成电路装置1100的控制命令、要写到集成电路装置1100中的多个存储器单元晶体管MCT上的数据、从集成电路装置1100中的多个存储器单元晶体管MCT读取的数据等。主机接口1230可以在电子系统1000与外部主机之间提供通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制集成电路装置1100。
图18是根据实施例的包括集成电路装置的电子系统2000的透视图。
参照图18，根据实施例的电子系统2000可以包括主衬底2001、以及安装在主衬底2001上的控制器2002、半导体封装件2003和动态随机存取存储器(DRAM)2004。
主衬底2001可以包括连接器2006，连接器2006包括耦接到外部主机的多个引脚。连接器2006中的引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而改变。在实施方式中，电子系统2000可以根据诸如USB接口、外围部件互连高速(PCI-Express)接口、串行高级技术附件(SATA)接口或用于通用闪速存储(UFS)的M-Phy接口的接口中的任何一个与外部主机通信。在实施方式中，电子系统2000可以通过经由连接器2006从外部主机接收的电力来操作。电子系统2000还可以包括被配置为将从外部主机接收的电力分配到控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。半导体封装件2003和DRAM 2004可以通过形成在主衬底2001上的多个布线图案2005连接到控制器2002。
控制器2002可以将数据写到半导体封装件2003上或者从半导体封装件2003读取数据，并且改善电子系统2000的操作速度。
DRAM 2004可以是被配置为减轻作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲器存储器。包括在电子系统2000中的DRAM 2004可以作为一种高速缓存存储器来操作，并且在对半导体封装件2003的控制操作中提供临时存储数据的空间。当DRAM 2004被包括在电子系统2000中时，除了被配置为控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括被配置为控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此分离的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装衬底2100、位于封装衬底2100上的多个半导体芯片2200、位于多个半导体芯片2200中的每一个之下的粘合层2300、将多个半导体芯片2200电连接到封装衬底2100的多个连接结构2400、以及覆盖封装衬底2100上的多个半导体芯片2200和多个连接结构2400的模制层2500。
封装衬底2100可以是包括多个封装上焊盘2130的印刷电路板。多个半导体芯片2200中的每一个可以包括输入输出焊盘2201。输入输出焊盘2201可以与图17的输入输出焊盘1101对应。多个半导体芯片2200中的每一个可以包括多个栅极堆叠件3210和多个沟道结构3220。多个半导体芯片2200中的每一个可以包括上述集成电路装置100、200、300、400和500中的至少一个。
在实施方式中，多个连接结构2400可以是将输入输出焊盘2201电连接到多个封装上焊盘2130的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过接合引线方案彼此电连接，并且电连接到封装衬底2100的多个封装上焊盘2130。在实施方式中，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过包括TSV的连接结构而不是接合引线方案的多个连接结构2400彼此电连接。
在实施方式中，控制器2002和多个半导体芯片2200可以包括在一个封装件中。在实施方式中，控制器2002和多个半导体芯片2200可以安装在单独的插入衬底而不是主衬底2001上，并且控制器2002可以通过形成在插入衬底上的布线连接到多个半导体芯片2200。
一个或多个实施例可以提供具有非易失性竖直存储器装置的集成电路装置。
一个或多个实施例可以通过在沟道结构中将铁电层布置在栅极绝缘层的外围上并且利用铁电层的剩余极化以帮助防止电子或空穴的丢失来提供具有改善的保留特性和改善的产品可靠性的集成电路装置。
在本文中已经公开了示例实施例，并且尽管采用了特定术语，但是仅以一般性和描述性的含义而非出于限制的目的来使用和解释它们。在一些情况下，如对提交本申请时本领域普通技术人员之一而言将显而易见，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种集成电路装置，包括：
半导体衬底；
多条导电线，其在所述半导体衬底上在水平方向上延伸并且在竖直方向上彼此重叠；
多个绝缘层，其位于所述多条导电线中的成对的导电线之间并且在所述水平方向上延伸；以及
沟道结构，其穿过所述多条导电线和所述多个绝缘层，
其中，所述沟道结构包括：
核心绝缘层,
沟道层，其位于所述核心绝缘层的侧壁和底表面上，
栅极绝缘层，其位于所述沟道层的外壁上，以及
铁电层，其位于所述栅极绝缘层的外壁上。
2.根据权利要求1所述的集成电路装置，还包括共形地围绕所述多条导电线中的每一条的上表面、下表面和侧表面的绝缘衬垫，其中，所述绝缘衬垫包括金属氧化物层，并且与所述沟道结构的铁电层接触。
3.根据权利要求2所述的集成电路装置，其中：
所述铁电层包括氧化铪锆，并且
所述氧化铪锆中的铪与锆之比为1:1。
4.根据权利要求3所述的集成电路装置，其中，所述铁电层在所述水平方向上的厚度为至/>
5.根据权利要求2所述的集成电路装置，其中：
所述金属氧化物层位于所述多条导电线中的每一条与所述铁电层之间，并且
所述金属氧化物层包括氧化铝。
6.根据权利要求2所述的集成电路装置，其中，所述栅极绝缘层包括顺序地位于所述沟道层的外壁上的隧道电介质层、电荷存储层和阻挡电介质层。
7.根据权利要求6所述的集成电路装置，其中，通过所述铁电层的剩余极化来抑制存储在所述电荷存储层中的电子或空穴的移动。
8.根据权利要求6所述的集成电路装置，其中，所述铁电层位于所述金属氧化物层与所述阻挡电介质层之间。
9.根据权利要求6所述的集成电路装置，其中：
所述隧道电介质层包括氧化硅，
所述电荷存储层包括氮化硅，并且
所述阻挡电介质层包括氧化硅。
10.根据权利要求9所述的集成电路装置，其中，包括在所述阻挡电介质层中的氧化硅的厚度为至/>
11.一种集成电路装置，包括：
半导体衬底；
多条导电线，所述多条导电线在所述半导体衬底上在水平方向上延伸并且在竖直方向上彼此重叠；
多个绝缘层，所述多个绝缘层位于所述多条导电线中的成对的导电线之间并且在所述水平方向上延伸；以及
沟道结构，其穿过所述多条导电线和所述多个绝缘层，
其中，所述沟道结构包括：
核心绝缘层，
沟道层，其位于所述核心绝缘层的侧壁和底表面上，
栅极绝缘层，其位于所述沟道层的外壁上，以及
在所述栅极绝缘层的外壁上在所述竖直方向上交替的高k图案和铁电图案。
12.根据权利要求11所述的集成电路装置，还包括共形地围绕所述多条导电线中的每一个的上表面、下表面和侧表面的绝缘衬垫，其中，所述绝缘衬垫包括金属氧化物层并且与所述沟道结构的铁电图案接触。
13.根据权利要求12所述的集成电路装置，其中：
所述金属氧化物层包括氧化铝，
所述高k图案包括氧化铪，并且
所述铁电图案包括氧化铪铝。
14.根据权利要求13所述的集成电路装置，其中，包括在所述铁电图案中的铝在使所述金属氧化物层结晶的工艺中扩散，并且氧化铪铝以纳米晶体的形式存在。
15.根据权利要求14所述的集成电路装置，其中，通过尖峰退火工艺来执行使所述金属氧化物层结晶的工艺。
16.根据权利要求14所述的集成电路装置，其中，包括在所述纳米晶体中的氧化铪铝中的铝的量为4.5％。
17.根据权利要求11所述的集成电路装置，其中：
所述多条导电线中的每条导电线面对所述铁电图案，并且
所述多个绝缘层中的每个绝缘层面对所述高k图案。
18.根据权利要求17所述的集成电路装置，其中，所述多个绝缘层中的每个绝缘层在所述竖直方向上的长度大于或等于面对的所述高k图案在所述竖直方向上的长度。
19.一种电子系统，包括：
主衬底；
集成电路装置，其位于所述主衬底上；以及
控制器，其在所述主衬底上电连接到所述集成电路装置，
其中：
所述集成电路装置包括：
半导体衬底；
多条导电线，其在所述半导体衬底上在水平方向上延伸并且在竖直方向上彼此重叠；
多个绝缘层，其位于所述多条导电线中的成对的导电线之间并且在所述水平方向上延伸；以及
沟道结构，其穿过所述多条导电线和所述多个绝缘层，并且
所述沟道结构包括：
核心绝缘层，
沟道层，其位于所述核心绝缘层的侧壁和底表面上，
栅极绝缘层，其位于所述沟道层的外壁上，以及
铁电层，其位于所述栅极绝缘层的外壁的至少一部分上。
20.根据权利要求19所述的电子系统，其中：
所述主衬底还包括将所述集成电路装置电连接到所述控制器的布线图案，
所述集成电路装置还包括共形地围绕所述多条导电线中的每一个的上表面、下表面和侧表面的绝缘衬垫，并且
所述绝缘衬垫包括金属氧化物层，并且与所述沟道结构的铁电层接触。
CN202311670610.8A 2022-12-07 2023-12-07 集成电路装置和包括该集成电路装置的电子系统 Pending CN118159031A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220170049A KR20240085042A (ko) 2022-12-07 2022-12-07 집적회로 소자 및 이를 포함하는 전자 시스템
KR10-2022-0170049 2022-12-07

Publications (1)

Publication Number Publication Date
CN118159031A true CN118159031A (zh) 2024-06-07

Family

ID=91289456

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311670610.8A Pending CN118159031A (zh) 2022-12-07 2023-12-07 集成电路装置和包括该集成电路装置的电子系统

Country Status (3)

Country Link
US (1) US20240196618A1 (zh)
KR (1) KR20240085042A (zh)
CN (1) CN118159031A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230044858A (ko) * 2021-09-27 2023-04-04 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20240196618A1 (en) 2024-06-13
KR20240085042A (ko) 2024-06-14

Similar Documents

Publication Publication Date Title
CN114334992A (zh) 半导体器件和电子系统
US12120882B2 (en) Semiconductor device and electronic system including the same
US20240196618A1 (en) Integrated circuit device and electronic system including the same
US20220384467A1 (en) Integrated circuit device
US12002764B2 (en) Integrated circuit device and electronic system including the same
US12075622B2 (en) Integrated circuit devices and electronic systems including the same
US20230005953A1 (en) Integrated circuit devices and electronic systems including the same
US20240064979A1 (en) Non-volatile memory devices and electronic systems including the same
US20220262819A1 (en) Integrated circuit device and electronic system including the same
US20220208781A1 (en) Integrated circuit device and electronic system including same
US12082404B2 (en) Semiconductor device and electronic system including the same
US12010846B2 (en) Semiconductor device and electronic system including the same
US20220173028A1 (en) Semiconductor device and electronic system including the same
US20240188293A1 (en) Semiconductor memory device and electronic system including the same
US20240324219A1 (en) Integrated circuit devices
US20230320097A1 (en) Semiconductor device and electronic system including the same
US20230403854A1 (en) Semiconductor memory devices and electronic systems
US20230115503A1 (en) Semiconductor device and electronic system therewith
US20230023911A1 (en) Semiconductor device and electronic system including the same
US20240196622A1 (en) Semiconductor device and electronic system including the same
US20240038660A1 (en) Semiconductor device and electronic system including the same
US20240023336A1 (en) Integrated circuit device and electronic system comprising the same
US20240222267A1 (en) Semiconductor devices and electronic systems including the same
KR20230110869A (ko) 반도체 메모리 장치
KR20240143545A (ko) 집적회로 소자 및 이를 포함하는 전자 시스템

Legal Events

Date Code Title Description
PB01 Publication