TW202232706A - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種容易高積體化之半導體記憶裝置。  實施方式之半導體記憶裝置具備：第1半導體基板；第2半導體基板；第1記憶胞及第2記憶胞，其等設置於第1半導體基板與第2半導體基板之間；第1字元線，其連接於第1記憶胞；第2字元線，其連接於第2記憶胞；第1電晶體，其設置於第1半導體基板且電性連接於第1字元線；及第2電晶體，其設置於第2半導體基板且電性連接於第2字元線。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：第1半導體基板；第2半導體基板；第1記憶胞及第2記憶胞，其等設置於第1半導體基板與第2半導體基板之間；第1字元線，其連接於第1記憶胞；第2字元線，其連接於第2記憶胞；第1電晶體，其電性連接於第1字元線；及第2電晶體，其電性連接於第2字元線。
實施方式提供一種容易高積體化之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：第1半導體基板；第2半導體基板；第1記憶胞及第2記憶胞，其等設置於第1半導體基板與第2半導體基板之間；第1字元線，其連接於第1記憶胞；第2字元線，其連接於第2記憶胞；第1電晶體，其設置於第1半導體基板且電性連接於第1字元線；及第2電晶體，其設置於第2半導體基板且電性連接於第2字元線。
接下來，參照圖式對實施方式之半導體記憶裝置詳細地進行說明。再者，以下之實施方式僅為一例，並非為了限定本發明而表示。又，以下之圖式係模式性之圖，為了便於說明，有時省略一部分構成等。又，有時對關於複數個實施方式共通之部分標註相同符號，並省略說明。
又，於本說明書中表達為「半導體記憶裝置」時，既有指記憶體晶粒之情況，亦有指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器晶粒之記憶體系統之情況。進而，還有指智慧型手機、平板終端、個人電腦等包含主電腦之構成之情況。
又，於本說明書中，表達為第1構成「電性連接」於第2構成時，既可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將3個電晶體串聯連接時，即便第2個電晶體為斷開狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中，當表達為第2構成與第3構成之「間連接有」第1構成時，有時指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成而連接於第3構成。
又，於本說明書中，當表達為電路等使2條配線等「導通」時，例如，有時指該電路等包含電晶體等，該電晶體等設置於2條配線之間之電流路徑中，且該電晶體等成為接通狀態。
又，於本說明書中，將相對於半導體基板之上表面平行之特定方向稱為X方向，將相對於半導體基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於半導體基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面且與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一個對應，亦可不對應。
又，於本說明書中使用「上」或「下」等表達時，例如，亦可將記憶體晶粒所包含之2片半導體基板中設置有焊墊電極之一方設為上側半導體基板，將未設置焊墊電極之一方設為下側半導體基板。進而，當提及記憶體晶粒所包含之構成時，例如，亦可將沿著上述Z方向靠近上側半導體基板之方向稱為上，將沿著Z方向靠近下側半導體基板之方向稱為下。又，當對某構成表達為下表面或下端時，指該構成之下側半導體基板側之面或端部，當表達為上表面或上端時，亦可指該構成之上側半導體基板側之面或端部。又，亦可將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式]
[記憶體系統10]
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主電腦20發送來之信號，進行使用者資料之讀出、寫入、抹除等。記憶體系統10例如係記憶體晶片、記憶卡、SSD或其他能夠記憶使用者資料之系統。記憶體系統10具備複數個記憶體晶粒MD與控制器晶粒CD。記憶體晶粒MD記憶使用者資料。控制器晶粒CD連接於複數個記憶體晶粒MD及主電腦20。控制器晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等。控制器晶粒CD進行邏輯位址與實體位址之轉換、位元錯誤檢測/校正、廢料收集(壓緊)、耗損平均等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示該構成例之模式性俯視圖。為了便於說明，於圖2及圖3中省略一部分構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD。於安裝基板MSB之上表面中Y方向之端部區域設置有焊墊電極P X。安裝基板MSB之上表面中Y方向之端部以外之區域經由接著劑等而接著於記憶體晶粒MD之下表面。複數個記憶體晶粒MD積層於安裝基板MSB上。於記憶體晶粒MD之上表面中Y方向之端部區域設置有焊墊電極P X。記憶體晶粒MD之上表面中Y方向之端部以外之區域經由接著劑等而接著於其他記憶體晶粒MD或控制器晶粒CD之下表面。控制器晶粒CD積層於記憶體晶粒MD上。於控制器晶粒CD之上表面中Y方向之端部區域設置有焊墊電極P X。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD分別具備沿X方向排列之複數個焊墊電極P X。安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD中設置之複數個焊墊電極P X分別經由接合線B而相互連接。
再者，圖2及圖3所示之構成僅為例示，具體構成可適當調整。例如，於圖2及圖3所示之例中，於複數個記憶體晶粒MD上積層控制器晶粒CD。又，記憶體晶粒MD及控制器晶粒CD藉由接合線B連接。又，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封裝中。
[記憶體晶粒MD之電路構成]
圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。圖5及圖6係表示記憶體晶粒MD之一部分構成之模式性電路圖。
再者，於圖4中圖示出複數個控制端子等。有時該等複數個控制端子表示為與高位準主動信號(正邏輯信號)對應之控制端子。又，有時複數個控制端子表示為與低位準主動信號(負邏輯信號)對應之控制端子。又，有時複數個控制端子表示為與高位準主動信號及低位準主動信號兩者對應之控制端子。於圖4中，與低位準主動信號對應之控制端子之符號包含上橫線(上劃線)。於本說明書中，與低位準主動信號對應之控制端子之符號包含斜線(“/”)。再者，圖4之記載係例示，具體態樣可適當調整。例如，亦可將一部分或全部之高位準主動信號設為低位準主動信號，或者將一部分或全部之低位準主動信號設為高位準主動信號。
如圖4所示，記憶體晶粒MD具備記憶胞陣列MCA與周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM及定序器SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O與邏輯電路CTR。
[記憶胞陣列MCA之電路構成]
如圖5所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備汲極側選擇電晶體STD、複數個記憶胞MC(記憶電晶體)、源極側選擇電晶體STS及源極側選擇電晶體STSb。汲極側選擇電晶體STD、複數個記憶胞MC、源極側選擇電晶體STS及源極側選擇電晶體STSb串聯連接於位元線BL與源極線SL之間。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係場效型電晶體。記憶胞MC具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷儲存膜。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。記憶胞MC記憶1位元或複數位元之資料。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS、STSb)係場效型電晶體。選擇電晶體(STD、STS、STSb)具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS、STSb)之閘極電極分別連接選擇閘極線(SGD、SGS、SGSb)。1條汲極側選擇閘極線SGD共通連接於1個串單元SU中之所有記憶體串MS。1條源極側選擇閘極線SGS共通連接於1個記憶體區塊BLK中之所有記憶體串MS。1條源極側選擇閘極線SGSb共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
[電壓產生電路VG之電路構成]
電壓產生電路VG(圖4)例如包含降壓電路及升壓電路。降壓電路例如係調節器等。升壓電路例如係電荷泵電路等。該等降壓電路及升壓電路分別連接於電源電壓供給線。對電源電壓供給線供給電源電壓V CC及接地電壓V SS。電源電壓供給線例如連接於參照圖2、圖3所說明之焊墊電極P X。電壓產生電路VG產生複數種動作電壓，並同時輸出至複數條電壓供給線。該等複數種動作電壓例如在對於記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時被供給至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)。動作電壓根據來自定序器SQC之控制信號適當調整。
[列解碼器RD之電路構成]
例如如圖6所示，列解碼器RD具備區塊解碼器BLKD。
區塊解碼器BLKD具備複數個區塊解碼單元blkd。複數個區塊解碼單元blkd對應於記憶胞陣列MCA中之複數個記憶體區塊BLK而設置。區塊解碼單元blkd具備複數個電晶體T BLK。複數個電晶體T BLK對應於記憶體區塊BLK中之複數條字元線WL而設置。電晶體T BLK例如係場效型NMOS(N-channel Metal Oxide Semiconductor，N通道金氧半導體)電晶體。電晶體T BLK之汲極電極連接於字元線WL。電晶體T BLK之源極電極連接於配線CG。配線CG連接於區塊解碼器BLKD中之複數個區塊解碼單元blkd。例如，配線CG亦可連接於區塊解碼器BLKD中之所有區塊解碼單元blkd。電晶體T BLK之閘極電極連接於信號供給線BLKSEL。信號供給線BLKSEL與所有區塊解碼單元blkd對應地設置有複數個。又，信號供給線BLKSEL連接於區塊解碼單元blkd中之所有電晶體T BLK。
於讀出動作、寫入動作等中，例如，保存於位址暫存器ADR(圖4)之位址資料D ADD中包含之列位址RA對應之一條信號供給線BLKSEL成為“H(High，高)”狀態，其他信號供給線BLKSEL成為“L(Low，低)”狀態。例如，對一條信號供給線BLKSEL供給具有正的大小之特定之驅動電壓，對其他信號供給線BLKSEL供給接地電壓V SS等。藉此，與該列位址RA對應之一個記憶體區塊BLK中之所有字元線WL與所有配線CG導通。又，其他記憶體區塊BLK中之所有字元線WL成為浮動狀態。
又，列解碼器RD具備未圖示之解碼電路與未圖示之開關電路。
未圖示之解碼電路例如根據來自定序器SQC(圖4)之控制信號依次對列位址RA進行解碼，將複數條信號供給線BLKSEL中之一條選擇性地設為“H”狀態，將其餘信號供給線BLKSEL設為“L”狀態。開關電路根據解碼電路及定序器SQC之輸出信號，將自電壓產生電路VG輸出之複數個電壓供給至所期望之配線CG。
[感測放大器模組SAM之電路構成]
感測放大器模組SAM(圖4)例如具備複數個感測放大器。感測放大器具備感測電晶體、資料配線、鎖存電路及電壓傳輸電路。感測電晶體之閘極電極連接於位元線BL。感測電晶體之汲極電極連接於資料配線。感測電晶體根據位元線BL之電壓或電流而成為接通狀態。資料配線根據感測電晶體之接通/斷開狀態而進行充電或放電。鎖存電路根據資料配線之電壓而鎖存“1”或“0”之資料。電壓傳輸電路根據鎖存電路中鎖存之資料而使位元線BL與2條電壓供給線中之任一條導通。
[快取記憶體CM之電路構成]
快取記憶體CM(圖4)具備複數個鎖存電路。複數個鎖存電路經由配線DBUS而連接於感測放大器模組SAM內之鎖存電路。該等複數個鎖存電路所包含之資料DAT依次被傳輸至感測放大器模組SAM或輸入輸出控制電路I/O。
又，於快取記憶體CM連接未圖示之解碼電路及開關電路。解碼電路將保存於位址暫存器ADR(圖4)之位址資料D ADD中包含之行位址CA解碼。開關電路根據解碼電路之輸出信號，使與行位址CA對應之鎖存電路與匯流排DB導通。
[定序器SQC之電路構成]
定序器SQC(圖4)根據保存於指令暫存器CMR之指令資料D CMD，對列解碼器RD、感測放大器模組SAM及電壓產生電路VG輸出內部控制信號。又，定序器SQC適當將表示自身狀態之狀態資料D ST輸出至狀態暫存器STR。
又，定序器SQC產生就緒/忙碌信號，並輸出至端子RY//BY。於端子RY//BY為“L”狀態之期間(忙碌期間)，基本上禁止對記憶體晶粒MD進行存取。又，於端子RY//BY為“H”狀態之期間(就緒期間)，允許對記憶體晶粒MD進行存取。再者，端子RY//BY例如藉由參照圖2、圖3所說明之焊墊電極P X而實現。
[輸入輸出控制電路I/O之電路構成]
輸入輸出控制電路I/O具備資料信號輸入輸出端子DQ0～DQ7、觸發信號輸入輸出端子DQS、/DQS、複數個輸入電路、複數個輸出電路、移位暫存器及緩衝電路。複數個輸入電路、複數個輸出電路、移位暫存器及緩衝電路分別連接於被供給電源電壓V CCQ及接地電壓V SS之端子。
資料信號輸入輸出端子DQ0～DQ7、觸發信號輸入輸出端子DQS、/DQS及被供給電源電壓V CCQ之端子例如藉由參照圖2、圖3所說明之焊墊電極P X而實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
[邏輯電路CTR之電路構成]
邏輯電路CTR經由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE自控制器晶粒CD接收外部控制信號，並據此對輸入輸出控制電路I/O輸出內部控制信號。再者，外部控制端子/CEn、CLE、ALE、/WE、RE、/RE例如藉由參照圖2、圖3所說明之焊墊電極P X而實現。
[記憶體晶粒MD之構造]
圖7及圖8係表示記憶體晶粒MD之構成例之模式性分解立體圖。再者，於圖8中，省略了半導體基板150上表面之一部分區域中之電晶體等構成。有時於該區域以複雜之圖案配置電晶體等構成。
如圖7所示，記憶體晶粒MD具備晶片C M與晶片C P。於晶片C M之上表面設置有複數個焊墊電極P X。又，如圖8所示，晶片C M具備半導體基板100、設置於半導體基板100之下表面之複數個電晶體Tr、設置於其等之下方之記憶胞陣列MCA、及設置於晶片C M之下表面之複數個第1貼合電極P I1。晶片C P具備半導體基板150、設置於半導體基板150之上表面之複數個電晶體Tr、及設置於晶片C P之上表面之複數個第2貼合電極P I2。晶片C M中之記憶胞陣列MCA及複數個電晶體Tr經由複數個第1貼合電極P I1及複數個第2貼合電極P I2而電性連接於晶片C P中之複數個電晶體Tr。晶片C M及晶片C P中所設置之複數個電晶體Tr分別作為周邊電路PC(圖4)之一部分發揮功能。
以下，關於晶片C M、C P，將設置複數個第1貼合電極P I1或複數個第2貼合電極P I2之面稱為正面，將正面之相反側之面稱為背面。
晶片C M及晶片C P以晶片C M之正面與晶片C P之正面對向之方式配置。複數個第1貼合電極P I1分別對應於複數個第2貼合電極P I2而設置，且配置於能夠與複數個第2貼合電極P I2貼合之位置。第1貼合電極P I1與第2貼合電極P I2作為用以將晶片C M與晶片C P貼合且使其等電性導通之貼合電極發揮功能。
再者，於圖7之例中，晶片C M之角部a1、a2、a3、a4分別與晶片C P之角部b1、b2、b3、b4對應。
[晶片C M之構造]
圖9係晶片C M之模式性剖視圖。圖10係圖9之A所示之部分之模式性放大圖。圖11係晶片C M之模式性仰視圖。圖12係圖11之B所示之部分之模式性放大圖。圖13係圖11之C所示之部分之模式性放大圖。圖14係圖13之D所示之部分之模式性放大圖。圖15係圖14之E所示之部分之模式性放大圖。再者，於圖12中，省略了一部分區域(下述第1耦接區域R HU1)。
例如如圖9所示，晶片C M具備設置於半導體基板100之下表面之電晶體層L TR、設置於電晶體層L TR之下方之配線層D0、設置於配線層D0之下方之配線層D1、及設置於配線層D1之下方之配線層D2。又，晶片C M具備設置於配線層D2之下方之記憶胞陣列層L MCA1、設置於記憶胞陣列層L MCA1之下方之記憶胞陣列層L MCA2、及設置於記憶胞陣列層L MCA2之下方之配線層M0。又，如圖8所示，晶片C M具備設置於配線層M0之下方之配線層M1、設置於配線層M1之下方之配線層M2、及設置於配線層M2之下方之配線層M3。
例如如圖11所示，於半導體基板100設置有沿X方向及Y方向排列之4個記憶胞陣列區域R MCA。又，記憶胞陣列區域R MCA具備沿X方向排列之2個記憶體孔區域R MH。又，於該等2個記憶體孔區域R MH之間設置有沿X方向排列之2個第1耦接區域R HU1、及設置於其等之間之第2耦接區域R HU2。又，於半導體基板100之Y方向之端部設置有周邊區域R P。
再者，於以下之說明中，表達為「記憶胞陣列區域R MCA」、「記憶體孔區域R MH」、「第1耦接區域R HU1」、「第2耦接區域R HU2A」或「周邊區域R P」時，不僅包含記憶胞陣列層L MCA1、L MCA2中之區域，亦包含晶片C M所包含之其他階層(半導體基板100、電晶體層L TR及配線層D0、D1、D2、M0、M1、M2)中之對應區域、以及晶片C P所包含之階層中之對應區域。
[半導體基板100之構造]
半導體基板100例如係包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。例如如圖9所示，於半導體基板100之正面設置有主動區域100A與氧化矽(SiO 2)等絕緣區域100I。主動區域100A可為含有磷(P)等N型雜質之N型井區域，亦可為含有硼(B)等P型雜質之P型井區域，還可為未設置N型井區域及P型井區域之半導體基板區域。
[電晶體層L TR之構造]
例如如圖9所示，於半導體基板100之下表面，介隔未圖示之絕緣層設置有配線層GC。配線層GC包含與半導體基板100之正面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC中包含之複數個電極gc分別連接於接點CS。
半導體基板100之主動區域100A分別作為構成周邊電路PC之複數個電晶體Tr之通道區域及複數個電容器Cap之一電極等發揮功能。
配線層GC中包含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極及複數個電容器Cap之另一電極等發揮功能。
接點CS沿Z方向延伸，且於上端處連接於半導體基板100或電極gc之下表面。於接點CS與半導體基板100之連接部分設置有含有N型雜質或P型雜質之雜質區域。接點CS例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[配線層D0、D1、D2之構造]
例如如圖9所示，配線層D0、D1、D2中包含之複數條配線電性連接於記憶胞陣列層L MCA中之構成、電晶體層L TR中之構成及半導體基板100之至少一個。
配線層D0、D1、D2分別包含複數條配線d0、d1、d2。該等複數條配線d0、d1、d2例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)等障壁導電膜及鎢(W)、銅(Cu)、鋁(Al)等金屬膜之積層膜等。
[記憶胞陣列層L MCA1、L MCA2之記憶體孔區域R MH中之構造]
例如如圖12所示，於記憶胞陣列層L MCA1、L MCA2設置有沿Y方向排列之複數個記憶體區塊BLK(圖12之例中為記憶體區塊BLK A～記憶體區塊BLK H)。
再者，於以下之說明中，有時將自Y方向之一側(例如，圖12之Y方向負側)數起為第1個、第4n B(n B為1以上之正整數)個及第4n B＋1個之記憶體區塊BLK稱為記憶體區塊BLKa。於圖12中，作為記憶體區塊BLKa，例示出記憶體區塊BLK A、BLK D、BLK E、BLK H。又，於以下之說明中，有時將自Y方向之一側(例如，圖12之Y方向負側)數起為第2個、第3個、第4n B＋2個及第4n B＋3個之記憶體區塊BLK稱為記憶體區塊BLKf。於圖12中，作為記憶體區塊BLKf，例示出記憶體區塊BLK B、BLK C、BLK F、BLK G。
記憶體區塊BLK例如如圖14所示，具備沿Y方向排列之複數個串單元SU。於在Y方向上相鄰之2個記憶體區塊BLK之間設置有氧化矽(SiO 2)等區塊間絕緣層ST。又，例如如圖15所示，於在Y方向上相鄰之2個串單元SU之間設置有氧化矽(SiO 2)等串單元間絕緣層SHE。
例如如圖9所示，記憶體區塊BLK具備沿Z方向排列之複數個導電層110及沿Z方向延伸之複數個半導體柱120。又，例如如圖10所示，記憶體區塊BLK具備分別設置於複數個導電層110與複數個半導體柱120之間之複數個閘極絕緣膜130。
導電層110係沿X方向延伸之大致板狀之導電層。導電層110具備對應於半導體柱120(圖9)而設置之複數個貫通孔。該等複數個貫通孔之內周面分別介隔閘極絕緣膜130與半導體柱120之外周面對向。導電層110亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於沿Z方向排列之複數個導電層110之間設置有氧化矽(SiO 2)等絕緣層101(圖10)。
於導電層110之上方，如圖9所示，設置有導電層111。導電層111例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。又，亦可於導電層111與導電層110之間設置氧化矽(SiO 2)等絕緣層。
於導電層111之上方設置有導電層112。導電層112例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。又，導電層112例如亦可包含鎢(W)等金屬、矽化鎢等導電層或其他導電層。又，於導電層112與導電層111之間設置有氧化矽(SiO 2)等絕緣層。
導電層112作為源極線SL(圖5)發揮功能。源極線SL例如針對記憶胞陣列區域R MCA(圖11)中包含之所有記憶體區塊BLK共通地設置。
導電層111作為源極側選擇閘極線SGSb(圖5)及與其連接之複數個源極側選擇電晶體STSb之閘極電極發揮功能。導電層111針對每一個記憶體區塊BLK電性獨立。
又，複數個導電層110中位於最上層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖5)及與其連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110針對每一個記憶體區塊BLK電性獨立。
又，位於上述導電層110下方之複數個導電層110作為字元線WL(圖5)及與其連接之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別針對每一個記憶體區塊BLK電性獨立。
又，位於上述導電層110下方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110之Y方向之寬度較其他導電層110小。又，於在Y方向上相鄰之2個導電層110之間設置有串單元間絕緣層SHE(圖15)。作為汲極側選擇閘極線SGD發揮功能之複數個導電層110分別針對每一個串單元SU電性獨立。
例如如圖15所示，半導體柱120以特定圖案沿X方向及Y方向排列。半導體柱120作為1個記憶體串MS(圖5)中包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體柱120例如係多晶矽(Si)等半導體層。半導體柱120例如具有大致圓筒狀之形狀，且於中心部分設置有氧化矽等絕緣層125(圖10)。又，半導體柱120之外周面分別被導電層110包圍，且與導電層110對向。
如圖9所示，半導體柱120具備設置於記憶胞陣列層L MCA1之半導體部120 U、及設置於記憶胞陣列層L MCA2之半導體部120 L。
半導體部120 U與記憶胞陣列層L MCA1中設置之複數個導電層110對向。於半導體部120 U之上端部設置有含有磷(P)等N型雜質之雜質區域。該雜質區域連接於導電層112(圖9)。
半導體部120 L與記憶胞陣列層L MCA2中設置之複數個導電層110對向。於半導體部120 L之下端部設置有含有磷(P)等N型雜質之雜質區域。該雜質區域經由接點Ch及接點Vy而連接於位元線BL。
閘極絕緣膜130(圖10)具有覆蓋半導體柱120之外周面之大致圓筒狀之形狀。例如如圖10所示，閘極絕緣膜130具備積層於半導體柱120與導電層110之間之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如係氧化矽(SiO 2)等絕緣膜。電荷儲存膜132例如係氮化矽(Si 3N 4)等能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體柱120之外周面沿Z方向延伸。
再者，圖10中示出閘極絕緣膜130具備氮化矽等電荷儲存膜132之例。然而，閘極絕緣膜130例如亦可具備含有N型或P型雜質之多晶矽等之浮動閘極。
[記憶胞陣列層L MCA2之第1耦接區域R HU1中之構造]
如圖13所示，於第1耦接區域R HU1分別設置有對應於記憶體區塊BLK而設置之接點連接小區域r CC1。又，於第1耦接區域R HU1設置有對應於記憶體區塊BLKf而設置之接點連接小區域r C4T。
於接點連接小區域r CC1，如圖14所示，設置有作為汲極側選擇閘極線SGD發揮功能之複數個導電層110之X方向上之端部。又，於接點連接小區域r CC1設置有自Z方向觀察時呈矩陣狀排列之複數個接點CC。該等複數個接點CC沿Z方向延伸，且於上端處與導電層110連接。接點CC例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
沿X方向排列之複數個接點CC中最靠近記憶體孔區域R MH之接點CC連接於自下方數起為第1個之導電層110。又，距離記憶體孔區域R MH第2近之接點CC連接於自下方數起為第2個之導電層110。以下，同樣地，距離記憶體孔區域R MH第a(a為1以上之正整數)近之接點CC連接於自下方數起為第a個之導電層110。該等複數個接點CC中之一部分經由配線層M0中之配線m0等而連接於晶片C M或晶片C P中之電晶體Tr之汲極電極。
又，該等複數個接點CC中與記憶體區塊BLKf(圖13)對應之接點CC分別連接於與該記憶體區塊BLKf對應之上述接點連接小區域r C4T中之接點C4，且經由該接點C4而電性連接於晶片C M之半導體基板100中設置之電晶體Tr。又，該等複數個接點CC中與記憶體區塊BLKa(圖13)對應之接點CC分別連接於與該記憶體區塊BLKa相鄰之記憶體區塊BLKf對應之上述接點連接小區域r C4T中之接點C4，且經由該接點C4而電性連接於晶片C M之半導體基板100中設置之電晶體Tr。
又，例如如圖14所示，於第1耦接區域R HU1設置有支持構造HR，該支持構造HR設置於接點CC之附近。支持構造HR沿Z方向延伸，且於上端處連接於導電層112。支持構造HR例如包含氧化矽(SiO 2)等絕緣層。
於接點連接小區域r C4T設置有沿Y方向排列之2個絕緣層ST O。該等2個絕緣層ST O設置於沿Y方向排列之2個區塊間絕緣層ST之間。又，例如如圖9所示，於該等2個絕緣層ST O之間設置有沿Z方向排列之複數個絕緣層110A及沿Z方向延伸之複數個接點C4。
絕緣層ST O(圖14)沿X方向及Z方向延伸，且於上端處連接於導電層112。絕緣層ST O例如包含氧化矽(SiO 2)。
絕緣層110A係沿X方向延伸之大致板狀之絕緣層。絕緣層110A亦可包含氮化矽(Si 3N 4)等絕緣層。於沿Z方向排列之複數個絕緣層110A之間設置有氧化矽(SiO 2)等絕緣層。
接點C4沿X方向排列有複數個。接點C4亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。例如如圖9所示，接點C4之外周面分別被絕緣層110A包圍，且連接於絕緣層110A。再者，例如如圖9所示，接點C4沿Z方向延伸，且於下端處與配線層M0中之配線m0連接，於上端處與配線層D2中之配線d2連接。
再者，作為汲極側選擇閘極線SGD發揮功能之複數個導電層110亦可連接於晶片C P中之電晶體Tr而並非晶片C M中之電晶體Tr。於該情形時，該等複數個導電層110經由接點CC、第1貼合電極P I1及第2貼合電極P I2而電性連接於晶片C P之半導體基板150中設置之電晶體Tr。又，於該情形時，亦可省略第1耦接區域R HU1中之接點連接小區域r C4T。
[記憶胞陣列層L MCA1、L MCA2之第2耦接區域R HU2中之構造]
如圖12所示，於第2耦接區域R HU2之X方向之一側(例如，圖12之X方向負側)之區域設置有複數個接點連接小區域r CC2及複數個接點連接小區域r C4T。複數個接點連接小區域r CC2設置於與記憶體區塊BLKa對應之位置。複數個接點連接小區域r C4T設置於與記憶體區塊BLKf對應之位置。
又，如圖12所示，於第2耦接區域R HU2之X方向之另一側(例如，圖12之X方向正側)之區域亦設置有複數個接點連接小區域r CC2及複數個接點連接小區域r C4T。複數個接點連接小區域r CC2設置於與記憶體區塊BLKf對應之位置。複數個接點連接小區域r C4T設置於與記憶體區塊BLKa對應之位置。
於接點連接小區域r CC2設置有作為字元線WL或源極側選擇閘極線SGS發揮功能之複數個導電層110之一部分。又，於接點連接小區域r CC2設置有沿X方向排列之複數個接點CC。例如如圖9所示，該等複數個接點CC沿Z方向延伸，且於上端處與導電層110連接。接點CC例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
沿X方向排列之複數個接點CC中最靠近記憶體孔區域R MH之接點CC連接於自上方數起為第1個之導電層110。又，距離記憶體孔區域R MH第2近之接點CC連接於自上方數起為第2個之導電層110。以下，同樣地，距離記憶體孔區域R MH第b(b為1以下之正整數)近之接點CC連接於自上方數起為第b個之導電層110。
又，例如如圖8及圖12所示，該等複數個接點CC中之一部分分別經由沿Y方向延伸之配線m0而連接於與該記憶體區塊BLK相鄰之記憶體區塊BLK對應之接點連接小區域r C4T中之接點C4，且經由該接點C4而電性連接於晶片C M之半導體基板100中設置之電晶體Tr。又，該等複數個接點CC中之一部分分別經由第1貼合電極P I1及第2貼合電極P I2而電性連接於晶片C P之半導體基板150中設置之電晶體Tr。
[配線層M0、M1、M2、M3之構造]
如圖8所示，配線層M0、M1、M2、M3中包含之複數條配線例如電性連接於記憶胞陣列層L MCA1、L MCA2中之構成、電晶體層L TR中之構成及晶片C P中之構成之至少一個。
配線層M0、M1、M2分別包含複數條配線m0、m1、m2。該等複數條配線m0、m1、m2例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)等障壁導電膜及鎢(W)、銅(Cu)等金屬膜之積層膜等。再者，複數條配線m0中之一部分作為位元線BL(圖5)發揮功能。例如如圖15所示，位元線BL沿X方向排列且沿Y方向延伸。又，該等複數條位元線BL分別連接於各串單元SU中包含之1個半導體柱120。
例如如圖8所示，配線層M3包含複數個第1貼合電極P I1。該等複數個第1貼合電極P I1例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。
[晶片C P之構造]
圖16係晶片C P之模式性剖視圖。晶片C P例如具備設置於半導體基板150之上表面之電晶體層L TR'、設置於電晶體層L TR'之上方之配線層M7、設置於配線層M7之上方之配線層M6、設置於配線層M6之上方之配線層M5及設置於配線層M5之上方之配線層M4。
半導體基板150例如係包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。於半導體基板150之正面設置有主動區域150A及氧化矽(SiO 2)等絕緣區域150I。主動區域150A可為含有磷(P)等N型雜質之N型井區域，亦可為含有硼(B)等P型雜質之P型井區域，還可為未設置N型井區域及P型井區域之半導體基板區域。
[電晶體層L TR'之構造]
例如如圖16所示，於半導體基板150之上表面介隔未圖示之絕緣層設置有配線層GC'。配線層GC'包含與半導體基板150之正面對向之複數個電極gc'。又，半導體基板150之各區域及配線層GC'中包含之複數個電極gc'分別連接於接點CS'。
半導體基板150之主動區域150A分別作為構成周邊電路PC之複數個電晶體Tr之通道區域及複數個電容器之一電極等發揮功能。
配線層GC'中包含之複數個電極gc'分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極及複數個電容器之另一電極等發揮功能。
接點CS'沿Z方向延伸，且於下端處連接於半導體基板150或電極gc'之上表面。於接點CS'與半導體基板150之連接部分設置有含有N型雜質或P型雜質之雜質區域。接點CS'例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[配線層M7、M6、M5之構造]
配線層M7、M6、M5中包含之複數條配線電性連接於電晶體層L TR'中之構成及半導體基板150之至少一個。
配線層M7、M6、M5分別包含複數條配線m7、m6、m5。該等複數條配線m7、m6、m5例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)等障壁導電膜及鎢(W)、銅(Cu)、鋁(Al)等金屬膜之積層膜等。
配線層M4包含複數個第2貼合電極P I2。該等複數個第2貼合電極P I2例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。
[構成周邊電路PC之各電晶體Tr之配置]
接下來，參照圖17～圖22，對構成周邊電路PC之各電晶體Tr之配置進行說明。圖17係表示記憶體晶粒MD之構成之模式性剖視圖。圖18係表示晶片C M之記憶胞陣列層L MCA1、L MCA2中之構成之模式性仰視圖。圖19係表示晶片C M之電晶體層L TR中之構成之模式性仰視圖。圖20係表示晶片C P之構成之模式性俯視圖。圖21係晶片C M之電晶體層L TR之模式性仰視圖。圖22係表示晶片C P之一部分構成之模式性俯視圖。圖21及圖22表示自Z方向觀察時與圖12中之構成重疊之位置上所設置之構成。
再者，圖18中圖示出圖11中省略說明之記憶胞陣列區域R MCA中之區域R BLT。於區域R BLT，例如設置有用以將位元線BL(圖9)與晶片C P中之電晶體Tr連接之構成。又，於圖17～圖22中，與圖12同樣地，省略了第1耦接區域R HU1。
[晶片C M中之電晶體Tr之配置]
如上所述，於晶片C M之電晶體層L TR設置有複數個電晶體Tr。如圖18及圖19所示，該等複數個電晶體Tr中，設置於第2耦接區域R HU2之電晶體Tr作為參照圖6所說明之區塊解碼器BLKD之一部分(電晶體T BLK)發揮功能。於除此以外之區域，例如亦可設置電容器Cap(圖17)而代替電晶體Tr。例如如圖9所示，電容器Cap亦可與電晶體Tr同樣地，具備主動區域100A、電極gc及設置於其等之間之閘極絕緣膜。又，構成電容器Cap之電極gc及閘極絕緣膜之膜厚(Z方向上之厚度)亦可與構成電晶體Tr之電極gc及閘極絕緣膜之膜厚(Z方向上之厚度)為相同程度。又，電容器Cap亦可連接於被供給電源電壓V CC或電源電壓V CCQ之焊墊電極P X與被供給接地電壓V SS之焊墊電極P X之間。
於圖21之例中，於第2耦接區域R HU2，與沿Y方向排列之複數個記憶體區塊BLK對應地設置有沿Y方向排列之複數個電晶體行。各電晶體行分別具備沿X方向排列之複數個電晶體Tr。
又，於圖21之例中，於與包含連接於記憶體區塊BLK A之接點CC之接點連接小區域r CC2(參照圖12)對應之位置設置有複數個電晶體Tr。又，於與BLK B對應且與包含連接於記憶體區塊BLK A之接點C4之接點連接小區域r C4T(參照圖12)對應之位置設置有複數個電晶體Tr。該等複數個電晶體Tr之汲極電極分別經由接點C4而電性連接於記憶體區塊BLK A中之字元線WL等。又，該等複數個電晶體Tr之汲極電極分別經由第2耦接區域R HU2中之接點C4、配線m0、m1、m2、第1貼合電極P I1及第2貼合電極P I2而電性連接於作為配線CG(圖6)發揮功能之配線m7、m6、m5中之任一條。
同樣地，於圖21之例中，於與包含連接於任一記憶體區塊BLK之接點CC之接點連接小區域r CC2對應之位置設置有複數個電晶體Tr。又，於與和該記憶體區塊BLK相鄰之記憶體區塊BLK對應且與包含連接於該記憶體區塊BLK之接點C4之接點連接小區域r C4T對應之位置設置有複數個電晶體Tr。該等複數個電晶體Tr之汲極電極分別經由接點C4而電性連接於對應之記憶體區塊BLK中之字元線WL等。又，該等複數個電晶體Tr之汲極電極分別經由第2耦接區域R HU2中之接點C4、配線m0、m1、m2、第1貼合電極P I1及第2貼合電極P I2而電性連接於作為配線CG(圖6)發揮功能之配線m7、m6、m5中之任一條。
再者，於圖21之例中，將與電晶體T BLK對應之主動區域100A之X方向之寬度表示為寬度X TAM，將Y方向之寬度表示為Y TAM。又，於圖21之例中，將於X方向上相鄰之2個主動區域100A之間之距離表示為距離X TIM，將於Y方向上相鄰之2個主動區域100A之間之距離表示為距離Y TIM。
[晶片C P中之電晶體Tr之配置]
如上所述，於晶片C P之半導體基板150之正面設置有複數個電晶體Tr。如圖18及圖20所示，該等複數個電晶體Tr中，設置於第2耦接區域R HU2之電晶體Tr作為參照圖6所說明之區塊解碼器BLKD之一部分(電晶體T BLK)發揮功能。又，設置於記憶體孔區域R MH之電晶體Tr作為感測放大器模組SAM或快取記憶體CM(圖4)之一部分發揮功能。
於圖22之例中，於第2耦接區域R HU2，與沿Y方向排列之複數個記憶體區塊BLK對應地設置有沿Y方向排列之複數個電晶體行。各電晶體行分別具備沿X方向排列之複數個電晶體Tr。
又，於圖22之例中，於與包含連接於記憶體區塊BLK A之接點CC之接點連接小區域r CC2(參照圖12)對應之位置設置有複數個電晶體Tr。又，於與BLK B對應且與包含連接於記憶體區塊BLK A之接點C4之接點連接小區域r C4T(參照圖12)對應之位置設置有複數個電晶體Tr。該等複數個電晶體Tr分別經由第1貼合電極P I1及第2貼合電極P I2而電性連接於記憶體區塊BLK A中之字元線WL等。
同樣地，於圖22之例中，於與包含連接於任一記憶體區塊BLK之接點CC之接點連接小區域r CC2對應之位置設置有複數個電晶體Tr。又，於與和該記憶體區塊BLK相鄰之記憶體區塊BLK對應且與包含連接於該記憶體區塊BLK之接點C4之接點連接小區域r C4T對應之位置設置有複數個電晶體Tr。該等複數個電晶體Tr分別經由第1貼合電極P I1及第2貼合電極P I2而電性連接於對應之記憶體區塊BLK中之字元線WL等。
再者，於圖22之例中，將與電晶體T BLK對應之主動區域100A之X方向之寬度表示為寬度X TAP，將Y方向之寬度表示為Y TAP。又，於圖22之例中，將於X方向上相鄰之2個主動區域100A之間之距離表示為距離X TIP，將於Y方向上相鄰之2個主動區域100A之間之距離表示為距離Y TIP。
於圖21及圖22之例中，寬度X TAP小於寬度X TAM。又，距離X TIP小於距離X TIM。又，寬度Y TAP與寬度Y TAM相等。又，距離Y TIP與距離Y TIM相等。又，例如，半導體基板100正面中設置電晶體T BLK之整個區域之X方向上之寬度亦可較半導體基板150正面中設置電晶體T BLK之整個區域之X方向上之寬度大。於此種情形時，例如，晶片C P中包含之電晶體T BLK全部設置於第2耦接區域R HU2之範圍內，且亦可將晶片C P中包含之電晶體T BLK設置於第2耦接區域R HU2、第1耦接區域R HU1及記憶體孔區域R MH之一部分。
[第1實施方式之效果]
如上所述，複數個導電層110電性連接於複數個電晶體T BLK。又，電晶體T BLK對應於導電層110而設置。即，電晶體T BLK之數量與導電層110之數量相同。此處，於推進半導體記憶裝置之Z方向上之高積體化之情形時，沿Z方向積層之導電層110之數量增大。於該情形時，電晶體T BLK之數量亦相應於導電層110之數量而增大。此處，若考慮與電晶體T BLK之電路連接之配線佈局，則電晶體T BLK之電路自第2耦接區域R HU2沿X方向延伸配置有助於使配線面積縮小，因而較佳。然而，若電晶體T BLK之電路面積於X方向上變大，則半導體記憶裝置於X方向上高積體化變得困難，有妨礙高積體化之虞。
因此，於本實施方式中，利用晶片C P中之電晶體Tr與晶片C M中之電晶體Tr兩者作為電晶體T BLK。根據此種構成，可將電晶體T BLK之電路較佳地於Z方向上分割配置而實現容易於X方向上高積體化之半導體記憶裝置。
又，根據製造步驟上之理由，有時晶片C M中之電晶體Tr之動作速度較晶片C P中之電晶體Tr慢。此處，電晶體T BLK例如與輸入輸出控制電路I/O(圖4)等相比，高速動作之必要性較低。因此，於用作電晶體T BLK之情形時，認為即便併用晶片C M中之電晶體Tr與晶片C P中之電晶體Tr，對半導體記憶裝置之動作速度造成之影響亦較小。因此，於本實施方式中，可抑制對動作速度之影響，並且實現半導體記憶裝置之高積體化。
又，根據製造步驟上之理由，有時晶片C M中之電晶體Tr之高積體化較晶片C P中之電晶體Tr難。因此，於本實施方式中，使構成晶片C M中之電晶體T BLK之主動區域100A之X方向上之寬度X TAM(圖21)較構成晶片C P中之電晶體T BLK之主動區域150A之X方向上之寬度X TAP(圖22)大。藉此，於本實施方式中，可抑制良率降低，並且實現半導體記憶裝置之高積體化。
[第2實施方式]
接下來，參照圖23，對第2實施方式之半導體記憶裝置進行說明。圖23係用以對第2實施方式之半導體記憶裝置進行說明之模式性剖視圖。
例如如圖17等所示，第1實施方式之記憶體晶粒MD具備包含記憶胞陣列MCA之晶片C M及貼合於晶片C M之晶片C P。又，周邊電路PC主要由晶片C P中包含之電晶體Tr構成，記憶胞陣列MCA中包含之電晶體Tr僅使用於複數個電晶體T BLK中之一部分。另一方面，例如如圖23所示，第2實施方式之記憶體晶粒MD2具備包含記憶胞陣列MCA之晶片C M2及貼合於晶片C M2之晶片C P2。
晶片C M2基本上與晶片C M同樣地構成。但是，晶片C M2具備半導體基板200而代替半導體基板100。半導體基板200基本上與半導體基板100同樣地構成。但是，設置於半導體基板200之正面之複數個電晶體Tr中，設置於記憶體孔區域R MH之電晶體Tr作為感測放大器模組SAM或快取記憶體CM(圖4)之一部分發揮功能。
晶片C P2基本上與晶片C P同樣地構成。但是，晶片C P2具備半導體基板250而代替半導體基板150。半導體基板250基本上與半導體基板150同樣地構成。但是，於晶片C P2之半導體基板250之正面中第2耦接區域R HU2以外之區域設置有上述電容器Cap。
[第3實施方式]
接下來，參照圖24，對第3實施方式之半導體記憶裝置進行說明。圖24係用以對第3實施方式之半導體記憶裝置進行說明之模式性剖視圖。
例如如圖17等所示，第1實施方式之記憶體晶粒MD具備包含記憶胞陣列MCA之晶片C M，於該晶片C M設置有電晶體Tr。同樣地，例如如參照圖23所說明般，第2實施方式之記憶體晶粒MD2具備包含記憶胞陣列MCA之晶片C M2，於該晶片C M2設置有電晶體Tr。另一方面，例如如圖24所示，第3實施方式之記憶體晶粒MD3具備包含記憶胞陣列MCA之晶片C M3、貼合於晶片C M3之正面(下表面)之晶片C P2及貼合於晶片C M3之背面(上表面)之晶片C P3。
晶片C M3基本上與晶片C M同樣地構成。但是，晶片C M3不具備半導體基板100及電晶體層L TR。又，於晶片C M3之背面(上表面)設置有複數個第3貼合電極P I3。該等複數個第3貼合電極P I3基本上與複數個第1貼合電極P I1同樣地構成。
晶片C P3基本上與晶片C P同樣地構成。但是，於晶片C P3之正面(下表面)設置有複數個第4貼合電極P I4而代替複數個第2貼合電極P I2。該等複數個第4貼合電極P I4基本上與複數個第2貼合電極P I2同樣地構成。但是，複數個第4貼合電極P I4連接於複數個第3貼合電極P I3而並非複數個第1貼合電極P I1。又，雖然省略了圖示，但於晶片C P3之背面(上表面)設置有焊墊電極P X。
[第4實施方式]
接下來，參照圖25，對第4實施方式之半導體記憶裝置進行說明。圖25係用以對第4實施方式之半導體記憶裝置進行說明之模式性剖視圖。
例如如圖17等所示，第1實施方式之記憶體晶粒MD具備晶片C M及晶片C P。又，該晶片C M具備記憶胞陣列層L MCA1、L MCA2及電晶體層L TR。又，電晶體層L TR於Z方向上與記憶胞陣列層L MCA1、L MCA2分離。另一方面，例如如圖25所示，第4實施方式之記憶體晶粒MD4具備包含記憶胞陣列MCA之晶片C M4及貼合於晶片C M4之晶片C P4。
晶片C M4基本上與晶片C M同樣地構成。但是，晶片C M4具備半導體基板400而代替半導體基板100。又，晶片C M4不具備電晶體層L TR。半導體基板400基本上與半導體基板100同樣地構成。但是，於半導體基板400設置有記憶胞陣列區域R MCA'而代替記憶胞陣列區域R MCA。記憶胞陣列區域R MCA'具備記憶體孔區域R MH'及與記憶體孔區域R MH'相鄰之2個耦接區域R HU'。又，於在X方向上與記憶胞陣列區域R MCA'相鄰之位置設置有電晶體區域R TR。
記憶胞陣列層L MCA1、L MCA2之記憶體孔區域R MH'之構成基本上與晶片C M之記憶胞陣列層L MCA1、L MCA2之記憶體孔區域R MH之構成相同。但是，於記憶體孔區域R MH'未設置導電層112。又，記憶體孔區域R MH中之半導體柱120之上端連接於半導體基板400而並非導電層112。
耦接區域R HU'基本上與第1耦接區域R HU1及第2耦接區域R HU2同樣地構成。但是，耦接區域R HU'中未設置接點連接小區域r C4T。
於電晶體區域R TR中，於半導體基板400之正面(下表面)設置有複數個電晶體Tr。該等複數個電晶體Tr構成區塊解碼器BLKD之一部分。該等複數個電晶體Tr經由接點CC等而連接於記憶胞陣列層L MCA1中之構成。
晶片C P4基本上與晶片C P同樣地構成。但是，晶片C P4具備半導體基板450而代替半導體基板150。半導體基板450基本上與半導體基板150同樣地構成。但是，設置於半導體基板450之正面(上表面)之複數個電晶體Tr中，設置於耦接區域R HU'及電晶體區域R TR之電晶體Tr構成區塊解碼器BLKD之一部分。該等複數個電晶體Tr經由接點CC、第1貼合電極P I1、第2貼合電極P I2等而連接於記憶胞陣列層L MCA1、L MCA2中之構成。
[其他實施方式]
以上，對第1實施方式～第4實施方式之半導體記憶裝置進行了說明。然而，該等實施方式之半導體記憶裝置僅為例示，具體之構成、動作等可適當調整。
例如，如圖17、圖23及圖24所示，於第1實施方式～第3實施方式之半導體記憶裝置中，於記憶胞陣列區域R MCA設置有沿X方向排列之2個記憶體孔區域R MH，於該等2個記憶體孔區域R MH之間設置有第2耦接區域R HU2。另一方面，例如，圖26中例示之晶片C M'及晶片C P'基本上與第1實施方式之晶片C M及晶片C P同樣地構成。但是，於晶片C M'中，於記憶胞陣列區域R MCA設置有沿X方向排列之2個第2耦接區域R HU2，於該等2個第2耦接區域R HU2之間設置有記憶體孔區域R MH。又，設置於晶片C M'及晶片C P'之正面之複數個電晶體Tr中，設置於第2耦接區域R HU2之電晶體Tr作為區塊解碼器BLKD之一部分發揮功能。
此種構成亦可應用於第2實施方式或第3實施方式之半導體記憶裝置。
又，例如如圖24所示，於第3實施方式之半導體記憶裝置中，晶片C M3不具備半導體基板。又，於晶片C M3之背面(上表面)設置有複數個第3貼合電極P I3。另一方面，例如圖27中例示之晶片C M3'具備半導體基板500。又，晶片C M3'具備貫通半導體基板500之複數個貫通電極TSV及設置於該等複數個貫通電極TSV之上端之電極E。於此種構成中，記憶胞陣列層L MCA1、L MCA2中之一部分導電層110經由接點CC、接點C4、第3貼合電極P I3、貫通電極TSV、電極E及第4貼合電極P I4而連接於晶片C P3中之區塊解碼器BLKD所包含之電晶體Tr。
又，於以上之例中，將設置於記憶胞陣列層L MCA1、L MCA2之複數個導電層110中之哪個導電層110連接於晶片C M、C M2、C M4、C M'(以下，稱為「晶片C M等」)之電晶體Tr，將哪個導電層110連接於晶片C P、C P2、C P3、C P4、C P'(以下，稱為「晶片C P等」)之電晶體Tr可適當調整。
例如，亦可將記憶胞陣列層L MCA1、L MCA2中之一者所包含之複數個導電層110連接於晶片C M等之電晶體Tr，將另一者所包含之複數個導電層110連接於晶片C P等之電晶體Tr。
又，例如，連接於晶片C P等之電晶體Tr之導電層110之數量亦可較連接於晶片C M等之電晶體Tr之導電層110之數量多。如上所述，根據製造步驟上之理由，有時晶片C M中之電晶體Tr之高積體化較晶片C P中之電晶體Tr難。因此，有時藉由使連接於晶片C P等之電晶體Tr之導電層110之數量較連接於晶片C M等之電晶體Tr之導電層110之數量多，可削減電路面積。
又，例如，亦可將自上方數起為第偶數個或第奇數個之導電層110連接於晶片C P等之電晶體Tr，將自上方數起為第奇數個或第偶數個之導電層110連接於晶片C M等之電晶體Tr。又，例如，亦可將自Y方向之一側(例如，Y方向負側，參照圖12)數起為第偶數個或第奇數個之記憶體區塊BLK所包含之導電層110連接於晶片C P等之電晶體Tr，將自Y方向之一側數起為第奇數個或第偶數個之記憶體區塊BLK所包含之導電層110連接於晶片C M等之電晶體Tr。又，例如，亦可將參照圖12等所說明之記憶體區塊BLKa、BLKf中之一者所包含之導電層110連接於晶片C P等之電晶體Tr，將記憶體區塊BLKa、BLKf中之另一者所包含之導電層110連接於晶片C M等之電晶體Tr。
[其他]
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2021-15362號(申請日：2021年2月2日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10:記憶體系統 20:主電腦 100,150:半導體基板 100A:主動區域 100I:絕緣區域 101:絕緣層 110:導電層 110A:絕緣層 111:導電層 112:導電層 120:半導體柱 120 L:半導體部 120 U:半導體部 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷儲存膜 133:阻擋絕緣膜 150:半導體基板 150A:主動區域 150I:絕緣區域 200:半導體基板 250:半導體基板 400:半導體基板 450:半導體基板 500:半導體基板 a1,a2,a3,a4:角部 ADR:位址暫存器 ALE:外部控制端子 B:接合線 b1,b2,b3,b4:角部 BL:位元線 BLK:記憶體區塊 BLKa:記憶體區塊 BLKf:記憶體區塊 BLK A:記憶體區塊 BLK B:記憶體區塊 BLK C:記憶體區塊 BLK D:記憶體區塊 BLK E:記憶體區塊 BLK F:記憶體區塊 BLK G:記憶體區塊 BLK H:記憶體區塊 BLKD:區塊解碼器 BLKSEL:信號供給線 blkd:區塊解碼單元 C4:接點 CA:行位址 Cap:電容器 CC:接點 CD:控制器晶粒 /CEn:外部控制端子 CG:配線 Ch:接點 CLE:外部控制端子 CM:快取記憶體 C M:晶片 C M2:晶片 C M3:晶片 C M3':晶片 C M4:晶片 C M':晶片 CMR:指令暫存器 C P:晶片 C P':晶片 C P2:晶片 C P3:晶片 C P4:晶片 CS:接點 CS':接點 D0:配線層 D1:配線層 D2:配線層 d0:配線 d1:配線 d2:配線 DAT:資料 DB:匯流排 DBUS:配線 D CMD:指令資料 DQ0～DQ7:資料信號輸入輸出端子 DQS:觸發信號輸入輸出端子 D ADD:位址資料 D ST:狀態資料 /DQS:觸發信號輸入輸出端子 E:電極 GC:配線層 GC':配線層 gc:電極 gc':電極 HR:支持構造 I/O:輸入輸出控制電路 L TR:電晶體層 L TR':電晶體層 L MCA1:記憶胞陣列層 L MCA2:記憶胞陣列層 M0:配線層 M1:配線層 M2:配線層 M3:配線層 M4:配線層 M5:配線層 M6:配線層 M7:配線層 m0:配線 m1:配線 m2:配線 m5:配線 m6:配線 m7:配線 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體晶粒 MD2:記憶體晶粒 MD3:記憶體晶粒 MD4:記憶體晶粒 MS:記憶體串 MSB:安裝基板 PC:周邊電路 P X:焊墊電極 P I1:第1貼合電極 P I2:第2貼合電極 P I3:第3貼合電極 P I4:第4貼合電極 r C4T:接點連接小區域 r CC1:接點連接小區域 r CC2:接點連接小區域 RA:列位址 R BLT:區域 RD:列解碼器 RE:外部控制端子 R HU1:第1耦接區域 R HU2:第2耦接區域 R HU':耦接區域 R MCA:記憶胞陣列區域 R MCA':記憶胞陣列區域 R MH:記憶體孔區域 R P:周邊區域 R TR:電晶體區域 /RE:外部控制端子 RY//BY:端子 SAM:感測放大器模組 SGD:選擇閘極線 SGS:選擇閘極線 SGSb:選擇閘極線 SHE:串單元間絕緣層 SL:源極線 SQC:定序器 ST:區塊間絕緣層 ST O:絕緣層 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 SU:串單元 T BLK:電晶體 Tr:電晶體TSV:貫通電極 VG:電壓產生電路 V CC:電源電壓 V CCQ:電源電壓 V SS:接地電壓 Vy:接點 WL:字元線 /WE:外部控制端子 X TAM:寬度 X TAP:寬度 X TIM:距離 X TIP:距離 Y TAM:寬度 Y TAP:寬度 Y TIM:距離 Y TIP:距離
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。  圖2係表示該記憶體系統10之構成例之模式性側視圖。  圖3係表示該構成例之模式性俯視圖。  圖4係表示記憶體晶粒MD之構成之模式性方塊圖。  圖5係表示記憶體晶粒MD之一部分構成之模式性電路圖。  圖6係表示記憶體晶粒MD之一部分構成之模式性電路圖。  圖7係表示記憶體晶粒MD之構成例之模式性分解立體圖。  圖8係表示記憶體晶粒MD之構成例之模式性分解立體圖。  圖9係晶片C M之模式性剖視圖。  圖10係圖9之A所示之部分之模式性放大圖。  圖11係晶片C M之模式性仰視圖。  圖12係圖11之B所示之部分之模式性放大圖。  圖13係圖11之C所示之部分之模式性放大圖。  圖14係圖13之D所示之部分之模式性放大圖。  圖15係圖14之E所示之部分之模式性放大圖。  圖16係晶片C P之模式性剖視圖。  圖17係表示記憶體晶粒MD之構成之模式性剖視圖。  圖18係表示晶片C M之記憶胞陣列層L MCA1、L MCA2中之構成之模式性仰視圖。  圖19係表示晶片C M之電晶體層L TR中之構成之模式性仰視圖。  圖20係表示晶片C P之構成之模式性俯視圖。  圖21係晶片C M之電晶體層L TR之模式性仰視圖。  圖22係表示晶片C P之一部分構成之模式性俯視圖。  圖23係用以對第2實施方式之半導體記憶裝置進行說明之模式性剖視圖。  圖24係用以對第3實施方式之半導體記憶裝置進行說明之模式性剖視圖。  圖25係用以對第4實施方式之半導體記憶裝置進行說明之模式性剖視圖。  圖26係用以對其他實施方式之半導體記憶裝置進行說明之模式性剖視圖。  圖27係用以對其他實施方式之半導體記憶裝置進行說明之模式性剖視圖。
100:半導體基板
150:半導體基板
BLKD:區塊解碼器
C4:接點
Cap:電容器
CC:接點
CM':晶片
CP':晶片
LTR:電晶體層
LMCA1:記憶胞陣列層
LMCA2:記憶胞陣列層
PI1:第1貼合電極
PI2:第2貼合電極
RHU2:第2耦接區域
RMCA:記憶胞陣列區域
RMH:記憶體孔區域
SAM:感測放大器模組

Claims (5)

  1. 一種半導體記憶裝置，其具備：  第1半導體基板；  第2半導體基板；  第1記憶胞及第2記憶胞，其等設置於上述第1半導體基板與上述第2半導體基板之間；  第1字元線，其連接於上述第1記憶胞；  第2字元線，其連接於上述第2記憶胞；  第1電晶體，其設置於上述第1半導體基板，且電性連接於上述第1字元線；及  第2電晶體，其設置於上述第2半導體基板，且電性連接於上述第2字元線。
  2. 如請求項1之半導體記憶裝置，其具備第1晶片及第2晶片，  上述第1晶片具備：  上述第1半導體基板；  上述第1記憶胞及上述第2記憶胞；  上述第1字元線；  上述第2字元線；  上述第1電晶體；及  第1貼合電極，其電性連接於上述第2字元線；  上述第2晶片具備：  上述第2半導體基板；  上述第2電晶體；及  第2貼合電極，其電性連接於上述第2電晶體；且  上述第2晶片經由上述第1貼合電極及上述第2貼合電極而貼合於上述第1晶片。
  3. 如請求項1之半導體記憶裝置，其中  上述第1半導體基板具備作為上述第1電晶體之一部分發揮功能之第1主動區域，  上述第2半導體基板具備作為上述第2電晶體之一部分發揮功能之第2主動區域，  將上述第1字元線之延伸方向設為第1方向，  將上述第1主動區域之上述第1方向上之寬度設為第1寬度，  將上述第2主動區域之上述第1方向上之寬度設為第2寬度時，  上述第1寬度大於上述第2寬度。
  4. 如請求項1之半導體記憶裝置，其具備第1晶片、第2晶片及第3晶片，  上述第1晶片具備：  上述第1記憶胞及上述第2記憶胞；  上述第1字元線；  上述第2字元線；  第1貼合電極，其電性連接於上述第1字元線；及  第2貼合電極，其電性連接於上述第2字元線；  上述第2晶片具備：  上述第1半導體基板；  上述第1電晶體；及  第3貼合電極，其電性連接於上述第1電晶體；  上述第3晶片具備：  上述第2半導體基板；  上述第2電晶體；及  第4貼合電極，其電性連接於上述第2電晶體；  上述第2晶片經由上述第1貼合電極及上述第3貼合電極而貼合於上述第1晶片，且  上述第3晶片經由上述第2貼合電極及上述第4貼合電極而貼合於上述第1晶片。
  5. 如請求項1至4中任一項之半導體記憶裝置，其具備沿與上述第1半導體基板之正面交叉之第2方向延伸之第1接點，  上述第1字元線及上述第2字元線沿上述第2方向排列，  上述第1接點之上述第2方向上之一端相較上述第1字元線及上述第2字元線更靠近上述第1半導體基板，  上述第1接點之上述第2方向上之另一端相較上述第1字元線及上述第2字元線更靠近上述第2半導體基板，且  上述第1字元線經由上述第1接點而電性連接於上述第1電晶體。
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* Cited by examiner, † Cited by third party
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JP2004023062A (ja) 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
TWI317950B (en) * 2005-03-21 2009-12-01 Macronix Int Co Ltd Three-dimensional memory devices and methods of manufacturing and operating the same
US20200365463A1 (en) * 2010-07-30 2020-11-19 Monolithic 3D Inc. 3d semiconductor device and structure
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
KR102451170B1 (ko) * 2015-09-22 2022-10-06 삼성전자주식회사 3차원 반도체 메모리 장치
JP2018026518A (ja) 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2019057532A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
KR102481648B1 (ko) 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치
CN109690775B (zh) * 2018-12-07 2019-10-01 长江存储科技有限责任公司 三维存储器件及其制造方法
US11476261B2 (en) 2019-02-27 2022-10-18 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
US10923450B2 (en) * 2019-06-11 2021-02-16 Intel Corporation Memory arrays with bonded and shared logic circuitry
JP7414411B2 (ja) * 2019-06-14 2024-01-16 キオクシア株式会社 半導体記憶装置
CN112510052B (zh) 2019-06-27 2023-09-12 长江存储科技有限责任公司 新型3d nand存储器件及形成其的方法
CN110574163B (zh) 2019-08-02 2021-01-29 长江存储科技有限责任公司 三维存储器器件及其制造方法
JP2021150346A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021150387A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2022046249A (ja) * 2020-09-10 2022-03-23 キオクシア株式会社 半導体記憶装置

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