JP2010278181A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できる方法を提供する。
【解決手段】半導体基板１０と、それに形成された素子ＺＤと、半導体基板１０を貫通するスルーホールＴＨと、半導体基板１０の両面側及びスルーホールＴＨの内面に形成されて、素子ＺＤを被覆する絶縁層１２とを備えた構造体を用意する工程と、スルーホールＴＨ内に貫通電極２０を形成する工程と、貫通電極２０を被覆する第１バリア金属層３０ａを形成する工程と、素子ＺＤの接続部に到達するコンタクトホールＣＨ１を形成する工程と、コンタクトホールＣＨ１内の素子ＺＤの接続部の自然酸化膜を除去する工程と、第１バリア金属層３０ａを利用して、貫通電極２０に接続される第１配線層４０と、コンタクトホールＣＨ１を通して素子ＺＤの接続部に接続される第２配線層４０ａとを形成する工程とを含む。
【選択図】図６

Description

本発明は半導体装置及びその製造方法に係り、さらに詳しくは、半導体基板にダイオードなどの素子と貫通電極とが形成された構造を有する半導体装置及びその製造方法に関する。

従来、半導体基板にダイオードなどの素子と貫通電極とが形成された構造を有する半導体装置がある。

特許文献１には、ツェナーダイオードと貫通電極が形成されたシリコン基板の上面側に発光素子が実装され、シリコン基板の下面側の配線層がマザーボードに接続される半導体装置が開示されている。

特開２００８−２１９８７号公報

後述する関連技術の欄で説明するように、シリコン基板にツェナーダイオードと貫通電極とが形成された半導体装置を製造する場合、貫通電極の上下面が露出した状態で、ツェナーダイオードの接続部に到達するコンタクトホールが絶縁層に形成される。ツェナーダイオードの接続部には自然酸化膜が形成されており、配線層を形成する前に自然酸化膜をウェット処理によって除去する必要がある。

しかしながら、貫通電極（銅）が露出している状態で、シリコン基板をエッチング槽に浸漬させると、エッチング槽の処理液に貫通電極から銅が拡散し、ツェナーダイオードが銅によって汚染されてしまう。このため、ツェナーダイオードの特性劣化が生じ、半導体装置の歩留り低下の要因になる。

本発明は以上の課題を鑑みて創作されたものであり、半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できて歩留りよく製造できる半導体装置の製造方法及び半導体装置を提供することを目的とする。

上記課題を解決するため、本発明は半導体装置の製造方法に係り、半導体基板と、前記半導体基板に形成された素子と、前記半導体基板を貫通するスルーホールと、前記半導体基板の両面側及び前記スルーホールの内面に形成されて、前記素子を被覆する絶縁層とを備えた構造体を用意する工程と、前記スルーホール内に貫通電極を形成する工程と、前記半導体基板の両面側に、前記絶縁層及び前記貫通電極を被覆する第１バリア金属層をそれぞれ形成する工程と、第１バリア金属層及び前記絶縁層を加工することにより、前記素子の接続部に到達するコンタクトホールを形成する工程と、前記コンタクトホール内の前記素子の接続部の自然酸化膜を除去する工程と、前記第１バリア金属層を利用して、前記貫通電極に接続される第１配線層と、前記コンタクトホールを通して前記素子の接続部に接続される第２配線層とを形成する工程とを有することを特徴とする。

本発明では、まず、半導体基板と、それに形成された素子（ツェナーダイオード、トランジスタ又はキャパシタなど）と、半導体基板を貫通するスルーホールと、半導体基板の両面側及びスルーホールの内面に形成されて、素子を被覆する絶縁層とを備えた構造体が用意される。

素子がツェナーダイオードの場合は、上面側又は両面側に絶縁層が形成された半導体基板に、絶縁層を介して半導体基板と反対導電型の不純物が導入されてツェナーダイオードが形成される。続いて、絶縁層及び半導体基板にスルーホールが形成された後に、スルーホールの側面を含む全体面に絶縁層が形成される。

次いで、スルーホールに貫通電極が形成された後に、半導体基板の両面側に貫通電極の上下面を被覆する第１バリア金属層がブランケット状に形成される。さらに、第１バリア金属層及び絶縁層が加工されることにより、素子の接続部に到達するコンタクトホールが形成される。その後に、コンタクトホール内の素子の接続部の自然酸化膜がウェット処理によって除去される。

このとき、貫通電極（銅）は第１バリア金属層で保護されていることから、貫通電極から銅がエッチング槽の処理液に拡散しないので、素子が銅で汚染されるおそれがない。

その後に、第１バリア金属層を利用して、貫通電極に接続される第１配線層と、コンタクトホールを通して素子に接続される第２配線層が形成される。

これにより、所望の特性を有する素子が得られると共に、配線層は低いコンタクト抵抗で素子に接続されるので、半導体装置の製造歩留りを向上させることができる。

このような製造方法で製造される半導体装置では、貫通電極に接続される配線構造は、素子に接続される配線構造と異なっている。つまり、貫通電極に接続される第１配線層では、第１バリア金属層がパターン化された第１バリア金属パターン層が貫通電極に接続され、素子に接続される第２配線層では、コンタクトホールを除く部分に第１バリア金属パターン層が形成され、その上の配線部が素子の接続部に接触して接続される。

以上説明したように、本発明では、製造過程において貫通電極からの銅の拡散によって素子が汚染されることを防止することができる。

図１（ａ）〜（ｃ）は本発明に関連する関連技術の半導体装置の製造方法を示す断面図（その１）である。 図２（ａ）及び（ｂ）は本発明に関連する関連技術の半導体装置の製造方法を示す断面図（その２）である。 図３（ａ）〜（ｄ）は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その１）である。 図４（ａ）〜（ｄ）は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その２）である。 図５（ａ）〜（ｃ）は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その３）である。 図６は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その４）である。 図７（ａ）〜（ｃ）は本発明の第２実施形態の半導体装置の製造方法を示す断面図（その１）である。 図８（ａ）〜（ｃ）は本発明の第２実施形態の半導体装置の製造方法を示す断面図（その２）である。 図９（ａ）〜（ｃ）は本発明の第２実施形態の半導体装置の製造方法を示す断面図（その３）である。 図１０（ａ）〜（ｃ）は本発明の第２実施形態の半導体装置の製造方法を示す断面図（その４）である。

以下、本発明の実施の形態について、添付の図面を参照して説明する。

（関連技術）
本発明の実施形態を説明する前に、本発明に関連する関連技術の問題点について説明する。図１及び図２は関連技術の半導体装置の製造方法を示す断面図である。

まず、図１（ａ）の断面構造を得るまでの方法について説明する。図１（ａ）に示すように、ｐ型のシリコン基板１００の両面側に熱酸化によって絶縁層１２０を形成する。さらに、レジスト（不図示）をマスクにして、絶縁層１２０を介してシリコン基板１００にイオン注入することによりｎ型不純物拡散領域１４０を形成する。これにより、ｎ型不純物拡散領域１４０とｐ型シリコン部１００ａとによってツェナーダイオードＺＤが構成される。

次いで、両面側の絶縁層１２０及びシリコン基板１００にその厚み方向に貫通するスルーホールＴＨを形成する。その後に、シリコン基板１００を熱酸化することにより、スルーホールＴＨの側面に絶縁層１３０を得る。続いて、めっき法によってスルーホールＴＨ内に銅からなる貫通電極２００を充填する。

次いで、図１（ｂ）に示すように、シリコン基板１００の両面側の絶縁層１２０の上に、ツェナーダイオードＺＤに対応する部分に開口部１６０ａが設けられたレジスト１６０をそれぞれ形成する。

続いて、シリコン基板１００の両面側において、レジスト１６０をマスクにしてその開口部１６０ａを通して絶縁層１２０をエッチングする。その後に、レジスト１６０が除去される。

これにより、図１（ｃ）に示すように、シリコン基板１００の上面側では、ツェナーダイオードＺＤのｎ型不純物拡散領域１４０に到達するコンタクトホールＣＨ１が絶縁層１２０に形成される。また、シリコン基板１００の下面側では、ツェナーダイオードＺＤのｐ型シリコン部１００ａの下面に到達するコンタクトホールＣＨ２が絶縁層１２０に形成される。

このとき、コンタクトホールＣＨ１，ＣＨ２内にそれぞれ露出するツェナーダイオードＺＤのｎ型不純物拡散領域１４０及びｐ型シリコン部１００ａの下面は、大気に曝されることで極薄の自然酸化膜（ＳｉＯ₂）が形成される。あるいは、レジスト１６０が酸素を使用するドライアッシングで除去される場合は、自然酸化膜より厚い酸化膜が形成されることがある。

コンタクトホールＣＨ１，ＣＨ２内のｎ型不純物拡散領域１４０及びｐ型シリコン部１００ａの下面に自然酸化膜が形成されていると、ツェナーダイオードＺＤに接続される配線層を形成する際にコンタクト抵抗が高くなるため、ツェナーダイオードＺＤの特性を十分に引き出せなくなる。このため、配線層を形成する前処理としてそれらの自然酸化膜を除去する必要がある。

自然酸化膜を除去する方法としては、図２（ａ）に示すように、希ＨＦなどの処理液が入ったエッチング槽（不図示）にシリコン基板１００を浸漬させてウェット処理（ライトエッチング）する方法が採用される。

このとき、シリコン基板１００の両面側には貫通電極２００（銅）の上下面が露出しているので、貫通電極２００から銅がエッチング槽の処理液に拡散し、コンタクトホールＣＨ１，ＣＨ２に露出するシリコン基板１００に銅が付着する。つまり、シリコン基板１００が銅によって汚染（コンタミネーション)されてしまう。

次いで、図２（ｂ）に示すように、シリコン基板１００の上面側の絶縁層１２０の上に、貫通電極２００に接続されると共に、コンタクトホールＣＨ１を通してツェナーダイオードＺＤのｎ型不純物拡散領域１４０に接続される配線層３００を形成する。

また、シリコン基板１００の下面側の絶縁層１２０の上に、貫通電極２００に接続されると共に、コンタクトホールＣＨ２と通してツェナーダイオードＺＤのｐ型シリコン部１００ａの下面に接続される配線層３２０を形成する。

ｎ型不純物拡散領域１４０に接続された配線層３００がマイナス（−）電極となり、ｐ型シリコン部１００ａの下面に接続される配線層３２０がプラス（＋）電極となって、ツェナーダイオードＺＤの整流特性が得られる。

上記したように、シリコン基板１００は銅で汚染されており、銅はシリコン中を拡散しやすい特性があるため、ツェナーダイオードＺＤの特性が銅によって劣化し、歩留り低下の要因になる。

以下に説明する本実施形態の半導体装置の製造方法は、前述した不具合を解消することができる。

（第１の実施の形態）
図３〜図６は本発明の第１実施形態の半導体装置の製造方法を示す断面図である。

第１実施形態の半導体装置の製造方法では、図３（ａ）に示すように、まず、ｐ型のシリコン基板１０（半導体基板）を用意し、その両面側に熱酸化によってシリコン酸化層からなる絶縁層１２を形成する。ＣＶＤ法によってシリコン基板１０の上面側のみにシリコン酸化層などの絶縁層１２を形成してもよい。

次いで、図３（ｂ）に示すように、シリコン基板１０の上面側の絶縁層１２の上に、開口部１５ａが設けられたレジスト１５をフォトリソグラフィによって形成する。さらに、レジスト１５をマスクにしてその開口部１５ａから絶縁層１２を介して、アンチモン、ヒ素又はリンなどのｎ型の導電型不純物をシリコン基板１０にイオン注入する。

これにより、シリコン基板１０の表層部にｎ型不純物拡散領域１４が形成される。このようにして、ｎ型不純物拡散領域１４とｐ型シリコン部１０ａとによってツェナーダイオードＺＤ（素子）が構成される。その後に、レジスト１５が除去される。

なお、ｎ型のシリコン基板にｐ型の導電型不純物をイオン注入することによりツェナーダイオードＺＤを構成してもよい。つまり、シリコン基板にそれと反対導電型の導電型不純物を導入すればよい。

このようにして、ツェナーダイオードＺＤ（素子）は絶縁層１２で被覆された状態でシリコン基板１０に形成される。

次いで、図３（ｃ）に示すように、シリコン基板１０の上面側に、開口部が設けられたレジストなどのマスク（不図示）を形成する。さらに、マスクの開口部を通して、上面側の絶縁層１２、シリコン基板１０、及び下面側の絶縁層１２をドライエッチングによって貫通加工する。その後に、マスクが除去される。これにより、両面側の絶縁層１２及びシリコン基板１０にそれらの厚み方向に貫通するスルーホールＴＨが形成される。

続いて、図３（ｄ）に示すように、シリコン基板１０を熱酸化することにより、スルーホールＴＨの内面にシリコン酸化層からなる絶縁層１６を形成する。前述した図３（ａ）において、シリコン基板１０の下面に絶縁層１２を形成しない場合は、スルーホールＴＨの内面とシリコン基板１０の下面に熱酸化によって絶縁層１６が同時に形成される。

あるいは、ＣＶＤ法によってシリコン基板１０の両面側及びスルーホールＴＨの内面にシリコン酸化層を形成して絶縁層１６を得てもよい。

このようにして、シリコン基板１０と、それに形成されたツェナーダイオードＺＤと、シリコン基板１０を貫通するスルーホールＴＨと、シリコン基板１０の両面側及びスルーホールＴＨの内面に形成されてツェナーダイオードＺＤを被覆する絶縁層１２，１６とを備えた構造体２を得る。

次いで、図４（ａ）に示すように、シリコン基板１０の下に銅箔などのめっき給電部材１８を配置する。さらに、めっき給電部材１８をめっき給電経路に利用する電解めっきによって、スルーホールＴＨの下部から上部にかけて銅めっきを施すことにより、貫通電極２０をスルーホールＴＨ内に充填して形成する。その後に、めっき給電部材１８がシリコン基板１０から取り外される。

スルーホールＴＨ上に貫通電極２０が突出して形成される場合は、ＣＭＰなどによって貫通電極２０の上部が研磨される。これによって、貫通電極２０の上面と絶縁層１２の上面とが同一面となって平坦化される。

続いて、図４（ｂ）に示すように、シリコン基板１０の両面側の絶縁層１２及び貫通電極２０を被覆する第１バリア金属層３０ａをスパッタ法によってそれぞれ形成する。第１バリア金属層３０ａとしては、膜厚が１００ｎｍのチタン（Ｔｉ）層が使用される。

又は、Ｔｉ層の上に窒化チタン（ＴｉＮ）層を形成して第１バリア金属層３０ａを構成してもよい。あるいは、アルミニウム（Ａｌ）層又はアルミニウム合金層から第１バリア金属層３０ａを形成してもよい。

次いで、図４（ｃ）に示すように、シリコン基板１０の上面側の第１バリア金属層３０ａの上に、ツェナーダイオードＺＤのｎ型不純物拡散領域１４に対応する部分にホール状の開口部１７ａが設けられたレジスト１７を形成する。さらに、シリコン基板１０の下面側の第１バリア金属層３０ａの上に、ツェナーダイオードＺＤに対応する部分にホール状の開口部１９ａが設けられたレジスト１９を形成する。

そして、レジスト１７，１９をマスクにしてそれらの開口部１７ａ，１９ａを通して、シリコン基板１０の両面側の第１バリア金属層３０ａをそれぞれエッチングする
さらに、図４（ｄ）に示すように、シリコン基板１０の両面側において、第１バリア金属層３０ａの開口部を通して絶縁層１２をそれぞれエッチングする。その後に、レジスト１７，１９が除去される。

これにより、シリコン基板１０の上面側において、第１バリア金属層３０ａ及び絶縁層１２が加工されることにより、ツェナーダイオードＺＤのｎ型不純物拡散領域１４（接続部）に到達するコンタクトホールＣＨ１が形成される。

また、シリコン基板１０の下面側において、第１バリア金属層３０ａ及び絶縁層１２が加工されることにより、ツェナーダイオードＺＤのｐ型シリコン部１０ａの下面（接続部）に到達するコンタクトホールＣＨ２が形成される。

このとき、前述した関連技術と同様に、コンタクトホールＣＨ１，ＣＨ２内に露出するツェナーダイオードＺＤのｎ型不純物拡散領域１４及びｐ型シリコン部１０ａの下面は、大気に曝されることによって自然酸化膜（ＳｉＯ₂）が形成された状態となる。

次いで、希ＨＦなどの処理液が入ったエッチング槽（不図示）にシリコン基板１０を浸漬させることにより、コンタクトホールＣＨ１，ＣＨ２内のｎ型不純物拡散領域１４及びｐ型シリコン部１０ａの下面の自然酸化膜を除去する。

このとき、貫通電極２０の上下面は第１バリア金属層３０ａで保護されているので、エッチング槽の処理液に貫通電極２０から銅が拡散するおそれがない。従って、コンタクトホールＣＨ１，ＣＨ２内に露出するツェナーダイオードＺＤが銅で汚染されなくなるので、所望の特性を有するツェナーダイオードＺＤが得られる。

また、ツェナーダイオードＺＤの接続部の自然酸化膜が除去されるので、後述する配線層が低いコンタクト抵抗で信頼性よくツェナーダイオードＺＤに接続される。

次いで、図５（ａ）に示すように、シリコン基板１０の両面側において、第１バリア金属３０ａ上及びコンタクトホールＣＨ１，ＣＨ２内にスパッタ法によって第２バリア金属層４２ａをそれぞれ形成する。第２バリア金属層４２ａは、バリア層として機能すると共に、電解めっきのめっき給電経路となるシード層として機能する。

例えば、第２バリア金属層４２ａは、下から順に、Ｔｉ層（膜厚：５０ｎｍ）／Ｃｕ層（膜厚：３００ｎｍ）から形成される。あるいは、第２バリア金属層４２ａは、下から順に、Ｔｉ層／ＴｉＮ層、又は／Ｔｉ層／ＴｉＮ層／Ｃｕ層から形成されてもよい。

続いて、図５（ｂ）に示すように、シリコン基板１０の両面側の第２バリア金属層４２ａの上に、配線層が配置される部分に開口部２１ａが設けられためっきレジスト２１をそれぞれ形成する。

次いで、図５（ｃ）に示すように、シリコン基板１０の両面側において、第２バリア金属層４２ａ（シード層）をめっき給電経路に利用する電解めっきにより、めっきレジスト２１の開口部２１ａに導電パターン層４４を形成する。例えば、導電パターン層４４は、下から順に、Ｃｕ層（膜厚：５００ｎｍ）／Ｎｉ層（膜厚：３００ｎｍ）／Ａｕ層（膜厚：１００ｎｍ）から構成される。

次いで、シリコン基板１０の両面側において、めっきレジスト２１を除去した後に、導電パターン層４４をマスクにして第２バリア金属層４２ａ及び第１バリア金属層３０ａをエッチングする。

これにより、図６に示すように、シリコン基板１０の両面側に、貫通電極２０に電気接続されてそれを被覆する第１配線層４０がそれぞれ形成される。第１配線層４０は下から順に第１バリア金属層３０ａがパターン化された第１バリア金属パターン層３０、第２バリア金属層４２ａがパターン化された第２バリア金属パターン層４２及び導電パターン層４４によって構成される。

また、シリコン基板１０の両面側に、コンタクトホールＣＨ１，ＣＨ２を通してツェナーダイオードＺＤの接続部に電気接続される第２配線層４０ａがそれぞれ形成される。第２配線層４０ａは、第１配線層４０と同一層から形成される。

第２配線層４０ａでは、第１バリア金属パターン層３０がコンタクトホールＣＨ１，ＣＨ２を除く絶縁層１２上に形成され、第２バリア金属パターン層４２がツェナーダイオードＺＤの接続部に電気接続される。

第１、第２配線層４０，４０ａは、貫通電極２０及びコンタクトホールＣＨ１，ＣＨ２を被覆する島状パターンから形成してもよいし、あるいは、貫通電極２０及びコンタクトホールＣＨ１，ＣＨ２から外側に延在する引き出し配線として形成してもよい。また、第１、第２配線層４０，４０ａの上に多層配線を接続して形成してもよい。

以上により、第１実施形態の半導体装置１が得られる。

図６に示すように、第１実施形態の半導体装置１では、p型のシリコン基板１０の表層部にｎ型不純物拡散領域１４が形成されており、ｎ型不純物拡散領域１４とｐ型シリコン部１０ａとによってツェナーダイオードＺＤ（素子）が構成されている。

シリコン基板１０にはその厚み方向に貫通するスルーホールＴＨが形成されている。シリコン基板１０の両面側には絶縁層１２が形成されており、スルーホールＴＨの内面には絶縁層１６が形成されている。スルーホールＴＨ内には銅からなる貫通電極２０が充填されて形成されている。

さらに、シリコン基板１０の両面側には、貫通電極２０の上下面に電気接続される第１配線層４０がそれぞれ形成されている。第１配線層４０は、下から順に、貫通電極２０に接触して接続される第１バリア金属パターン層３０、第２バリア金属パターン４２及び導電パターン層４４によって構成される。

また、シリコン基板１０の両面側の絶縁層１２には、ツェナーダイオードＺＤのｎ型不純物拡散領域１４（接続部）及びｐ型シリコン部１０ａの下面（接続部）に到達するコンタクトホールＣＨ１，ＣＨ２がそれぞれ形成されている。

シリコン基板１０の上面側の絶縁層１２の上には、コンタクトホールＣＨ１を通してｎ型不純物拡散領域１４（接続部）に接続される第２配線層４０ａが形成されている。また同様に、シリコン基板１０の下面側の絶縁層１２の上には、コンタクトホールＣＨ２を通してツェナーダイオードＺＤのｐ型シリコン部１０ａの下面（接続部）に接続される第２配線層４０ａが形成されている。第２配線層４０ａは、第１配線層４０と同一層から形成される。

上面側の第２配線層４０ａは、コンタクトホールＣＨ１を除く絶縁層１２の上に形成された第１バリア金属パターン層３０と、第１バリア金属パターン層３０及びコンタクトホールＣＨ１の上に形成された第２バリア金属パターン層４２と、その上に形成された導電パターン層４４とから構成される。そして、第２バリア金属パターン層４２がツェナーダイオードＺＤのｎ型不純物拡散領域１４（接続部）に接触して接続されている。

また、下面側の第２配線層４０ａは、コンタクトホールＣＨ２を除く絶縁層１２の上に形成された第１バリア金属パターン層３０と、第１バリア金属パターン層３０及びコンタクトホールＣＨ２の上に形成された第２バリア金属パターン層４２と、その上に形成された導電パターン層４４とよって構成される。そして、第２バリア金属パターン層４２がツェナーダイオードＺＤのｐ型シリコン部１０ａの下面（接続部）に接触して接続されている。

第２配線層４０ａでは、コンタクトホールＣＨ１，ＣＨ２内に第１バリア金属パターン層３０が配置されていないが、第２バリア金属パターン層４２のバリア機能によって導電パターン層４４に含まれる銅がツェナーダイオードＺＤに拡散することが防止される。

前述したように、第１実施形態の半導体装置１の製造方法では、貫通電極２０が第１バリア金属層３０ａで被覆された後に、第１バリア金属層３０ａ及び絶縁層１２に、ツェナーダイオードＺＤのｎ型不純物拡散領域１４及びｐ型シリコン部１０ａを露出させるコンタクトホールＣＨ１，ＣＨ２が形成される。

次いで、第１、第２配線層４０，４０ａを形成する前処理として、ウェット処理によってツェナーダイオードＺＤのｎ型不純物拡散領域１４及びｐ型シリコン部１０ａの下面の自然酸化膜が除去される。

このとき、貫通電極２０は第１バリア金属層３０ａで保護されていることから、ウェット処理時に貫通電極３０の銅がエッチング液に拡散しないので、ツェナーダイオードＺＤが銅で汚染されるおそれがない。その後に、第１バリア金属層３０ａを利用して、貫通電極２０及びツェナーダイオードＺＤに接続される第１、第２配線層４０，４０ａが同時に形成される。

第１実施形態の半導体装置１は、そのような製造方法によって製造されるので、貫通電極２０に接続される配線構造は、ツェナーダイオードＺＤに接続される配線構造と異なっている。

つまり、貫通電極２０に接続される第１配線層４０では、ウェット処理から貫通電極２０を保護するための第１バリア金属パターン層３０が貫通電極２０の上下面に接触して形成されている。

一方、ツェナーダイオードＺＤに接続される第２配線層４０ａでは、コンタクトホールＣＨ１，ＣＨ２を除く絶縁層１２の上に第１バリア金属パターン層３０が形成されており、第１バリア金属パターン層３０を介さずにツェナーダイオードＺＤに接続されている。

このように、第１実施形態の半導体装置１では、シリコン基板１０に形成されたツェナーダイオードＺＤは製造過程において貫通電極２０からの銅の汚染を受けるおそれがないので、所望の特性のツェナーダイオードＺＤが得られ、半導体装置が歩留りよく製造される。

第１実施形態の半導体装置１では、ツェナーダイオードＺＤのｎ型不純物拡散領域１４に接続された第２配線層４０ａがマイナス（−）電極となり、ｐ型シリコン部１０ａの下面に接続される第２配線層４０ａがプラス（＋）電極となって、ツェナーダイオードＺＤの整流特性が得られる。

そして、シリコン基板１０の上面側にＬＥＤなどの発光素子（不図示）が第１、第２配線層４０，４０ａに接続されて実装され、ツェナーダイオードＺＤは、電源ラインにおいて発光素子と電気的に並列になるように接続されて電源レギュレータとして機能する。そして、シリコン基板１０の下面側の第１、第２配線層４０，４２が配線基板（マザーボード）に接続される。

なお、図６の半導体装置１の例では、ツェナーダイオードＺＤのｐ型シリコン部１０ａの下面を接続部としているが、ｎ型不純物拡散領域１４の外側のｐ型シリコン部１０ａの上面を接続部とし、上面側の絶縁層１２にｐ型シリコン部１０ａの上面に到達するコンタクトホールを形成してもよい。

下面側に素子用のコンタクトホールを形成しない場合は、シリコン基板１０の下面側では、貫通電極２０の下面を被覆するバリア金属パターン層３０が少なくとも形成されていればよく、第２バリア金属パターン層４２及び導電パターン層４４を必ずしも形成しなくてもよい。この場合、第１バリア金属パターン層３０は第１バリア金属層３０ａ（図４（ｄ））が直接パターン化されて形成され、第１バリア金属パターン層３０に接続電極を設けてもよい。

また、本実施形態では、第１、第２配線層４０，４０ａをセミアディティブ法に基づいて形成したが、サブトラクティブ法などの各種の配線形成方法を採用することができる。

また、シリコン基板１０から複数の半導体装置１を得る場合は、発光素子を実装する前又は後にシリコン基板１０が切断される。

（第２の実施の形態）
図７〜図１０は本発明の第２実施形態の半導体装置の製造方法を示す断面図である。第２実施形態では、ツェナーダイオードの代わりにトランジスタがシリコン基板に形成される。

第２実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。

まず、図７（ａ）の断面構造を得るまでの方法について説明する。図７（ａ）に示すように、ｎ型又はｐ型のシリコン基板１０（半導体基板）のトランジスタ形成領域の周囲にシリコン酸化層からなる素子分離絶縁層５０を形成する。素子分離絶縁層５０は、シリコン窒素層（ＳｉＮ）をマスクにしてシリコン基板１０を選択的に酸化することにより形成される。あるいは、シリコン基板１０に素子分離溝を形成し、その中に絶縁層を埋め込んでもよい。

さらに、シリコン基板１０の下面側にシリコン酸化層からなる絶縁層５２を形成する。シリコン基板１０の下面側の絶縁層５２は素子分離絶縁層５０と同時に形成してもよい。あるいは、シリコン基板１０の下面側の絶縁層５２は後の工程で形成してもよい。

続いて、シリコン基板１０のトランジスタ形成領域にｐ型不純物を導入してｐウェル５４を形成する。さらに、シリコン基板１０のトランジスタ形成領域の表面を熱酸化して、シリコン酸化層からなるゲート絶縁膜５６を形成する。

次いで、シリコン基板１０の上側全面に非晶質又は多結晶シリコン層を形成し、これをフォトリソグラフィ及びドライエッチングによりパターニングすることにより、ゲート電極５８ａ，５８ｂを形成する。

次いで、ｐウェル５４のうちゲート電極５８ａ，５８ｂの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ，６０ｃを形成する。

さらに、ＣＶＤ法によりシリコン酸化層などの絶縁層をシリコン基板１０の全面に形成した後に、その絶縁層をエッチバックしてゲート電極５８ａ，５８ｂの両側部分に絶縁性のサイドウォールスペーサ６２として残す。

続いて、ゲート電極５８ａ，５８ｂとサイドウォールスペーサ６２をマスクに使用して、第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ，６０ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ，６０ｃをＬＤＤ（Lightly Doped Drain）構造にする。

以上の工程により、ｐウェル５４には、ＬＤＤ構造のｎ型不純物拡散領域６０ａ，６０ｂ，６０ｃ、ゲート絶縁層５６及びゲート電極５８ａ，５８ｂを有する２つのｎチャネル型のＭＯＳトランジスタＴ１，Ｔ２（素子）がそれぞれ形成される。

なお、特に図示しないが、シリコン基板１０にはｎウェルが形成されており、ｎウェル領域には、ｐチャンネル型のＭＯＳトランジスタ（素子）が形成される。

次いで、図７（ｂ）に示すように、ＭＯＳトランジスタＴ１，Ｔ２の上にＣＶＤ法によりシリコン酸化層を層間絶縁膜６４として形成する。その後に、層間絶縁膜６４の上面をＣＭＰにより平坦化する。これにより、シリコン基板１０に形成されたＭＯＳトランジスタＴ１，Ｔ２が層間絶縁膜６４で被覆された状態となる。

続いて、層間絶縁膜６４の上に、開口部が設けられたレジストなどのマスク（不図示）を形成する。さらに、マスクの開口部を通して層間絶縁層６４、素子分離絶縁層５０、シリコン基板１０、及びその下の絶縁層５２をドライエッチングによって貫通加工する。その後に、マスクが除去される。

これにより、図７（ｃ）に示すように、層間絶縁層６４、素子分離絶縁層５０、シリコン基板１０及び絶縁層５２に、それらの厚み方向に貫通するスルーホールＴＨが形成される。

さらに、図８（ａ）に示すように、シリコン基板１０を熱酸化することにより、スルーホールＴＨの内面に絶縁層５３を形成する。なお、熱酸化時の加熱処理がＭＯＳトランジスタＴ１，Ｔ２の特性に影響を及ぼす場合は、ＣＶＤ法によってスルーホールＴＨの内面及びシリコン基板１０の両面側に絶縁層５３を形成してもよい。また、前述した図７（ａ）において、シリコン基板１０の下面に絶縁層５２を形成しない場合は、スルーホールＴＨの内面とシリコン基板１０の下面に絶縁層５２が同時に形成される。

このようにして、シリコン基板１０と、それに形成されたＭＯＳトランジスタＴ１，Ｔ２と、シリコン基板１０を貫通するスルーホールＴＨと、シリコン基板１０の両面側及びスルーホールＴＨの内面に形成されてＭＯＳトランジスタＴ１，Ｔ２を被覆する絶縁層（層間絶縁層６４、絶縁層５２，５３）とを備えた構造体２ａを得る。

次いで、図８（ｂ）に示すように、第１実施形態と同様な電解めっきにより、シリコン基板１０のスルーホールＴＨに銅からなる貫通電極２０を形成する。

さらに、図８（ｃ）に示すように、第１実施形態の図４（ｂ）で説明した方法により、シリコン基板１０の両面側に貫通電極２０の上下面を被覆する第１バリア金属層３０ａをそれぞれ形成する。

続いて、図９（ａ）に示すように、シリコン基板１０の上面側の層間絶縁層６４の上に、ホール状の開口部１７ａが設けられたレジスト１７を形成する。さらに、レジスト１７の開口部１７ａを通して第１バリア金属層３０ａをエッチングする。

さらに、図９（ｂ）に示すように、第１バリア金属層３０ａの開口部を通して層間絶縁層６４をエッチングする。その後に、レジスト１７が除去される。

これにより、第１バリア金属層３０ａ及び層間絶縁層６４が加工されることにより、第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに到達するコンタクトホールＣＨがそれぞれ形成される。

第２実施形態においても、コンタクトホールＣＨ内に露出する第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃの表面に自然酸化膜が形成された状態となっている。このため、第１実施形態と同様なウェット処置によって、コンタクトホールＣＨ内の自然酸化膜を除去する。

このとき、第１実施形態と同様に、貫通電極２０は第１バリア金属層３０ａで保護されているので、ウェット処理において貫通電極２０の銅がコンタクトホールＣＨ内の第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに侵入するおそれがない。従って、ＭＯＳトランジスタＴ１，Ｔ２の特性劣化が防止され、所望のトランジスタ特性が得られる。

また、ＭＯＳトランジスタＴ１，Ｔ２の接続部の自然酸化膜が除去されるので、後述する配線層がＭＯＳトランジスタＴ１，Ｔ２に低いコンタクト抵抗で信頼性よく接続される。

次いで、図９（ｃ）に示すように、シリコン基板１０の上面側において、層間絶縁層６４上及びコンタクトホールＣＨ内に第２バリア金属層４２ａを形成する。

さらに、シリコン基板１０の下面側の第１バリア金属層３０ａの上にも第２バリア金属層４２ａが形成される。第２バリア金属層４２ａは、第１実施形態と同様に、バリア層として機能すると共に、電解めっきのシード層として機能する。

さらに、図１０（ａ）に示すように、第１実施形態と同様に、シリコン基板１０の両面側において、配線層が配置される部分に開口部２１ａが設けられためっきレジスト２１をそれぞれ形成する。

その後に、図１０（ｂ）に示すように、シリコン基板１０の両面側において、第２バリア金属層４２ａ（シード層）をめっき給電経路に利用する電解めっきにより、めっきレジスト２１の開口部２１ａに導電パターン層４４をそれぞれ形成する。導電パターン層４４はコンタクトホールＣＨを埋め込んで形成される。

次いで、シリコン基板１０の両面側において、めっきレジスト２１を除去した後に、導電パターン層４４をマスクにして第２バリア金属層４２ａ及び第１バリア金属層３０ａをエッチングする。

これにより、図１０（ｃ）に示すように、シリコン基板１０の上面側の層間絶縁層６４の上に、貫通電極２０の上面に接続される第１配線層４０と、コンタクトホールＣＨを通してＭＯＳトランジスタＴ１，Ｔ２のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに接続される第２配線層４０ａとが形成される。また、同時に、シリコン基板１０の下面側の絶縁層５２の上には、貫通電極２０の下面に接続される第１配線層４０が形成される。

第１、第２配線層４０，４０ａの層構成は第１実施形態と同一である。

以上により、第２実施形態の半導体装置１ａが得られる。

図１０（ｃ）に示すように、第２実施形態の半導体装置１ａでは、シリコン基板１０の上面側にトランジスタ形成領域を取り囲むように素子分離絶縁層５０が形成されている。トランジスタ形成領域にはＭＯＳトランジスタＴ１，Ｔ２（素子）が形成されている。

素子分離絶縁層５０及びＭＯＳトランジスタＴ１，Ｔ２の上には層間絶縁層６４が形成されている。また、シリコン基板１０の下面側には絶縁層５２が形成されている。

層間絶縁層６４、シリコン基板１０及び絶縁層５２には、それらの厚み方向に貫通するスルーホールＴＨが形成されている。さらに、スルーホールＴＨの内面には絶縁層５３が形成されている。

スルーホールＴＨ内には銅からなる貫通電極２０が形成されている。さらに、シリコン基板１０の両面側には、貫通電極２０の上下面に接続された第１配線層４０がそれぞれ形成されている。第１配線層４０は下から順に第１バリア金属パターン層３０、第２バリア金属パターン層４２及び導電パターン層４４から構成される。

また、層間絶縁層６４には、ＭＯＳトランジスタＴ１，Ｔ２の第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに到達するコンタクトホールＣＨが形成されている。さらに、層間絶縁層６４の上には、コンタクトホールＣＨを通してＭＯＳトランジスタＴ１，Ｔ２の第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに接続される第２配線層４０ａが形成されている。

第２配線層４０ａは、第１コンタクトホールＣＨを除く絶縁層１２の上に形成された第１バリア金属パターン層３０と、第１バリア金属パターン層３０及び第１コンタクトホールＣＨ１の上に形成された第２バリア金属パターン層４２と、その上に形成された導電パターン層４４とから構成される。そして、第２バリア金属パターン層４２がＭＯＳトランジスタＴ１，Ｔ２の第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃ（接続部）に接触して接続されている。

第１実施形態と同様に、第２配線層４０ａでは、コンタクトホールＣＨ内に第１バリア金属パターン層３０が配置されていないが、第２バリア金属パターン層４２のバリア機能によって導電パターン層４４に含まれる銅がｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに拡散することが防止される。

第２実施形態の半導体装置１ａでは、第１実施形態と同様に、貫通電極２０が第１バリア金属層３０ａで被覆された後に、第１バリア金属層３０ａ及び層間絶縁層６４に、ＭＯＳトランジスタＴ１，Ｔ２の第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃを露出させるコンタクトホールＣＨが形成される。

次いで、第１、第２配線層４０，４０ａを形成する前処理として、ウェット処理によって第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃの表面の自然酸化膜が除去される。

このとき、貫通電極２０は第１バリア金属層３０ａで保護されているので、ウェット処理時に貫通電極２０から第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに銅が侵入するおそれがない。その後に、第１バリア金属層３０ａを利用して、貫通電極２０及びＭＯＳトランジスタＴ１，Ｔ２に接続される第１、第２配線層４０，４０ａがそれぞれ形成される。

このように、第２実施形態の半導体装置１ａでは、シリコン基板１０に形成されたＭＯＳトランジスタＴ１，Ｔ２は製造過程において貫通電極２０からの銅の汚染を受けるおそれがないので、所望の特性のＭＯＳトランジスタＴ１，Ｔ２が得られ、半導体装置が歩留りよく製造される。

第２実施形態の半導体装置１ａでは、シリコン基板１０の上面側に、加速度センサなどのＭＥＭＳ素子（不図示）が第１、第２配線層４０，４０ａに接続されて実装される。ＭＯＳトランジスタＴ１，Ｔ２は、ＭＥＭＳ素子のドライバＩＣとして機能する。

さらに、シリコン基板１０の下面側の第１配線層４０が配線基板（マザーボード）に接続されて実装される。

なお、シリコン基板１０の下面側では、貫通電極２０の下面を被覆するバリア金属パターン層３０が少なくとも形成されていればよく、必ずしも第２バリア金属パターン層４２及び導電パターン層４４を形成する必要はない。この場合、第１バリア金属パターン層３０は第１バリア金属層３０ａ（図９（ｂ））が直接パターン化されて形成され、第１バリア金属パターン層３０に接続電極を設けてもよい。

また、シリコン基板１０から複数の半導体装置１ａを得る場合は、ＭＥＭＳ素子を実装する前又は後にシリコン基板１０が切断される。

（その他の形態）
第１、２実施形態では、シリコン基板１０に素子としてツェナーダイオードＺＤやＭＯＳトランジスタＴ１，Ｔ２を形成する例を説明したが、シリコン基板１０に絶縁層を介してキャパシタを形成してもよい。キャパシタは、上部電極と下部電極によって誘電体層が挟まれ構造を有し、薄膜プロセスによって形成される。そして、上部電極の上面と下部電極の延在部の上面とが接続部となる。

この場合も同様に、貫通電極２０が第１バリア金属層３０ａで被覆された状態で、第１バリア金属層３０ａ及び絶縁層１２にキャパシタの接続部に到達するコンタクトホールが形成される。これにより、配線層を形成する前に行われるウェット処理の際に、貫通電極２０の銅がキャパシタに拡散することが防止される。特に、銅汚染によって特性が変動しやすい材料を使用するキャパシタにおいて信頼性を向上させることができる。

また、半導体基板としてシリコン基板１０を例示したが、ガリウムヒ素（ＧａＡｓ）基板などを使用して各種の半導体素子などを形成する製造方法に適用してもよい。

１，１ａ…半導体装置、１０…シリコン基板、１０ａ…ｐ型シリコン部、１２，１６，５２，５３…絶縁層、１４，６０ａ，６０ｂ，６０ｃ…ｎ型不純物拡散領域、１５，１７，１９，２１…レジスト、１５ａ，１７ａ，１９ａ，２１ａ…開口部、１８…めっき給電部材、２０…貫通電極、３０…第１バリア金属パターン層、３０ａ…第１バリア金属層、４０…第１配線層、４０ａ…第２配線層、４２…第２バリア金属パターン層、４２ａ…第２バリア金属層（シード層）、４４…導電パターン層、５０…素子分離絶縁層、５４…ｐウェル、５６…ゲート絶縁層、５８ａ，５８ｂ…ゲート電極、６２…サイドウォールスペーサ、６４…層間絶縁層、ＣＨ…コンタクトホール、ＴＨ…スルーホール、Ｔ１，Ｔ２…ＭＯＳトランジスタ、ＺＤ…ツェナーダイオード。

Claims (10)

1. 半導体基板と、
   前記半導体基板に形成された素子と、
   前記半導体基板を貫通して形成されたスルーホールと、
   前記半導体基板の両面側及び前記スルーホールの内面に形成された絶縁層と、
   前記スルーホール内に形成された貫通電極と、
   前記絶縁層に形成され、前記素子の接続部に到達するコンタクトホールと、
   前記貫通電極に接続された第１バリア金属パターン層を含む第１配線層と、
   前記第１配線層と同一層から形成され、前記コンタクトホールを除く部分に配置された前記第１バリア金属パターン層を含み、前記コンタクトホールを通して前記素子の接続部に接続された第２配線層とを有することを特徴とする半導体装置。
2. 前記素子は、ツェナーダイオード、トランジスタ又はキャパシタであることを特徴とする請求項１に記載の半導体装置。
3. 前記第１配線層及び前記第２配線層は、前記第１バリア金属パターン層の上に形成された第２バリア金属パターン層を含み、前記第２配線層では、前記第２バリア金属パターン層が前記素子の接続部に接続されていることを特徴とする請求項１に記載の半導体装置。
4. 前記素子は、前記半導体基板の表層部に前記半導体基板と反対導電型の不純物拡散領域が形成されて構成されるツェナーダイオードであり、前記不純物拡散領域及び前記半導体基板の下面が前記接続部となっており、
   前記コンタクトホールは前記半導体基板の両面側の前記絶縁層に形成されていることを特徴とする請求項１に記載の半導体装置。
5. 前記貫通電極は銅から形成され、
   前記第１バリア金属パターン層は、チタン層、下から順にチタン層／窒化チタン層、アルミニウム層、及びアルミニウム合金層のいずれかよりなることを特徴とする請求項１に記載の半導体装置。
6. 半導体基板と、前記半導体基板に形成された素子と、前記半導体基板を貫通するスルーホールと、前記半導体基板の両面側及び前記スルーホールの内面に形成されて、前記素子を被覆する絶縁層とを備えた構造体を用意する工程と、
   前記スルーホール内に貫通電極を形成する工程と、
   前記半導体基板の両面側に、前記絶縁層及び前記貫通電極を被覆する第１バリア金属層をそれぞれ形成する工程と、
   第１バリア金属層及び前記絶縁層を加工することにより、前記素子の接続部に到達するコンタクトホールを形成する工程と、
   前記コンタクトホール内の前記素子の接続部の自然酸化膜を除去する工程と、
   前記第１バリア金属層を利用して、前記貫通電極に接続される第１配線層と、前記コンタクトホールを通して前記素子の接続部に接続される第２配線層とを形成する工程とを有することを特徴とする半導体装置の製造方法。
7. 前記第１配線層及び前記第２配線層を形成する工程は、
   前記第１バリア金属層上及び前記コンタクトホール内に第２バリア金属層を形成する工程と、
   前記第２バリア金属層の上に、前記第１、第２配線層が配置される部分に開口部が設けられためっきレジストを形成する工程と、
   前記第２バリア金属層をめっき給電経路に利用する電解めっきにより、前記めっきレジストの開口部に導電パターン層を形成する工程と、
   前記めっきレジストを除去する工程と、
   前記導電パターン層をマスクにして前記第２バリア金属層及び前記第１バリア金属層をエッチングする工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記素子は、ツェナーダイオード、トランジスタ又はキャパシタであることを特徴とする請求項６に記載の半導体装置の製造方法。
9. 前記素子は、前記半導体基板の表層部に前記半導体基板と反対導電型の不純物拡散領域が形成されて構成されるツェナーダイオードであって、前記不純物拡散領域及び前記半導体基板の下面が前記接続部となっており、
   前記コンタクトホールを形成する工程において、
   前記コンタクトホールは前記半導体基板の両面側の前記絶縁層に形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
10. 前記貫通電極は銅から形成され、
    前記第１バリア金属パターン層は、チタン層、下から順にチタン層／窒化チタン層、アルミニウム層、及びアルミニウム合金層のいずれかよりなることを特徴とする請求項６に記載の半導体装置の製造方法。

Images